KR100592110B1

KR100592110B1 - 마이크로 콘트롤러의 클럭 동기화 회로

Info

Publication number: KR100592110B1
Application number: KR1019990014895A
Authority: KR
Inventors: 박연숙
Original assignee: 어보브반도체 주식회사
Priority date: 1999-04-26
Filing date: 1999-04-26
Publication date: 2006-06-28
Also published as: KR20000067256A

Abstract

본 발명은 마이크로 콘트롤러의 클럭 동기화 회로에 관한 것으로, 종래 기술에 있어서 복수의 디플립플롭을 직렬 연결하여 동기 및 에지를 검출함으로써, 시스템 클럭이 페리 클럭보다 최소 12배 이상 빠른 클럭을 사용함에 따라 클럭 선정에 대한 선택폭이 좁고, 또한, 페리 인터페이스부내에 별도의 페리 클럭을 분주 및 제어하는 로직이 존재함에 따라 제어 회로의 획일성 및 효율성이 떨어지는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 2개의 디플립플롭을 이용하여 시스템 클럭에 페리 클럭의 동기를 맞춤으로써, 시스템 클럭과 페리 클럭의 주파수비를 3:1로 최소화 하여 동기화되어질 클럭의 선택폭이 넓어지며, 또한, 클럭 제어부내에서 외부로 부터 시스템 클럭 및 페리 클럭을 입력받아 이를 복수의 시스템 클럭 및 페리 클럭으로 분주하여 출력함으로써, 제어 로직의 획일성 및 효율성을 극대화시키는 효과가 있다.

Description

마이크로 콘트롤러의 클럭 동기화 회로{CLOCK SYNCHRONISATION CIRCUIT FOR MICRO CONTROL UNIT}

도 1은 종래 마이크로 콘트롤러의 클럭 동기화 회로의 구성을 보인 블록도.

도 2는 도 1에서 동기 및 에지 검출부의 구성을 보인 회로도.

도 3은 본 발명 마이크로 콘트롤러의 클럭 동기화 회로의 구성을 보인 블록도.

도 4는 도 3에서 동기화부의 구성을 보인 회로도.

도 5는 도 3에서 에지 검출부의 구성을 보인 회로도.

***도면의 주요 부분에 대한 부호의 설명***

100 : 클럭 제어부 101,102,104 : 제어부

103 : 동기화부 110 : 페리 인터페이스부

111 : 에지 검출부 112 : 인터페이스부

113 : 디코딩부

본 발명은 마이크로 콘트롤러의 클럭 동기화 회로에 관한 것으로, 특히 마이크로 콘트롤러의 시스템 클럭과 페리 클럭을 동기화 시킴에 있어서 클럭 동기부와 클럭 에지 검출부를 분리하여 구성함으로써 두 클럭간의 주파수비를 최소화하여 클럭 선택 및 동기화가 용이하도록 한 마이크로 콘트롤러의 클럭 동기화 회로에 관한 것이다.

일반적으로 마이크로 콘트롤러는 복수의 클럭을 사용함에 따라 그 클럭 간의 동기를 맞추는 것이 중요하다. 즉, 클럭 동기 회로에서 일정조건에 의해 인가되는 페리클럭을 여러 페리 클럭들로 분배하여 공급함에 있어서 시스템 클럭에 동기를 맞추어 인가되도록 한다.

또한, 상기 복수의 페리 클럭을 시스템과 인터페이스 시키기 위해 상기 시스템 클럭에 의해 동작하는 복수의 디플립플롭을 이용하여 상기 페리 클럭의 에지를 감지하게 된다.

도 1은 종래 마이크로 콘트롤러의 클럭 동기화 회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 외부로 부터 시스템 클럭(ESCLK)을 입력받아 이를 분주후 시스템 모드에 따라 복수의 시스템 클럭(SCLK1∼SCLKn)의 인가 여부를 제어함과 아울러 외부 페리클럭(EPCLK)을 입력받아 이를 분주한 페리클럭(PCLKorg)의 인가여부를 제어하는 클럭 제어부(10)와; 상기 클럭 제어부(10)의 출력 클럭(SCLKn)(PCLKorg) 에 동기를 맞춰 외부 데이터(data)를 인터페이싱 및 디코딩하여 출력함과 아울러 상기 페리 클럭(SPCLK)을 입력받아 동기화된 복수의 페리클럭(SPCLK1∼SPCLKn)으로 분주하여 출력하는 페리 인터페이스부(20)로 구성되며, 상기 클럭 제어부(10)는 상기 시스템 클럭(ESCLK)을 입력받아 인가되는 블록의 조건에 따라 분주된 복수의 시스템 클럭(SCLK1∼SCLKn)을 출력하는 제1 제어부(11)와; 상기 외부 페리 클럭(EPCLK)을 분주하여 출력하는 제2 제어부(12)로 구성되며, 상기 페리 인터페이스부(20)는 상기 제1 제어부(11)에서 출력되는 시스템 클럭(SCLKn)에 의해 상기 제2 제어부(12)의 페리 클럭(PCLKorg)의 클럭 에지를 검출한 제1,제2 에지 감지 신호(EDS1)(EDS2)를 출력함과 아울러 상기 시스템 클럭(SCLKn)에 페리 클럭(PCLKorg)의 동기를 맞추는 동기 및 에지 검출부(21)와; 상기 동기 및 에지 검출부(21)에서 출력되는 페리클럭(SPCLK)을 입력받아 블록의 조건에 따라 분주된 복수의 페리 클럭(SPCLK1∼SPCLKn)을 출력하는 제3 제어부(22)와; 상기 동기 및 에지 검출부(21)의 제1,제2 에지 감지 신호(EDS1)(EDS2)에 타이밍을 맞춰 외부에서 입력되는 데이터(data)를 인터페이싱하는 인터페이스부(23)와; 상기 인터페이스부(23)의 데이터를 어드레스 디코딩하여 출력하는 디코딩부(24)로 구성된다.

그리고, 상기 동기 및 에지 검출부(21)는 도 2에 도시된 바와 같이 클럭단으로 인가되는 상기 제1 제어부(11)의 시스템 클럭(SCLKn)에 의해 입력단의 상기 제2 제어부(12)의 출력신호(PCLKorg)를 순차적으로 출력하는 직렬 연결된 제1,제2,제3,제4,제5 디플립플롭(DFF1∼DFF5)과; 상기 디플립플롭(DFF3)(DFF4)의 출력신호를 입력받아 배타적 오아 연산하여 출력하는 제1 배타적 오아게이트(XOR1)와; 상기 디플립플 롭(DFF4)(DFF5)의 출력신호를 입력받아 배타적 오아 연산하여 출력하는 제2 배타적 오아게이트(XOR2)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.

우선, 클럭 제어부(10)내 제어부(11)(12)는 각각 외부로 부터 시스템 클럭(ESCLK)과 페리 클럭(EPCLK)을 입력받게 되며, 상기 제1 제어부(11)는 이를 인가할 각 부의 조건에 따라 복수의 시스템 클럭(SCLK1∼SCLKn)으로 분주하여 출력하게 되며, 상기 제2 제어부(12)는 상기 페리 클럭(EPCLK)을 페리 회로에서 요구되는 시간만큼 싸이클(cycle) 주기를 지연시켜 출력하게 된다.

그리고, 상기 제어부(12)의 페리클럭(PCLKorg)과 제어부(12)의 시스템 클럭(SCLKn)을 입력받은 동기 및 에지 검출부(21)는 입력클럭인 페리 클럭(PCLKorg)을 복수의 디플립플롭(DFF1∼DFF5) 클럭단으로 인가되는 시스템 클럭(SCLKn)의 라이징 에지에서 포착(capture)하게 되며, 각각 상기 디플립플롭(DFF3,DFF4)(DFF4,DFF5)의 출력단으로 출력되는 신호를 입력받은 배타적 오아 게이트(XOR1)(XOR2)는 이를 배타적 오아 연산하여 상기 페리 클럭(PCLKorg)에 트랜지션(transition)이 일어나면, 즉, 상기 페리 클럭(PCLKorg)의 레벨이 변동됨을 감지하는 신호인 제1,제2 에지 감지 신호(EDS1)(EDS2)를 출력하게 된다.

여기서, 상기 복수의 디플립플롭(DFF1∼DFF5)을 통해 최종 출력단으로 상기 시스템 클럭(SCLKn)에 동기되어 출력되는 페리클럭(SPCLK)을 입력받은 제3 제어부(22)는 인가되는 각 페리 부의 조건에 따라 상기 페리클럭(SPCLK)을 복수의 페리 클럭(SPCLK1∼SPCLKn)으로 분주하여 출력하게 되며, 상기 제1,제2 에지 감지 신호(EDS1)(EDS2)를 입력받은 인터페이스부(23)는 입력되는 외부의 데이터(data)를 읽기/쓰기를 함에 있어서 데이터를 잃어버리지 않도록 상기 제1,제2 에지 감지 신호(EDS1)(EDS2)를 통해 페리 클럭(PCLK)에 타이밍을 맞춰 인터페이싱하여 출력하게 된다.

그리고, 상기 인터페이스부(23)에서 인터페이싱된 데이터를 입력받은 디코딩부(24)는 이를 어드레스 디코딩하여 출력하게 된다.

상기와 같이 종래의 기술에 있어서 복수의 디플립플롭을 직렬 연결하여 동기 및 에지를 검출함으로써, 시스템 클럭이 페리 클럭보다 최소 12배 이상 빠른 클럭을 사용함에 따라 클럭 선정에 대한 선택폭이 좁고, 또한, 페리 인터페이스부내에 별도의 페리 클럭을 분주 및 제어하는 로직이 존재함에 따라 제어 회로의 획일성 및 효율성이 떨어지는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 시스템 클럭과 페리 클럭을 여러개로 분배함에 있어서 클럭 동기부와 클럭 에지 검출부를 분리하여 구성함으로써 두 클럭간의 주파수비를 최소화하여 클럭 선택 및 동기화가 용이하도록 한 마이크로 콘트롤러의 클럭 동기화 회로를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 외부 시스템 클럭 및 외부 페리 클럭을 입력받아 각각 복수의 시스템 클럭과 상기 시스템 클럭에 동기화된 복수 의 페리클럭을 분주한 후, 이의 인가 여부를 제어하는 클럭 제어부와; 상기 클럭 제어부의 출력 클럭에 동기를 맞춰 외부 데이터를 인터페이싱 및 디코딩하여 출력하는 페리 인터페이스부로 구성하여 된 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명 마이크로 콘트롤러의 클럭 동기화 회로의 구성을 보인 블록도로서, 이에 도시한 바와 같이 외부 시스템 클럭(ESCLK) 및 외부 페리 클럭(EPCLK)을 입력받아 각각 복수의 시스템 클럭(SCLK1∼SCLKn)과 상기 시스템 클럭(SCLK)에 동기화된 복수의 페리클럭(SPCLK1∼SPCLKn)을 분주한 후, 이의 인가 여부를 제어하는 클럭 제어부(100)와; 상기 클럭 제어부(100)의 출력 클럭(SCLKn)(SPCLKn)에 동기를 맞춰 외부 데이터(data)를 인터페이싱 및 디코딩하여 출력하는 페리 인터페이스부(110)로 구성하며, 상기 클럭제어부(100)는 외부 시스템 클럭(ESCLK)을 입력받아 인가되는 시스템 부의 특성에 따라 분주된 복수의 시스템 클럭(SCLK1∼SCLKn)을 출력하는 제1 제어부(101)와; 외부 페리 클럭(EPCLK)을 입력받아 이를 분주하여 출력하는 제2 제어부(102)와; 상기 제1 제어부(101)에서 출력되는 시스템 클럭(SCLK)에 의해 상기 제2 제어부(102)의 페리 클럭(PCLK)의 동기를 맞추는 동기화부(103)와; 상기 동기화부(103)에서 동기화된 페리 클럭(SPCLK)을 인가되는 페리부의 특성에 따라 이를 복수의 페리 클럭(SPCLK1∼SPCLKn)으로 분주하여 출력하는 제3 제어부(104)로 구성하며, 상기 페리 인터페이스부(110)는 상기 클럭 제어부(100)에서 분주된 시스템 클럭(SCLKn) 및 페리 클럭(SPCLKn)을 입력받아 상 기 페리 클럭(SPCLKn)의 클럭 에지를 검출한 제1,제2 에지 감지 신호(EDS1)(EDS2)를 출력하는 에지 검출부(111)와; 상기 에지 검출부(111)의 제1,제2 에지 감지 신호(EDS1)(EDS2)에 타이밍을 맞춰 외부에서 입력되는 데이터(data)를 인터페이싱하는 인터페이스부(112)와; 상기 인터페이스부(112)의 데이터를 어드레스 디코딩하는 디코딩부(113)로 구성한다.

그리고, 상기 동기화부(103)는 도 4에 도시한 바와 같이 클럭단으로 인가되는 상기 시스템 클럭(SCLK)에 의해 입력단(D)의 페리 클럭(PCLK)을 출력단(Q)으로 출력하는 디플립플롭(DFF1)과; 클럭단으로 인가되는 상기 시스템 클럭(SCLK)에 의해 입력단(D)의 상기 디플립플롭(DFF1)의 출력신호를 출력단(Q)으로 출력하는 디플립플롭(DFF2)으로 구성한다.

또한, 상기 에지 검출부(111)는 도 5에 도시한 바와 같이 클럭단으로 인가되는 상기 시스템 클럭(SCLKn)에 의해 입력단(D)의 상기 동기화된 페리 클럭(SPCLKn)을 출력단(Q)으로 출력하는 디플립플롭(DFF3)과; 클럭단으로 인가되는 상기 시스템 클럭(SCLKn)에 의해 입력단(D)의 상기 디플립플롭(DFF3)의 출력신호를 출력단(Q)으로 출력하는 디플립플롭(DFF4)과; 클럭단으로 인가되는 상기 시스템 클럭(SCLKn)에 의해 입력단(D)의 상기 디플립플롭(DFF4)의 출력신호를 출력단(Q)으로 출력하는 디플립플롭(DFF5)과; 상기 디플립플롭(DFF3)(DFF4)의 출력신호를 입력받아 이를 배타적 오아 연산하여 출력하는 배타적 오아 게이트(XOR1)와; 상기 디플립플롭(DFF4)(DFF5)의 출력신호를 입력받아 이를 배타적 오아 연산하여 출력하는 배타적 오아 게이트(XOR2)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작 과정을 상세히 설명한다.

마이크로 콘트롤러 외부 입력 핀을 통해 시스템 클럭(ESCLK)과 페리 클럭(EPCLK)을 입력받은 클럭 제어부(100)내 제1,제2 제어부(101)(120)는 각각 이를 분주하여 출력하며, 상기 제어부(101)(120)는 각각 시스템 클럭(SCLK)과 페리 클럭(PCLK) 사이의 동기를 맞추기 위해 동기화부(103)에 인가한다.

즉, 도 4와 같이 복수의 디플립플롭(DFF1)(DFF2)로 구성되어 제어된 시스템 클럭(SCLK)과 페리 클럭(PCLK)을 인가받은 상기 동기화부(103)는 클럭단으로 인가되는 상기 시스템 클럭(SCLK)에 의해 입력단(D)의 상기 페리 클럭(PCLK)을 2 클럭 후 시스템 클럭(SCLK)에 동기된 페리 클럭(SPCLK)을 출력단(Q)으로 출력하며, 이를 입력받은 제3 제어부(104)는 각 페리들로 분배되어 출력한다.

여기서, 상기 클럭 제어부(100)에서 분배된 클럭중 페리 인터페이스부(110)로 시스템 클럭(SCLKn)과 동기된 페리 클럭(SPCLKn)을 입력으로 받아 에지 감지부(111)가 동작한다.

이때, 상기 에지감지부(111)내 디플립플롭(DFF3)(DFF4)의 출력신호가 서로 다르거나, 디플립플롭(DFF4)(DFF5)의 출력신호가 서로 다른 경우, 즉, 시스템 클럭(SCLKn)의 2클럭내에 동기된 페리 클럭(SPCLKn)의 에지가 발생하거나 3클럭내에 에지가 발생하면, 상기 에지 감지부(111)의 에지 감지 신호(EDS1)(EDS2)가 액티브되며, 상기 에지 감지 신호(EDS1)(EDS2)를 입력받은 인터페이스부(112)는 입력되는 외부의 데이터(data)를 읽기/쓰기를 함에 있어서 데이터를 잃어버리지 않도록 상기 페리 클럭(SPCLKn)에 타이밍을 맞춰 인터페이싱하여 출력하고, 이에 따라 상 기 인터페이싱된 데이터를 입력받은 디코딩부(113)는 이를 어드레스 디코딩하여 출력한다.

상기에서 상세히 설명한 바와 같이, 본 발명은 2개의 디플립플롭을 이용하여 시스템 클럭에 페리 클럭의 동기를 맞춤으로써, 시스템 클럭과 페리 클럭의 주파수비를 3:1로 최소화 하여 동기화되어질 클럭의 선택폭이 넓어지며, 또한, 클럭 제어부내에서 외부로 부터 시스템 클럭 및 페리 클럭을 입력받아 이를 복수의 시스템 클럭 및 페리 클럭으로 분주하여 출력함으로써, 제어 로직의 획일성 및 효율성을 극대화시키는 효과가 있다.

Claims

외부 시스템 클럭 및 외부 페리 클럭을 입력받아 각각 복수의 시스템 클럭과 상기 시스템 클럭에 동기화된 복수의 페리클럭을 분주한 후, 이의 인가 여부를 제어하는 클럭 제어부와; 상기 클럭 제어부의 출력 클럭에 동기를 맞춰 외부 데이터를 인터페이싱 및 디코딩하여 출력하는 페리 인터페이스부로 구성하여 된 것을 특징으로 하는 마이크로 콘트롤러의 클럭 동기화 회로.
제1항에 있어서, 상기 클럭제어부는 외부 시스템 클럭을 입력받아 인가되는 시스템 부의 특성에 따라 분주된 복수의 시스템 클럭을 출력하는 제1 제어부와; 외부 페리 클럭을 입력받아 이를 분주하여 출력하는 제2 제어부와; 상기 제1 제어부에서 출력되는 시스템 클럭에 의해 상기 제2 제어부의 페리 클럭의 동기를 맞추는 동기화부와; 상기 동기화부에서 동기화된 페리 클럭을 인가되는 페리부의 특성에 따라 이를 복수의 페리 클럭으로 분주하여 출력하는 제3 제어부로 구성하여 된 것을 특징으로 하는 마이크로 콘트롤러의 클럭 동기화 회로.
제2항에 있어서, 상기 동기화부는 클럭단으로 인가되는 시스템 클럭에 의해 입력단의 페리 클럭을 출력단으로 출력하는 제1 디플립플롭과; 클럭단으로 인가되는 시스템 클럭에 의해 입력단의 상기 제1 디플립플롭의 출력신호를 출력단으로 출력하는 제2 디플립플롭으로 구성하여 된 것을 특징으로 하는 마이크로 콘트롤러의 클럭 동 기화 회로.
제1항에 있어서, 상기 페리 인터페이스부는 클럭 제어부에서 분주된 시스템 클럭 및 페리 클럭을 입력받아 상기 페리 클럭의 클럭 에지를 검출한 제1,제2 에지 감지 신호를 출력하는 에지 검출부와; 상기 에지 검출부의 제1,제2 에지 감지 신호에 타이밍을 맞춰 외부에서 입력되는 데이터를 인터페이싱하는 인터페이스부와; 상기 인터페이스부의 데이터를 어드레스 디코딩하는 디코딩부로 구성하여 된 것을 특징으로 하는 마이크로 콘트롤러의 클럭 동기화 회로.
제4항에 있어서, 상기 에지검출부는 클럭단으로 인가되는 시스템 클럭에 의해 입력단의 동기화된 페리 클럭을 출력단으로 출력하는 제1 디플립플롭과; 클럭단으로 인가되는 시스템 클럭에 의해 입력단의 상기 제1 디플립플롭의 출력신호를 출력단으로 출력하는 제2 디플립플롭과; 클럭단으로 인가되는 시스템 클럭에 의해 입력단의 상기 제2 디플립플롭의 출력신호를 출력단으로 출력하는 제3 디플립플롭과; 상기 제1,제2 디플립플롭의 출력신호를 입력받아 이를 배타적 오아 연산하여 출력하는 제1 배타적 오아 게이트와; 상기 제2,제3 디플립플롭의 출력신호를 입력받아 이를 배타적 오아 연산하여 출력하는 제2 배타적 오아 게이트로 구성하여 된 것을 특징으로 하는 마이크로 콘트롤러의 클럭 동기화 회로.