JP2546967B2 - データ伝送システム - Google Patents
データ伝送システムInfo
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- JP2546967B2 JP2546967B2 JP5102356A JP10235693A JP2546967B2 JP 2546967 B2 JP2546967 B2 JP 2546967B2 JP 5102356 A JP5102356 A JP 5102356A JP 10235693 A JP10235693 A JP 10235693A JP 2546967 B2 JP2546967 B2 JP 2546967B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- signal
- clocking
- output
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、時分割マルチプレクス
データ伝送システムに関する。時分割マルチプレクスデ
ータ伝送システムは、時分割マルチプレクスおよび標準
デマルチプレクス技法を用いている。この技法は、出力
信号のデータレートでオペレーションすることができる
ラッチを必要とせず、しかも、入力されるデータより高
い周波数でクロック信号を生成し分配する必要がない。
データ伝送システムに関する。時分割マルチプレクスデ
ータ伝送システムは、時分割マルチプレクスおよび標準
デマルチプレクス技法を用いている。この技法は、出力
信号のデータレートでオペレーションすることができる
ラッチを必要とせず、しかも、入力されるデータより高
い周波数でクロック信号を生成し分配する必要がない。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０７／８９１，５２１号の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
の基礎たる米国特許出願第０７／８９１，５２１号の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】コンピュータシステムでは、ロジックチ
ップおよびモジュール（モジュールは熱伝導モジュール
（ＴＣＭ）またはノーマルカードでも良い）は、とも
に、ボードを走る電線により接続されている。当該モジ
ュールまたはモジュールを介して、これらのチップをボ
ードに接続する導電体の数は、多くの場合、コンピュー
タシステムの設計で限定される要素である。このアプリ
ケーションは、そのシステム設計に与える影響を最小限
にして、これらの接続数を約１／２にする方法を提供す
る。その方法は、２つの信号を時分割マルチプレクスで
各配線上に送信することを含む。前のスキームとして、
この技法を用いたスキームが提案されているが、以前の
スキームは倍周波クロッキング(double frequency cloc
king) スキーマまたはレジスタを必要とした。これらの
スキームはインプリメントするのが非常に困難である。
ここで開示されているシステムは、スキューされたクロ
ックのみを必要とし、倍周波クロックをレジスタに入力
する必要はない。米国特許第４，９２６，４３２号（発
明者：Zukowski、発明の名称：Time-Division-Multiple
xed Data Transmission System）には、時分割マルチプ
レクスデータ伝送システムが説明されている。このデー
タ伝送システムは、マルチプレクス出力信号の平均期間
の整数倍だけ順次増加させて、複数の入力信号をそれぞ
れ選択的にスキューするのに、スキューイング回路網を
採用している。スキューされた信号は組み合わせマージ
ング回路網でマージされる。この回路網は実質的に同一
の遅延時間とデータパスを有し、マルチプレクスされた
信号を供給する。図示された実施例では、その発明は時
分割マルチプレクサを提供する。時分割マルチプレクサ
では、入力される信号はスキューイング回路網によりス
キューされる前に事前コード化される。その結果、マル
チプレクス信号の形式は、従来の技術のマルチプレクサ
により供給される慣用的な順次インタリーブド入力信号
である。マージング回路網は２進ツリー排他的ＯＲ（Ｘ
ＯＲ）ゲートアレイである。他のマルチプレクス回路は
米国特許第４，０１０，３８５号（発明者：Krol、発明
の名称：Multiplexing Circuitry for Time Sharing a
Common Conductor）に開示されている。この回路は複数
の能動回路網を含む。この能動回路網はその回路網に関
連する多相クロッキング信号を有し、情報信号を共通伝
導体に選択的に伝送することができる。デマルチプレキ
シングは開示されていない。
ップおよびモジュール（モジュールは熱伝導モジュール
（ＴＣＭ）またはノーマルカードでも良い）は、とも
に、ボードを走る電線により接続されている。当該モジ
ュールまたはモジュールを介して、これらのチップをボ
ードに接続する導電体の数は、多くの場合、コンピュー
タシステムの設計で限定される要素である。このアプリ
ケーションは、そのシステム設計に与える影響を最小限
にして、これらの接続数を約１／２にする方法を提供す
る。その方法は、２つの信号を時分割マルチプレクスで
各配線上に送信することを含む。前のスキームとして、
この技法を用いたスキームが提案されているが、以前の
スキームは倍周波クロッキング(double frequency cloc
king) スキーマまたはレジスタを必要とした。これらの
スキームはインプリメントするのが非常に困難である。
ここで開示されているシステムは、スキューされたクロ
ックのみを必要とし、倍周波クロックをレジスタに入力
する必要はない。米国特許第４，９２６，４３２号（発
明者：Zukowski、発明の名称：Time-Division-Multiple
xed Data Transmission System）には、時分割マルチプ
レクスデータ伝送システムが説明されている。このデー
タ伝送システムは、マルチプレクス出力信号の平均期間
の整数倍だけ順次増加させて、複数の入力信号をそれぞ
れ選択的にスキューするのに、スキューイング回路網を
採用している。スキューされた信号は組み合わせマージ
ング回路網でマージされる。この回路網は実質的に同一
の遅延時間とデータパスを有し、マルチプレクスされた
信号を供給する。図示された実施例では、その発明は時
分割マルチプレクサを提供する。時分割マルチプレクサ
では、入力される信号はスキューイング回路網によりス
キューされる前に事前コード化される。その結果、マル
チプレクス信号の形式は、従来の技術のマルチプレクサ
により供給される慣用的な順次インタリーブド入力信号
である。マージング回路網は２進ツリー排他的ＯＲ（Ｘ
ＯＲ）ゲートアレイである。他のマルチプレクス回路は
米国特許第４，０１０，３８５号（発明者：Krol、発明
の名称：Multiplexing Circuitry for Time Sharing a
Common Conductor）に開示されている。この回路は複数
の能動回路網を含む。この能動回路網はその回路網に関
連する多相クロッキング信号を有し、情報信号を共通伝
導体に選択的に伝送することができる。デマルチプレキ
シングは開示されていない。
【０００４】米国特許第３，９９５，１２０号（発明
者：Pachynski,Jr、発明の名称：Digital Time-Divisio
n Multiplexing System ）には、マルチプレキシングス
キームが記載されている。このスキームでは、Ｎ個の並
列ディジタル信号はその平均ビットレートが周波数Ｆ１
であり、マルチプレクサによりインタリーブされ、ビッ
トレートＦ２の単一の複合線を形成する。信号をマルチ
プレクスする前に、予め定めた期間と固定された繰り返
しレートを有するギャップがＮ個の並列信号にそれぞれ
挿入される。各ディジタル信号にギャップを付加するこ
とにより、ギャップとギャップの間のビットレートがＦ
２／Ｎになる。
者：Pachynski,Jr、発明の名称：Digital Time-Divisio
n Multiplexing System ）には、マルチプレキシングス
キームが記載されている。このスキームでは、Ｎ個の並
列ディジタル信号はその平均ビットレートが周波数Ｆ１
であり、マルチプレクサによりインタリーブされ、ビッ
トレートＦ２の単一の複合線を形成する。信号をマルチ
プレクスする前に、予め定めた期間と固定された繰り返
しレートを有するギャップがＮ個の並列信号にそれぞれ
挿入される。各ディジタル信号にギャップを付加するこ
とにより、ギャップとギャップの間のビットレートがＦ
２／Ｎになる。
【０００５】米国特許第４，５９３，３９０号（発明
者：Hildebrand他、発明の名称：Pipeline Multiplexe
r）には、Ｎ段の選択要素を備えたｍ個の初期入力信号
のうちの選択された信号をマルチプレクスする方法が開
示されている。
者：Hildebrand他、発明の名称：Pipeline Multiplexe
r）には、Ｎ段の選択要素を備えたｍ個の初期入力信号
のうちの選択された信号をマルチプレクスする方法が開
示されている。
【０００６】
【課題を解決するための手段】本発明の一実施例では、
第１および第２ソースからのデータ信号は第１データレ
ートでマルチプレクサにクロックされ、データを２つの
ソースの間で交互に切り替える。生成されたセレクタ制
御信号は前記データ信号のクロッキングレートの２倍の
周波数である。セレクタ制御信号はＸＯＲゲートと、反
転入力が入力される第１ラッチと、反転入力が入力され
る第２ラッチとにより生成される。第１および第２ラッ
チの出力はＸＯＲゲートに結合され、反転入力端子にフ
ィードバックされる。前記第１クロッキングレートのク
ロッキング信号は前記第１ラッチに印加され、クロック
サイクルの１／２だけ遅延され、スキューされたクロッ
ク信号が第２ラッチに印加される。
第１および第２ソースからのデータ信号は第１データレ
ートでマルチプレクサにクロックされ、データを２つの
ソースの間で交互に切り替える。生成されたセレクタ制
御信号は前記データ信号のクロッキングレートの２倍の
周波数である。セレクタ制御信号はＸＯＲゲートと、反
転入力が入力される第１ラッチと、反転入力が入力され
る第２ラッチとにより生成される。第１および第２ラッ
チの出力はＸＯＲゲートに結合され、反転入力端子にフ
ィードバックされる。前記第１クロッキングレートのク
ロッキング信号は前記第１ラッチに印加され、クロック
サイクルの１／２だけ遅延され、スキューされたクロッ
ク信号が第２ラッチに印加される。
【０００７】
【実施例】送信および受信チップの間の遅延量に依存し
て、２つの開示された異なるスキームを用いることがで
きる。１つのスキームは典型的には１サイクルで２つの
データだけを転送する。第２のスキームはワイヤ上にデ
ータを実際に保管する。その結果、２つ異なるデータは
所定の任意の時点で接続線上に転送される。
て、２つの開示された異なるスキームを用いることがで
きる。１つのスキームは典型的には１サイクルで２つの
データだけを転送する。第２のスキームはワイヤ上にデ
ータを実際に保管する。その結果、２つ異なるデータは
所定の任意の時点で接続線上に転送される。
【０００８】図１を説明する。デバイスからデバイスへ
の転送にかかる最小遅延時間からマシンサイクルの整数
値を引いたものは、ゼロと、マシンサイクル時間の１／
２の間（０＜ｚ≦ｃ／２）にある。ただし、ｚ＝ｙ−ｎ
＊ｃである。
の転送にかかる最小遅延時間からマシンサイクルの整数
値を引いたものは、ゼロと、マシンサイクル時間の１／
２の間（０＜ｚ≦ｃ／２）にある。ただし、ｚ＝ｙ−ｎ
＊ｃである。
【０００９】次のように仮定する。すなわち、 ｃ＝プロセッサのサイクル時間、 ｙ＝チップ間の最小遅延時間、 ｎ＝負ではない整数、 ｚ＝ｙ−ｎ＊ｃ（ｚはゼロを超えるか、あるいはゼロに
等しいことに注意すべきである）。既に説明したよう
に、図１では常に０＜ｚ≦ｃ／２である。
等しいことに注意すべきである）。既に説明したよう
に、図１では常に０＜ｚ≦ｃ／２である。
【００１０】図に示すほとんどのレジスタは通常のＴ０
レジスタである。すなわち、マスタシステム発振器から
のクロックは名目上オフセットがない。その例外は図で
ＴＸとラベルを付けたレジスタである。マスタレジスタ
発振器からレジスタＴＸへのクロックは正のオフセット
時間ｘがある。言い換えると、それらのクロックは遅い
「クロック」である。レジスタというときは、単一のレ
ジスタをいうか、あるいはＬＳＳＤと表記したシステム
のようなラッチ／トリガ対をいう。このことに注意され
たい。ＬＳＳＤシステムでは、ラッチおよびトリガはと
もにオフセットクロックによりクロックされることにな
る。通常、ｘはｃ／２にほぼ等しいが、必要に応じて変
更することができる。図１に示すスキームに対して、絶
対的な要件は（ｃ − 最大クロックスキュー）＞ｘ＞
ｚである。ただし、最大クロックスキューは送信チップ
上のクロックと受信チップ上のクロックの間のスキュー
である。
レジスタである。すなわち、マスタシステム発振器から
のクロックは名目上オフセットがない。その例外は図で
ＴＸとラベルを付けたレジスタである。マスタレジスタ
発振器からレジスタＴＸへのクロックは正のオフセット
時間ｘがある。言い換えると、それらのクロックは遅い
「クロック」である。レジスタというときは、単一のレ
ジスタをいうか、あるいはＬＳＳＤと表記したシステム
のようなラッチ／トリガ対をいう。このことに注意され
たい。ＬＳＳＤシステムでは、ラッチおよびトリガはと
もにオフセットクロックによりクロックされることにな
る。通常、ｘはｃ／２にほぼ等しいが、必要に応じて変
更することができる。図１に示すスキームに対して、絶
対的な要件は（ｃ − 最大クロックスキュー）＞ｘ＞
ｚである。ただし、最大クロックスキューは送信チップ
上のクロックと受信チップ上のクロックの間のスキュー
である。
【００１１】図２は図１に示す構成のタイミング図であ
る。
る。
【００１２】再び、図１を説明する。ソース１およびソ
ース２のデータはそれぞれラッチ１１およびラッチ１３
にラッチされる。ラッチ１１およびラッチ１３はＴ0 の
マスタシステム発振器レートと位相でクロックされる。
ラッチされた出力はマルチプレクサ（ＭＵＸ）１５に印
加される。マルチプレクサ１５はリード線１７上のセレ
クタ制御信号に応答し、ラッチ１１からの出力か、ある
いはラッチ１３からの出力を出力伝導体１９に接続す
る。マルチプレクサ１５に対するセレクタ制御信号は倍
周波制御ジェネレータ２０により供給される。この倍周
波制御ジェネレータはマスタクロックＴ0 でクロックさ
れるラッチ２１と、クロックＴx でクロックされるラッ
チ２３とを備えている。ただし、Ｔx は名目上の発振器
周波数からの正のオフセット時間ｘである。Ｔx はＴ0
サイクルの１／２だけ通常遅延される。ラッチ２１から
の出力はインバータ２５に結合される。インバータ２５
は出力を反転してラッチ２１に出力する。その結果、ラ
ッチ２１は交互にトリガして、サイクルごとに、論理
「０」を出力し、ついで論理「１」を出力する。同様
に、ラッチ２３からのスキューされた出力はインバータ
２６に印加される。インバータ２６は出力を反転してラ
ッチ２３から「１」と「０」を交互に出力する。ラッチ
２３はクロックＴx に応答してクロックアウトされる。
ただし、Ｔx はスキューされており、１／２サイクルだ
け遅延されている。ラッチ２１および２３からの出力は
ゲート２７で排他的ＯＲ演算され、排他的ＯＲ（ＸＯ
Ｒ）出力をセレクタ制御信号としてリード線１７を介し
てマルチプレクサ１５に出力する。その結果、マルチプ
レクサ１５は１／２クロックサイクルごとに状態を切り
換え、ラッチ１１または１３からデータを交互にマルチ
プレクサ１５、伝導体１９、および遅延１９ａ（遅延は
伝導体の長さに依存する）を介してレシーバデマルチプ
レクサ回路３０に供給する。ラッチ３１への入力は、ホ
ールドまたは遅延回路であるホールドラッチ回路３３を
介して渡される。ラッチ３３はスキューされた、すなわ
ち遅延されたクロック信号Ｔx でクロックされ、ラッチ
３５への出力は信号Ｔx により遅延されないので、ラッ
チ１１からの出力をラッチ３１に供給し、ラッチ１３か
らの出力をラッチ３５に供給する。ラッチ２３および３
３を同期させることにより、マルチプレクサ１５がソー
ス２信号をラッチ３５に結合するとき、ソース１からの
信号はラッチ３１にクロックインされる。
ース２のデータはそれぞれラッチ１１およびラッチ１３
にラッチされる。ラッチ１１およびラッチ１３はＴ0 の
マスタシステム発振器レートと位相でクロックされる。
ラッチされた出力はマルチプレクサ（ＭＵＸ）１５に印
加される。マルチプレクサ１５はリード線１７上のセレ
クタ制御信号に応答し、ラッチ１１からの出力か、ある
いはラッチ１３からの出力を出力伝導体１９に接続す
る。マルチプレクサ１５に対するセレクタ制御信号は倍
周波制御ジェネレータ２０により供給される。この倍周
波制御ジェネレータはマスタクロックＴ0 でクロックさ
れるラッチ２１と、クロックＴx でクロックされるラッ
チ２３とを備えている。ただし、Ｔx は名目上の発振器
周波数からの正のオフセット時間ｘである。Ｔx はＴ0
サイクルの１／２だけ通常遅延される。ラッチ２１から
の出力はインバータ２５に結合される。インバータ２５
は出力を反転してラッチ２１に出力する。その結果、ラ
ッチ２１は交互にトリガして、サイクルごとに、論理
「０」を出力し、ついで論理「１」を出力する。同様
に、ラッチ２３からのスキューされた出力はインバータ
２６に印加される。インバータ２６は出力を反転してラ
ッチ２３から「１」と「０」を交互に出力する。ラッチ
２３はクロックＴx に応答してクロックアウトされる。
ただし、Ｔx はスキューされており、１／２サイクルだ
け遅延されている。ラッチ２１および２３からの出力は
ゲート２７で排他的ＯＲ演算され、排他的ＯＲ（ＸＯ
Ｒ）出力をセレクタ制御信号としてリード線１７を介し
てマルチプレクサ１５に出力する。その結果、マルチプ
レクサ１５は１／２クロックサイクルごとに状態を切り
換え、ラッチ１１または１３からデータを交互にマルチ
プレクサ１５、伝導体１９、および遅延１９ａ（遅延は
伝導体の長さに依存する）を介してレシーバデマルチプ
レクサ回路３０に供給する。ラッチ３１への入力は、ホ
ールドまたは遅延回路であるホールドラッチ回路３３を
介して渡される。ラッチ３３はスキューされた、すなわ
ち遅延されたクロック信号Ｔx でクロックされ、ラッチ
３５への出力は信号Ｔx により遅延されないので、ラッ
チ１１からの出力をラッチ３１に供給し、ラッチ１３か
らの出力をラッチ３５に供給する。ラッチ２３および３
３を同期させることにより、マルチプレクサ１５がソー
ス２信号をラッチ３５に結合するとき、ソース１からの
信号はラッチ３１にクロックインされる。
【００１３】図２を説明する。図２は図１に示すオペレ
ーションのタイミングを示す。図において、時間は左か
ら右に経過する。ラッチおよび信号は垂直の列に示す。
データには１−９から、“Ａ”ないし“Ｊ”までの番号
が付してある。１列おきにＴx クロック期間を含む。上
部の行は図１に示す左側のラッチ（１１または１３）に
関係するデータを示す。一方、下部の行は図１の右側の
ラッチ（１３または３５）に関係するデータを示す。排
他的ＯＲ（ＸＯＲ）ゲートからのマルチプレクス制御信
号は１／２サイクルごとに変化する。ラッチ２１および
２３はサイクルごとに変化するか、あるいは１／２サイ
クルだけ遅延されたラッチ２３からの出力により、１／
２サイクルごとに変化する。
ーションのタイミングを示す。図において、時間は左か
ら右に経過する。ラッチおよび信号は垂直の列に示す。
データには１−９から、“Ａ”ないし“Ｊ”までの番号
が付してある。１列おきにＴx クロック期間を含む。上
部の行は図１に示す左側のラッチ（１１または１３）に
関係するデータを示す。一方、下部の行は図１の右側の
ラッチ（１３または３５）に関係するデータを示す。排
他的ＯＲ（ＸＯＲ）ゲートからのマルチプレクス制御信
号は１／２サイクルごとに変化する。ラッチ２１および
２３はサイクルごとに変化するか、あるいは１／２サイ
クルだけ遅延されたラッチ２３からの出力により、１／
２サイクルごとに変化する。
【００１４】図３を説明する。図３は、ｃ／２＜ｚ≦ｃ
であるときのオペレーションとシステムを示す。送信部
分は変わらず、ラッチ１１および１３はＴ0 クロックに
合わせてクロックされ、マルチプレクサ１５は同様にし
て制御リード線１７上に生成された同一の制御信号によ
り同様に制御される。しかし、レシーバ側には、ラッチ
１１および１３に対するラッチがある。ラッチに対する
要件はラッチ３１に対する入力と、ラッチ３５に対する
入力の両方に対する要件である。ただし、ラッチ３１に
対する入力はＴ0 でクロックされるラッチ３７を有し、
ラッチ３５に対する入力はスキューされたクロックＴx
でクロックされるラッチ３９を介して渡される。このタ
イミングを図４に示す。
であるときのオペレーションとシステムを示す。送信部
分は変わらず、ラッチ１１および１３はＴ0 クロックに
合わせてクロックされ、マルチプレクサ１５は同様にし
て制御リード線１７上に生成された同一の制御信号によ
り同様に制御される。しかし、レシーバ側には、ラッチ
１１および１３に対するラッチがある。ラッチに対する
要件はラッチ３１に対する入力と、ラッチ３５に対する
入力の両方に対する要件である。ただし、ラッチ３１に
対する入力はＴ0 でクロックされるラッチ３７を有し、
ラッチ３５に対する入力はスキューされたクロックＴx
でクロックされるラッチ３９を介して渡される。このタ
イミングを図４に示す。
【００１５】図４を説明する。データには１−９から、
“Ａ”ないし“Ｊ”までの番号が付してある。時間は左
から右に経過する。１列おきにＴx クロック期間を含
む。ＸＯＲゲート２７からのマルチプレクス制御信号は
１／２サイクルごとに変化し、伝導体１９にソース１お
よび２を交互に印加する。ラッチ３７は、ソース１をラ
ッチ３１に結合し、かつ、ソース２をラッチ３５に結合
するため、ラッチ３９から１／２サイクル前にクロック
される。ラッチ３１および３５はともにＴ0 でクロック
される。
“Ａ”ないし“Ｊ”までの番号が付してある。時間は左
から右に経過する。１列おきにＴx クロック期間を含
む。ＸＯＲゲート２７からのマルチプレクス制御信号は
１／２サイクルごとに変化し、伝導体１９にソース１お
よび２を交互に印加する。ラッチ３７は、ソース１をラ
ッチ３１に結合し、かつ、ソース２をラッチ３５に結合
するため、ラッチ３９から１／２サイクル前にクロック
される。ラッチ３１および３５はともにＴ0 でクロック
される。
【００１６】両スキームでは、Ｉ／Ｏ（入出力）接続数
は２から１に減少される。これがマルチビットデータバ
スである場合は、Ｉ／Ｏ接続の数は、元の接続の１／
２、プラス、Ｔx クロック（典型的には２）をインプリ
メントする必要がある全接続になる。越境(boundary cr
ossing) が位置指定されるサイクルでは、本質的に、論
理演算が行われないという不利な点がある。というの
は、この方法を用いることにより、既に課せられた重大
タイミング要件があるからである。設計の多くの領域で
は、このサイクルでは論理演算が行われないので、不利
な点は取るに足りない。
は２から１に減少される。これがマルチビットデータバ
スである場合は、Ｉ／Ｏ接続の数は、元の接続の１／
２、プラス、Ｔx クロック（典型的には２）をインプリ
メントする必要がある全接続になる。越境(boundary cr
ossing) が位置指定されるサイクルでは、本質的に、論
理演算が行われないという不利な点がある。というの
は、この方法を用いることにより、既に課せられた重大
タイミング要件があるからである。設計の多くの領域で
は、このサイクルでは論理演算が行われないので、不利
な点は取るに足りない。
【００１７】図５に示す本発明の他の実施例によれば、
図１または図２に示す、制御、またはマルチプレクサド
ライバの速度を、クロックの通常の速度から倍速度に変
化させることができる。マシン送信が図１および図３に
示す倍速度をインプリメントすることができる例では有
用である。しかし、レシーバはそれを受信するようにな
っていない。図５に示すデュアル(dual)速度構成によれ
ば、送信マシンにより、単一速度バシング(busing)を選
択することができる。受信ハードウェアが倍速度ドライ
バをインプリメントすることができるとき、デュアル速
度入力の極性の変化はアップグレードする。マルチプレ
クサ制御信号ジェネレータはインバータ２５およびラッ
チ２１の間に２ウェイセレクト５１を有し、インバータ
２６とラッチ２３の間にＡＮＤゲート５３をイネーブル
する。セレクト５１に対する「倍速度選択」入力極性
（例えば、論理１）により、ＸＯＲ２７は図１および図
２と同様にして反転する。論理「１」により、ＡＮＤゲ
ート５３は遅延された制御信号を供給する。セレクト５
１に対する倍速度入力端子とＡＮＤゲートで論理ゼロに
なると、「ＭＵＸ制御Ｇ（ラッチ２１）」の内容のみが
ＸＯＲゲート２７に渡される。このシステムはＸＯＲ出
力をゲートラッチＡ（ラッチ１１）またはラッチＢ（ラ
ッチ１３）にセットする機能を果たす。２ウェイセレク
ト５１は「倍速度選択」のゼロ極性に応答して、「ラッ
チＡまたはＢ」を「ＭＵＸ制御Ｇ」にラッチすることが
できる。ＭＵＸ制御Ｇは次のサイクルでＸＯＲ２７に渡
し、ラッチＡ（１１）またはＢ（１３）選択がドライバ
出力となる。倍速度部分はデセーブルされる。スイッチ
５１の「ラッチＡまたはＢ選択」入力が論理ゼロであ
り、論理ゼロがＸＯＲゲート２７から出力される場合、
ラッチ１１すなわちラッチＡのソースがマルチプレクサ
１５から出力される。スイッチ５１の「ラッチＡまたは
Ｂ選択」入力が次のサイクルで論理１である場合、この
論理１がＸＯＲゲート２７に渡され、ソースをラッチ１
３すなわちラッチＢにゲートする。表１は単一速度モー
ドでの図３に示す回路のドライバ出力を示す。
図１または図２に示す、制御、またはマルチプレクサド
ライバの速度を、クロックの通常の速度から倍速度に変
化させることができる。マシン送信が図１および図３に
示す倍速度をインプリメントすることができる例では有
用である。しかし、レシーバはそれを受信するようにな
っていない。図５に示すデュアル(dual)速度構成によれ
ば、送信マシンにより、単一速度バシング(busing)を選
択することができる。受信ハードウェアが倍速度ドライ
バをインプリメントすることができるとき、デュアル速
度入力の極性の変化はアップグレードする。マルチプレ
クサ制御信号ジェネレータはインバータ２５およびラッ
チ２１の間に２ウェイセレクト５１を有し、インバータ
２６とラッチ２３の間にＡＮＤゲート５３をイネーブル
する。セレクト５１に対する「倍速度選択」入力極性
（例えば、論理１）により、ＸＯＲ２７は図１および図
２と同様にして反転する。論理「１」により、ＡＮＤゲ
ート５３は遅延された制御信号を供給する。セレクト５
１に対する倍速度入力端子とＡＮＤゲートで論理ゼロに
なると、「ＭＵＸ制御Ｇ（ラッチ２１）」の内容のみが
ＸＯＲゲート２７に渡される。このシステムはＸＯＲ出
力をゲートラッチＡ（ラッチ１１）またはラッチＢ（ラ
ッチ１３）にセットする機能を果たす。２ウェイセレク
ト５１は「倍速度選択」のゼロ極性に応答して、「ラッ
チＡまたはＢ」を「ＭＵＸ制御Ｇ」にラッチすることが
できる。ＭＵＸ制御Ｇは次のサイクルでＸＯＲ２７に渡
し、ラッチＡ（１１）またはＢ（１３）選択がドライバ
出力となる。倍速度部分はデセーブルされる。スイッチ
５１の「ラッチＡまたはＢ選択」入力が論理ゼロであ
り、論理ゼロがＸＯＲゲート２７から出力される場合、
ラッチ１１すなわちラッチＡのソースがマルチプレクサ
１５から出力される。スイッチ５１の「ラッチＡまたは
Ｂ選択」入力が次のサイクルで論理１である場合、この
論理１がＸＯＲゲート２７に渡され、ソースをラッチ１
３すなわちラッチＢにゲートする。表１は単一速度モー
ドでの図３に示す回路のドライバ出力を示す。
【００１８】
【表１】
【００１９】倍速度モードは、２ウェイセレクト５１お
よびＡＮＤゲート５３に対する論理１によりイネーブル
され、しかも、そのオペレーションは図１ないし図４で
説明したようになる。サイクルごとか、あるいはサイク
ル当たり２回だけ、ＸＯＲ出力が反転する、より簡単な
回路を図６に示す。単一速度モードで、ＸＯＲ出力を任
意の値にセットする機能が必要でない場合は、この回路
を用いることができる。この回路を用いた場合、図５に
示す入力「ラッチＡまたはＢ選択」を必要としない。表
２は図６に示す回路が単一速度モードで用いられるとき
のドライバ出力を示す。
よびＡＮＤゲート５３に対する論理１によりイネーブル
され、しかも、そのオペレーションは図１ないし図４で
説明したようになる。サイクルごとか、あるいはサイク
ル当たり２回だけ、ＸＯＲ出力が反転する、より簡単な
回路を図６に示す。単一速度モードで、ＸＯＲ出力を任
意の値にセットする機能が必要でない場合は、この回路
を用いることができる。この回路を用いた場合、図５に
示す入力「ラッチＡまたはＢ選択」を必要としない。表
２は図６に示す回路が単一速度モードで用いられるとき
のドライバ出力を示す。
【００２０】
【表２】
【００２１】単一速度モードでは、ＭＵＸ制御ラッチＧ
は０または１のいずれかをこの回路にスキャンさせるこ
とができる。その結果、この回路はラッチＡまたはＢの
いずれかの内容をサイクル０でバス上に置くことができ
る。ＭＵＸ制御Ｇが１をこの回路にスキャンさせるとき
のサイクル０での単一速度出力を表１に示す。図５およ
び図６に共に示す回路の倍速度モードでのドライバ出力
を表２に示す。入力「倍速度選択」がアサートされる。
このアサートにより、ＸＯＲ出力をサイクル当たり２回
だけ反転させ、ドライバ出力を図１，図２および図３に
示すようにする。
は０または１のいずれかをこの回路にスキャンさせるこ
とができる。その結果、この回路はラッチＡまたはＢの
いずれかの内容をサイクル０でバス上に置くことができ
る。ＭＵＸ制御Ｇが１をこの回路にスキャンさせるとき
のサイクル０での単一速度出力を表１に示す。図５およ
び図６に共に示す回路の倍速度モードでのドライバ出力
を表２に示す。入力「倍速度選択」がアサートされる。
このアサートにより、ＸＯＲ出力をサイクル当たり２回
だけ反転させ、ドライバ出力を図１，図２および図３に
示すようにする。
【００２２】以上本発明の好ましい実施例を説明した
が、本発明の精神および範囲を逸脱しないで種々の変更
を行うことができることは当業者にとって当然である。
が、本発明の精神および範囲を逸脱しないで種々の変更
を行うことができることは当業者にとって当然である。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、出力信号のデータレートで
オペレーションすることができるラッチを必要とせず、
しかも、入力されるデータより高い周波数でクロック信
号を生成し分配する必要がない。
上記のように構成したので、出力信号のデータレートで
オペレーションすることができるラッチを必要とせず、
しかも、入力されるデータより高い周波数でクロック信
号を生成し分配する必要がない。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示すオペレーションのタイミングを示す
タイミング図である。
タイミング図である。
【図３】本発明の他の実施例を示すブロック図である。
【図４】図３に示すオペレーションのタイミングを示す
タイミング図である。
タイミング図である。
【図５】ドライバの伝送レートを変化させることができ
る例を示すブロック図である。
る例を示すブロック図である。
【図６】図５に示すオペレーションのタイミングを示す
タイミング図である。
タイミング図である。
１１，１３，３１，３５ ラッチ １５ マルチプレクサ ２０ 倍周波制御ジェネレータ ２１，２３ ＭＵＸ制御ラッチ ２５，２６ インバータ ２７ ＸＯＲ ３０ レシーバデマルチプレクサ回路 ３３ ホールドラッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シャーロット アン リード アメリカ合衆国 12477 ニューヨーク 州 ソージャティズ スターレイ アベ ニュ 28 (72)発明者 カーク デイヴィッド ラム アメリカ合衆国 12401 ニューヨーク 州 キングストン ジョンストン アベ ニュ ７ (72)発明者 ドナルド ヘンリー フリードバーグ アメリカ合衆国 75070 テキサス州 マッキニー ブライン モア 5013 (56)参考文献 特開 昭61−95648（ＪＰ，Ａ) 特開 昭56−79524（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 データ信号の第１ソースとしての第１ラ
ッチと、 データ信号の第２ソースとしての第２ラッチと、 サイクル時間を確立するクロッキングサイクルを有する
クロッキング信号を含む手段であって、所定の位相およ
び周波数で第１クロッキング信号を前記第１および第２
ラッチに供給して出力をクロックアウトさせる手段と、 前記第１および第２ラッチからのクロックアウトされた
出力を、選択制御信号に応答して、第１および第２端子
に交互に結合するマルチプレクサと、 前記選択制御信号を２倍のクロッキングレートで供給す
る手段であって、該手段は、第１インバータが第３ラッ
チに結合され該第３ラッチの出力が前記第１インバータ
の入力に結合され、第２インバータが第４ラッチに結合
され該第４ラッチの出力が前記第２インバータの入力に
結合され、ＸＯＲゲートが前記第３および第４ラッチの
出力に応答して前記選択制御信号を供給し、前記第３ラ
ッチの出力が前記第１クロッキング信号によりクロック
アウトされ、前記第４ラッチが前記クロッキングサイク
ルの前記クロッキングサイクル時間の約１／２だけ遅延
された前記クロッキング信号によりクロックアウトされ
る手段であり、該手段は、イネーブルにされたときにの
み前記遅延されたクロッキング信号を供給する前記第４
ラッチと、前記第２インバータとの間に、ゲート手段を
供給することにより、クロッキングレートまたは該クロ
ッキングレートの２倍のレートのいずれかを選択する手
段とを備えたことを特徴とするデータ伝送システム。 - 【請求項２】 請求項１において、前記第１インバータ
と前記第３ラッチの間にある手段であって、第１状態
で、前記第１インバータ出力を前記第３ラッチに結合
し、第２状態で、前記選択制御信号を前記マルチプレク
サに供給するとともに、該マルチプレクサからのフィー
ドバック信号を前記第１インバータに供給する２ウェイ
選択手段をさらに含むことを特徴とするデータ伝送シス
テム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/891,521 US5282210A (en) | 1992-06-01 | 1992-06-01 | Time-division-multiplexed data transmission system |
| US891521 | 1992-06-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675907A JPH0675907A (ja) | 1994-03-18 |
| JP2546967B2 true JP2546967B2 (ja) | 1996-10-23 |
Family
ID=25398339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102356A Expired - Lifetime JP2546967B2 (ja) | 1992-06-01 | 1993-04-28 | データ伝送システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5282210A (ja) |
| JP (1) | JP2546967B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5537660A (en) * | 1992-04-17 | 1996-07-16 | Intel Corporation | Microcontroller having selectable bus timing modes based on primary and secondary clocks for controlling the exchange of data with memory |
| JPH0683618A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | フラグ制御回路 |
| US5521499A (en) * | 1992-12-23 | 1996-05-28 | Comstream Corporation | Signal controlled phase shifter |
| JP3474794B2 (ja) * | 1999-02-03 | 2003-12-08 | 日本電信電話株式会社 | 符号変換回路及び符号変換多重化回路 |
| US6714612B1 (en) * | 2000-06-08 | 2004-03-30 | Sun Microsystems, Inc. | Method and device for synchronization of phase mismatch in communication systems employing a common clock period |
| US7551651B1 (en) * | 2003-01-27 | 2009-06-23 | Inphi Corporation | Method and system for time domain multiplexers with reduced inter-symbol interference |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3665405A (en) * | 1970-03-17 | 1972-05-23 | Computer Transmission Corp | Multiplexer |
| US3995120A (en) * | 1975-05-30 | 1976-11-30 | Gte Automatic Electric Laboratories Incorporated | Digital time-division multiplexing system |
| US4010385A (en) * | 1976-01-09 | 1977-03-01 | Teletype Corporation | Multiplexing circuitry for time sharing a common conductor |
| JPS5679524A (en) * | 1979-12-03 | 1981-06-30 | Mitsubishi Electric Corp | Conversion circuit for duty cycle |
| US4486880A (en) * | 1982-12-09 | 1984-12-04 | Motorola, Inc. | Output multiplexer having one gate delay |
| US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
| JPS6195648A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | デ−タ転送方式 |
| US4791628A (en) * | 1987-10-16 | 1988-12-13 | American Telephone And Telegraph Company, At&T Bell Labs | High-speed demultiplexer circuit |
| US4789984A (en) * | 1987-10-16 | 1988-12-06 | American Telephone And Telegraph Company, At&T Bell Laboratories | High-speed multiplexer circuit |
| JPH0773219B2 (ja) * | 1988-06-16 | 1995-08-02 | 富士通株式会社 | 並直列変換装置 |
| US4926423A (en) * | 1988-09-30 | 1990-05-15 | The Trustees Of Columbia University In The City Of New York | Time-division-multiplexed data transmission system |
| US5111455A (en) * | 1990-08-24 | 1992-05-05 | Avantek, Inc. | Interleaved time-division multiplexor with phase-compensated frequency doublers |
-
1992
- 1992-06-01 US US07/891,521 patent/US5282210A/en not_active Expired - Fee Related
-
1993
- 1993-04-28 JP JP5102356A patent/JP2546967B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0675907A (ja) | 1994-03-18 |
| US5282210A (en) | 1994-01-25 |
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