JP2610213B2 - 同期装置及び同期方法 - Google Patents
同期装置及び同期方法Info
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- JP2610213B2 JP2610213B2 JP4355360A JP35536092A JP2610213B2 JP 2610213 B2 JP2610213 B2 JP 2610213B2 JP 4355360 A JP4355360 A JP 4355360A JP 35536092 A JP35536092 A JP 35536092A JP 2610213 B2 JP2610213 B2 JP 2610213B2
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- synchronizer
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明はコンピュータ及びデジタ
ル設計という一般的分野に関し、特に、大型のデジタル
システムにおいて複数のクロックドメインの間を進んで
ゆく信号を同期させる装置及び方法に関する。
ル設計という一般的分野に関し、特に、大型のデジタル
システムにおいて複数のクロックドメインの間を進んで
ゆく信号を同期させる装置及び方法に関する。
【0002】
【従来の技術】大型のデジタルシステムは複数のデジタ
ルサブシステムを採用していることが多い。それらのデ
ジタルサブシステムが同一のクロックと関連して同期方
式で動作する場合、それらのデジタルサブシステムの間
を進んでゆく信号を同期させる必要はない。ところが、
それらのデジタルサブシステムが複数の異なるクロック
と関連して動作する場合には、それらのデジタルサブシ
ステムの間を進んでゆく信号を同期させなければならな
い。たとえば、大型デジタルシステムが2つのデジタル
サブシステムから構成されており、各サブシステムが異
なるクロックと関連して動作するものと仮定する。第1
のクロックによって動作する第1のデジタルサブシステ
ム(第1のクロックドメイン)から、第2のクロックに
よって動作する第2のデジタルサブシステム(第2のク
ロックドメイン)へ進んでゆく信号は、第2のクロック
と同期化されなければならない。同様に、第2のクロッ
クドメインから第1のクロックドメインへ逆方向に進ん
でゆく信号は第1のクロックと同期化されなければなら
ない。そのような同期化がなければ、不安定性の問題に
よって論理結果は無効になり、その結果、大型デジタル
システムは故障してしまう。
ルサブシステムを採用していることが多い。それらのデ
ジタルサブシステムが同一のクロックと関連して同期方
式で動作する場合、それらのデジタルサブシステムの間
を進んでゆく信号を同期させる必要はない。ところが、
それらのデジタルサブシステムが複数の異なるクロック
と関連して動作する場合には、それらのデジタルサブシ
ステムの間を進んでゆく信号を同期させなければならな
い。たとえば、大型デジタルシステムが2つのデジタル
サブシステムから構成されており、各サブシステムが異
なるクロックと関連して動作するものと仮定する。第1
のクロックによって動作する第1のデジタルサブシステ
ム(第1のクロックドメイン)から、第2のクロックに
よって動作する第2のデジタルサブシステム(第2のク
ロックドメイン)へ進んでゆく信号は、第2のクロック
と同期化されなければならない。同様に、第2のクロッ
クドメインから第1のクロックドメインへ逆方向に進ん
でゆく信号は第1のクロックと同期化されなければなら
ない。そのような同期化がなければ、不安定性の問題に
よって論理結果は無効になり、その結果、大型デジタル
システムは故障してしまう。
【0003】特定のクロックドメインでフリップフロッ
プに入力される信号がそのフリップフロップのセットア
ップ時間又はホールド時間の必要条件に適合しない場合
に、不安定性は起こる。本質的には、フリップフロップ
を第1のクロックドメインを適正に機能させるために、
その入力信号はフリップフロップがクロッキングされる
前のある時間(セットアップ時間)だけ安定していなけ
ればならず、フリップフロップがクロッキングされた後
のある時間(ホールド時間)だけ安定したままでなけれ
ばならない。第1のクロックドメインのクロックと同期
していない第2のクロックドメインからの信号は必ずそ
のような必要条件に適合するとは限らない。そのため、
このような入力信号はフリップフロップを「不安定状
態」にしてしまうことがあり、その場合、フリップフロ
ップの出力は一時的に論理値0と論理値1の間の値をと
る。フリップフロップは限られた時間の後に最終的には
適正な論理レベルに整定するのであるが、フリップフロ
ップが不安定状態にある時間であり、「解決時間」と呼
ばれるこの時間は予測不可能な論理結果を発生させ、そ
のためにシステムの故障を引起こすおそれがある。
プに入力される信号がそのフリップフロップのセットア
ップ時間又はホールド時間の必要条件に適合しない場合
に、不安定性は起こる。本質的には、フリップフロップ
を第1のクロックドメインを適正に機能させるために、
その入力信号はフリップフロップがクロッキングされる
前のある時間(セットアップ時間)だけ安定していなけ
ればならず、フリップフロップがクロッキングされた後
のある時間(ホールド時間)だけ安定したままでなけれ
ばならない。第1のクロックドメインのクロックと同期
していない第2のクロックドメインからの信号は必ずそ
のような必要条件に適合するとは限らない。そのため、
このような入力信号はフリップフロップを「不安定状
態」にしてしまうことがあり、その場合、フリップフロ
ップの出力は一時的に論理値0と論理値1の間の値をと
る。フリップフロップは限られた時間の後に最終的には
適正な論理レベルに整定するのであるが、フリップフロ
ップが不安定状態にある時間であり、「解決時間」と呼
ばれるこの時間は予測不可能な論理結果を発生させ、そ
のためにシステムの故障を引起こすおそれがある。
【0004】従って、同期装置回路は不安定性の問題に
直面しており、その問題を解決しなければならない。そ
のような同期装置回路を設計するときには、いくつかの
他の要素も大きな重要性をもつ。詳細にいえば、同期装
置の性能を少なくとも3つの尺度により評価することが
できる。平均故障間隔(MTBF)と呼ばれる第1の尺
度は、システム全体が同期装置の故障によって故障する
頻度を平均して示す。同期装置は、たとえば、システム
全体が同期装置の故障によって10000年に一度故障
することを指示する10000年といった非常に大きな
MTBFを有するのが理想である。最大同期時間(TM
S)と呼ばれる第2の尺度は、同期化プロセスを完了す
るために必要とされる最大クロックサイクル数を指示す
る。この数は同期装置に起因する遅延が少ないことを表
わす小さな値であるのが理想である。第3の尺度である
最大転送速度(MTR)は、1つの信号を同期装置を介
して何度送信できるかをクロックサイクル単位で指示す
る。この数は、サイクルごとに1つの入力信号を同期さ
せることができる1であるのが理想である。
直面しており、その問題を解決しなければならない。そ
のような同期装置回路を設計するときには、いくつかの
他の要素も大きな重要性をもつ。詳細にいえば、同期装
置の性能を少なくとも3つの尺度により評価することが
できる。平均故障間隔(MTBF)と呼ばれる第1の尺
度は、システム全体が同期装置の故障によって故障する
頻度を平均して示す。同期装置は、たとえば、システム
全体が同期装置の故障によって10000年に一度故障
することを指示する10000年といった非常に大きな
MTBFを有するのが理想である。最大同期時間(TM
S)と呼ばれる第2の尺度は、同期化プロセスを完了す
るために必要とされる最大クロックサイクル数を指示す
る。この数は同期装置に起因する遅延が少ないことを表
わす小さな値であるのが理想である。第3の尺度である
最大転送速度(MTR)は、1つの信号を同期装置を介
して何度送信できるかをクロックサイクル単位で指示す
る。この数は、サイクルごとに1つの入力信号を同期さ
せることができる1であるのが理想である。
【0005】従来の同期装置は、通常、直列に結合する
複数のマスター/スレーブフリップフロップから構成さ
れている。このような従来の構成はいくつかの限られた
状況の下では適切な同期化を実行する。それらの状況と
は、低い周波数を使用すること、システム故障頻度が許
容限度内に入っていること又は同期装置により導入され
る認めうるほどの遅延が許容限度内に入っていることで
ある。一般原則として、従来の同期装置は良いMTBF
値を得るために必然的に速度を犠牲にしてしまってい
た。従って、頻繁なシステム故障を防止するために従来
の同期装置は相当大きな同期遅延を招いていた。
複数のマスター/スレーブフリップフロップから構成さ
れている。このような従来の構成はいくつかの限られた
状況の下では適切な同期化を実行する。それらの状況と
は、低い周波数を使用すること、システム故障頻度が許
容限度内に入っていること又は同期装置により導入され
る認めうるほどの遅延が許容限度内に入っていることで
ある。一般原則として、従来の同期装置は良いMTBF
値を得るために必然的に速度を犠牲にしてしまってい
た。従って、頻繁なシステム故障を防止するために従来
の同期装置は相当大きな同期遅延を招いていた。
【0006】
【発明が解決しようとする課題】コンピュータ及びデジ
タル設計の最近の進歩に伴って、速度と性能は非常に重
要になってきた。高速、高性能を要求するコンピュータ
システムやデジタル設計においては、従来の同期装置は
不適切であることがわかる。以下に説明する通り、本発
明は高速且つ高性能の同期装置及びその方法を提供す
る。本発明は、導入する同期装置遅延を最小限に抑えつ
つ、信号の最適な同期化を実行する。
タル設計の最近の進歩に伴って、速度と性能は非常に重
要になってきた。高速、高性能を要求するコンピュータ
システムやデジタル設計においては、従来の同期装置は
不適切であることがわかる。以下に説明する通り、本発
明は高速且つ高性能の同期装置及びその方法を提供す
る。本発明は、導入する同期装置遅延を最小限に抑えつ
つ、信号の最適な同期化を実行する。
【0007】
【課題を解決するための手段】本発明は、少なくとも2
つのクロックドメインを有する大型デジタルシステムに
おいて動作する。同期装置ブロックはそれらのドメイン
の間を進んでゆく信号を同期させる。同期装置ブロック
は複数の同期装置モジュールと、専用クロック回路とか
ら構成されている。専用クロック回路は同期される信号
を受信するクロックドメインごとに1つのクロックセル
回路を含む。各クロックセル回路には、その回路と関連
するドメインからクロック信号が供給される。各クロッ
クセル回路は、このクロック信号から、ドメインマスタ
ークロック0、ドメインスレーブクロック0、ドメイン
マスタークロック1及びドメインスレーブクロック1と
いう4つのクロッキング信号を発生する。ドメインスレ
ーブクロック0はドメインマスタークロック0に従い、
ドメインスレーブクロック1はドメインマスタークロッ
ク1に従う。ドメインマスタークロック1とドメインス
レーブクロック1は、ドメインマスタークロック0及び
ドメインスレーブクロック0に対して1クロックサイク
ルだけずれている。
つのクロックドメインを有する大型デジタルシステムに
おいて動作する。同期装置ブロックはそれらのドメイン
の間を進んでゆく信号を同期させる。同期装置ブロック
は複数の同期装置モジュールと、専用クロック回路とか
ら構成されている。専用クロック回路は同期される信号
を受信するクロックドメインごとに1つのクロックセル
回路を含む。各クロックセル回路には、その回路と関連
するドメインからクロック信号が供給される。各クロッ
クセル回路は、このクロック信号から、ドメインマスタ
ークロック0、ドメインスレーブクロック0、ドメイン
マスタークロック1及びドメインスレーブクロック1と
いう4つのクロッキング信号を発生する。ドメインスレ
ーブクロック0はドメインマスタークロック0に従い、
ドメインスレーブクロック1はドメインマスタークロッ
ク1に従う。ドメインマスタークロック1とドメインス
レーブクロック1は、ドメインマスタークロック0及び
ドメインスレーブクロック0に対して1クロックサイク
ルだけずれている。
【0008】本発明は単一同期装置モジュール、多重同
期装置モジュールという2種類の同期装置モジュールを
企図している。それら2つの同期装置モジュールは、そ
の大部分で、複数の「基本同期装置セル」を使用して構
成されている。本発明の「基本同期装置セル」は直列に
結合する2つの透過形ラッチと、2つのORゲートと、
ANDゲートと、NANDゲートと、インバータとから
構成されている。「基本同期装置セル」は4つの入力端
子を有し、1つの出力信号を発生する。第1の入力は同
期させるべき信号である。第2の入力は基本同期装置セ
ルをクリアするために使用されるリセット信号である。
第3の入力は、第1の透過形ラッチに結合するクロック
信号、ドメインマスタークロック0である。第4の入力
は、第2の透過形ラッチに結合するクロック信号、ドメ
インスレーブクロック0である。
期装置モジュールという2種類の同期装置モジュールを
企図している。それら2つの同期装置モジュールは、そ
の大部分で、複数の「基本同期装置セル」を使用して構
成されている。本発明の「基本同期装置セル」は直列に
結合する2つの透過形ラッチと、2つのORゲートと、
ANDゲートと、NANDゲートと、インバータとから
構成されている。「基本同期装置セル」は4つの入力端
子を有し、1つの出力信号を発生する。第1の入力は同
期させるべき信号である。第2の入力は基本同期装置セ
ルをクリアするために使用されるリセット信号である。
第3の入力は、第1の透過形ラッチに結合するクロック
信号、ドメインマスタークロック0である。第4の入力
は、第2の透過形ラッチに結合するクロック信号、ドメ
インスレーブクロック0である。
【0009】本発明の単一同期装置モジュールは、並列
に配設される2つのそのような「基本同期装置セル」か
ら構成されており、専用クロッキング回路からクロッキ
ングを受信する。第1の「基本同期装置セル」はクロッ
キング信号のドメインマスタークロック0及びドメイン
スレーブクロック0を受信し、第2の「基本同期装置セ
ル」はクロッキング信号のドメインマスタークロック1
及びドメインスレーブクロック1を受信する。単一同期
装置モジュールは3つのマスター/スレーブフリップフ
ロップと、ORゲートと、2つのNANDゲートとをさ
らに含み、そのORゲートに機能等価に構成されてい
る。単一同期装置モジュールは同期させるべき信号と、
送信側ドメインからのクロックと、先に説明した4つの
クロッキング信号と、システムが同期方式で動作してい
るときに単一同期装置モジュールをバイパスするために
使用される同期入力とを含む複数の入力を有する。
に配設される2つのそのような「基本同期装置セル」か
ら構成されており、専用クロッキング回路からクロッキ
ングを受信する。第1の「基本同期装置セル」はクロッ
キング信号のドメインマスタークロック0及びドメイン
スレーブクロック0を受信し、第2の「基本同期装置セ
ル」はクロッキング信号のドメインマスタークロック1
及びドメインスレーブクロック1を受信する。単一同期
装置モジュールは3つのマスター/スレーブフリップフ
ロップと、ORゲートと、2つのNANDゲートとをさ
らに含み、そのORゲートに機能等価に構成されてい
る。単一同期装置モジュールは同期させるべき信号と、
送信側ドメインからのクロックと、先に説明した4つの
クロッキング信号と、システムが同期方式で動作してい
るときに単一同期装置モジュールをバイパスするために
使用される同期入力とを含む複数の入力を有する。
【0010】本発明の多重同期装置モジュールは並列に
配設される複数の単一同期装置モジュールと、同期装置
セレクタ回路とから構成されている。同期装置セレクタ
回路は同期させるべき信号をサイクルごとに、ラウンド
ロビン方式で連続する単一同期装置モジュールに結合す
る。動作中、同期装置セレクタ回路は、まず、送信側ド
メインから同期させるべき信号を受信し、次に、同期さ
せるべき信号を連続する単一同期装置モジュールに結合
する。
配設される複数の単一同期装置モジュールと、同期装置
セレクタ回路とから構成されている。同期装置セレクタ
回路は同期させるべき信号をサイクルごとに、ラウンド
ロビン方式で連続する単一同期装置モジュールに結合す
る。動作中、同期装置セレクタ回路は、まず、送信側ド
メインから同期させるべき信号を受信し、次に、同期さ
せるべき信号を連続する単一同期装置モジュールに結合
する。
【0011】2つのドメインの間で通信される信号の同
期化を実行する本発明の一実施例では、同期装置ブロッ
クは第1の単一同期装置モジュールと、第2の単一同期
装置モジュールと、第1の多重同期装置モジュールと、
第2の多重同期装置モジュールと、専用クロッキング回
路とから構成されている。そのような同期装置は両方向
に同期化を実行すると共に、高性能同期化と、高性能同
期化が不要であるときのより性能の低い同期化の双方を
可能にする。以下に、添付の図面に示す実施例を助けと
してさらに詳細に説明する。
期化を実行する本発明の一実施例では、同期装置ブロッ
クは第1の単一同期装置モジュールと、第2の単一同期
装置モジュールと、第1の多重同期装置モジュールと、
第2の多重同期装置モジュールと、専用クロッキング回
路とから構成されている。そのような同期装置は両方向
に同期化を実行すると共に、高性能同期化と、高性能同
期化が不要であるときのより性能の低い同期化の双方を
可能にする。以下に、添付の図面に示す実施例を助けと
してさらに詳細に説明する。
【0012】
【実施例】以下に説明する通り、本発明は複数のクロッ
クドメインを有するデジタルシステムに適用されるもの
である。説明を明瞭且つ簡潔にするために、本発明を2
つのクロックドメインを有し、それら2つのクロックド
メインの間で通信される信号を同期させることを必要と
しているデジタルシステムに関連して説明するが、本発
明がこのように2つのドメインを有するシステムに限定
されないことは理解されるであろう。詳細にいえば、潜
在的には無限の数のクロックドメインを有するデジタル
システムにおいて信号を同期させるために本発明の装置
と方法を利用することができる。また、以下の説明中、
本発明を完全に理解させるために、便宜上、特定の周波
数、特定の帯域幅、特定のデータ経路などの数多くの詳
細な事項を挙げることに注意すべきである。しかしなが
ら、本発明を実施するに際してそれらの特定の詳細な事
項が要求されないことは当業者には明白であろう。場合
によっては、本発明を無用にわかりにくくしないため
に、周知の電気的構造と回路をブロック線図の形で示す
こともある。
クドメインを有するデジタルシステムに適用されるもの
である。説明を明瞭且つ簡潔にするために、本発明を2
つのクロックドメインを有し、それら2つのクロックド
メインの間で通信される信号を同期させることを必要と
しているデジタルシステムに関連して説明するが、本発
明がこのように2つのドメインを有するシステムに限定
されないことは理解されるであろう。詳細にいえば、潜
在的には無限の数のクロックドメインを有するデジタル
システムにおいて信号を同期させるために本発明の装置
と方法を利用することができる。また、以下の説明中、
本発明を完全に理解させるために、便宜上、特定の周波
数、特定の帯域幅、特定のデータ経路などの数多くの詳
細な事項を挙げることに注意すべきである。しかしなが
ら、本発明を実施するに際してそれらの特定の詳細な事
項が要求されないことは当業者には明白であろう。場合
によっては、本発明を無用にわかりにくくしないため
に、周知の電気的構造と回路をブロック線図の形で示す
こともある。
【0013】そこで図1を参照すると、図1は、2つの
クロックドメインと、同期装置とを有するデジタルシス
テムをブロック線図の形で示す。そのようなシステムは
3つの主要ブロックから構成されていると考えることが
できる。初めの2つのブロックであるクロックドメイン
xと、クロックドメインyはそれら2つのクロックドメ
インのそれぞれに関するあらゆる論理素子を含む。第3
のブロックである同期装置ブロックは、2つのクロック
ドメインの間を通過してゆく信号を同期させるために使
用される全ての論理素子を含む。システムは、クロック
ドメインxに対しクロッキングを実行するxクロック
と、クロックドメインyに対しクロッキングを実行する
yクロックとをさらに含む。
クロックドメインと、同期装置とを有するデジタルシス
テムをブロック線図の形で示す。そのようなシステムは
3つの主要ブロックから構成されていると考えることが
できる。初めの2つのブロックであるクロックドメイン
xと、クロックドメインyはそれら2つのクロックドメ
インのそれぞれに関するあらゆる論理素子を含む。第3
のブロックである同期装置ブロックは、2つのクロック
ドメインの間を通過してゆく信号を同期させるために使
用される全ての論理素子を含む。システムは、クロック
ドメインxに対しクロッキングを実行するxクロック
と、クロックドメインyに対しクロッキングを実行する
yクロックとをさらに含む。
【0014】クロックドメインxからクロックドメイン
yへ伝送されるべき信号[S(XY)]は、まず、クロ
ックドメインxから同期装置ブロックに結合し、そこ
で、同期装置ブロックは信号をクロックドメインyに結
合する。クロックドメインyからクロックドメインxへ
伝送されるべき信号[S(YX)]は、まず、クロック
ドメインyから同期装置ブロックに結合し、そこで、同
期装置ブロックは信号をクロックドメインxに結合す
る。図1に示すように、xクロックとyクロックは共に
同期装置ブロックに対しクロッキングを実行し、同期装
置ブロックはこのクロッキングを利用して、信号の同期
化を実行する。
yへ伝送されるべき信号[S(XY)]は、まず、クロ
ックドメインxから同期装置ブロックに結合し、そこ
で、同期装置ブロックは信号をクロックドメインyに結
合する。クロックドメインyからクロックドメインxへ
伝送されるべき信号[S(YX)]は、まず、クロック
ドメインyから同期装置ブロックに結合し、そこで、同
期装置ブロックは信号をクロックドメインxに結合す
る。図1に示すように、xクロックとyクロックは共に
同期装置ブロックに対しクロッキングを実行し、同期装
置ブロックはこのクロッキングを利用して、信号の同期
化を実行する。
【0015】次に図2を参照すると、図2は、従来の技
術で見られる同期装置回路を示す。この回路では、2つ
のクロックドメインの間で伝送される信号を同期させる
ために、直列に接続するマスター/スレーブフリップフ
ロップ13,15,17及び19を利用する。クロック
ドメインxからクロックドメインyへ伝送されるべき信
号[S(XY)]は、まず、マスター/スレーブフリッ
プフロップ13に結合し、次にマスター/スレーブフリ
ップフロップ15に結合する。信号がクロックドメイン
yに到達したとき、信号をそのドメインのクロックと同
期させるように、マスター/スレーブフリップフロップ
13及び15はyクロックによってクロッキングされ
る。同様に、クロックドメインyからクロックドメイン
xに伝送されるべき信号[S(YX)]は、まず、マス
ター/スレーブフリップフロップ19に結合し、次にマ
スター/スレーブフリップフロップ17に結合する。信
号がクロックドメインxに到達したとき、信号をそのド
メインのクロックと同期させるように、マスター/スレ
ーブフリップフロップ19及び17はxクロックによっ
てクロッキングされる。
術で見られる同期装置回路を示す。この回路では、2つ
のクロックドメインの間で伝送される信号を同期させる
ために、直列に接続するマスター/スレーブフリップフ
ロップ13,15,17及び19を利用する。クロック
ドメインxからクロックドメインyへ伝送されるべき信
号[S(XY)]は、まず、マスター/スレーブフリッ
プフロップ13に結合し、次にマスター/スレーブフリ
ップフロップ15に結合する。信号がクロックドメイン
yに到達したとき、信号をそのドメインのクロックと同
期させるように、マスター/スレーブフリップフロップ
13及び15はyクロックによってクロッキングされ
る。同様に、クロックドメインyからクロックドメイン
xに伝送されるべき信号[S(YX)]は、まず、マス
ター/スレーブフリップフロップ19に結合し、次にマ
スター/スレーブフリップフロップ17に結合する。信
号がクロックドメインxに到達したとき、信号をそのド
メインのクロックと同期させるように、マスター/スレ
ーブフリップフロップ19及び17はxクロックによっ
てクロッキングされる。
【0016】図2に示す従来の同期装置には重大な欠陥
があることが理解されるであろう。詳細にいえば、一方
又は双方のクロックドメインが高周波数クロックと関連
して動作する場合に問題が起こる。たとえば、yクロッ
クが50MHz で動作すると仮定すると、信号入力S(X
Y)がマスター/スレーブフリップフロップ13を不安
定状態へ移行させる場合に問題が起こる。尚、信号S
(XY)はxクロックに従って動作しているクロックド
メインxから発行され、次に、yクロックに従って動作
しているマスター/スレーブフリップフロップ13に結
合するために、そのような事象が起こると予期できるこ
とに注意すべきである。マスター/スレーブフリップフ
ロップ13が不安定状態に置かれたならば、yクロック
はそのような高い周波数で動作しているので、マスター
/スレーブフリップフロップ15がフリップフロップ1
3の出力をラッチするまでマスター/スレーブフリップ
フロップ13はその論理状態を分解することができず、
同期装置は故障してしまう。
があることが理解されるであろう。詳細にいえば、一方
又は双方のクロックドメインが高周波数クロックと関連
して動作する場合に問題が起こる。たとえば、yクロッ
クが50MHz で動作すると仮定すると、信号入力S(X
Y)がマスター/スレーブフリップフロップ13を不安
定状態へ移行させる場合に問題が起こる。尚、信号S
(XY)はxクロックに従って動作しているクロックド
メインxから発行され、次に、yクロックに従って動作
しているマスター/スレーブフリップフロップ13に結
合するために、そのような事象が起こると予期できるこ
とに注意すべきである。マスター/スレーブフリップフ
ロップ13が不安定状態に置かれたならば、yクロック
はそのような高い周波数で動作しているので、マスター
/スレーブフリップフロップ15がフリップフロップ1
3の出力をラッチするまでマスター/スレーブフリップ
フロップ13はその論理状態を分解することができず、
同期装置は故障してしまう。
【0017】従って、図2に示す同期装置が高周波数で
動作しているとき、平均故障間隔(MTBF)は非常に
短いため、大型のシステムでは故障は許容しえないほど
のレベルになる。この問題を解決するための方法の1つ
は、マスター/スレーブフリップフロップに対するクロ
ッキングが許容しえないほど高い周波数で起こらなくな
るように、単純に高周波数クロックを分周するというも
のである。たとえば、再び図2を参照すると、クロック
ドメインyに対するyクロックが50MHzである場
合、クロック信号をマスター/スレーブフリップフロッ
プ13及び15への供給に先立ってより管理しやすい2
5MHzに分周するのである。この方法は不安定性と関
連する問題を解決でき、それによってMTBFは向上す
るのであるが、この方法は同期装置を明らかにスピード
ダウンさせ、また、その性能を明らかに低下させる。
動作しているとき、平均故障間隔(MTBF)は非常に
短いため、大型のシステムでは故障は許容しえないほど
のレベルになる。この問題を解決するための方法の1つ
は、マスター/スレーブフリップフロップに対するクロ
ッキングが許容しえないほど高い周波数で起こらなくな
るように、単純に高周波数クロックを分周するというも
のである。たとえば、再び図2を参照すると、クロック
ドメインyに対するyクロックが50MHzである場
合、クロック信号をマスター/スレーブフリップフロッ
プ13及び15への供給に先立ってより管理しやすい2
5MHzに分周するのである。この方法は不安定性と関
連する問題を解決でき、それによってMTBFは向上す
るのであるが、この方法は同期装置を明らかにスピード
ダウンさせ、また、その性能を明らかに低下させる。
【0018】ところが、最近のコンピュータシステムの
デジタル設計に際しては、速度と性能はその重要性を増
している。最近のデジタル設計では高周波数クロッキン
グの使用が要求される一方で、システムの故障をできる
限り少なくすると共に、同期装置の遅延をあるとしても
わずかに抑えることも必要である。一層高速のコンピュ
ータシステムが設計され、実現されてゆくにつれて、高
速、高性能を求める傾向は続くものと予期できる。従っ
て、高い周波数で高性能を提供する同期装置を設計する
ことが強く求められている。
デジタル設計に際しては、速度と性能はその重要性を増
している。最近のデジタル設計では高周波数クロッキン
グの使用が要求される一方で、システムの故障をできる
限り少なくすると共に、同期装置の遅延をあるとしても
わずかに抑えることも必要である。一層高速のコンピュ
ータシステムが設計され、実現されてゆくにつれて、高
速、高性能を求める傾向は続くものと予期できる。従っ
て、高い周波数で高性能を提供する同期装置を設計する
ことが強く求められている。
【0019】図3は、本発明の一実施例をブロック線図
の形で示す。図を簡潔にし且つ明瞭にするために、この
図はクロックドメインを2つしかもたない大型のシステ
ムに関連して実施例を示している。先に述べた通り、本
発明がこの特定の構成に限定されないことは理解される
であろう。図3からわかるように、同期装置ブロックは
yドメイン単一同期装置20(y_ssync)と、y
ドメイン多重同期装置22(y_msync)と、xド
メイン単一同期装置24(x_ssync)と、xドメ
イン多重同期装置26(x_msync)と、専用クロ
ック回路28とを含む5つのモジュールから構成されて
いる。以下に説明する通り、図3は5つのモジュールか
ら構成される現時点で好ましい実施例を示すが、本発明
は、yドメイン多重同期装置と、xドメイン多重同期装
置と、専用クロック回路という3つのモジュールから構
成される高性能の実施例を含む数多くの代替実施例をさ
らに考慮に入れている。
の形で示す。図を簡潔にし且つ明瞭にするために、この
図はクロックドメインを2つしかもたない大型のシステ
ムに関連して実施例を示している。先に述べた通り、本
発明がこの特定の構成に限定されないことは理解される
であろう。図3からわかるように、同期装置ブロックは
yドメイン単一同期装置20(y_ssync)と、y
ドメイン多重同期装置22(y_msync)と、xド
メイン単一同期装置24(x_ssync)と、xドメ
イン多重同期装置26(x_msync)と、専用クロ
ック回路28とを含む5つのモジュールから構成されて
いる。以下に説明する通り、図3は5つのモジュールか
ら構成される現時点で好ましい実施例を示すが、本発明
は、yドメイン多重同期装置と、xドメイン多重同期装
置と、専用クロック回路という3つのモジュールから構
成される高性能の実施例を含む数多くの代替実施例をさ
らに考慮に入れている。
【0020】図3を参照して説明すると、クロックドメ
インxからクロックドメインyへ伝送されるべき信号
は、まず、yドメイン単一同期装置20又はyドメイン
多重同期装置22のいずれかに結合する。以下に説明す
るように、単一同期装置を使用すべきか、多重同期装置
を使用すべきかの選択は伝送すべき信号の特性によって
決まる。yドメイン単一同期装置20を利用するか、y
ドメイン多重同期装置22を利用するかにかかわらず、
その後、信号を同期装置により同期させ、クロックドメ
インyに結合することになる。同様に、クロックドメイ
ンyからクロックドメインxへ伝送されるべき信号は、
まず、xドメイン単一同期装置24又はxドメイン多重
同期装置26のいずれかに結合し、同期化され、クロッ
クドメインxに結合する。この図からわかるように、専
用クロック回路28はxクロックとyクロックの双方か
らクロッキングを受信する。専用クロック回路28はそ
れらのクロックから複数の特殊クロッキング信号を発生
し、それらの信号をyドメイン単一同期装置20と、y
ドメイン多重同期装置22と、xドメイン単一同期装置
24と、xドメイン多重同期装置26とに供給する。次
に、専用クロック回路28について説明する。
インxからクロックドメインyへ伝送されるべき信号
は、まず、yドメイン単一同期装置20又はyドメイン
多重同期装置22のいずれかに結合する。以下に説明す
るように、単一同期装置を使用すべきか、多重同期装置
を使用すべきかの選択は伝送すべき信号の特性によって
決まる。yドメイン単一同期装置20を利用するか、y
ドメイン多重同期装置22を利用するかにかかわらず、
その後、信号を同期装置により同期させ、クロックドメ
インyに結合することになる。同様に、クロックドメイ
ンyからクロックドメインxへ伝送されるべき信号は、
まず、xドメイン単一同期装置24又はxドメイン多重
同期装置26のいずれかに結合し、同期化され、クロッ
クドメインxに結合する。この図からわかるように、専
用クロック回路28はxクロックとyクロックの双方か
らクロッキングを受信する。専用クロック回路28はそ
れらのクロックから複数の特殊クロッキング信号を発生
し、それらの信号をyドメイン単一同期装置20と、y
ドメイン多重同期装置22と、xドメイン単一同期装置
24と、xドメイン多重同期装置26とに供給する。次
に、専用クロック回路28について説明する。
【0021】図4は、図3に示す専用クロック回路28
を構成する2つのクロックセル30及び32を示す。本
発明は同期させなければならない信号を受信するクロッ
クドメインごとに少なくとも1つのクロックセルを専用
クロック回路に組込むことを意図している。従って、図
4には、それに相応してクロックセル30、クロックセ
ル32という2つのクロックセルを示す。クロックセル
30はxドメインクロック信号と、リセット信号とを受
信し、xマスタークロック0(xmclk 0)、xス
レーブクロック0(xsclk 0)、xマスタークロ
ック1(xmclk 1)及びxスレーブクロック1
(xsclk 1)という4つのクロック信号を出力す
る。同じようにして、クロックセル32はyドメインク
ロック信号と、リセット信号とを受信し、yマスターク
ロック0(ymclk 0)、yスレーブクロック0
(ysclk 0)、yマスタークロック1(ymcl
k 1)及びyスレーブクロック1(ysclk 1)
という4つのクロック信号を出力する。
を構成する2つのクロックセル30及び32を示す。本
発明は同期させなければならない信号を受信するクロッ
クドメインごとに少なくとも1つのクロックセルを専用
クロック回路に組込むことを意図している。従って、図
4には、それに相応してクロックセル30、クロックセ
ル32という2つのクロックセルを示す。クロックセル
30はxドメインクロック信号と、リセット信号とを受
信し、xマスタークロック0(xmclk 0)、xス
レーブクロック0(xsclk 0)、xマスタークロ
ック1(xmclk 1)及びxスレーブクロック1
(xsclk 1)という4つのクロック信号を出力す
る。同じようにして、クロックセル32はyドメインク
ロック信号と、リセット信号とを受信し、yマスターク
ロック0(ymclk 0)、yスレーブクロック0
(ysclk 0)、yマスタークロック1(ymcl
k 1)及びyスレーブクロック1(ysclk 1)
という4つのクロック信号を出力する。
【0022】次に図5を参照すると、図5は、本発明の
一般化クロックセル回路を示す。この図では、クロック
セル回路への入力を汎用化指示名称によって示してあ
り、その第1の名称はクロックドメインのクロッキング
信号(dclk)に対応し、他方の名称はクロックドメ
インのリセット信号(dreset)に対応する。入力
「dclk」は、たとえば、図4に示すクロックセル3
0の場合には、xクロックに対応すると考えられる。図
5からわかるように、クロックセルは複数の論理ゲート
により結合する4つのマスター/スレーブフリップフロ
ップ40,42,44及び46を含む。フリップフロッ
プ40及び42はクロック信号の立上がり端で変化する
立上がり端フリップフロップであり、フリップフロップ
44及び46はクロック信号の立下がり端で変化する立
下がり端フリップフロップである。
一般化クロックセル回路を示す。この図では、クロック
セル回路への入力を汎用化指示名称によって示してあ
り、その第1の名称はクロックドメインのクロッキング
信号(dclk)に対応し、他方の名称はクロックドメ
インのリセット信号(dreset)に対応する。入力
「dclk」は、たとえば、図4に示すクロックセル3
0の場合には、xクロックに対応すると考えられる。図
5からわかるように、クロックセルは複数の論理ゲート
により結合する4つのマスター/スレーブフリップフロ
ップ40,42,44及び46を含む。フリップフロッ
プ40及び42はクロック信号の立上がり端で変化する
立上がり端フリップフロップであり、フリップフロップ
44及び46はクロック信号の立下がり端で変化する立
下がり端フリップフロップである。
【0023】次に図6を参照すると、図6は、図5に示
すクロックセル回路から発生するクロック信号を示す。
そこで、図5及び図6の2つの図を参照しながらクロッ
クセルの動作を説明する。まず、クロックセル回路に対
するドメインリセットを印加する。これにより、ドメイ
ンマスタークロック0(dmclk 0)とドメインマ
スタークロック1(dmclk 1)はドメインクロッ
クに同一の極性をもって従うようになる。ドメインスレ
ーブクロック0(dsclk 0)及びドメインスレー
ブクロック1(dsclk 1)もドメインクロックに
従うが、180度の位相ずれを伴う。リセットが否定さ
れると、クロック回路は図6に示すクロック信号を発生
する。
すクロックセル回路から発生するクロック信号を示す。
そこで、図5及び図6の2つの図を参照しながらクロッ
クセルの動作を説明する。まず、クロックセル回路に対
するドメインリセットを印加する。これにより、ドメイ
ンマスタークロック0(dmclk 0)とドメインマ
スタークロック1(dmclk 1)はドメインクロッ
クに同一の極性をもって従うようになる。ドメインスレ
ーブクロック0(dsclk 0)及びドメインスレー
ブクロック1(dsclk 1)もドメインクロックに
従うが、180度の位相ずれを伴う。リセットが否定さ
れると、クロック回路は図6に示すクロック信号を発生
する。
【0024】以下に説明するが、それらのクロック信号
は本発明の同期装置モジュールに供給される。図3に戻
って簡単に述べると、それらの同期装置モジュールとは
yドメイン単一同期装置20、yドメイン多重同期装置
22、xドメイン単一同期装置24及びxドメイン多重
同期装置26である。それらの同期装置モジュールは、
その大部分で、複数の「基本同期装置セル」を使用して
構成されている。次に、本発明の「基本同期装置セル」
について説明する。
は本発明の同期装置モジュールに供給される。図3に戻
って簡単に述べると、それらの同期装置モジュールとは
yドメイン単一同期装置20、yドメイン多重同期装置
22、xドメイン単一同期装置24及びxドメイン多重
同期装置26である。それらの同期装置モジュールは、
その大部分で、複数の「基本同期装置セル」を使用して
構成されている。次に、本発明の「基本同期装置セル」
について説明する。
【0025】そこで図7を参照すると、本発明の「基本
同期装置セル」が示されている。図7に示すように、本
発明の「基本同期装置セル」を構成しているのは2つの
透過形ラッチ50及び52と、2つのORゲートと、A
NDゲートと、NANDゲートと、インバータである。
「基本同期装置セル」は4つの入力端子と、1つの出力
端子とを有する。第1の入力端子は同期させるべき信号
を受信する。第2の入力端子は同期装置回路をクリアす
るために使用されるリセット信号を受信する。第3の入
力端子はマスタークロック信号であるクロック信号を受
信し、この信号は透過形ラッチ50に結合する。第4の
入力端子はスレーブクロック信号であるクロック信号を
受信し、この信号は透過形ラッチ52に結合する。
同期装置セル」が示されている。図7に示すように、本
発明の「基本同期装置セル」を構成しているのは2つの
透過形ラッチ50及び52と、2つのORゲートと、A
NDゲートと、NANDゲートと、インバータである。
「基本同期装置セル」は4つの入力端子と、1つの出力
端子とを有する。第1の入力端子は同期させるべき信号
を受信する。第2の入力端子は同期装置回路をクリアす
るために使用されるリセット信号を受信する。第3の入
力端子はマスタークロック信号であるクロック信号を受
信し、この信号は透過形ラッチ50に結合する。第4の
入力端子はスレーブクロック信号であるクロック信号を
受信し、この信号は透過形ラッチ52に結合する。
【0026】同期装置の内部でマスター/スレーブフリ
ップフロップではなく、透過形ラッチを使用するという
本発明の構成は、従来の同期装置とは異なる(たとえ
ば、図2を参照)。透過形ラッチは、透過形ラッチの出
力が透過形ラッチの入力を「見通す(sees thr
ough)」という点で、マスター/スレーブフリップ
フロップとは異なることが理解されるであろう。透過形
ラッチの使用には、チップ上への同期装置回路の製造を
考慮したときに重大な関心事となるスペースの節約を可
能にするという利点がある。以下に説明する通り、本発
明には透過形ラッチ50及び52を規定の方式でクロッ
キングするという利点もある。
ップフロップではなく、透過形ラッチを使用するという
本発明の構成は、従来の同期装置とは異なる(たとえ
ば、図2を参照)。透過形ラッチは、透過形ラッチの出
力が透過形ラッチの入力を「見通す(sees thr
ough)」という点で、マスター/スレーブフリップ
フロップとは異なることが理解されるであろう。透過形
ラッチの使用には、チップ上への同期装置回路の製造を
考慮したときに重大な関心事となるスペースの節約を可
能にするという利点がある。以下に説明する通り、本発
明には透過形ラッチ50及び52を規定の方式でクロッ
キングするという利点もある。
【0027】「基本同期装置セル」はリセットモード、
同期モードという2つのモードで動作する。リセット入
力が印加されると、そのたびにリセットモードに入る。
リセット入力が印加されると、透過形ラッチ50及び5
2に対するクロック入力は必然的にハイになり、透過形
ラッチ50に対する入力(din)も必然的にハイにな
る。そのため、出力信号はハイになる。従って、リセッ
ト信号入力がアクティブハイである間は、出力信号は常
にハイである。現時点で好ましい実施例では、ハイの出
力は非活動と考えられる。ただし、本発明がこの設定に
全く限定されないことは明らかであろう。
同期モードという2つのモードで動作する。リセット入
力が印加されると、そのたびにリセットモードに入る。
リセット入力が印加されると、透過形ラッチ50及び5
2に対するクロック入力は必然的にハイになり、透過形
ラッチ50に対する入力(din)も必然的にハイにな
る。そのため、出力信号はハイになる。従って、リセッ
ト信号入力がアクティブハイである間は、出力信号は常
にハイである。現時点で好ましい実施例では、ハイの出
力は非活動と考えられる。ただし、本発明がこの設定に
全く限定されないことは明らかであろう。
【0028】同期モードにおける「基本同期装置セル」
の動作を理解するために、まず、図8を参照する。図8
は、同期モードで動作しているときに基本同期装置セル
に供給されるクロック信号と、マスタークロックと、ス
レーブクロックとを示す。図6と図8の双方を参照する
と、図8は図6に示したマスタークロック0及びスレー
ブクロック0に匹敵するクロッキング信号を示している
ことが理解されるであろう。
の動作を理解するために、まず、図8を参照する。図8
は、同期モードで動作しているときに基本同期装置セル
に供給されるクロック信号と、マスタークロックと、ス
レーブクロックとを示す。図6と図8の双方を参照する
と、図8は図6に示したマスタークロック0及びスレー
ブクロック0に匹敵するクロッキング信号を示している
ことが理解されるであろう。
【0029】そこで図7及び図8を参照して、同期モー
ドにおける「基本同期装置セル」の動作を説明する。入
力を同期させる動作は次の通りである。まず、リセット
信号が非活動状態であるとき、NANDゲートにより入
力信号を反転させる。マスタークロックが負の遷移(ハ
イからローへ)を示すと、透過形ラッチ50に非同期信
号がラッチされる。この時点で、非同期信号入力がラッ
チに関するセットアップ時間又はホールド時間の必要条
件に適合していなければ、透過形ラッチ50の出力は不
安定状態に移行するかもしれない。透過形ラッチ52
は、透過形ラッチ50が不安定状態に移行した場合に、
透過形ラッチ50の1回分のクロックサイクルを有効論
理値に整定させる。マスタークロックが負の遷移を示し
てから1サイクルの後に、透過形ラッチ52に結合する
スレーブクロックはローからハイへ移行する。従って、
透過形ラッチ50の出力は透過形ラッチ52の出力へ伝
播してゆき、入力信号は新たなクロックドメインと同期
し終わっている。
ドにおける「基本同期装置セル」の動作を説明する。入
力を同期させる動作は次の通りである。まず、リセット
信号が非活動状態であるとき、NANDゲートにより入
力信号を反転させる。マスタークロックが負の遷移(ハ
イからローへ)を示すと、透過形ラッチ50に非同期信
号がラッチされる。この時点で、非同期信号入力がラッ
チに関するセットアップ時間又はホールド時間の必要条
件に適合していなければ、透過形ラッチ50の出力は不
安定状態に移行するかもしれない。透過形ラッチ52
は、透過形ラッチ50が不安定状態に移行した場合に、
透過形ラッチ50の1回分のクロックサイクルを有効論
理値に整定させる。マスタークロックが負の遷移を示し
てから1サイクルの後に、透過形ラッチ52に結合する
スレーブクロックはローからハイへ移行する。従って、
透過形ラッチ50の出力は透過形ラッチ52の出力へ伝
播してゆき、入力信号は新たなクロックドメインと同期
し終わっている。
【0030】図7を参照すると、透過形ラッチ50の出
力が不安定状態に移行した後に非活動状態に整定した場
合、同期装置は入力信号を同期させるために3つのクロ
ックサイクルを要することがわかるであろう。たとえ
ば、図7及び図8において、同期させるべき信号がこの
入力端子に到達し、透過形ラッチ50を不安定状態へ移
行させると、出力はとりうる2つの論理値のいずれか一
方に整定することができる。最悪の場合でも、透過形ラ
ッチは非活動状態に整定する。そのような状況の下で
は、スレーブクロックが後に2度目の遷移を示すまで信
号は同期されない。この3サイクルの最大同期時間は、
図8に示すように3つのクロックサイクルにわたる用語
「Tms」によって指示されている。以下に説明する通
り、本発明の単一同期装置モジュールは、2つのこのよ
うなセルを並列に配置し且つセルごとにクロッキングを
1サイクルを偏位させることにより、見かけ上は「基本
同期装置セル」により指定される最大同期時間を有効に
短縮させる。
力が不安定状態に移行した後に非活動状態に整定した場
合、同期装置は入力信号を同期させるために3つのクロ
ックサイクルを要することがわかるであろう。たとえ
ば、図7及び図8において、同期させるべき信号がこの
入力端子に到達し、透過形ラッチ50を不安定状態へ移
行させると、出力はとりうる2つの論理値のいずれか一
方に整定することができる。最悪の場合でも、透過形ラ
ッチは非活動状態に整定する。そのような状況の下で
は、スレーブクロックが後に2度目の遷移を示すまで信
号は同期されない。この3サイクルの最大同期時間は、
図8に示すように3つのクロックサイクルにわたる用語
「Tms」によって指示されている。以下に説明する通
り、本発明の単一同期装置モジュールは、2つのこのよ
うなセルを並列に配置し且つセルごとにクロッキングを
1サイクルを偏位させることにより、見かけ上は「基本
同期装置セル」により指定される最大同期時間を有効に
短縮させる。
【0031】次に図9を参照すると、図9は、本発明の
単一同期装置モジュールの回路を示す。この回路は、図
3に示すドメイン単一同期装置20及びxドメイン単一
同期装置24で見られる回路に相当する。以下の説明
中、「ソースドメイン」という用語は信号を送信してい
るクロックドメインに対応し、「宛先ドメイン」という
用語は同期された信号を受信するクロックドメインに対
応する。それに相応して、「ソースドメインクロック」
という用語はソースドメインからのクロック信号に対応
し、「宛先ドメインクロック」という用語は宛先ドメイ
ンからのクロック信号に対応する。
単一同期装置モジュールの回路を示す。この回路は、図
3に示すドメイン単一同期装置20及びxドメイン単一
同期装置24で見られる回路に相当する。以下の説明
中、「ソースドメイン」という用語は信号を送信してい
るクロックドメインに対応し、「宛先ドメイン」という
用語は同期された信号を受信するクロックドメインに対
応する。それに相応して、「ソースドメインクロック」
という用語はソースドメインからのクロック信号に対応
し、「宛先ドメインクロック」という用語は宛先ドメイ
ンからのクロック信号に対応する。
【0032】図9からわかるように、本発明の単一同期
装置モジュールは2つの基本同期装置セル60及び62
を含む。単一同期装置モジュールはマスター/スレーブ
フリップフロップ64、66及び68と、ORゲート
と、2つのNANDゲートとをさらに具備するが、NA
NDゲートの一方はそのOR機能等価形態で示されてい
る。(信号はアクティブローであると考えられる。)単
一同期装置モジュールは10の入力端子を有する。ソー
スドメインから送信され、宛先ドメインへ供給される同
期させるべき信号は、「信号入力」と指示されている入
力端子に供給される。ソースドメインクロック入力端子
(sdclk)はソースクロック信号をマスター/スレ
ーブフリップフロップ64及び66に結合する。宛先ド
メインクロック入力端子(ddclk)は宛先クロック
をマスター/スレーブフリップフロップ68に結合す
る。宛先ドメインリセット入力端子(ddreset)
は宛先ドメインからのリセット信号を受信し、ソースド
メインリセット入力端子(sdreset)はソースド
メインからのリセット信号を受信する。
装置モジュールは2つの基本同期装置セル60及び62
を含む。単一同期装置モジュールはマスター/スレーブ
フリップフロップ64、66及び68と、ORゲート
と、2つのNANDゲートとをさらに具備するが、NA
NDゲートの一方はそのOR機能等価形態で示されてい
る。(信号はアクティブローであると考えられる。)単
一同期装置モジュールは10の入力端子を有する。ソー
スドメインから送信され、宛先ドメインへ供給される同
期させるべき信号は、「信号入力」と指示されている入
力端子に供給される。ソースドメインクロック入力端子
(sdclk)はソースクロック信号をマスター/スレ
ーブフリップフロップ64及び66に結合する。宛先ド
メインクロック入力端子(ddclk)は宛先クロック
をマスター/スレーブフリップフロップ68に結合す
る。宛先ドメインリセット入力端子(ddreset)
は宛先ドメインからのリセット信号を受信し、ソースド
メインリセット入力端子(sdreset)はソースド
メインからのリセット信号を受信する。
【0033】設けられるクロッキング信号入力端子は、
宛先ドメインマスタークロック0(ddmclk
0)、宛先ドメインスレーブクロック0(ddsclk
0)、宛先ドメインマスタークロック1(ddmcl
k 1)、宛先ドメインスレーブクロック1(ddmc
lk 1)の4つである。本発明の好ましい実施例で
は、図3,図4,図5及び図6に関連して説明したよう
に、専用クロッキング回路28は宛先ドメインから発生
される4つのクロッキング信号をそれら4つのクロッキ
ング信号入力端子に結合する。詳細にいえば、図5に戻
って見るとわかるように、宛先ドメインは必然的に関連
するクロックセル回路を有する。このクロックセル回路
には宛先ドメインのクロック信号に供給され、そのクロ
ック信号はクロックセル用入力端子(dclk)に結合
する。それにより、クロックセルは4つのクロック信号
を出力し、それらのクロック信号は図9に示す4つのク
ロッキング入力端子に結合する。
宛先ドメインマスタークロック0(ddmclk
0)、宛先ドメインスレーブクロック0(ddsclk
0)、宛先ドメインマスタークロック1(ddmcl
k 1)、宛先ドメインスレーブクロック1(ddmc
lk 1)の4つである。本発明の好ましい実施例で
は、図3,図4,図5及び図6に関連して説明したよう
に、専用クロッキング回路28は宛先ドメインから発生
される4つのクロッキング信号をそれら4つのクロッキ
ング信号入力端子に結合する。詳細にいえば、図5に戻
って見るとわかるように、宛先ドメインは必然的に関連
するクロックセル回路を有する。このクロックセル回路
には宛先ドメインのクロック信号に供給され、そのクロ
ック信号はクロックセル用入力端子(dclk)に結合
する。それにより、クロックセルは4つのクロック信号
を出力し、それらのクロック信号は図9に示す4つのク
ロッキング入力端子に結合する。
【0034】本発明の単一同期装置モジュールに対する
最後の入力は同期入力である。同期入力は、双方のクロ
ックドメインが実際に同一のクロックによって同期方式
で動作しているときに印加される。そのような状況の下
では、信号を同期させる必要はなく、システムに性能上
の損失が課される。従って、本発明は同期バイパスモー
ドを実行する。同期入力が印加されると、基本同期装置
セルとフリップフロップ64はリセットされる。ソース
クロックの立上がり端でフリップフロップ66は入力信
号をラッチし、その後、入力信号はこのモジュールの出
力端子へと伝搬してゆく。尚、基本同期装置セル60及
び62からの出力は非活動状態(論理値1)であること
に注意すべきである。このように、同期入力が印加され
ると、同期化プロセスを有効にバイパスするのである。
最後の入力は同期入力である。同期入力は、双方のクロ
ックドメインが実際に同一のクロックによって同期方式
で動作しているときに印加される。そのような状況の下
では、信号を同期させる必要はなく、システムに性能上
の損失が課される。従って、本発明は同期バイパスモー
ドを実行する。同期入力が印加されると、基本同期装置
セルとフリップフロップ64はリセットされる。ソース
クロックの立上がり端でフリップフロップ66は入力信
号をラッチし、その後、入力信号はこのモジュールの出
力端子へと伝搬してゆく。尚、基本同期装置セル60及
び62からの出力は非活動状態(論理値1)であること
に注意すべきである。このように、同期入力が印加され
ると、同期化プロセスを有効にバイパスするのである。
【0035】同期入力が印加されないときには、NAN
Dゲートによってフリップフロップ66の出力が同期装
置の出力端子へ伝搬するのを阻止し、回路は同期装置と
して機能する。まず、フリップフロップ64に対しクロ
ッキングを実行するソースクロックの立上がり端で、信
号入力をフリップフロップ64にラッチする。フリップ
フロップ64に非同期リセット(arst)入力が印加
されるまで、入力信号はフリップフロップ64に有効に
記憶されている。そのようなリセットは、同期される出
力信号が有効になってから1サイクルを経て起こる。そ
の後、フリップフロップ64の出力は並列に配置された
2つの基本同期装置セル60及び62に結合する。基本
同期装置セル60はクロック信号ddmclk 0及び
ddsclk 1を受信する。基本同期装置セル62は
クロック信号ddmclk 1及びddsclk 1を
受信する。最大限で2クロックサイクルの後に、少なく
とも一方の同期装置セルはその出力を印加する。この出
力は単一同期装置モジュールの出力信号を駆動する。出
力信号はフリップフロップ64を非同期にクリアするた
めにマスター/スレーブフリップフロップ68にもラッ
チされる。
Dゲートによってフリップフロップ66の出力が同期装
置の出力端子へ伝搬するのを阻止し、回路は同期装置と
して機能する。まず、フリップフロップ64に対しクロ
ッキングを実行するソースクロックの立上がり端で、信
号入力をフリップフロップ64にラッチする。フリップ
フロップ64に非同期リセット(arst)入力が印加
されるまで、入力信号はフリップフロップ64に有効に
記憶されている。そのようなリセットは、同期される出
力信号が有効になってから1サイクルを経て起こる。そ
の後、フリップフロップ64の出力は並列に配置された
2つの基本同期装置セル60及び62に結合する。基本
同期装置セル60はクロック信号ddmclk 0及び
ddsclk 1を受信する。基本同期装置セル62は
クロック信号ddmclk 1及びddsclk 1を
受信する。最大限で2クロックサイクルの後に、少なく
とも一方の同期装置セルはその出力を印加する。この出
力は単一同期装置モジュールの出力信号を駆動する。出
力信号はフリップフロップ64を非同期にクリアするた
めにマスター/スレーブフリップフロップ68にもラッ
チされる。
【0036】図6及び図9を参照すると、本発明に従っ
てクロッキング信号ddmclk0、ddsclk
0、ddmclk 1及びddsclk 1と、並列に
配設された2つの基本同期装置セル60及び62と組合
わせて使用することにより、最大同期時間は2クロック
サイクルとなることが理解されるであろう。これは、基
本同期装置セル62に関わるマスタークロック信号とス
レーブクロック信号が基本同期装置セル60に関わるマ
スタークロックサイクル及びスレーブクロックサイクル
に関して1クロックサイクル偏位しているために起こ
る。この2サイクルという最大同期時間「TMS」は図
6に示されている。
てクロッキング信号ddmclk0、ddsclk
0、ddmclk 1及びddsclk 1と、並列に
配設された2つの基本同期装置セル60及び62と組合
わせて使用することにより、最大同期時間は2クロック
サイクルとなることが理解されるであろう。これは、基
本同期装置セル62に関わるマスタークロック信号とス
レーブクロック信号が基本同期装置セル60に関わるマ
スタークロックサイクル及びスレーブクロックサイクル
に関して1クロックサイクル偏位しているために起こ
る。この2サイクルという最大同期時間「TMS」は図
6に示されている。
【0037】次に図10を参照すると、単一同期装置モ
ジュールの記号ブロック表示が示されている。このブロ
ック表示はデータ入力端子(din)と、同期装置モジ
ュール出力端子(out)とを含む。ソースドメインリ
セット(sdreset)、ソースドメインクロック
(sdclk)及び同期信号を含めて、ソースドメイン
と関連する信号はソースドメイングループ入力端子(s
dgrp)に供給される。宛先ドメインリセット(dd
reset)と、宛先ドメインクロック(ddclk)
と、宛先ドメインクロックから取り出されるクロック信
号ddmclk0、ddsclk 0、ddmclk
1及びddsclk 1とを含めて、宛先ドメインと関
連する信号は宛先グループ入力端子(ddgrp)に供
給される。
ジュールの記号ブロック表示が示されている。このブロ
ック表示はデータ入力端子(din)と、同期装置モジ
ュール出力端子(out)とを含む。ソースドメインリ
セット(sdreset)、ソースドメインクロック
(sdclk)及び同期信号を含めて、ソースドメイン
と関連する信号はソースドメイングループ入力端子(s
dgrp)に供給される。宛先ドメインリセット(dd
reset)と、宛先ドメインクロック(ddclk)
と、宛先ドメインクロックから取り出されるクロック信
号ddmclk0、ddsclk 0、ddmclk
1及びddsclk 1とを含めて、宛先ドメインと関
連する信号は宛先グループ入力端子(ddgrp)に供
給される。
【0038】次に図11を参照すると、図11は、、本
発明の多重同期装置モジュールを示す。図11に示す回
路は、図3の概略ブロック線図に示したyドメイン多重
同期装置22及びxドメイン多重同期装置26で見られ
る回路に相当する。本発明の多重同期装置モジュール
は、並列に配置され且つ同期装置セレクタ回路78に結
合する4つの単一同期装置モジュール70,72,74
及び76を含む。同期装置セレクタ回路78は同期させ
るべき信号をサイクルごとにラウンドロビン方式で連続
する単一同期装置モジュールに結合する。図11に示す
ように、同期させるべき信号と、ソースドメインリセッ
ト(sdreset)と、ソースドメインクロック(s
dckk)は同期装置セレクタ回路78に結合する。ソ
ースドメイングループ信号と、ソースドメインリセット
(sdreset)と、ソースドメインクロック(sd
clk)と、同期信号は単一同期装置モジュール70,
72,74及び76のソースドメイングループ入力端子
に結合する。宛先ドメインリセット(ddreset)
と、宛先ドメインクロック(ddclk)と、宛先ドメ
インクロックから取り出される4つのクロック信号dd
mclk 0、ddsclk 0、ddmclk 1及
びddsclk 1とを含めて、宛先グループ信号は単
一同期装置モジュール70,72,74及び76の宛先
ドメイングループ入力端子に結合する。単一同期装置モ
ジュール70及び74の出力端子は第1のORゲートに
結合し、第1のORゲートはout 0と指示されてい
る出力を供給する。単一同期装置モジュール72及び7
6の出力は第2のORゲートに結合し、第2のORゲー
トはout 1と指示されている出力を供給する。
発明の多重同期装置モジュールを示す。図11に示す回
路は、図3の概略ブロック線図に示したyドメイン多重
同期装置22及びxドメイン多重同期装置26で見られ
る回路に相当する。本発明の多重同期装置モジュール
は、並列に配置され且つ同期装置セレクタ回路78に結
合する4つの単一同期装置モジュール70,72,74
及び76を含む。同期装置セレクタ回路78は同期させ
るべき信号をサイクルごとにラウンドロビン方式で連続
する単一同期装置モジュールに結合する。図11に示す
ように、同期させるべき信号と、ソースドメインリセッ
ト(sdreset)と、ソースドメインクロック(s
dckk)は同期装置セレクタ回路78に結合する。ソ
ースドメイングループ信号と、ソースドメインリセット
(sdreset)と、ソースドメインクロック(sd
clk)と、同期信号は単一同期装置モジュール70,
72,74及び76のソースドメイングループ入力端子
に結合する。宛先ドメインリセット(ddreset)
と、宛先ドメインクロック(ddclk)と、宛先ドメ
インクロックから取り出される4つのクロック信号dd
mclk 0、ddsclk 0、ddmclk 1及
びddsclk 1とを含めて、宛先グループ信号は単
一同期装置モジュール70,72,74及び76の宛先
ドメイングループ入力端子に結合する。単一同期装置モ
ジュール70及び74の出力端子は第1のORゲートに
結合し、第1のORゲートはout 0と指示されてい
る出力を供給する。単一同期装置モジュール72及び7
6の出力は第2のORゲートに結合し、第2のORゲー
トはout 1と指示されている出力を供給する。
【0039】動作中、図11に示す多重同期装置は次の
ように動作する。同期装置セレクタ回路78はソースド
メインから同期させるべき信号を受信する。同期装置セ
レクタ回路78は、そこで、同期させるべき信号を連続
する単一同期装置モジュールに順次供給する回転スイッ
チと同じように動作する。まず、同期装置セレクタ回路
78は同期させるべき単一同期装置モジュール70に結
合する。1ソースクロックサイクルの後、同期させるべ
き信号を単一同期装置モジュール72に結合する。続く
もう1つのソースクロックサイクルの後、同期させるべ
き信号を単一同期装置74に結合する。さらに1ソース
クロックサイクルを経た後、同期させるべき信号を単一
同期装置モジュール76に結合する。さらに次の1クロ
ックサイクルの後、新たにプロセスを開始し、同期させ
るべき信号を再び単一同期装置70に結合する。
ように動作する。同期装置セレクタ回路78はソースド
メインから同期させるべき信号を受信する。同期装置セ
レクタ回路78は、そこで、同期させるべき信号を連続
する単一同期装置モジュールに順次供給する回転スイッ
チと同じように動作する。まず、同期装置セレクタ回路
78は同期させるべき単一同期装置モジュール70に結
合する。1ソースクロックサイクルの後、同期させるべ
き信号を単一同期装置モジュール72に結合する。続く
もう1つのソースクロックサイクルの後、同期させるべ
き信号を単一同期装置74に結合する。さらに1ソース
クロックサイクルを経た後、同期させるべき信号を単一
同期装置モジュール76に結合する。さらに次の1クロ
ックサイクルの後、新たにプロセスを開始し、同期させ
るべき信号を再び単一同期装置70に結合する。
【0040】図12は、考えうる同期装置セレクタ回路
の1実施例を示す。本発明がこの特定の同期装置セレク
タ回路に限定されないことは理解されるであろう。すな
わち、代替構成では、従来のカウンタ回路を利用するこ
とができる。この回路は、互いに直列に結合する4つの
マスター/スレーブフリップフロップ80,82,84
及び86を含む。入力としてソースクロック、ソースリ
セット及び同期させるべき信号が供給され、信号s0,
s1,s2及びs3は出力を構成する。動作中、まず、
フリップフロップをリセットし、その後、ソースドメイ
ンクロックの制御の下に、フリップフロップ80,8
2,84及び86の出力を順次イネーブルする。それら
の出力と同期させるべき信号は、図12に示すように、
ANDゲートに結合する。そこで、図11及び図12の
双方を参照するとわかるように、信号出力s0,s1,
s2及びs3は単一同期装置70,72,74及び76
に順次結合される。
の1実施例を示す。本発明がこの特定の同期装置セレク
タ回路に限定されないことは理解されるであろう。すな
わち、代替構成では、従来のカウンタ回路を利用するこ
とができる。この回路は、互いに直列に結合する4つの
マスター/スレーブフリップフロップ80,82,84
及び86を含む。入力としてソースクロック、ソースリ
セット及び同期させるべき信号が供給され、信号s0,
s1,s2及びs3は出力を構成する。動作中、まず、
フリップフロップをリセットし、その後、ソースドメイ
ンクロックの制御の下に、フリップフロップ80,8
2,84及び86の出力を順次イネーブルする。それら
の出力と同期させるべき信号は、図12に示すように、
ANDゲートに結合する。そこで、図11及び図12の
双方を参照するとわかるように、信号出力s0,s1,
s2及びs3は単一同期装置70,72,74及び76
に順次結合される。
【0041】図11に示す多重同期装置モジュールはク
ロックサイクルごとに1つの入力信号を受信できるが、
図9に示す単一同期装置モジュールは4クロックサイク
ルに一度1つの入力信号を受信できることが理解される
であろう。図9に示すように、同期させるべき信号をフ
リップフロップ64に供給したならば、フリップフロッ
プ64がクリアされるまで、次の入力を受け入れること
はない。次の入力の受け入れは4クロックサイクルの後
に起こる。従って、この同期装置の最大転送速度は(1
/Tms+1)、すなわち、Tms+1クロックサイク
ルごとに1つの情報項目ということになる。このため、
Tms+1クロックサイクルごとに一度より高い頻度で
同期させるには何らかの制御信号が必要になるので、問
題を生じるおそれがある。
ロックサイクルごとに1つの入力信号を受信できるが、
図9に示す単一同期装置モジュールは4クロックサイク
ルに一度1つの入力信号を受信できることが理解される
であろう。図9に示すように、同期させるべき信号をフ
リップフロップ64に供給したならば、フリップフロッ
プ64がクリアされるまで、次の入力を受け入れること
はない。次の入力の受け入れは4クロックサイクルの後
に起こる。従って、この同期装置の最大転送速度は(1
/Tms+1)、すなわち、Tms+1クロックサイク
ルごとに1つの情報項目ということになる。このため、
Tms+1クロックサイクルごとに一度より高い頻度で
同期させるには何らかの制御信号が必要になるので、問
題を生じるおそれがある。
【0042】この問題を解決する方法が図11に示す多
重同期装置モジュールである。図11では、Tms1
個、この場合には4つの単一同期装置モジュール70,
72,74及び76を使用している。それらの単一同期
装置モジュールは並列して配置され、同期装置セレクタ
回路78は1サイクルごとに使用すべき1つの同期装置
モジュールをラウンドロビン方式で選択する。それぞれ
の単一同期装置モジュールは1つの入力信号を同期でき
ることがわかるであろう。従って、Tms+1クロック
サイクルごとに一度より高い頻度で複数の入力信号を同
期させなければならないときに、図11に示す多重同期
装置モジュールを使用して信号を同期させるのが最適で
ある。また、Tms+1クロックサイクルに一度の最大
転送速度で十分である場合には、図9に示す単一同期装
置モジュールを使用することができる。
重同期装置モジュールである。図11では、Tms1
個、この場合には4つの単一同期装置モジュール70,
72,74及び76を使用している。それらの単一同期
装置モジュールは並列して配置され、同期装置セレクタ
回路78は1サイクルごとに使用すべき1つの同期装置
モジュールをラウンドロビン方式で選択する。それぞれ
の単一同期装置モジュールは1つの入力信号を同期でき
ることがわかるであろう。従って、Tms+1クロック
サイクルごとに一度より高い頻度で複数の入力信号を同
期させなければならないときに、図11に示す多重同期
装置モジュールを使用して信号を同期させるのが最適で
ある。また、Tms+1クロックサイクルに一度の最大
転送速度で十分である場合には、図9に示す単一同期装
置モジュールを使用することができる。
【0043】そこで、図3に戻ると、特定の信号を同期
させるために単一同期装置モジュールを使用すべきか、
多重同期装置モジュールを使用すべきかの選択は、同期
させるべき信号の性質と要求によって決まることが理解
されるであろう。高い転送速度が要求される場合には、
多重同期装置モジュール、たとえば、多重同期装置モジ
ュール22又は26を利用すべきである。特定の信号の
性質上、Tms+1クロックサイクルごとに一度を越え
る転送速度を要求しない場合には、単一同期装置モジュ
ール、たとえば、単一同期装置モジュール20又は24
を利用すべきである。従って、デジタル設計に際して
は、同期させるべき信号の性質を考慮に入れてデジタル
システム全体を設計し、同期装置ブロック内部のモジュ
ールを相応してクロックドメインに結合する。本発明の
一実施例では、同期装置ブロックは2つのクロックドメ
インの間のキャッシュ制御装置の中に配設されており、
yドメイン単一同期装置と、yドメイン多重同期装置
と、xドメイン単一同期装置と、専用クロック回路とを
含む。
させるために単一同期装置モジュールを使用すべきか、
多重同期装置モジュールを使用すべきかの選択は、同期
させるべき信号の性質と要求によって決まることが理解
されるであろう。高い転送速度が要求される場合には、
多重同期装置モジュール、たとえば、多重同期装置モジ
ュール22又は26を利用すべきである。特定の信号の
性質上、Tms+1クロックサイクルごとに一度を越え
る転送速度を要求しない場合には、単一同期装置モジュ
ール、たとえば、単一同期装置モジュール20又は24
を利用すべきである。従って、デジタル設計に際して
は、同期させるべき信号の性質を考慮に入れてデジタル
システム全体を設計し、同期装置ブロック内部のモジュ
ールを相応してクロックドメインに結合する。本発明の
一実施例では、同期装置ブロックは2つのクロックドメ
インの間のキャッシュ制御装置の中に配設されており、
yドメイン単一同期装置と、yドメイン多重同期装置
と、xドメイン単一同期装置と、専用クロック回路とを
含む。
【0044】本発明は同期装置ブロックに関していくつ
かの考えうる実施例を包含していることが理解されるで
あろう。多重同期装置モジュールのみと、専用クロック
回路とによって、きわめて高い転送速度をもつ同期装置
ブロックを設計できる。そのようにきわめて高い転送速
度をもつ同期装置ブロックは、信号を一方向に転送すれ
ば良いか、又は二方向に転送しなければならないかに従
って、1つ又は2つの多重同期装置モジュールを含むこ
とができる。あるいは、本発明は単一同期装置モジュー
ルのみと、専用クロック装置とから構成される同期装置
ブロックに関する。同様に、そのような同期装置は、信
号を一方向に転送すれば良いか、又は二方向に転送しな
ければならないかに従って、1つ又は2つの単一同期装
置モジュールを含むことができる。加えて、本発明は、
単一同期装置モジュールと多重同期装置モジュールの混
成、すなわち、組合わせを専用クロック回路と共に利用
する同期装置ブロックを含む。このように、本発明は単
一同期装置モジュールと、多重同期装置モジュールとの
潜在的には無限の数の組合わせを考慮に入れている。
かの考えうる実施例を包含していることが理解されるで
あろう。多重同期装置モジュールのみと、専用クロック
回路とによって、きわめて高い転送速度をもつ同期装置
ブロックを設計できる。そのようにきわめて高い転送速
度をもつ同期装置ブロックは、信号を一方向に転送すれ
ば良いか、又は二方向に転送しなければならないかに従
って、1つ又は2つの多重同期装置モジュールを含むこ
とができる。あるいは、本発明は単一同期装置モジュー
ルのみと、専用クロック装置とから構成される同期装置
ブロックに関する。同様に、そのような同期装置は、信
号を一方向に転送すれば良いか、又は二方向に転送しな
ければならないかに従って、1つ又は2つの単一同期装
置モジュールを含むことができる。加えて、本発明は、
単一同期装置モジュールと多重同期装置モジュールの混
成、すなわち、組合わせを専用クロック回路と共に利用
する同期装置ブロックを含む。このように、本発明は単
一同期装置モジュールと、多重同期装置モジュールとの
潜在的には無限の数の組合わせを考慮に入れている。
【0045】図1から図12を参照しながら、いくつか
のデジタル設計に重点を置いて本発明を特定して説明し
たが、図は単に例示を目的としており、本発明を限定す
るものとしてみなされてはならないことを理解すべきで
ある。加えて、本発明の方法及び装置が2つのクロック
ドメインの間を進んでゆく信号を同期させなければなら
ないどのような適用用途においても有用であることは明
らかである。当業者により、先に開示したような本発明
の趣旨から逸脱せずに数多くの変更や変形を実施しうる
と考えられる。
のデジタル設計に重点を置いて本発明を特定して説明し
たが、図は単に例示を目的としており、本発明を限定す
るものとしてみなされてはならないことを理解すべきで
ある。加えて、本発明の方法及び装置が2つのクロック
ドメインの間を進んでゆく信号を同期させなければなら
ないどのような適用用途においても有用であることは明
らかである。当業者により、先に開示したような本発明
の趣旨から逸脱せずに数多くの変更や変形を実施しうる
と考えられる。
【図1】2つのクロックドメインと、同期装置とを有す
るデジタルシステムの構成を示すブロック線図。
るデジタルシステムの構成を示すブロック線図。
【図2】マスター/スレーブフリップフロップを組込ん
だ従来の構成で見られる同期装置回路を示す図。
だ従来の構成で見られる同期装置回路を示す図。
【図3】同期装置ブロックの5つのモジュールを示す本
発明の一実施例のブロック線図。
発明の一実施例のブロック線図。
【図4】専用クロック回路内部のクロックセルの信号入
力端子と、信号出力端子とを示すクロックセルのブロッ
ク線図。
力端子と、信号出力端子とを示すクロックセルのブロッ
ク線図。
【図5】一般化クロックセル回路を示す図。
【図6】クロックセル回路から発生する出力クロック
と、それらのクロックとドメインクロックとの関係とを
示すタイミング図。
と、それらのクロックとドメインクロックとの関係とを
示すタイミング図。
【図7】本発明の「基本同期装置セル」を示す図。
【図8】「基本同期装置セル」に供給されるマスターク
ロック及びスレーブクロックと、それらのクロックとド
メインクロックとの関係とを示す図。
ロック及びスレーブクロックと、それらのクロックとド
メインクロックとの関係とを示す図。
【図9】本発明の単一同期装置モジュールを示す図。
【図10】本発明の単一同期装置モジュールの記号ブロ
ック線図表示。
ック線図表示。
【図11】本発明の多重同期装置モジュールを示す図。
【図12】多重同期装置モジュールで利用可能な同期装
置セレクタ回路の1つを示す図。
置セレクタ回路の1つを示す図。
20 yドメイン単一同期装置 22 yドメイン多重同期装置 24 xドメイン単一同期装置 26 xドメイン多重同期装置 28 専用クロック回路 30,32 クロックセル 40,42,44,46 フリップフロップ 50,52 透過形ラッチ 60,62 基本同期装置セル 64,66,68 マスター/スレーブフリップフロッ
プ 70,72,74,76 単一同期装置モジュール 78 同期装置セレクタ回路 80,82,84,86 マスター/スレーブフリップ
フロップ
プ 70,72,74,76 単一同期装置モジュール 78 同期装置セレクタ回路 80,82,84,86 マスター/スレーブフリップ
フロップ
Claims (3)
- 【請求項1】 第1の周波数のクロックパルスを有する
第1のクロック信号備えていて第1のクロックに従って
動作する第1のクロックドメインから送られる信号を、
第2の周波数の第2のクロックパルスを有する第2のク
ロック信号を備えていて第2のクロックに従って動作す
る第2のクロックドメインに同期させる同期装置であっ
て、第2のクロック信号とは異なり、相互にも異なっている
複数のクロック信号を発生するクロック回路手段を備
え、それらの複数のクロック信号は 、前記第2のクロッ
ク信号のパルスと同位相のパルスを含む第1のマスター
クロック信号と、前記第2のクロック信号のパルスに対
して180度位相がずれたパルスを含む第1のスレーブ
クロック信号とを有しており、前記クロック回路手段に結合され、前記異なる複数のク
ロック信号を利用して、同期させるべき信号を同期させ
る同期手段を備え、この同期手段は、第1の複数の透過
形ラッチから構成させる第1の同期装置セル回路と、第
2の複数の透過形ラッチから構成させる第2の同期装置
セル回路とを含み、前記第1の同期装置セル回路が前記
第2の同期装置セル回路に結合されている、 同期装置。 - 【請求項2】 第1の周波数のクロックパルスを有する
第1のクロック信号備えていて第1のクロックに従って
動作する第1のクロックドメインから送られる信号を、
第2の周波数の第2のクロックパルスを有する第2のク
ロック信号を備えていて第2のクロックに従って動作す
る第2のクロックドメインに同期させる同期装置であっ
て、 複数の透過形ラッチから構成され、同期させるべき信号
を同期させる第1の同期回路を備え、 この第1の同期回路に接続されていて、第2のクロック
信号とは異なっている、相互に異なる複数のクロック信
号を発生するクロック回路手段を備え、それらの複数の
クロック信号は、前記第2のクロック信号のパルスと同
位相のパルスを含む第1のマスタークロック信号と、前
記第2のクロック信号のパルスに対して180度位相が
ずれたパルスを含む第1のスレーブクロック信号とを有
しており、 前記第1の同期回路に接続され、選択的に
同期化をバイパスさせるバイパス手段を備えている 同期装置。 - 【請求項3】 第1の周波数のクロックパルスを有する
第1のクロック信号備えていて第1のクロックに従って
動作する第1のクロックドメインから送られる信号を、
第2の周波数の第2のクロックパルスを有する第2のク
ロック信号を備えていて第2のクロックに従って動作す
る第2のクロックドメインに同期させる同期方法であっ
て、 同期させるべき複数の信号を、それらの信号を別々に同
期させることができる複数の同期モジュール回路に与
え、次の複数のクロック信号、すなわち、第2のクロック信
号とは異なるとともに、相互にも異なっており、第2の
クロック信号のパルスと同位相のパルスを含む第1のマ
スタークロック信号と、前記第2のクロック信号のパル
スに対して180度位相がずれたパルスを含む第1のス
レーブクロック信号とを有している複数のクロック信
号、を用いて同期させるべき複数の 信号を同期させる ことを特徴とする同期方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US812,070 | 1991-12-19 | ||
US07/812,070 US5256912A (en) | 1991-12-19 | 1991-12-19 | Synchronizer apparatus for system having at least two clock domains |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05289770A JPH05289770A (ja) | 1993-11-05 |
JP2610213B2 true JP2610213B2 (ja) | 1997-05-14 |
Family
ID=25208400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4355360A Expired - Fee Related JP2610213B2 (ja) | 1991-12-19 | 1992-12-21 | 同期装置及び同期方法 |
Country Status (5)
Country | Link |
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