JP2010287150A

JP2010287150A - データ転送回路

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Publication number: JP2010287150A
Application number: JP2009142056A
Authority: JP
Inventors: Koji Tainaka; 浩治田井中
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2009-06-15
Filing date: 2009-06-15
Publication date: 2010-12-24
Also published as: US8412874B2; US20100318705A1

Abstract

【構成】Ｆ／Ｆ回路２２〜３６および分配器３８〜５２は、入力端子２０によって取り込まれたデータＡ〜Ｐのうち先行する８ワードのデータＡ〜Ｈの各々を１６ビットの部分データＡ１〜Ｈ２に分割する。一方、ＳＲＡＭ５４は、入力端子２０によって取り込まれたデータＡ〜Ｐのうち後続する８ワードのデータＩ〜Ｐを一時的に保持する。分配器５８は、ＳＲＡＭ５４から読み出された８ワードのデータＩ〜Ｐの各々を１６ビットの部分データＩ１〜Ｐ２に分割する。セレクタ７８は、こうして生成された部分データＡ１〜Ｐ２を時分割態様でＳＤＲＡＭに向けて出力する。
【効果】回路規模を抑えつつ、入力データのビット幅よりも小さいビット幅を有するＳＤＲＡＭに対して入力データを転送することができる。
【選択図】図４

Description

この発明は、データ転送回路に関し、特に、入力データのビット幅と異なるビット幅を有する対象物に向けて入力データを転送する、データ転送回路に関する。

この種の回路の一例が、特許文献１に開示されている。この背景技術によれば、バッファ群は、クライアントデータ幅よりも大きいビット幅を各々が有する複数のＦＩＦＯ型バッファを内蔵する。このようなバッファ群に対するデータの読み出しまたは書き込みのために、コマンドデコード回路は、マスタデバイスから受けたアドレスおよびコマンドに基づくコマンドおよびアドレスをメモリデバイスに発行する。メモリデバイスへのアクセスは、メモリデバイスのバス幅に応じて予め設定されたバーストレングスで実行される。これによって、メモリデバイスのバス幅を容易に変更でき、バーストアクセスを意識したアーキテクチャでバンド幅を効率的に使用できる。

特開２００７−１６４４１５号公報

しかし、背景技術では、データの読み出しまたは書き込みのために、クライアントデータ幅よりも大きいビット幅を各々が有する複数のＦＩＦＯ型バッファが利用される。このため、背景技術では、回路規模が増大するおそれがある。

それゆえに、この発明の主たる目的は、回路規模を抑えつつ、入力データのビット幅よりも小さいビット幅を有する対象物に対して入力データを転送することができる、データ転送回路を提供することである。

この発明の他の目的は、回路規模を抑えつつ、入力データのビット幅よりも大きいビット幅を有する対象物に対して入力データを転送することができる、データ転送回路を提供することである。

この発明に従うデータ転送回路(14w：実施例で相当する参照符号。以下同じ)は、各ワードが第１ビット幅を有するＬワード（Ｌ：２以上の整数）のデータを取り込む取り込み手段(20)、取り込み手段によって取り込まれたデータのうち先行するＭワード（Ｍ：Ｌ未満の整数）の各々のデータを第１ビット幅よりも小さい第２ビット幅を有する部分データに分割する第１分割手段(22~52)、取り込み手段によって取り込まれたデータのうちＭワードに続くＮワード（Ｎ：Ｌ−Ｍに相当する整数）のデータを一時的に保持する保持手段(54~56)、保持手段によって保持されたＮワードの各々のデータを第２ビット幅を有する部分データに分割する第２分割手段(58)、および第１分割手段によって分割された部分データと第２分割手段によって分割された部分データとを時分割態様で出力する出力手段(60~80)を備える。

好ましくは、第１分割手段は、各々が第１ビット幅を有しかつ互いに直列的に接続されるＭ個のデータラッチ手段(22~36)、およびＭ個のデータラッチ手段にそれぞれ対応するＭ個のデータ分割手段(38~52)を含む。

さらに好ましくは、第２ビット幅は第１ビット幅の１／Ｋ（Ｋ：２以上の整数）に相当し、取り込み手段は各ワードのデータを第１期間毎に取り込み、Ｍ個のデータラッチ手段の各々は第１期間の１／Ｋに相当する第２期間毎にデータラッチ処理を実行し、出力手段は部分データを第１期間毎に選択する。

好ましくは、第２分割手段は第１分割手段の分割処理が完了した後に分割処理を実行する。

好ましくは、保持手段はＮワードのデータをワード毎に順次出力し、第２分割手段は保持手段から出力された各ワードのデータを順次分割する。

この発明に従うデータ転送回路(14r)は、各ワードが第１ビット幅を有するＬワード（Ｌ：２以上の整数）のデータを取り込む取り込み手段(90)、取り込み手段によって取り込まれたデータのうち少なくとも先行するＭワード（Ｍ：Ｌ未満の整数）のデータを結合して各ワードが第１ビット幅よりも大きい第２ビット幅を有する結合データを作成する第１結合手段(92~96)、第１結合手段によって作成された結合データを一時的に保持する保持手段(98~100)、取り込み手段によって取り込まれたデータのうち後続のＮワード（Ｎ：Ｌ−Ｍに相当する整数）のデータを結合して各ワードが第２ビット幅を有する結合データを作成する第２結合手段(102~160)、および保持手段によって保持された結合データと第２結合手段によって作成された結合データとを時分割態様で出力する出力手段(162)を備える。

好ましくは、第２ビット幅は第１ビット幅のＫ倍に相当し、第２結合手段は、各々が第１ビット幅を有しかつ互いに直列的に接続されるＮ個のデータラッチ手段(102~140)、およびＮ個のデータラッチ手段によってラッチされたデータをＫワードずつ結合するＮ／Ｋ個のデータ結合手段(142~160)を含む。

好ましくは、第１結合手段は取り込み手段の取り込み処理と並列して結合処理を実行し、第２結合手段は保持手段の保持処理と並列して結合処理を実行する。

この発明によれば、先行するＭワードに対する分割処理は、第１分割手段によって実行される。また、後続のＮワードに対する分割処理は、保持手段による一時的な保持処理の後に、第２分割手段によって実行される。さらに、これらの分割処理によって得られた部分データは、時分割態様で出力される。これによって、回路規模を抑えつつ、入力データのビット幅よりも小さいビット幅を有する対象物に対して入力データを転送することができる。

また、この発明によれば、先行するＭワードに対応する結合データは、第１結合手段によって作成され、保持手段によって一時的に保持される。また、後続のＮワードに対応する結合データは、第２結合手段によって作成される。さらに、このような結合データは、時分割態様で出力される。これによって、回路規模を抑えつつ、入力データのビット幅よりも大きいビット幅を有する対象物に対して入力データを転送することができる。

この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。

この発明の基本的構成を示すブロック図である。この発明の基本的構成を示すブロック図である。この発明の一実施例の構成を示すブロック図である。図３実施例に適用される書き込みデータ転送回路の構成の一例を示すブロック図である。（Ａ）はクロックＣＬＫ１の一例を示す波形図であり、（Ｂ）は入力データの一例を示す図解図であり、（Ｃ）はＦ／Ｆ回路２２から出力されるデータの一例を示す図解図であり、（Ｄ）はセレクタ７８から出力されるデータの一部を示す図解図であり、（Ｅ）はクロックＣＬＫ２の一例を示す波形図であり、（Ｆ）はＳＲＡＭ５４から読み出されるデータの一例を示す図解図であり、（Ｇ）はＦ／Ｆ回路５６から出力されるデータの一例を示す図解図であり、（Ｈ）はセレクタ７８から出力されるデータの他の一部を示す図解図であり、（Ｉ）は出力データの一例を示す図解図である。（Ａ）はクロックＣＬＫ１の一例を示す波形図であり、（Ｂ）は入力データの一例を示す図解図であり、（Ｃ）はＦ／Ｆ回路２２から出力されるデータの一例を示す図解図であり、（Ｄ）は出力データの一例を示す図解図である。図３実施例に適用される読み出しデータ転送回路の構成の一例を示すブロック図である。（Ａ）はクロックＣＬＫ１の一例を示す波形図であり、（Ｂ）は入力データの一例を示す図解図であり、（Ｃ）はＳＲＡＭ９８に書き込まれるデータの一例を示す図解図であり、（Ｄ）はＳＲＡＭ９８から読み出されるデータの一例を示す図解図であり、（Ｅ）はセレクタ１６２から出力されるデータの一部を示す図解図であり、（Ｆ）はセレクタ１６２から出力されるデータの他の一部を示す図解図であり、（Ｇ）は出力データの一例を示す図解図である。（Ａ）はクロックＣＬＫ１の一例を示す波形図であり、（Ｂ）は入力データの一例を示す図解図であり、（Ｃ）は出力データの一例を示す図解図である。

以下、この発明の実施の形態を図面を参照しながら説明する。
［基本的構成］

図１を参照して、この発明のデータ転送回路は、基本的に次のように構成される。取り込み手段１ａは、各ワードが第１ビット幅を有するＬワード（Ｌ：２以上の整数）のデータを取り込む。第１分割手段２ａは、取り込み手段１ａによって取り込まれたデータのうち先行するＭワード（Ｍ：Ｌ未満の整数）の各々のデータを第１ビット幅よりも小さい第２ビット幅を有する部分データに分割する。保持手段３ａは、取り込み手段１ａによって取り込まれたデータのうちＭワードに続くＮワード（Ｎ：Ｌ−Ｍに相当する整数）のデータを一時的に保持する。第２分割手段４ａは、保持手段３ａによって保持されたＮワードの各々のデータを第２ビット幅を有する部分データに分割する。出力手段５ａは、第１分割手段２ａによって分割された部分データと第２分割手段４ａによって保持された部分データとを時分割態様で出力する。

このように、先行するＭワードに対する分割処理は、第１分割手段２ａによって実行される。また、後続のＮワードに対する分割処理は、保持手段３ａによる一時的な保持処理の後に、第２分割手段４ａによって実行される。さらに、これらの分割処理によって得られた部分データは、時分割態様で出力される。これによって、回路規模を抑えつつ、入力データのビット幅よりも小さいビット幅を有する対象物に対して入力データを転送することができる。

図２を参照して、この発明のデータ転送回路は、基本的に次のように構成される。取り込み手段１ｂは、各ワードが第１ビット幅を有するＬワード（Ｌ：２以上の整数）のデータを取り込む。第１結合手段２ｂは、取り込み手段１ｂによって取り込まれたデータのうち少なくとも先行するＭワード（Ｍ：Ｌ未満の整数）のデータを結合して各ワードが第１ビット幅よりも大きい第２ビット幅を有する結合データを作成する。保持手段３ｂは、第１結合手段２ｂによって作成された結合データを一時的に保持する。第２結合手段４ｂは、取り込み手段１ｂによって取り込まれたデータのうち後続のＮワード（Ｎ：Ｌ−Ｍに相当する整数）のデータを結合して各ワードが第２ビット幅を有する結合データを作成する。出力手段５ｂは、保持手段３ｂによって保持された結合データと第２結合手段４ｂによって作成された結合データとを時分割態様で出力する。

このように、先行するＭワードに対応する結合データは、第１結合手段２ｂによって作成され、保持手段３ｂによって一時的に保持される。また、後続のＮワードに対応する結合データは、第２結合手段４ｂによって作成される。さらに、このような結合データは、時分割態様で出力される。これによって、回路規模を抑えつつ、入力データのビット幅よりも大きいビット幅を有する対象物に対して入力データを転送することができる。
［実施例］

図３を参照して、この実施例のデータ処理装置１０は、各ワードが３２ビット幅を有するデータを１６ワードずつ繰り返し入力するデータ入力回路１２を含む。入力されたデータは、データバスＢＳ１を経た後、メモリ制御回路１４の書き込みデータ転送回路１４ｗに与えられる。

ＳＤＲＡＭ１６が１６ビット幅を採用するメモリである場合、書き込みデータ転送回路１４ｗは、データバスＢＳ１から与えられたデータ（各ワードが３２ビット幅を有する１６ワードのデータ）を各ワードが１６ビット幅を有する３２ワードのデータに変換し、変換されたデータをＳＤＲＡＭ１６に向けて出力する。これに対して、ＳＤＲＡＭ１６が３２ビット幅を採用するメモリである場合、書き込みデータ転送回路１４ｗは、データバスＢＳ１から与えられたデータをそのままＳＤＲＡＭ１６に向けて出力する。

ＳＤＲＡＭ１６に格納されたデータは、メモリ制御回路１４によって読み出される。ＳＤＲＡＭ１６が１６ビット幅を採用するＳＤＲＡＭである場合は、各ワードが１６ビット幅を有するデータが３２ワードずつ読み出される。一方、ＳＤＲＡＭ１６が３２ビット幅を採用するＳＤＲＡＭである場合は、各ワードが３２ビット幅を有するデータが１６ワードずつ読み出される。

読み出しデータ転送回路１４ｒは、ＳＤＲＡＭ１６が１６ビット幅を採用するメモリであるとき、読み出されたデータ（各ワードが１６ビット幅を有する３２ワードのデータ）を各ワードが３２ビット幅を有する１６ワードのデータに変換し、変換されたデータをデータバスＢＳ１に向けて出力する。これに対して、ＳＤＲＡＭ１６が３２ビット幅を採用するメモリであれば、読み出しデータ転送回路１４ｒは、読み出されたデータをそのままデータバスＢＳ１に向けて出力する。データバスＢＳ１を経たデータはその後、データ出力回路１８によって出力される。

書き込みデータ転送回路１４ｗは、図４に示すように構成される。データバスＢＳ１を転送されたデータは、入力端子２０によって取り込まれる。入力されるデータは各ワードが３２ビット幅を有する１６ワードのデータであり、図５（Ａ）または図６（Ａ）に示すクロックＣＬＫ１に同期して図５（Ｂ）または図６（Ｂ）に示す要領でＦ／Ｆ回路２２に与えられる。Ｆ／Ｆ回路２２は３２ビット幅を有し、クロックＣＬＫ１に応答して入力データをラッチする。ラッチされたデータは、図５（Ｃ）または図６（Ｃ）に示すタイミングでＦ／Ｆ回路２２から出力する。

なお、１６ワードの各々には、説明の便宜上、参照符号“Ａ”〜“Ｐ”のいずれか１つを割り当てる。

Ｆ／Ｆ回路２２から出力された１ワード目のデータＡは、分配器３８によって部分データＡ１およびＡ２に分割される。部分データＡ１は上位１６ビットデータに相当し、部分データＡ２は下位１６ビットデータに相当する。部分データＡ１はセレクタ７８の端子Ｔ１に直接入力される一方、部分データＡ２はＦ／Ｆ回路６０を経てセレクタ７８の端子Ｔ２に入力される。Ｆ／Ｆ回路６０は１６ビット幅を有し、クロックＣＬＫ１に応答してラッチ動作を実行する。したがって、部分データＡ２はクロックＣＬＫ１の１周期分遅れてセレクタ７８に入力される。

Ｆ／Ｆ回路２２から出力された２ワード目〜８ワード目のデータＢ〜Ｈは、直列接続された７個のＦ／Ｆ回路２４〜３６に与えられる。Ｆ／Ｆ回路２４〜３６の各々は３２ビット幅を有し、２ワード目〜８ワード目のデータＢ〜ＨをクロックＣＬＫ１に応答してラッチする。

分配器４０は、Ｆ／Ｆ回路２４から出力された２ワード目のデータＢを、上位１６ビットデータに相当する部分データＢ１と下位１６ビットデータに相当する部分データＢ２とに分割する。部分データＢ１は、セレクタ７８の端子Ｔ３に直接入力される。一方、部分データＢ２は、１６ビット幅を有するＦ／Ｆ回路６２を経て、クロックＣＬＫ１の１周期分遅れてセレクタ７８の端子Ｔ４に入力される。

分配器４２は、Ｆ／Ｆ回路２６から出力された３ワード目のデータＣを、上位１６ビットデータに相当する部分データＣ１と下位１６ビットデータに相当する部分データＣ２とに分割する。部分データＣ１は、セレクタ７８の端子Ｔ５に直接入力される。一方、部分データＣ２は、１６ビット幅を有するＦ／Ｆ回路６４を経て、クロックＣＬＫ１の１周期分遅れてセレクタ７８の端子Ｔ６に入力される。

分配器４４は、Ｆ／Ｆ回路２８から出力された４ワード目のデータＤを、上位１６ビットデータに相当する部分データＤ１と下位１６ビットデータに相当する部分データＤ２とに分割する。部分データＤ１は、セレクタ７８の端子Ｔ７に直接入力される。一方、部分データＤ２は、１６ビット幅を有するＦ／Ｆ回路６６を経て、クロックＣＬＫ１の１周期分遅れてセレクタ７８の端子Ｔ８に入力される。

分配器４６は、Ｆ／Ｆ回路３０から出力された５ワード目のデータＥを、上位１６ビットデータに相当する部分データＥ１と下位１６ビットデータに相当する部分データＥ２とに分割する。部分データＥ１は、セレクタ７８の端子Ｔ９に直接入力される。一方、部分データＥ２は、１６ビット幅を有するＦ／Ｆ回路６８を経て、クロックＣＬＫ１の１周期分遅れてセレクタ７８の端子Ｔ１０に入力される。

分配器４８は、Ｆ／Ｆ回路３２から出力された６ワード目のデータＦを、上位１６ビットデータに相当する部分データＦ１と下位１６ビットデータに相当する部分データＦ２とに分割する。部分データＦ１は、セレクタ７８の端子Ｔ１１に直接入力される。一方、部分データＦ２は、１６ビット幅を有するＦ／Ｆ回路７０を経て、クロックＣＬＫ１の１周期分遅れてセレクタ７８の端子Ｔ１２に入力される。

分配器５０は、Ｆ／Ｆ回路３４から出力された７ワード目のデータＧを、上位１６ビットデータに相当する部分データＧ１と下位１６ビットデータに相当する部分データＧ２とに分割する。部分データＧ１は、セレクタ７８の端子Ｔ１３に直接入力される。一方、部分データＧ２は、１６ビット幅を有するＦ／Ｆ回路７２を経て、クロックＣＬＫ１の１周期分遅れてセレクタ７８の端子Ｔ１４に入力される。

分配器５２は、Ｆ／Ｆ回路３６から出力された８ワード目のデータＨを、上位１６ビットデータに相当する部分データＨ１と下位１６ビットデータに相当する部分データＨ２とに分割する。部分データＨ１は、セレクタ７８の端子Ｔ１５に直接入力される。一方、部分データＨ２は、１６ビット幅を有するＦ／Ｆ回路７４を経て、クロックＣＬＫ１の１周期分遅れてセレクタ７８の端子Ｔ１６に入力される。

セレクタ７８は、クロックＣＬＫ１が立ち上がる毎に、端子Ｔ１〜Ｔ１６を順次選択する。この結果、部分データＡ１〜Ｈ２は、図５（Ｄ）に示すタイミングでセレクタ７８から出力される。

Ｆ／Ｆ回路２２から出力された１６ワードのデータＡ〜Ｐはまた、ＳＲＡＭ５４に書き込まれる。このうち、９ワード目〜１６ワード目のデータＩ〜Ｐは、図５（Ｅ）に示すクロックＣＬＫ２の３周期分遅れて、図５（Ｆ）に示すタイミングでＳＲＡＭ５４から読み出される。なお、クロックＣＬＫ２の周期は、クロックＣＬＫ１の周期の２倍に相当する。

ＳＲＡＭ５４の出力端には、３２ビット幅を有するＦ／Ｆ回路５６が接続される。Ｆ／Ｆ回路５６は、クロックＣＬＫ２に応答してラッチ動作を実行する。したがって、ＳＲＡＭ５４から読み出された８ワードのデータＩ〜Ｐは、図５（Ｇ）に示すタイミングでＦ／Ｆ回路５６から出力される。

分配器５８は、Ｆ／Ｆ回路５６から出力された各ワードのデータを上位１６ビットの部分データと下位１６ビットの部分データとに分割する。９ワード目のデータＩは部分データＩ１およびＩ２に分割され、１０ワード目のデータＪは部分データＪ１およびＪ２に分割され、１１ワード目のデータＫは部分データＫ１およびＫ２に分割され、１２ワード目のデータＬは部分データＬ１およびＬ２に分割され、１３ワード目のデータＭは部分データＭ１およびＭ２に分割され、１４ワード目のデータＮは部分データＮ１およびＮ２に分割され、１５ワード目のデータＯは部分データＯ１およびＯ２に分割され、そして１６ワード目のデータＰは部分データＰ１およびＰ２に分割される。

上位１６ビットの部分データは、セレクタ７８の端子Ｔ１７に直接入力される。一方、下位１６ビットの部分データは、１６ビット幅を有するＦ／Ｆ回路７６を経て、クロックＣＬＫ１の１周期分遅れてセレクタ７８の端子Ｔ１８に入力される。

セレクタ７８は、端子Ｔ１６の選択が完了した後、クロックＣＬＫ１が立ち上がる毎に端子Ｔ１７およびＴ１８を交互に選択する。この結果、部分データＩ１〜Ｐ２は図５（Ｈ）に示すタイミングでセレクタ７８から出力される。

Ｆ／Ｆ回路８０は１６ビット幅を有し、セレクタ７８から出力された部分データＡ１〜Ｐ２をクロックＣＬＫ１に応答してラッチする。この結果、部分データＡ１〜Ｐ２は、図５（Ｉ）に示すタイミングでＦ／Ｆ回路８０から出力される。

Ｆ／Ｆ回路２２から出力された１６ワードのデータＡ〜Ｐはまた、３２ビット幅を有するＦ／Ｆ回路８２に与えられる。Ｆ／Ｆ回路８２は、与えられたデータＡ〜ＰをクロックＣＬＫ１に応答してラッチする。ラッチされたデータＡ〜Ｐは、図６（Ｄ）に示すタイミングでＦ／Ｆ回路８２から出力される。

セレクタ８４は、ＳＤＲＡＭ１６が１６ビット幅を採用するメモリであるときにＦ／Ｆ回路８０から出力された部分データＡ１〜Ｐ２を選択する一方、ＳＤＲＡＭ１６が３２ビット幅を採用するメモリであるときにＦ／Ｆ回路８２から出力されたデータＡ〜Ｐを選択する。選択されたデータは、出力端子８６を経てＳＤＲＡＭ１６に出力される。

以上の説明から分かるように、入力端子２０は、各ワードが３２ビット幅を有する１６ワードのデータＡ〜ＰをデータバスＢＳ１から取り込む。Ｆ／Ｆ回路２２〜３６および分配器３８〜５２は、入力端子２０によって取り込まれたデータＡ〜Ｐのうち先行する８ワードのデータＡ〜Ｈの各々を１６ビットの部分データＡ１〜Ｈ２に分割する。一方、ＳＲＡＭ５４は、入力端子２０によって取り込まれたデータＡ〜Ｐのうち後続する８ワードのデータＩ〜Ｐを一時的に保持する。分配器５８は、ＳＲＡＭ５４から読み出された８ワードのデータＩ〜Ｐの各々を１６ビットの部分データＩ１〜Ｐ２に分割する。セレクタ７８は、こうして生成された部分データＡ１〜Ｐ２を時分割態様でＳＤＲＡＭ１６に向けて出力する。

このように、先行する８ワードに対する分割処理は、Ｆ／Ｆ回路２２〜３６および分配器３８〜５２によって実行される。また、後続の８ワードに対する分割処理は、ＳＲＡＭ５４による一時的な保持処理の後に、分配器５８によって実行される。さらに、これらの分割処理によって得られた部分データは、時分割態様で出力される。これによって、回路規模を抑えつつ、入力データのビット幅よりも小さいビット幅を有するＳＤＲＡＭ１６に対して入力データを転送することができる。

読み出しデータ転送回路１４ｒは、図７に示すように構成される。ＳＤＲＡＭ１６が１６ビット幅を採用するメモリである場合は、上述した３２ワードのデータＡ１〜Ｐ２がＳＤＲＡＭ１６から読み出される。読み出されたデータＡ１〜Ｐ２は、図８（Ａ）に示すクロックＣＬＫ１に同期して、図８（Ｂ）に示す要領で入力端子９０に与えられる。一方、ＳＤＲＡＭ１６が３２ビット幅を採用するメモリである場合は、上述した１６ワードのデータＡ〜ＰがＳＤＲＡＭ１６から読み出される。読み出されたデータＡ〜Ｐは、図９（Ａ）に示すクロックＣＬＫ１に同期して、図９（Ｂ）に示す要領で入力端子９０に与えられる。

ＳＤＲＡＭ１６が１６ビット幅を採用するメモリである場合に注目して、入力端子９０によって取り込まれたデータＡ１〜Ｐ２は、直接接続されたＦ／Ｆ回路９２〜９４に与えられる。Ｆ／Ｆ回路９２〜９４の各々は１６ビット幅を有し、データＡ１〜Ｐ２をクロックＣＬＫ１に応答してラッチする。Ｆ／Ｆ回路９２〜９４から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に、結合器９６によって結合される。これによって、各ワードが３２ビット幅を有する１６ワードの結合データＡ〜Ｐが作成される。

ここで、結合データＡはデータＡ１およびＡ２が上位１６ビットおよび下位１６ビットにそれぞれ配置されたデータに相当し、結合データＢはデータＢ１およびＢ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当する。結合データＣはデータＣ１およびＣ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当し、結合データＤはデータＤ１およびＤ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当する。

結合データＥはデータＥ１およびＥ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当し、結合データＦはデータＦ１およびＦ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当する。結合データＧはデータＧ１およびＧ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当し、結合データＨはデータＨ１およびＨ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当する。

結合データＩはデータＩ１およびＩ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当し、結合データＪはデータＪ１およびＪ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当する。結合データＫはデータＫ１およびＫ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当し、結合データＬはデータＬ１およびＬ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当する。

結合データＭはデータＭ１およびＭ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当し、結合データＮはデータＮ１およびＮ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当する。結合データＯはデータＯ１およびＯ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当し、結合データＰはデータＰ１およびＰ２が上位１６ビットおよび下位１６ビットに配置されたデータに相当する。

結合データＡ〜Ｐは図８（Ｃ）に示すタイミングで結合器９６から出力され、このうち結合データＡ〜ＦがＳＲＡＭ９８に書き込まれる。ＳＲＡＭ９８に格納された結合データＡ〜Ｆは、図８（Ｄ）に示すタイミングつまり結合データＨが結合器９６から出力されるタイミングで、クロックＣＬＫ１に応答して読み出される。Ｆ／Ｆ回路１００は、ＳＲＡＭ９８から出力された結合データＡ〜ＦをクロックＣＬＫ１に応答してラッチし、ラッチされた結合データＡ〜ＦをクロックＣＬＫ１の１周期分遅れて出力する。出力された結合データＡ〜Ｆは、セレクタ１６２の端子Ｔ１を介して図８（Ｅ）に示すタイミングで出力される。

入力端子９０によって取り込まれたデータＡ１〜Ｐ２はまた、直接接続された２０個のＦ／Ｆ回路１０２〜１４０に与えられる。Ｆ／Ｆ回路１０２〜１４０の各々は１６ビット幅を有し、３２ワードのデータＡ１〜Ｐ２をクロックＣＬＫ１に応答してラッチする。

Ｆ／Ｆ回路１０２〜１０４から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１４２によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ１１に与えられる。Ｆ／Ｆ回路１０６〜１０８から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１４４によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ１０に与えられる。

Ｆ／Ｆ回路１１０〜１１２から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１４６によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ９に与えられる。Ｆ／Ｆ回路１１４〜１１６から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１４８によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ８に与えられる。

Ｆ／Ｆ回路１１８〜１２０から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１５０によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ７に与えられる。Ｆ／Ｆ回路１２２〜１２４から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１５２によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ６に与えられる。

Ｆ／Ｆ回路１２６〜１２８から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１５４によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ５に与えられる。Ｆ／Ｆ回路１３０〜１３２から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１５６によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ４に与えられる。

Ｆ／Ｆ回路１３４〜１３６から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１５８によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ３に与えられる。Ｆ／Ｆ回路１３８〜１４０から同時に出力されたデータは、クロックＣＬＫ１の２周期毎に結合器１６０によって結合され、これによって作成された結合データはセレクタ１６２の端子Ｔ２に与えられる。

セレクタ１６２は、端子Ｔ１に与えられたデータＦの出力後、クロックＣＬＫ１が立ち上がる毎に端子Ｔ２〜Ｔ１１を順に選択する。この結果、結合器１６０〜１４２でそれぞれ作成された結合データＧ〜Ｐが、図８（Ｆ）に示すタイミングでセレクタ１６２から出力される。

セレクタ１６６は、ＳＤＲＡＭ１６が１６ビット幅を採用するメモリであるとき、セレクタ１６２を選択する。セレクタ１６２から出力された結合データＡ〜Ｐは、図８（Ｇ）に示す要領でデータバスＢＳ１に向けて出力される。

ＳＤＲＡＭ１６が３２ビット幅を採用するメモリである場合に注目して、入力端子９０によって取り込まれたデータＡ〜Ｐは、３２ビット幅のＦ／Ｆ回路１６４に与えられる。Ｆ／Ｆ回路１６４は、データＡ〜ＰをクロックＣＬＫ１に応答してラッチし、ラッチされたデータＡ〜Ｐをセレクタ１６６に与える。セレクタ１６６は、ＳＤＲＡＭ１６が３２ビット幅を採用するメモリであるとき、Ｆ／Ｆ回路１６４を選択する。したがって、Ｆ／Ｆ回路１６４から与えられたデータＡ〜Ｐは、図９（Ｃ）に示す要領でデータバスＢＳ１に向けて出力される。

以上の説明から分かるように、入力端子９０は、ＳＤＲＡＭ１６が１６ビット幅を採用するメモリであるとき、各ワードが１６ビット幅を有する３２ワードのデータＡ１〜Ｐ２を取り込む。結合器９６は、取り込まれたデータＡ１〜Ｐ２を結合して各ワードが３２ビット幅を有する１６ワードの結合データＡ〜Ｐを作成する。作成された結合データＡ〜Ｐのうち先行する６ワードの結合データＡ〜Ｆは、ＳＲＡＭ９８によって一時的に保持される。

結合器１４２〜１６０は、入力端子９０によって取り込まれたデータＡ１〜Ｐ２のうち後続の２０ワードのデータＧ１〜Ｐ２を結合して各ワードが３２ビット幅を有する１０ワードの結合データＧ〜Ｐを作成する。セレクタ１６２は、ＳＲＡＭ９８によって保持された結合データＡ〜Ｆと結合器１４２〜１６０によって作成された結合データＧ〜Ｐとを時分割態様で出力する。

このように、先行する６ワードに対応する結合データＡ〜Ｆは、結合器９６によって作成され、ＳＲＡＭ９８によって一時的に保持される。また、後続の１０ワードに対応する結合データＧ〜Ｐは、結合器１４２〜１６０によって作成される。さらに、このような結合データＡ〜Ｐは、時分割態様で出力される。これによって、回路規模を抑えつつ、入力データのビット幅よりも大きいビット幅を有するデータバスＢＳ１に対して入力データを転送することができる。

なお、この実施例のデータ処理装置１０としては、ディジタルカメラ，オーディオプレーヤなどのＳＤＲＡＭを利用してデータを処理するあらゆる電子機器が想定される。

１０ …データ処理装置
１４ｗ …書き込みデータ転送回路
１４ｒ …読み出しデータ転送回路
５４，９８ …ＳＲＡＭ
７８，８４，１６２，１６６ …セレクタ
３８〜５２，５８ …分配器
９６，１４２〜１６０ …結合器

Claims

各ワードが第１ビット幅を有するＬワード（Ｌ：２以上の整数）のデータを取り込む取り込み手段、
前記取り込み手段によって取り込まれたデータのうち先行するＭワード（Ｍ：Ｌ未満の整数）の各々のデータを前記第１ビット幅よりも小さい第２ビット幅を有する部分データに分割する第１分割手段、
前記取り込み手段によって取り込まれたデータのうち前記Ｍワードに続くＮワード（Ｎ：Ｌ−Ｍに相当する整数）のデータを一時的に保持する保持手段、
前記保持手段によって保持されたＮワードの各々のデータを前記第２ビット幅を有する部分データに分割する第２分割手段、および
前記第１分割手段によって分割された部分データと前記第２分割手段によって分割された部分データとを時分割態様で出力する出力手段を備える、データ転送回路。
前記第１分割手段は、各々が前記第１ビット幅を有しかつ互いに直列的に接続されるＭ個のデータラッチ手段、および前記Ｍ個のデータラッチ手段にそれぞれ対応するＭ個のデータ分割手段を含む、請求項１記載のデータ転送回路。
前記第２ビット幅は前記第１ビット幅の１／Ｋ（Ｋ：２以上の整数）に相当し、
前記取り込み手段は各ワードのデータを第１期間毎に取り込み、
前記Ｍ個のデータラッチ手段の各々は前記第１期間の１／Ｋに相当する第２期間毎にデータラッチ処理を実行し、
前記出力手段は前記部分データを前記第１期間毎に選択する、請求項２記載のデータ転送回路。
前記第２分割手段は前記第１分割手段の分割処理が完了した後に分割処理を実行する、請求項１ないし３のいずれかに記載のデータ転送回路。
前記保持手段は前記Ｎワードのデータをワード毎に順次出力し、
前記第２分割手段は前記保持手段から出力された各ワードのデータを順次分割する、請求項１ないし４のいずれかに記載のデータ転送回路。
各ワードが第１ビット幅を有するＬワード（Ｌ：２以上の整数）のデータを取り込む取り込み手段、
前記取り込み手段によって取り込まれたデータのうち少なくとも先行するＭワード（Ｍ：Ｌ未満の整数）のデータを結合して各ワードが前記第１ビット幅よりも大きい第２ビット幅を有する結合データを作成する第１結合手段、
前記第１結合手段によって作成された結合データを一時的に保持する保持手段、
前記取り込み手段によって取り込まれたデータのうち後続のＮワード（Ｎ：Ｌ−Ｍに相当する整数）のデータを結合して各ワードが前記第２ビット幅を有する結合データを作成する第２結合手段、および
前記保持手段によって保持された結合データと前記第２結合手段によって作成された結合データとを時分割態様で出力する出力手段を備える、データ転送回路。
前記第２ビット幅は前記第１ビット幅のＫ倍に相当し、
前記第２結合手段は、各々が前記第１ビット幅を有しかつ互いに直列的に接続されるＮ個のデータラッチ手段、および前記Ｎ個のデータラッチ手段によってラッチされたデータをＫワードずつ結合するＮ／Ｋ個のデータ結合手段を含む、請求項６記載のデータ転送回路。
前記第１結合手段は前記取り込み手段の取り込み処理と並列して結合処理を実行し、
前記第２結合手段は前記保持手段の保持処理と並列して結合処理を実行する、請求項６または７記載のデータ転送回路。
請求項１ないし８のいずれかに記載のデータ転送回路を備える、データ処理装置。