JPWO2011065354A1 - バスモニタ回路及びバスモニタ方法 - Google Patents
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Abstract
Description
本願は、2009年11月26日付で日本国に出願された特願2009−268809号に基づき優先権を主張し、その内容をここに援用する。
バスモニタ回路10は、アクセス情報/書込データFIFO11を制御するためのFIFO制御部14と、読出データFIFO12を制御するためのFIFO制御部15を具備する。
BMDAT[54]:コマンド、ライトイネーブル(WriteEn)
BMDAT[53:36]:アドレス(Addr)
BMDAT[35:32]:バイトイネーブル(ByteEn)
BMDAT[31:0]:アクセスデータ
図2及び図3は、実施例1に係るバスモニタ回路10の各部の動作を示すタイミング図である。実施例1では、読み出し時のパイプライン転送やスプリット転送可能なバスインタフェースプロトコルとして以下の動作が行なわれる。
図5は、実施例1に係るバスモニタ回路10が適用されるシステムLSI及びSoCであるデータ符号化/復号化処理システム500の構成を示すブロック図である。
先ず、FIFO入力制御処理について説明する。図8(A)において、アクセス情報FIFO21を制御するFIFO制御部24は、バス上に書き込みコマンド又は読み出しコマンドが転送されたタイミング、即ち、コマンド(Cmd)が書き込み(W)又は読み出し(R)を示し、かつ、コマンドアクセプト信号(CmdAck)がハイレベルのサイクルであるか否かを判定する(ステップS41)。コマンド(Cmd)が書き込み(W)又は読み出し(R)を示し、かつ、コマンドアクセプト信号(CmdAck)がハイレベルのサイクルであれば、FIFO制御部24はコマンド(Cmd)、アドレス(Addr)及びバイトイネーブル信号(ByteEn)をアクセス情報FIFO21にラッチ(WE_A=1)する(ステップS42)。ステップS41の判定結果が「NO」の場合には、FIFO制御部24はアクセス情報FIFO21への入力制御を行わない(WE_A=0)(ステップS43)。
BMDAT[69]:エラーフラグ(ErrorFlag)
BMDAT[68]:コマンド、ライトイネーブル(WriteEn)
BMDAT[67:64]:バイトイネーブル(ByteEn)
BMDAT[63:32]:アドレス/データ(Addr/Data)
BMDAT[31:0]:アクセスデータ
尚、図11において最初の3個の書き込みアクセスW0、W1、W2は連続するインクリメンタルアドレスへのバーストアクセスであり、次の3個の読み出しアクセスR3、R4、R5もインクリメンタルアドレスへのバーストアクセスとしている。
BMDAT[45]:エラーフラグ(ErrorFlag)
BMDAT[44]:コマンド、ライトイネーブル(WriteEn)
BMDAT[43:40]:バイトイネーブル(ByteEn)
BMDAT[39:32]:アドレス(Addr Low)
BMDAT[31:0]:アクセスデータ/アドレス(Data/Addr High)
11 アクセス情報/書込データFIFO
12 読出データFIFO
14 FIFO制御部
15 FIFO制御部
16 データ情報選択部
20 バスモニタ回路
21 アクセス情報FIFO
22 読出データFIFO
23 書込データFIFO
24 FIFO制御部
25 FIFO制御部
26 FIFO制御部
27 データ情報選択部
30 バスモニタ回路
31 アクセス情報/書込データFIFO
32 読出データFIFO
34 FIFO制御部
35 FIFO制御部
36 データ情報選択部
40 バスモニタ回路
41 アクセス情報/書込データFIFO
42 読出データFIFO
44 FIFO制御部
45 FIFO制御部
46 データ情報選択部
60〜64 遅延部
65 アドレス比較器
66 制御情報マスク
67 アドレス情報選択部
70〜74 遅延部
75 アドレス比較部
76 制御情報/アドレス情報マスク
77 データ情報選択部
100 メインプロセッサ
101 割り込みコントローラ
110 CPUバス
151〜153 バスモニタ回路
200 実行制御プロセッサ
201〜206 サブプロセッサ
210 コントロールバス
300 共有メモリ
310 共有メモリバス
330 バス選択部
400 デバッグブロック
500 データ符号化/復号化処理システム
Claims (8)
- マスタとスレーブ間のデータ転送に供するバスをバスモニタ出力するバスモニタ回路において、
第1のFIFOと、
第1のFIFOと異なるタイミングで動作する第2のFIFOと、
第1のFIFO及び第2のFIFOを制御する制御部と、
書き込みデータ又は読み出しデータを選択する選択部を具備し、
制御部は、バス上でマスタからスレーブ方向に転送されるアクセス情報を第1のFIFOに順次格納し、その後、第1のFIFOの先頭に格納されたアクセス情報の属性が書き込みアクセスか読み出しアクセスかに応じて、第1のFIFO又は第2のFIFOが出力可能となるのを待って、第1のFIFO又は第2のFIFOから書き込みデータ又は読み出しデータを出力させるとともに、第1のFIFOからアクセス情報を出力させ、
選択部により第1のFIFOの先頭に格納されたアクセス情報の属性に従って書き込みデータ又は読み出しデータを選択してアクセス情報とペアにして同一サイクルで出力することを特徴とするバスモニタ回路。 - 前記制御部は、バス上でマスタからスレーブ方向に転送されるアクセス情報を第1のFIFOに順次格納するとともに、アクセス情報と同一タイミングで転送される書き込みデータを第1のFIFOに順次格納し、
バス上でスレーブからマスタ方向に返送される読み出しデータを第2のFIFOに順次格納し、
第1のFIFOの先頭に格納されたアクセス情報の属性が書き込みアクセスの場合、アクセス情報と対応する書き込みデータとを第1のFIFOから出力させ、
第1のFIFOの先頭に格納されたアクセス情報の属性が読み出しアクセスの場合、第2のFIFOが出力可能になるのを待って第1のFIFOからアクセス情報を出力させるとともに、第2のFIFOから読み出しデータを出力させるようにした請求項1記載のバスモニタ回路。 - 第1のFIFO及び第2のFIFOと異なるタイミングで動作する第3のFIFOを更に具備し、
前記制御部は、バス上でマスタからスレーブ方向に転送されるアクセス情報を第1のFIFOに順次格納し、
バス上でマスタからスレーブ方向に転送される書き込みデータを第3のFIFOに順次格納し、
バス上でスレーブからマスタ方向に返送される読み出しデータを第2のFIFOに順次格納し、
第1のFIFOの先頭に格納されたアクセス情報の属性が書き込みアクセスの場合、書き込みデータが第3のFIFOから出力可能になるのを待って、第3のFIFOから書き込みデータを出力させるとともに、第1のFIFOからアクセス情報を出力させ、
第1のFIFOの先頭に格納されたアクセス情報の属性が読み出しアクセスの場合、読み出しデータが第2のFIFOから出力可能になるのを待って、第2のFIFOから読み出しデータを出力させるとともに、第1のFIFOからアクセス情報を出力させるようにした請求項1記載のバスモニタ回路。 - 前記制御部は、第1のFIFOのオーバーフローを検出するとエラーフラグビットによりエラー状態を通知するとともに、第1のFIFOの先頭に格納されオーバーフローにより消失するアクセス情報をエラーフラグビットとともに出力するようにした請求項1乃至請求項3のいずれかに記載のバスモニタ回路。
- バスモニタ出力をラッチする遅延部と、
時間的に前後するバスアクセスデータがインクリメンタルアドレスへのアクセスであるか否かを比較判定するアドレス比較部と、
バスモニタ出力のアドレス部をデータ部として共用させるアドレス情報選択部を更に具備する請求項1乃至請求項4のいずれかに記載のバスモニタ回路。 - バスモニタ出力をラッチする遅延部と、
時間的に前後するバスアクセスデータのアドレスの上位ビットが一致しているか否かを比較判定するアドレス比較部と、
バスモニタ出力のデータ部をアドレスの上位ビットとして共用させるデータ情報選択部を更に具備する請求項1乃至請求項4のいずれかに記載のバスモニタ回路。 - アクセス情報を第1のFIFOに格納するタイミングでタイムスタンプ情報を付加するようにした請求項1乃至請求項6のいずれかに記載のバスモニタ回路。
- 異なるタイミングで動作する第1のFIFOと第2のFIFOを用いてマスタとスレーブ間のデータ転送に供するバスをバスモニタ出力するバスモニタ方法において、
バス上でマスタからスレーブ方向に転送されるアクセス情報を第1のFIFOに順次格納し、
第1のFIFOの先頭に格納されたアクセス情報の属性が書き込みアクセスか読み出しアクセスかに応じて、第1のFIFO又は第2のFIFOが出力可能になるのを待って、第1のFIFO又は第2のFIFOから書き込みデータ又は読み出しデータを出力させるとともに、第1のFIFOからアクセス情報を出力させ、
第1のFIFOの先頭に格納されたアクセス情報の属性に従って書き込みデータ又は読み出しデータを選択し、アクセス情報とペアにして同一サイクルで出力することを特徴とするバスモニタ方法。
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