WO2011145541A1 - バス制御装置及びバス制御方法 - Google Patents

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雄一 田崎
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日本電気株式会社
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Definitions

  • the present invention connects a master-side circuit part on which a host CPU (Central Processing Unit) is mounted and a slave-side circuit part on which a device to be controlled is mounted via a back wiring board to connect a serial bus.
  • the present invention relates to a bus control device and a bus control method configured to communicate with each other via a bus.
  • An information processing device such as a network device connects a master-side circuit part on which a host CPU is mounted and a slave-side circuit part on which a device to be controlled is mounted via a backwiring board to transmit and receive Are configured to communicate with each other via a physically separated serial bus.
  • a message is transmitted / received via a serial bus between a circuit part on which the host CPU is mounted and a plurality of circuit parts on which the control target device is mounted. Is indirectly accessed.
  • Patent Document 1 describes centralized monitoring and control of each module regarding a monitoring control system in a system having a plurality of modules. This patent document 1 also describes hierarchical bus conversion between modules.
  • the host CPU when a failure occurs in the device to be controlled, the host CPU receives the notification of the occurrence of the failure, then reads the failure information storage area of the corresponding device under the control bus and collects the failure information. Is going.
  • the failure information storage area When reading the message, it is necessary to generate a message. For this reason, there is a problem that it takes time to acquire the failure information via the serial bus.
  • failure data since failure data is added to response data, failure information cannot be acquired rapidly.
  • the present invention is configured to connect a master-side circuit part on which a host CPU is mounted and a slave-side circuit part on which a device to be controlled is mounted via a serial bus.
  • An object of the present invention is to provide a bus control device and a bus control method capable of promptly notifying host CPU of information on a target device.
  • a bus control device includes a master circuit on which a control unit is mounted, a slave circuit on which a control target is mounted and performs message communication with the master circuit, and the master circuit, A master-side message generator for generating an access message for accessing the control target; and a master-side transmission for transmitting the access message to the slave circuit.
  • a slave-side message generation unit that generates a response message to the access message and generates an information message based on the control target information And transmitting the response message and the information message to the master circuit.
  • the slave message generating unit generates a product with the information message of the response message may conflict, generates preferentially the information message.
  • a master circuit on which a control unit is mounted generates an access message for accessing a controlled object mounted on a slave circuit connected to the master circuit via a bus, and the slave
  • the access message is transmitted to a circuit
  • the slave circuit collects the information to be controlled, generates a response message for the access message and generates an information message based on the information to be controlled, and the response
  • the message and the information message are transmitted to the master circuit, and the slave circuit preferentially generates the information message when the generation of the response message and the generation of the information message conflict.
  • a failure information message is autonomously generated by the slave circuit and notified to the master circuit via the bus.
  • the failure information message is generated with priority. For this reason, the control unit mounted on the master circuit can quickly acquire the failure information of the slave circuit and can reduce the time required for the failure processing.
  • FIG. 1 is a block diagram showing the configuration of the bus control device according to the first embodiment of the present invention.
  • a card 10 (master circuit) is a circuit part on which a master electronic circuit including a host CPU (Central Processing Unit) (control unit) 101 is mounted.
  • the card 20 (slave circuit) is a circuit part on which a slave-side electronic circuit including control target devices 202-1 to 202-n (control target) is mounted.
  • the control target devices 202-1 to 202-n are devices such as an EEPROM (Electrically Erasable and Programmable Read Only Memory) and a framer.
  • the card 10 and the card 20 are connected via a back wiring board (not shown), and access is performed by transmitting and receiving messages to and from each other via the serial bus 30.
  • FIG. 2 is an explanatory diagram of a transfer format in the bus control device according to the first embodiment of the present invention.
  • the serial bus 30 includes a line used for transmitting a message from the card 10 to the card 20 and a line used for transmitting a message from the card 20 to the card 10.
  • a message having a format as shown in FIG. 2 is transmitted and received between the card 10 and the card 20 via the serial bus 30.
  • the message is composed of a message type, an access type, an access destination address, and data fields.
  • the message type field stores an identifier indicating whether the message is read, written, or failure information.
  • the access type field stores a type indicating whether the access by the message is single access or burst access.
  • An address for reading / writing is stored in the access destination address field. This address is the head address of burst access when burst access is designated.
  • the data field stores data to be written to the specified address for write access, data read from the specified address for read access, and failure for failure notification Is stored.
  • the card 10 is provided with a master side bus conversion circuit 102.
  • the master-side bus conversion circuit 102 is a circuit for performing bus conversion between the host CPU 101 and the serial bus 30, and generates a physical signal conversion function and a message to be output to the card 20 via the serial bus 30. It has a function to do.
  • the master side bus conversion circuit 102 includes a bus interface 111, a register unit 112 (storage unit), a message assembly unit 113 (master side message generation unit), and a P / S (Parallel / Serial) unit 114 (master side transmission unit). ), An S / P (Serial / Parallel) unit 115, and a message determination unit 116.
  • the bus interface 111 is an interface between the host CPU 101 and the master side bus conversion circuit 102.
  • the bus interface 111 interfaces with the end of a control bus (such as a PCI (Peripheral-Component-Interconnect) bus) provided in the host CPU 101 and the register unit 112.
  • a control bus such as a PCI (Peripheral-Component-Interconnect) bus
  • the register unit 112 stores data for generating an access message for the host CPU 101 to access the card 20 via the serial bus 30. In addition, the register unit 112 stores data included in the response message for each type of response message from the message determination unit 116.
  • the response message refers to a message indicating a response to writing / reading among messages received from the card 20.
  • the message assembling unit 113 uses the access information (access destination address, read / write type, and write data in the case of writing) to the card 20 set in the register unit 112, as shown in FIG. A message in a format that can be transferred on the serial bus 30 is generated.
  • the P / S unit 114 converts the message generated by the message assembly unit 113 from parallel data used for transmission inside the card 10 to serial data used for transmission via the serial bus 30, and converts the converted serial data to serial Output to the bus 30.
  • the S / P unit 115 converts the message received from the card 20 via the serial bus 30 from serial data to parallel data, and outputs the converted parallel data to the message determination unit 116.
  • the message determination unit 116 determines whether the message received from the card 20 is a response message indicating a response to writing / reading or a failure information message. When the message received from the card 20 is a response message, the message determination unit 116 further identifies whether the message is a response to writing or a response to reading. In addition, the message determination unit 116 outputs write response, read response (read data), or failure notification information to the register unit 112 according to the content of the message received from the card 20, and the arrival or failure of the response message. The host CPU 101 is notified of the arrival of the information message individually.
  • the card 20 is provided with a slave side bus conversion circuit 201.
  • the slave side bus conversion circuit 201 interfaces with the master side bus conversion circuit 102 via the serial bus 30, and analyzes / decomposes the access message generated by the master side bus conversion circuit 102.
  • message decomposition refers to processing for dividing a message received from the card 10 into a message type (read / write) and an access type (burst access / single access) stored in the message. Then, the slave-side bus conversion circuit 201 accesses the controlled devices 202-1 to 202-n connected under the slave according to the message type of the decomposed message.
  • the slave-side bus conversion circuit 201 assembles a message from the response data of the control target devices 202-1 to 202-n, and outputs the assembled message to the master-side bus conversion circuit 102. Further, when the slave side bus conversion circuit 201 collects fault information relating to the fault that has occurred in the controlled devices 202-1 to 202-n, the slave side bus conversion circuit 201 assembles a fault information message from the fault information and converts the fault information message into a master side bus conversion. Output to the circuit 102.
  • the slave side bus conversion circuit 201 includes an S / P unit 211, a message decomposition unit 212, an access control unit 213, an alarm collection unit 214 (collection unit), a message assembly unit 215 (slave side message generation unit), P / S section 216 (slave side transmission section).
  • the S / P unit 211 converts the message sent from the card 10 via the serial bus 30 from serial data to parallel data.
  • the message disassembling unit 212 disassembles the access message sent from the card 10 to acquire bus access information, and notifies the access control unit 213 of this bus access information.
  • the access control unit 213 Based on the bus access information received from the message decomposing unit 212, the access control unit 213 performs bus conversion and bus access in accordance with the access method (PCI bus or the like) of the devices to be controlled 202-1 to 202-n.
  • the access result (information indicating normal end of writing or read data) is output to the message assembling unit 215.
  • the alarm collection unit 214 collects failure information related to failures detected by the control target devices 202-1 to 202-n, and outputs the collected failure information to the message assembly unit 215.
  • the message assembly unit 215 assembles the access result received from the access control unit 213 and the failure information from the alarm collection unit 214 into a serial bus communication message, and outputs the serial bus communication message to the P / S unit 216.
  • the message assembly unit 215 outputs the failure information to the P / S unit 216 with priority.
  • the P / S unit 216 has a function of converting the message generated by the message assembly unit 215 from parallel data to serial data.
  • FIG. 1 when the host CPU 101 mounted on the card 10 controls the control target devices 202-1 to 202-n mounted on the card 20, the host CPU 101 passes through the bus interface 111.
  • the access information (read / write type, access destination address, write data in the case of writing) is set in the register unit 112.
  • the register unit 112 When the access information is set, the register unit 112 outputs the access information to the message assembly unit 113.
  • the message assembling unit 113 When the access information is output from the register unit 112, the message assembling unit 113 generates an access message having a format as shown in FIG. 2 and outputs the generated access message to the P / S unit 114.
  • the P / S unit 114 converts this access message from parallel data to serial data so as to match the serial bus interface of the serial bus 30, and sends the serial data access message to the serial bus 30.
  • This access message is transmitted from the card 10 to the card 20 via the serial bus 30 and received by the S / P converter 211 of the card 20.
  • the S / P unit 211 converts the received serial data into parallel data, and outputs the parallel data access message to the message decomposition unit 212.
  • the message decomposition unit 212 decomposes the received access message for each access type (read / write), access destination address, and access unit (single access in the case of burst access). Then, when the access type indicates read, the message decomposing unit 212 outputs a read instruction and an access destination address to the access control unit 213 as an access instruction.
  • the message decomposing unit 212 outputs a write instruction, an access destination address, and write data to the access control unit 213 as an access instruction.
  • the access control unit 213 When the access control unit 213 obtains an access instruction from the message decomposing unit 212, the access control unit 213 performs read or write access using an access method corresponding to the control target devices 202-1 to 202-n. When the access to the controlled devices 202-1 to 202-n is normally completed, the access control unit 213 outputs a write completion notification to the message assembling unit 215 when the performed access is a write access. Is read access, the read data is output to the message assembling unit 215.
  • the message assembly unit 215 When the message assembly unit 215 receives the access result from the access control unit 213, the message assembly unit 215 assembles a response message indicating the access result, and outputs the assembled response message to the P / S unit 216.
  • the message generated by the message assembling unit 215 stores “read” or “write” in the message type field shown in FIG. 2, and the access result (write correct / incorrect) in the data field. Or read data read from a designated address) is stored.
  • the alarm collection unit 214 of the card 20 receives an interrupt notification from the control target devices 202-1 to 202-n, or the alarm collection unit 214 periodically sends control target devices 202-1 to 202-n. By accessing, the presence or absence of a failure of the control target devices 202-1 to 202-n is detected. If there is a failure, the alarm collection unit 214 outputs failure information indicating the failure to the message assembly unit 215. When the message assembly unit 215 acquires the failure information from the alarm collection unit 214, the message assembly unit 215 generates a failure information message indicating the failure information. When a failure occurs, the message generated by the message assembling unit 215 stores “failure information” in the message type field shown in FIG. 2 and stores information on the failure in the data field.
  • the P / S unit 216 converts the response message or failure information message received from the message assembly unit 215 from parallel data to serial data, and outputs the converted serial data to the serial bus 30.
  • This response message or failure information message is transmitted from the card 20 to the card 10 via the serial bus 30 and received by the S / P conversion unit 115 of the card 10.
  • the S / P unit 115 converts this message from serial data to parallel data, and outputs the converted parallel data message to the message determination unit 116.
  • the message determination unit 116 determines from the message type field of the message acquired from the S / P unit 115 whether the received message is a response message for writing / reading or a failure information message. Further, if the message returned from the card 20 is a response message, the message determination unit 116 identifies whether it is a response to writing or a response to reading.
  • the message determination unit 116 stores the access result (write correct / no-write, read data) stored in the data field of the message in the register unit 112.
  • the message determination unit 116 stores the failure information stored in the data field of the message in the register unit 112.
  • the message determination unit 116 outputs a write response, a read response (read data), or failure notification information to the register unit 112 according to the content of the message received from the card 20, and the arrival or failure of the response message.
  • the arrival of the message is individually notified to the host CPU 101.
  • the host CPU 101 When the notification from the message determination unit 116 indicates the result of the write access, the host CPU 101 reads the result of the write access from the register unit 112 via the bus interface 111. On the other hand, when the notification from the message determination unit 116 indicates the result of the read access, the host CPU 101 reads the read data from the register unit 112 via the bus interface 111. On the other hand, when the notification from the message determination unit 116 indicates a failure notification, the host CPU 101 reads out the failure information stored in the register unit 112 via the bus interface 111 and performs failure processing according to the content of the failure information. .
  • the failure processing includes, more specifically, separation of a card in which a failure is detected, and switching of a card when there is a redundant card having overlapping functions.
  • the access control unit 213 includes an access control receiving unit 300 and message areas 301-1 to 301-n for storing read data from the control target devices 202-1 to 202-n.
  • the access control receiving unit 300 receives the processing results for the controlled devices 202-1 to 202-n and writes the received processing results in the message areas 301-1 to 301-n, respectively.
  • access responses are stored in the message areas 301-1 to 301-n.
  • the single access responses are stored in the message areas 301-1 to 301-n after the burst access response is converted into a single access response. For example, when n pieces of data are burst accessed, the burst access response is converted into n single access responses, and the response data is stored in n message areas 301-1 to 301-n, respectively. .
  • the alarm collection unit 214 includes a failure information reception unit 400 and a status area 401.
  • the failure information reception unit 400 receives failure information from the control target devices 202-1 to 202-n and writes the received failure information in the status area 401. Further, when the failure information receiving unit 400 receives the failure information, the failure information receiving unit 400 outputs interrupt information indicating that the failure information has been received to the message assembling unit 215.
  • the status area 401 stores failure information.
  • the message assembling unit 215 organizes the conflict between the storage of data on the message areas 301-1 to 301-n of the access control unit 213 and the storage of data on the status area 401 of the alarm collection unit 214. When this occurs, priority is given to storage of data on the status area 401. For this reason, when the message assembling unit 215 receives the interrupt information indicating that the failure information is collected from the failure information receiving unit 400 during the collection of data from the message areas 301-1 to 301-n, the message area 301- The collection from 1 to 301-n is stopped, the data is collected from the status area 401, and the failure information message is generated. When the generation of the failure information message is completed and the failure information message is output to the P / S unit 216, the message assembling unit 215 retrieves data from the message areas 301-1 to 301-n again.
  • the message assembly unit 215 autonomously generates a failure information message.
  • This failure information message is sent from the card 20 to the card 10 via the serial bus 30 with priority over the response message, and information on the failure of the control target device is stored in the register unit 112.
  • the host CPU 101 can detect the failure of the control target device only by reading the register unit 112 without accessing the card 20.
  • the failure information is transmitted from the card 20 to the card 10, but the present invention can also be used when information other than the failure information is transmitted.
  • the present invention can also be used to transmit line failure / recovery information and line quality (bit error, etc.) information to the card 10. Also in this case, since the host CPU 101 can acquire information only by reading the register unit 112, the processing time can be shortened.
  • the present invention provides, for example, a bus control configured such that a master-side circuit part on which a host CPU is mounted and a slave-side circuit part on which a control target device is mounted communicate with each other via a serial bus. Can be used for equipment.
  • the host CPU can quickly acquire the failure information of the slave circuit, and the time required for the failure processing can be shortened.
  • Serial bus 101 Host CPU 102: Master side bus conversion circuit 111: Bus interface 112: Register unit 113: Message assembly unit 116: Message determination unit 201: Slave side bus conversion circuits 202-1 to 202-n: Control target device 212: Message decomposition unit 213: Access control unit 214: Alarm collection unit 215: Message assembly unit

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Abstract

　マスタ側の回路パーツとスレーブ側の回路パーツとをシリアルバスを介して接続する構成のバス制御装置で、制御対象デバイスの障害情報をマスタ側の制御部に迅速に通知できるようにする。制御部が搭載されるマスタ回路は、スレーブ回路に搭載された制御対象にアクセスするためのアクセスメッセージを生成し、バスを介してマスタ回路と接続するスレーブ回路に対して、アクセスメッセージを送信する。スレーブ回路は、制御対象の情報を収集し、アクセスメッセージに対する応答メッセージを生成すると共に制御対象の情報に基づく情報メッセージを生成し、応答メッセージおよび情報メッセージをマスタ回路に送信する。応答メッセージの生成と情報メッセージの生成とが競合する場合、スレーブ回路は、情報メッセージを優先して生成する。

Description

バス制御装置及びバス制御方法
　本発明は、ホストＣＰＵ(Central Processing Unit)が搭載されているマスタ側の回路パーツと、制御対象デバイスが搭載されているスレーブ側の回路パーツとを、バックワイヤリングボード経由で接続し、シリアルバスを介して互いに通信するように構成されたバス制御装置及びバス制御方法に関する。
　ネットワーク装置等の情報処理装置は、ホストＣＰＵが搭載されているマスタ側の回路パーツと、制御対象デバイスが搭載されているスレーブ側の回路パーツとを、バックワイヤリングボード経由で接続し、送信と受信とが物理的に分離したシリアルバスを介して互いに通信するように構成されている。このような構成では、ホストＣＰＵが搭載されている回路パーツと制御対象デバイスが搭載されている複数の回路パーツとの間で、シリアルバスを介してメッセージを送受信して、ホストＣＰＵが制御対象デバイスに間接的にアクセスしている。
　また、特許文献１は、複数のモジュールを持つシステムにおける監視制御方式に関し、各モジュールの集中監視および制御について記載している。この特許文献１は、各モジュール間での階層的なバス変換についても記載している。
日本特開平５－２５０３４４号公報
　情報処理装置においては、制御対象デバイスに障害が発生した場合、ホストＣＰＵは、障害の発生の通知を受信した後、制御バス配下の該当デバイスの障害情報格納エリアを読み出して、障害情報の収集を行っている。しかしながら、上述のように、ホストＣＰＵが搭載されているマスタ側の回路パーツと、制御対象デバイスが搭載されているスレーブ側の回路パーツとをシリアルバスを介して接続する構成では、障害情報格納エリアを読み出す際に、メッセージの生成を行う必要がある。このため、シリアルバス経由で障害情報を取得するのに時間がかかるという問題がある。また、特許文献１では、障害データを応答データに付加しているため、障害情報が迅速に取得できない。
　上述の課題を鑑み、本発明は、ホストＣＰＵが搭載されているマスタ側の回路パーツと、制御対象デバイスが搭載されているスレーブ側の回路パーツとをシリアルバスを介して接続する構成で、制御対象デバイスの情報をホストＣＰＵに迅速に通知できるバス制御装置及びバス制御方法を提供することを目的とする。
　上述の課題を解決するために、本発明に係るバス制御装置は、制御部が搭載されるマスタ回路と、制御対象を搭載し、前記マスタ回路とメッセージ通信を行うスレーブ回路と、前記マスタ回路と前記スレーブ回路を接続するバスとを具備し、前記マスタ回路は、前記制御対象にアクセスするためのアクセスメッセージを生成するマスタ側メッセージ生成部と、前記アクセスメッセージを前記スレーブ回路に送信するマスタ側送信部とを有し、前記スレーブ回路は、前記制御対象の情報を収集する収集部と、前記アクセスメッセージに対する応答メッセージを生成すると共に前記制御対象の情報に基づく情報メッセージを生成するスレーブ側メッセージ生成部と、前記応答メッセージおよび前記情報メッセージを前記マスタ回路に送信するスレーブ側送信部とを有し、前記スレーブ側メッセージ生成部は、前記応答メッセージの生成と前記情報メッセージの生成とが競合する場合、前記情報メッセージを優先して生成する。
　本発明に係るバス制御方法は、制御部が搭載されるマスタ回路が、バスを介して前記マスタ回路と接続するスレーブ回路に搭載される制御対象にアクセスするためのアクセスメッセージを生成し、前記スレーブ回路に対して前記アクセスメッセージを送信し、前記スレーブ回路が、前記制御対象の情報を収集し、前記アクセスメッセージに対する応答メッセージを生成すると共に前記制御対象の情報に基づく情報メッセージを生成し、前記応答メッセージおよび前記情報メッセージを前記マスタ回路に送信し、前記スレーブ回路は、前記応答メッセージの生成と前記情報メッセージの生成とが競合する場合には、前記情報メッセージを優先して生成する。
　本発明によれば、スレーブ回路に搭載された制御対象で障害が発生した場合に、障害情報メッセージがスレーブ回路で自律的に生成され、バスを介してマスタ回路に通知される。スレーブ回路では、アクセスメッセージに対する応答メッセージの生成と、障害情報メッセージの生成とが競合する場合には、障害情報メッセージが優先して生成される。このため、マスタ回路に搭載された制御部は、スレーブ回路の障害情報を迅速に取得でき、障害処理に要する時間を短縮できる。
本発明の第１の実施形態に係るバス制御装置の構成を示すブロック図である。 本発明の第１の実施形態に係るバス制御装置における転送フォーマットの説明図である。 本発明の第１の実施形態に係るバス制御装置における競合整理機能の説明に用いるブロック図である。
　以下、本発明の実施形態について図面を参照しながら説明する。図１は、本発明の第１の実施形態に係るバス制御装置の構成を示すブロック図である。
　図１において、カード１０（マスタ回路）は、ホストＣＰＵ（Central Processing Unit）（制御部）１０１を含むマスタ側の電子回路が搭載された回路パーツである。
　カード２０（スレーブ回路）は、制御対象デバイス２０２－１～２０２－ｎ（制御対象）を含むスレーブ側の電子回路が搭載された回路パーツである。制御対象デバイス２０２－１～２０２－ｎは、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフレーマ等のデバイスである。
　カード１０とカード２０とは、バックワイヤリングボード（図示せず）経由で接続されており、シリアルバス３０を介して互いにメッセージを送受信することでアクセスを行う。
　図２は、本発明の第１の実施形態に係るバス制御装置における転送フォーマットの説明図である。
　シリアルバス３０を用いた通信では、データの送信と受信とが物理的に分離されている。すなわち、シリアルバス３０は、カード１０からカード２０へのメッセージの送信に用いる回線とカード２０からカード１０へのメッセージの送信に用いる回線とを別個に備える。カード１０とカード２０との間では、シリアルバス３０を介して図２に示すようなフォーマットのメッセージを送受信する。
　図２に示すように、メッセージは、メッセージ種別と、アクセスタイプと、アクセス先アドレスと、データの各フィールドからなる。
　メッセージ種別のフィールドには、当該メッセージが、読み出し、書き込み、または障害情報のいずれのメッセージであるかを示す識別子が格納される。
　アクセスタイプのフィールドには、当該メッセージによるアクセスがシングルアクセスなのかバーストアクセスなのかを示すタイプが格納される。
　アクセス先アドレスのフィールドには、読み出し／書き込みを行うアドレスが格納される。なお、このアドレスは、バーストアクセスが指定されている場合には、バーストアクセスの先頭アドレスとなる。
　データのフィールドには、書き込みアクセスの場合には指定されたアドレスに書き込まれるデータが格納され、読み出しアクセスの場合には指定されたアドレスから読み出されたデータが格納され、障害通知の場合は障害に関する情報が格納される。
　カード１０には、マスタ側バス変換回路１０２が設けられる。マスタ側バス変換回路１０２は、ホストＣＰＵ１０１とシリアルバス３０との間のバス変換を行うための回路であり、物理的な信号変換の機能及びシリアルバス３０を介してカード２０に出力するメッセージを生成する機能を有している。
　マスタ側バス変換回路１０２は、バスインタフェース１１１と、レジスタ部１１２（記憶部）と、メッセージ組立部１１３（マスタ側メッセージ生成部）と、Ｐ／Ｓ（Parallel/Serial）部１１４（マスタ側送信部）と、Ｓ／Ｐ（Serial/Parallel）部１１５と、メッセージ判定部１１６とから構成される。
　バスインタフェース１１１は、ホストＣＰＵ１０１とマスタ側バス変換回路１０２との間のインタフェースである。バスインタフェース１１１は、ホストＣＰＵ１０１が具備する制御バス（ＰＣＩ（Peripheral Component Interconnect）バス等）の終端及びレジスタ部１１２とのインタフェースを行う。
　レジスタ部１１２は、ホストＣＰＵ１０１がシリアルバス３０経由でカード２０にアクセスするためのアクセスメッセージを生成するためのデータを格納する。また、レジスタ部１１２は、メッセージ判定部１１６からの応答メッセージの種別ごとに、当該応答メッセージに含まれるデータを格納する。ここで、応答メッセージとは、カード２０から受信するメッセージのうち、書き込み／読み出しに対する応答を示すメッセージのことを言う。
　メッセージ組立部１１３は、レジスタ部１１２に設定されたカード２０へのアクセス情報（アクセス先のアドレス、読み出し／書き込み種別、書き込みの場合には書き込みデータ）を用いて、図２に示したように、シリアルバス３０上で転送できるようなフォーマットのメッセージを生成する。
　Ｐ／Ｓ部１１４は、メッセージ組立部１１３で生成されたメッセージをカード１０内部の伝送で用いるパラレルデータからシリアルバス３０を介した伝送に用いるシリアルデータに変換して、変換されたシリアルデータをシリアルバス３０に出力する。
　Ｓ／Ｐ部１１５は、シリアルバス３０を介してカード２０から受信したメッセージをシリアルデータからパラレルデータに変換して、変換されたパラレルデータをメッセージ判定部１１６に出力する。
　メッセージ判定部１１６は、カード２０から受信したメッセージが、書き込み／読み出しに対する応答を示す応答メッセージであるか、障害情報メッセージであるかを判定する。また、カード２０から受信したメッセージが応答メッセージである場合、メッセージ判定部１１６は、さらに、書き込みに対する応答であるか又は読み出しに対する応答であるかを識別する。また、メッセージ判定部１１６は、カード２０から受信したメッセージの内容に応じて、書き込み応答、読み出し応答（読み出しデータ）、又は障害通知の情報をレジスタ部１１２に出力すると共に、応答メッセージの到着又は障害情報メッセージの到着を個別にホストＣＰＵ１０１に通知する。
　カード２０には、スレーブ側バス変換回路２０１が設けられる。スレーブ側バス変換回路２０１は、シリアルバス３０を介して、マスタ側バス変換回路１０２とのインタフェースを行い、マスタ側バス変換回路１０２で生成されたアクセスメッセージを解析／分解する。ここで、メッセージの分解とは、カード１０から受信したメッセージを、当該メッセージが格納するメッセージ種別（読み込み・書き込み）とアクセスタイプ（バーストアクセス・シングルアクセス）とに分ける処理のことを言う。
　そして、スレーブ側バス変換回路２０１は、分解されたメッセージのメッセージ種別に応じて、配下に接続される制御対象デバイス２０２－１～２０２－ｎへのアクセスを行う。また、スレーブ側バス変換回路２０１は、制御対象デバイス２０２－１～２０２－ｎの応答データからメッセージを組み立て、この組み立てたメッセージをマスタ側バス変換回路１０２に出力する。さらに、スレーブ側バス変換回路２０１は、制御対象デバイス２０２－１～２０２－ｎで発生した障害に関する障害情報を収集すると、この障害情報から障害情報メッセージを組み立て、この障害情報メッセージをマスタ側バス変換回路１０２に出力する。
　スレーブ側バス変換回路２０１は、Ｓ／Ｐ部２１１と、メッセージ分解部２１２と、アクセス制御部２１３と、アラーム収集部２１４（収集部）と、メッセージ組立部２１５（スレーブ側メッセージ生成部）と、Ｐ／Ｓ部２１６（スレーブ側送信部）とから構成される。
　Ｓ／Ｐ部２１１は、カード１０からシリアルバス３０を介して送られてきたメッセージをシリアルデータからパラレルデータに変換する。
　メッセージ分解部２１２は、カード１０から送られてきたアクセスメッセージを分解してバスアクセス情報を取得し、このバスアクセス情報をアクセス制御部２１３に通知する。
　アクセス制御部２１３は、メッセージ分解部２１２から受信したバスアクセス情報を元に、制御対象デバイス２０２－１～２０２－ｎのアクセス方式（ＰＣＩバス等）に合わせて、バス変換およびバスアクセスを行い、アクセス結果（書き込みの正常終了を示す情報、または読み出しデータ）をメッセージ組立部２１５に出力する。
　アラーム収集部２１４は、制御対象デバイス２０２－１～２０２－ｎで検出される障害に関する障害情報を収集し、収集した障害情報をメッセージ組立部２１５に出力する。
　メッセージ組立部２１５は、アクセス制御部２１３から受信したアクセス結果及びアラーム収集部２１４からの障害情報をシリアルバス通信用メッセージに組み立て、このシリアルバス通信用メッセージをＰ／Ｓ部２１６に出力する。また、アクセス制御部２１３が出力するアクセス結果とアラーム収集部２１４が出力する障害情報とが競合した場合、メッセージ組立部２１５は、障害情報を優先してＰ／Ｓ部２１６に出力する。
　Ｐ／Ｓ部２１６は、メッセージ組立部２１５で生成されたメッセージをパラレルデータからシリアルデータに変換する機能を有する。
　次に、本発明の第１の実施形態の動作について説明する。
　図１において、カード１０に搭載されているホストＣＰＵ１０１が、カード２０に搭載されている制御対象デバイス２０２－１～２０２－ｎに対して制御を行う場合、ホストＣＰＵ１０１は、バスインタフェース１１１を介して、レジスタ部１１２にアクセス情報（読み出し／書き込み種別、アクセス先のアドレス、書き込みの場合には書き込みデータ）を設定する。レジスタ部１１２は、アクセス情報が設定されると、メッセージ組立部１１３に対してアクセス情報を出力する。レジスタ部１１２からアクセス情報が出力されると、メッセージ組立部１１３は、図２に示すようなフォーマットのアクセスメッセージを生成し、生成されたアクセスメッセージをＰ／Ｓ部１１４に出力する。次に、Ｐ／Ｓ部１１４は、シリアルバス３０のシリアルバスインタフェースに合致するように、このアクセスメッセージをパラレルデータからシリアルデータに変換して、シリアルデータのアクセスメッセージをシリアルバス３０に送出する。このアクセスメッセージは、シリアルバス３０を介して、カード１０からカード２０に送信され、カード２０のＳ／Ｐ変換部２１１で受信される。
　Ｓ／Ｐ部２１１は、カード１０からシリアルデータのアクセスメッセージを受信すると、受信したシリアルデータをパラレルデータに変換して、パラレルデータのアクセスメッセージをメッセージ分解部２１２に出力する。メッセージ分解部２１２は、アクセスメッセージを受信すると、アクセス種別（読み出し／書き込み）、アクセス先アドレス、アクセス単位（バーストアクセスの場合はシングルアクセス）ごとに受信したアクセスメッセージを分解する。そして、メッセージ分解部２１２は、アクセス種別が読み出しを示す場合、アクセス指示として、読み出し指示とアクセス先アドレスをアクセス制御部２１３に出力する。これに対して、アクセス種別が書き込みを示す場合、メッセージ分解部２１２は、アクセス指示として、書き込み指示とアクセス先アドレスと書き込みデータを、アクセス制御部２１３に出力する。
　アクセス制御部２１３は、メッセージ分解部２１２からアクセス指示を取得すると、制御対象デバイス２０２－１～２０２－ｎに対応するアクセス方式を用いて、読み出し又は書き込みアクセスを実行する。制御対象デバイス２０２－１～２０２－ｎへのアクセスが正常終了した場合、アクセス制御部２１３は、実施したアクセスが書き込みアクセスである場合は書き込み完了通知をメッセージ組立部２１５に出力し、実施したアクセスが読み出しアクセスである場合は読み出しデータをメッセージ組立部２１５に出力する。
　メッセージ組立部２１５は、アクセス制御部２１３からのアクセス結果を受信すると、当該アクセス結果を示す応答メッセージを組み立て、組み立てられた応答メッセージをＰ／Ｓ部２１６に出力する。なお、アクセスが正常に終了した場合、メッセージ組立部２１５が生成するメッセージには、図２に示すメッセージ種別のフィールドに「読み出し」又は「書き込み」が格納され、データフィールドにアクセス結果（書き込みの正否、または指定されたアドレスから読み出された読み出しデータ）が格納される。
　また、カード２０のアラーム収集部２１４は、制御対象デバイス２０２－１～２０２－ｎからの割り込み通知を受信し、又は、アラーム収集部２１４が周期的に制御対象デバイス２０２－１～２０２－ｎにアクセスすることで、制御対象デバイス２０２－１～２０２－ｎの障害の有無を検出している。そして、障害が存在する場合、アラーム収集部２１４は、当該障害を示す障害情報をメッセージ組立部２１５に出力する。
　メッセージ組立部２１５は、アラーム収集部２１４から障害情報を取得すると、当該障害情報を示す障害情報メッセージを生成する。障害が発生した場合、メッセージ組立部２１５が生成するメッセージには、図２に示すメッセージ種別のフィールドに「障害情報」が格納され、データフィールドに障害に関する情報が格納される。
　Ｐ／Ｓ部２１６は、メッセージ組立部２１５から受信した応答メッセージ又は障害情報メッセージをパラレルデータからシリアルデータに変換して、変換されたシリアルデータをシリアルバス３０に出力する。この応答メッセージ又は障害情報メッセージは、シリアルバス３０を介して、カード２０からカード１０に送信され、カード１０のＳ／Ｐ変換部１１５で受信される。
　Ｓ／Ｐ部１１５は、カード２０からのメッセージを受信すると、このメッセージをシリアルデータからパラレルデータに変換し、変換されたパラレルデータのメッセージをメッセージ判定部１１６に出力する。
　メッセージ判定部１１６は、Ｓ／Ｐ部１１５から取得したメッセージのメッセージ種別フィールドから、受信したメッセージが、書き込み／読み出しに対する応答メッセージであるか、障害情報メッセージであるかを判定する。さらに、メッセージ判定部１１６は、カード２０から返されたメッセージが応答メッセージならば、書き込みに対する応答か又は読み出しに対する応答かを識別する。
　受信したメッセージが書き込み／読み出しに対する応答メッセージである場合、メッセージ判定部１１６は、メッセージのデータフィールドに格納されたアクセス結果（書き込みの正否、読み出しデータ）をレジスタ部１１２に格納する。他方、受信したメッセージが障害情報メッセージである場合、メッセージ判定部１１６は、メッセージのデータフィールドに格納された障害情報をレジスタ部１１２に格納する。
　そして、メッセージ判定部１１６は、カード２０から受信したメッセージの内容に応じて、レジスタ部１１２に書き込み応答、読み出し応答（読み出しデータ）、又は障害通知の情報を出力すると共に、応答メッセージの到着又は障害メッセージの到着を個別にホストＣＰＵ１０１に通知する。
　ホストＣＰＵ１０１は、メッセージ判定部１１６からの通知が書き込みアクセスの結果を示す場合、バスインタフェース１１１を介して、書き込みアクセスの結果をレジスタ部１１２から読み出す。一方、メッセージ判定部１１６からの通知が読み出しアクセスの結果を示す場合、ホストＣＰＵ１０１は、バスインタフェース１１１を介して、読み出しデータをレジスタ部１１２から読み出す。他方、メッセージ判定部１１６からの通知が障害通知を示す場合、ホストＣＰＵ１０１は、バスインタフェース１１１を介して、レジスタ部１１２に格納されている障害情報を読み出し、障害情報の内容に従って障害処理を実施する。ここで、障害処理とは、より具体的には、障害を検知したカードの切り離し、機能が重複する冗長のカードがある場合には、カードの切り替え等が挙げられる。
　次に、本発明の第１の実施形態においてメッセージ組立部２１５が実施する競合整理機能について、図３を参照しながら説明する。
　図３に示すように、アクセス制御部２１３は、アクセス制御受信部３００と、制御対象デバイス２０２－１～２０２－ｎから読み出しデータを格納するメッセージエリア３０１－１～３０１－ｎとを備える。
　アクセス制御受信部３００は、制御対象デバイス２０２－１～２０２－ｎに対する処理結果を受信し、受信した処理結果をメッセージエリア３０１－１～３０１－ｎにそれぞれ書き込む。
　メッセージエリア３０１－１～３０１－ｎには、アクセス応答が格納される。なお、バーストアクセスの場合には、メッセージエリア３０１－１～３０１－ｎには、バーストアクセスの応答をシングルアクセスの応答に変換した後に、これらシングルアクセスの応答が格納される。例えば、ｎ個のデータをバーストアクセスした場合には、バーストアクセスの応答がｎ個のシングルアクセスの応答に変換され、ｎ個のメッセージエリア３０１－１～３０１－ｎにそれぞれ応答データが格納される。
　また、アラーム収集部２１４は、障害情報受信部４００とステータスエリア４０１とを備える。
　障害情報受信部４００は、制御対象デバイス２０２－１～２０２－ｎから障害情報を受信し、受信した障害情報をステータスエリア４０１に書き込む。また、障害情報受信部４００は、障害情報を受信した場合、メッセージ組立部２１５に障害情報を受信したことを示す割り込み情報を出力する。
　ステータスエリア４０１には、障害情報が格納される。
　メッセージ組立部２１５は、アクセス制御部２１３のメッセージエリア３０１－１～３０１－ｎ上のデータの格納と、アラーム収集部２１４のステータスエリア４０１上のデータの格納との競合整理を行っており、競合が発生した場合には、ステータスエリア４０１上のデータの格納を優先している。このため、メッセージ組立部２１５は、メッセージエリア３０１－１～３０１－ｎからのデータの引き取り中に、障害情報受信部４００から障害情報を収集したことを示す割り込み情報を受信すると、メッセージエリア３０１－１～３０１－ｎからの引き取りを停止して、ステータスエリア４０１からのデータの引き取りを行い、障害情報メッセージの生成を行う。障害情報メッセージの生成が完了し、障害情報メッセージをＰ／Ｓ部２１６に出力すると、メッセージ組立部２１５は、改めてメッセージエリア３０１－１～３０１－ｎからデータの引き取りを行う。
　以上説明したように、本発明の第１の実施形態では、カード２０にアラーム収集部２１４が設けられ、制御対象デバイス２０２－１～２０２－ｎの障害がアラーム収集部２１４で検出されると、メッセージ組立部２１５で、障害情報メッセージが自律的に生成される。この障害情報メッセージは、応答メッセージより優先して、シリアルバス３０を介して、カード２０からカード１０に送られ、制御対象デバイスの障害の情報がレジスタ部１１２に格納される。これにより、ホストＣＰＵ１０１は、カード２０にアクセスせずに、レジスタ部１１２を読み出すだけで、制御対象デバイスの障害を検知できる。
　なお、上述の実施形態では、カード２０からカード１０に障害情報を送信しているが、本発明は、障害情報以外の情報を送信する場合にも利用できる。例えば、本発明は、回線の故障や復旧情報、回線の品質（ビットエラー等）の情報をカード１０に送信するのにも利用することができる。この場合にも、ホストＣＰＵ１０１は、レジスタ部１１２を読み出すだけで情報を取得できるので、処理時間を短縮することができる。
　以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は、上述した実施形態に記載の範囲に限定されるものではない。上記実施形態に多様な変更又は改良を加えることが可能であることが、当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　この出願は、２０１０年５月２１日に出願された日本出願特願２０１０－１１７４００号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、例えば、ホストＣＰＵが搭載されているマスタ側の回路パーツと、制御対象デバイスが搭載されているスレーブ側の回路パーツとがシリアルバスを介して互いに通信するように構成されたバス制御装置に利用することできる。本発明では、ホストＣＰＵが、スレーブ回路の障害情報を迅速に取得でき、障害処理に要する時間を短縮できる。
１０，２０：カード
３０：シリアルバス
１０１：ホストＣＰＵ
１０２：マスタ側バス変換回路
１１１：バスインタフェース
１１２：レジスタ部
１１３：メッセージ組立部
１１６：メッセージ判定部
２０１：スレーブ側バス変換回路
２０２－１～２０２－ｎ：制御対象デバイス
２１２：メッセージ分解部
２１３：アクセス制御部
２１４：アラーム収集部
２１５：メッセージ組立部
 

Claims (6)

  1. 　制御部が搭載されるマスタ回路と、
    　制御対象を搭載し、前記マスタ回路とメッセージ通信を行うスレーブ回路と、
    　前記マスタ回路と前記スレーブ回路を接続するバスと
    　を具備し、
    　前記マスタ回路は、前記制御対象にアクセスするためのアクセスメッセージを生成するマスタ側メッセージ生成部と、前記アクセスメッセージを前記スレーブ回路に送信するマスタ側送信部とを有し、
    　前記スレーブ回路は、前記制御対象の情報を収集する収集部と、前記アクセスメッセージに対する応答メッセージを生成すると共に前記制御対象の情報に基づく情報メッセージを生成するスレーブ側メッセージ生成部と、前記応答メッセージおよび前記情報メッセージを前記マスタ回路に送信するスレーブ側送信部とを有し、
    　前記スレーブ側メッセージ生成部は、前記応答メッセージの生成と前記情報メッセージの生成とが競合する場合、前記情報メッセージを優先して生成する
    　バス制御装置。
  2. 　前記マスタ回路は、前記スレーブ回路から受信したメッセージを保持する記憶部を有し、
    　前記制御部は、前記記憶部に保持された前記メッセージに基づいて前記制御対象の情報を取得する請求項１に記載のバス制御装置。
  3. 　前記収集部は、前記制御対象からの割り込み通知に従って前記制御対象の情報を収集する請求項１又は２に記載のバス制御装置。
  4. 　前記収集部は、前記制御対象に周期的にアクセスして前記制御対象の情報を収集する請求項１又は２に記載のバス制御装置。
  5. 　前記収集部は、前記制御対象の情報を取得したことを示す割り込み情報を前記スレーブ側メッセージ生成部に出力し、
    　前記スレーブ側メッセージ生成部は、前記応答メッセージの生成中に前記割り込み情報を受信すると、前記応答メッセージの生成を停止して前記情報メッセージを生成した後に、改めて前記応答メッセージの生成を行う
    　請求項１から請求項４の何れか１項に記載のバス制御装置。
  6. 　制御部が搭載されるマスタ回路が、バスを介して前記マスタ回路と接続するスレーブ回路に搭載される制御対象にアクセスするためのアクセスメッセージを生成し、前記スレーブ回路に対して前記アクセスメッセージを送信し、
    　前記スレーブ回路が、前記制御対象の情報を収集し、前記アクセスメッセージに対する応答メッセージを生成すると共に前記制御対象の情報に基づく情報メッセージを生成し、前記応答メッセージおよび前記情報メッセージを前記マスタ回路に送信し、
    　前記スレーブ回路は、前記応答メッセージの生成と前記情報メッセージの生成とが競合する場合には、前記情報メッセージを優先して生成する
    　バス制御方法。
     
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