JPS63231564A - プロセツサ間通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数のデータ端末を収容するスレーブを複数
個実装し１同報通信を含むパケット形式のデータ伝送を
実行するプロセッサ間通信装置に関するものである。

（従来の技術） 従来この種のプロセッサ間通信方法は、各回線毎に分割
された送信バッファ、受信バッファを通信制御装置内に
各１個ずつ実装している。まず送信の動作について第６
図に基づいて説明する。同図は従来のプロセッサ間通信
装置の機能を示すブロック図である。ｎ番目のスレーブ
の端末側から受信したデータを、該当する回線用送信バ
ッファ６０１に格納しマスタ′６０３へＤＭＡ転送する
ことにより送信を実行することができる。

次に受信について説明する。

マスタ６０３から受信したデータを受信バッファ６０２
に格納する０次に受信バッファ６０２内のデータに付加
されているプロトコルヘッダを参照することにより、該
当するスレーブを検出する。この検出したスレーブの割
込制御回路６０４を検出する。

この割込制御回路６０４へ割込みを発生させ、該当する
スレーブへＤＡＭ転送することにより、受信を実現する
ことができる１同報通信の実行は、マスタ６０３から受
信したデータを受信バッファ６０２に格納したのち、す
べてのスレーブに対し、割込制御回路へ割込みを発生さ
せ、それぞれのスレーブへＤＭＡ転送を行なうことによ
り実現できる。

このように、上記従来のプロセッサ間通信装置でもスレ
ーブの割込み回路を検出することによりプロセッサ間の
送受信を実現できる。また、スレーブへのＤＡＭ転送を
繰り返すことにより、同報通信を実現することができる
。

（発明が解決しようとする問題点） 上記従来のプロセッサ間通信装置では、複数のスレーブ
に対し、送信バッファ、受信バッファが１対しかないた
め、受信を実行する場合、受信バッファに通信データを
格納したのち、該当するスレーブへの通信処理が複雑に
なり、ソフトウェアのオーバヘッドが増加するため、ス
ループットが低下し、またマスタから受信バッファへの
書き込みは高速であるが、スレーブからの読み込みは低
速であるため、下り通信制御領域が不足する可能性があ
った。さらに同報通信を実現する場合、同じ割込制御回
路を識別してＤＭＡ転送を行なうため処理速度が低下す
る欠点があった。

本発明の目的は、従来の欠点を解消し、スレーブ毎に、
送信バッファ、受信バッファを設け、受信におけるスレ
ーブへの通信処理を簡略にし、受信バッファの不足を補
い、同報通信を可能としたプロセッサ間通信装置を提供
することである。

（問題点を解決するための手段） 本発明のプロセッサ間通信装置は、通信制御処理機能を
もち、片側１回線を収容する１個のマスタとＣＰＵバス
により接続されている片側ｎ回線を収容するｎ個のスレ
ーブからなる通信制御装置において、スレーブの各回線
からの送信データをスレーブ毎に送信バッファと、マス
タの受信データを、各スレーブ毎に受信バッファと、ス
レーブで使用する回線を識別する手段と、該当するスレ
ーブを識別する手段と、この識別する手段で識別された
スレーブへの通信指示を有効にする手段と、各スレーブ
への通信頻度を検出する手段と、この検出する手段に対
応し、各スレーブの受信バッファの個数を増減する手段
を備えることにより、ハードウェアが複雑になることを
さけ、ソフトウェアのオーバヘッドを低減し、さらにｎ
個のスレーブへ同時に下り通信を行なう同報通信の実行
を簡単にしたものである。

（作　用） 本発明によれば、受信において各スレーブの該当回線用
受信バッファに共通データを記憶するため、該当スレー
ブを識別し、通信指示を有効にすることにより、スレー
ブへの通信が実行できるので、複雑なハードウェア、ソ
フトウェアを付加することなく、受信を実行することが
できる。またすべてのスレーブへの通信指示を有効にす
ることにより同報通信が容易にでき、各スレーブ毎に受
信バッファをアクセスできるため、マルチタスク処理が
可能となりスループットの向上を図ることができる。さ
らに、頻度の少ないスレーブの受信バッファの割当数を
削減し、頻度の高い割当数を増加させることにより、下
り通信制御領域の不足を補うことができ、スレーブ毎に
送信バッファを保持するため、送信バッファの競合が回
避できる。

（実施例） 本発明の一実施例を第１図ないし第５図に基づいて説明
する。

第１図は本発明のプロセッサ間通信装置の構成図である
。同図において、１はマスタを制御するＣＰＵであり、
２，３．４は各スレーブを制御するＣＰＵ、５，６．７
はマスタおよびスレーブの競合を制御する競合制御回路
であり、８，９．１０は送信データおよび受信データを
一時格納する送受信バッファを保持する共有メモリであ
る。

第２図は同実施例における送信受信バッファの構成図で
ある。同図において、１１，１２，１３，１４，１５゜
１６は受信バッファである。第３図は同実施例の競合制
御回路の構成図である。同図において、１７は先着信号
出力回路、１８．１９は３ステートバツフアであり２０
は信号である。第４図は送信における制御の流れを示す
フローチャートであり、第５図は受信における制御の流
れを示すフローチャートである。

次に上記実施例の動作について説明する。

第１図のスレーブ１の回線１から、送信データは共有メ
モリ８内にある、第２図の受信バッファ１１に格納され
、スレーブ１へＤＭＡ転送を行なうことにより送信が完
了する。受信において、マスタよりスレーブ１の回線１
へ送信された場合、受信データを第２図の受信バッファ
１１，１５．１６に格納する１次に受信バッファ１１内
のプロトコルヘッダを参照することにより相手先スレー
ブ１を検出し、スレーブ１への通信指示を有効にし、ス
レーブ１へＤＭＡ転送することにより受信が完了する。

次にマスタ側とスレーブ側の競合について説明する。第
１図に示すＣＰＵバスを通じてマスタまたはスレーブ１
からの通信データは、第３図に示す３ステートバッファ
１８．１９に一時格納し、先着信号出力回路１７により
信号２０を発生させ、優先順位を決定してその順位によ
り、３ステートバツフア１８、１９のデータを第１図に
示す共有メモリ８内の受信バッファまたは送信バッファ
へ格納する。

（発明の効果） 本発明によれば、送信バッファおよび受信バッファを各
スレーブ毎に保持し、各受信バッファに共通データを記
憶しているので、マルチタスク処理を可能とし１同報通
信を含むプロセッサ間通信をハードウェア、ソフトウェ
アの付加なしに実現でき、また受信の頻度によりスレー
ブ毎の受信バッファの個数を変更することにより、頻度
の高いスレーブの受信バッファの不足を補うことができ
、その実用上の効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例におけるプロセッサ通信装置
の機能ブロック図、第２図は同送信受信バッファの構成
図、第３図は同競合制御回路の構成図、第４図は同送信
における制御の流れを示すフローチャート、第５図は同
受信における制御の流れを示すフローチャート、第６図
は従来のプロセッサ通信装置の機能ブロック図である。 １　・・・マスタを制御するＣＰＵ、　　２，３゜４　
・・・スレーブを制御するＣＰＵ、　５゜６．７・・・
競合制御回路、　８，９．１０・・・共有メモリ、１１
，１２，１３，１４，１５．１６・・・受信バッファ、
１７・・・先着信号出力回路。 １８．１９・・・　３ステートバツフア、　　２０・・
・信号。 特許出願人　松下電器産業株式会社 第１図 夫方帆イフ＋３１；　ｊ；＋す養機作ブロックＵ第２図 文庫４ｖＩｌ　　１：　　ｂ”ｆｌ　ｉｔ（寞（９！１
ｇ）＋＼’ｙ７ｙ　Ｑ　ｋ鼻成図第４図 送イ占　に　Ｊヨ１ｊシシありａシＰつお梃子り第５図 受イ占に８するキ°〕御つ汰に

Claims (1)

【特許請求の範囲】
1. 通信制御処理機能をもち、片側１回線を収容する１個の
   プロセッサすなわちマスタとＣＰＵバスにより接続され
   ている片側ｎ回線を収容するｎ個のプロセッサすなわち
   スレーブからなる通信制御装置において、前記スレーブ
   の各回線からの通信データすなわち送信データをスレー
   ブ毎に一時記憶する手段すなわち送信バッファと、前記
   マスタの通信データすなわち受信データを前記各スレー
   ブ毎に一時記憶する手段すなわち受信バッファと、前記
   スレーブで使用する回線を識別する手段と、該当するス
   レーブを識別する手段と、前記識別する手段で識別され
   たスレーブへの通信指示を有効にする手段と、前記各ス
   レーブへの通信頻度を検出する手段と、前記検出する手
   段に対応し各スレーブの受信バッファの個数を増減する
   手段を備えることにより、ハードウェアが複雑になるこ
   とをさけ、ソフトウェアのオーバヘッドを低減し、さら
   にｎ個の前記スレーブへ同時に下り通信を行なう同報通
   信の実行を簡単にしたことを特徴とするプロセッサ間通
   信装置。