JPH04328667A - ２ポートｒａｍデータ送受方式及び装置 - Google Patents
２ポートｒａｍデータ送受方式及び装置Info
- Publication number
- JPH04328667A JPH04328667A JP3124767A JP12476791A JPH04328667A JP H04328667 A JPH04328667 A JP H04328667A JP 3124767 A JP3124767 A JP 3124767A JP 12476791 A JP12476791 A JP 12476791A JP H04328667 A JPH04328667 A JP H04328667A
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- JP
- Japan
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- data
- cpu
- port ram
- flip
- flops
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- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＲｅａｄｙ端子を有しな
いＣＰＵ間にて２ポートＲＡＭを介してデータの送受を
行う２ポートＲＡＭデータ送受装置に関し、特に通信制
御の分野においてＣＰＵとＣＰＵとの間の通信信号を制
御する方式に関する。
いＣＰＵ間にて２ポートＲＡＭを介してデータの送受を
行う２ポートＲＡＭデータ送受装置に関し、特に通信制
御の分野においてＣＰＵとＣＰＵとの間の通信信号を制
御する方式に関する。
【０００２】
【従来の技術】ＣＰＵとＣＰＵとの間のデータの送受を
行う通信制御方式においては、ＣＰＵにＲｅａｄｙ端子
を有するものを使用して２ポートＲＡＭを介して通信を
行うものと、双方向シリアルインタフェースを使用して
２ポートＲＡＭを介さずに直接ＣＰＵ間の通信を行うも
のとがある。
行う通信制御方式においては、ＣＰＵにＲｅａｄｙ端子
を有するものを使用して２ポートＲＡＭを介して通信を
行うものと、双方向シリアルインタフェースを使用して
２ポートＲＡＭを介さずに直接ＣＰＵ間の通信を行うも
のとがある。
【０００３】Ｒｅａｄｙ端子を有するＣＰＵを使用して
データを受け渡しする場合には、２ポートＲＡＭにてデ
ータの競合が発生したときには、２ポートＲＡＭから競
合が発生したことを示すＢｕｓｙ信号が出力される。そ
して、ＣＰＵはＢｕｓｙ信号をＲｅａｄｙ端子に受け取
ると、ＣＰＵ処理を一時的にずらすことにより処理の競
合を避けるように設計されている。
データを受け渡しする場合には、２ポートＲＡＭにてデ
ータの競合が発生したときには、２ポートＲＡＭから競
合が発生したことを示すＢｕｓｙ信号が出力される。そ
して、ＣＰＵはＢｕｓｙ信号をＲｅａｄｙ端子に受け取
ると、ＣＰＵ処理を一時的にずらすことにより処理の競
合を避けるように設計されている。
【０００４】
【発明が解決しようとする課題】しかしながら、Ｒｅａ
ｄｙ端子を持たないＣＰＵを使用しようとすると、２ポ
ートＲＡＭから出力されるＢｕｓｙ信号を直接ＣＰＵに
入力することができないため、ＣＰＵの外部に競合調停
回路を設ける必要がある。
ｄｙ端子を持たないＣＰＵを使用しようとすると、２ポ
ートＲＡＭから出力されるＢｕｓｙ信号を直接ＣＰＵに
入力することができないため、ＣＰＵの外部に競合調停
回路を設ける必要がある。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、Ｒｅａｄｙ端子を有しないＣＰＵ間のデー
タの送受を円滑に行うことを可能とする２ポートＲＡＭ
データ送受装置を提供することを目的とする。
のであって、Ｒｅａｄｙ端子を有しないＣＰＵ間のデー
タの送受を円滑に行うことを可能とする２ポートＲＡＭ
データ送受装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る２ポートＲ
ＡＭデータ送受方式は、Ｒｅａｄｙ端子を有しないＣＰ
Ｕ間にて２ポートＲＡＭを介してデータの送受を行う場
合に、前記２ポートＲＡＭにて競合が発生したときに出
力されるＢｕｓｙ信号をＣＰＵが入力すると、ＣＰＵは
プログラム上の動作で再度データの送受を実行すること
を特徴とする。
ＡＭデータ送受方式は、Ｒｅａｄｙ端子を有しないＣＰ
Ｕ間にて２ポートＲＡＭを介してデータの送受を行う場
合に、前記２ポートＲＡＭにて競合が発生したときに出
力されるＢｕｓｙ信号をＣＰＵが入力すると、ＣＰＵは
プログラム上の動作で再度データの送受を実行すること
を特徴とする。
【０００７】本発明に係る２ポートＲＡＭデータ送受装
置は、Ｒｅａｄｙ端子を有しないＣＰＵ間にてデータの
送受を行い競合が発生した場合にＢｕｓｙ信号を出力す
る２ポートＲＡＭと、前記Ｂｕｓｙ信号を保持するフリ
ップフロップ回路と、を有し、前記ＣＰＵは前記Ｂｕｓ
ｙ信号が発生したことを認めた場合に再度データの送受
フローを実行し且つ前記フリップフロップ回路の出力を
リセットすることを特徴とする。
置は、Ｒｅａｄｙ端子を有しないＣＰＵ間にてデータの
送受を行い競合が発生した場合にＢｕｓｙ信号を出力す
る２ポートＲＡＭと、前記Ｂｕｓｙ信号を保持するフリ
ップフロップ回路と、を有し、前記ＣＰＵは前記Ｂｕｓ
ｙ信号が発生したことを認めた場合に再度データの送受
フローを実行し且つ前記フリップフロップ回路の出力を
リセットすることを特徴とする。
【０００８】
【作用】本発明においては、ＣＰＵがＲｅａｄｙ端子と
いうＣＰＵの処理を一時的に遅らせることができる端子
を有しない場合に、２ポートＲＡＭから出力されるＢｕ
ｓｙ信号をフリップフロップ回路にて一時的に保持する
。そして、ＣＰＵがＢｕｓｙ信号の発生を認めた場合に
、データの送受を再度実行する。このようにして、Ｒｅ
ａｄｙ端子を有しないＣＰＵ間でデータの送受に競合関
係が生じた場合でも、円滑にデータを送受することがで
きる。
いうＣＰＵの処理を一時的に遅らせることができる端子
を有しない場合に、２ポートＲＡＭから出力されるＢｕ
ｓｙ信号をフリップフロップ回路にて一時的に保持する
。そして、ＣＰＵがＢｕｓｙ信号の発生を認めた場合に
、データの送受を再度実行する。このようにして、Ｒｅ
ａｄｙ端子を有しないＣＰＵ間でデータの送受に競合関
係が生じた場合でも、円滑にデータを送受することがで
きる。
【０００９】
【実施例】以下、本発明の実施例について添付の図面を
参照して具体的に説明する。
参照して具体的に説明する。
【００１０】図１は本発明の実施例に係る２ポートＲＡ
Ｍデータ送受装置を示すブロック図である。ＣＰＵ１，
２はＲｅａｄｙ端子を有しないものであり、このＣＰＵ
１，２間のデータの送受は２ポートＲＡＭ３を介して行
われる。各ＣＰＵ１，２からは、チップセレクト信号、
アドレス信号、ライト信号及びリード信号が２ポートＲ
ＡＭ３に入力される。そして、この２ポートＲＡＭ３と
ＣＰＵ１、２との間でデータ信号が入出力される。
Ｍデータ送受装置を示すブロック図である。ＣＰＵ１，
２はＲｅａｄｙ端子を有しないものであり、このＣＰＵ
１，２間のデータの送受は２ポートＲＡＭ３を介して行
われる。各ＣＰＵ１，２からは、チップセレクト信号、
アドレス信号、ライト信号及びリード信号が２ポートＲ
ＡＭ３に入力される。そして、この２ポートＲＡＭ３と
ＣＰＵ１、２との間でデータ信号が入出力される。
【００１１】２ポートＲＡＭ３内にて競合が発生すると
、２ポートＲＡＭ３はＢｕｓｙ信号を出力する。このＢ
ｕｓｙ信号はフリップフロップ４、５に入力される。そ
して、このフリップフロップ４、５の出力のＢｕｓｙＦ
ＬＡＧ信号は夫々ＣＰＵ１、２に入力される。一方、Ｃ
ＰＵ１、２からはＢｕｓｙＲｅｓｅｔ信号が夫々フリッ
プフロップ４、５のリセット端子に入力される。
、２ポートＲＡＭ３はＢｕｓｙ信号を出力する。このＢ
ｕｓｙ信号はフリップフロップ４、５に入力される。そ
して、このフリップフロップ４、５の出力のＢｕｓｙＦ
ＬＡＧ信号は夫々ＣＰＵ１、２に入力される。一方、Ｃ
ＰＵ１、２からはＢｕｓｙＲｅｓｅｔ信号が夫々フリッ
プフロップ４、５のリセット端子に入力される。
【００１２】図２は２ポートＲＡＭ書き込みモードシー
ケンスにより書き込み処理する場合のＣＰＵ１，２の動
作を示すフローチャート図、図３は同じく２ポートＲＡ
Ｍ読み込みモードシーケンスにより読み込み処理する場
合のＣＰＵ１，２の動作を示すフローチャート図である
。この図２、３に示すように、フリップフロップ４，５
にてＢｕｓｙＦＬＡＧが立っている場合に、ＣＰＵ１，
２はフリップフロップ４，５に対してＢｕｓｙＲｅｓｅ
ｔを行う。
ケンスにより書き込み処理する場合のＣＰＵ１，２の動
作を示すフローチャート図、図３は同じく２ポートＲＡ
Ｍ読み込みモードシーケンスにより読み込み処理する場
合のＣＰＵ１，２の動作を示すフローチャート図である
。この図２、３に示すように、フリップフロップ４，５
にてＢｕｓｙＦＬＡＧが立っている場合に、ＣＰＵ１，
２はフリップフロップ４，５に対してＢｕｓｙＲｅｓｅ
ｔを行う。
【００１３】次に、上述の如く構成された２ポートＲＡ
Ｍデータ送受装置の動作について説明する。２ポートＲ
ＡＭ３を介してＣＰＵ１とＣＰＵ２との間でデータの送
受を行っている場合に、２ポートＲＡＭ３内で競合が発
生したときには、２ポートＲＡＭ３からフリップフロッ
プ４、５にＢｕｓｙ信号が出力される。そうすると、フ
リップフロップ４、５は競合が発生したことを示すＢｕ
ｓｙＦＬＡＧ信号を保持する。
Ｍデータ送受装置の動作について説明する。２ポートＲ
ＡＭ３を介してＣＰＵ１とＣＰＵ２との間でデータの送
受を行っている場合に、２ポートＲＡＭ３内で競合が発
生したときには、２ポートＲＡＭ３からフリップフロッ
プ４、５にＢｕｓｙ信号が出力される。そうすると、フ
リップフロップ４、５は競合が発生したことを示すＢｕ
ｓｙＦＬＡＧ信号を保持する。
【００１４】ＣＰＵ１，２はデータの書き込み（図２）
又はデータの読み込み（図３）を行い、フリップフロッ
プ４，５を参照してＢｕｓｙＦＬＡＧが立っているか否
かを判断する。そして、ＢｕｓｙＦＬＡＧが立っている
場合には、ＣＰＵ１，２はフリップフロップ４，５に対
しＢｕｓｙＲｅｓｅｔを行い、再度データを書き込み又
は読み込みする。このようにして、Ｒｅａｄｙ端子を有
しないＣＰＵ１，２間において、２ポートＲＡＭ３を介
してデータの受け渡しが可能となる。
又はデータの読み込み（図３）を行い、フリップフロッ
プ４，５を参照してＢｕｓｙＦＬＡＧが立っているか否
かを判断する。そして、ＢｕｓｙＦＬＡＧが立っている
場合には、ＣＰＵ１，２はフリップフロップ４，５に対
しＢｕｓｙＲｅｓｅｔを行い、再度データを書き込み又
は読み込みする。このようにして、Ｒｅａｄｙ端子を有
しないＣＰＵ１，２間において、２ポートＲＡＭ３を介
してデータの受け渡しが可能となる。
【００１５】
【発明の効果】本発明によれば、外部にＢｕｓｙ信号を
保持する手段を設け、ＣＰＵがこのＢｕｓｙＦＬＡＧを
参照して再度データの書き込み及び読み込みを行うよう
に構成したから、Ｒｅａｄｙ端子を有しないＣＰＵを使
用した場合にも、２ポートＲＡＭを使用したデータの送
受が可能となる。
保持する手段を設け、ＣＰＵがこのＢｕｓｙＦＬＡＧを
参照して再度データの書き込み及び読み込みを行うよう
に構成したから、Ｒｅａｄｙ端子を有しないＣＰＵを使
用した場合にも、２ポートＲＡＭを使用したデータの送
受が可能となる。
【図１】本発明の実施例に係る２ポートＲＡＭデータ送
受装置を示すブロック図である。
受装置を示すブロック図である。
【図２】ＣＰＵのデータ書き込み動作を示すフローチャ
ート図である。
ート図である。
【図３】同じくＣＰＵのデータ読み込み動作を示すフロ
ーチャート図である。
ーチャート図である。
１，２；ＣＰＵ、３；２ポートＲＡＭ、４，５；フリッ
プフロップ
プフロップ
Claims (2)
- 【請求項１】 Ｒｅａｄｙ端子を有しないＣＰＵ間に
て２ポートＲＡＭを介してデータの送受を行う場合に、
前記２ポートＲＡＭにて競合が発生したときに出力され
るＢｕｓｙ信号をＣＰＵが入力すると、ＣＰＵはプログ
ラム上の動作で再度データの送受を実行することを特徴
とする２ポートＲＡＭデータ送受方式。 - 【請求項２】 Ｒｅａｄｙ端子を有しないＣＰＵ間に
てデータの送受を行い競合が発生した場合にＢｕｓｙ信
号を出力する２ポートＲＡＭと、前記Ｂｕｓｙ信号を保
持するフリップフロップ回路と、を有し、前記ＣＰＵは
前記Ｂｕｓｙ信号が発生したことを認めた場合に再度デ
ータの送受フローを実行し且つ前記フリップフロップ回
路の出力をリセットすることを特徴とする２ポートＲＡ
Ｍデータ送受装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124767A JPH04328667A (ja) | 1991-04-27 | 1991-04-27 | ２ポートｒａｍデータ送受方式及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124767A JPH04328667A (ja) | 1991-04-27 | 1991-04-27 | ２ポートｒａｍデータ送受方式及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04328667A true JPH04328667A (ja) | 1992-11-17 |
Family
ID=14893618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124767A Pending JPH04328667A (ja) | 1991-04-27 | 1991-04-27 | ２ポートｒａｍデータ送受方式及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04328667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140043674A (ko) | 2012-10-02 | 2014-04-10 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 장치, 기판 처리 방법 및 기억 매체 |
-
1991
- 1991-04-27 JP JP3124767A patent/JPH04328667A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140043674A (ko) | 2012-10-02 | 2014-04-10 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 장치, 기판 처리 방법 및 기억 매체 |
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