KR0138063B1 - 광대역회선 분배시스템의 프로세서간 통신장치 - Google Patents

Abstract

본 발명의 목적은 단순화한 프로토콜을 갖는 프로세서간 통신장치를 제공하는데 있으며, 상기 목적을 달성하기 위하여 본 발명은, 버스의 분산중재방식을 상용화한 칩을 각 프로세서 보드에 두어 중재기(1)로 사용하고, 송수신단에서 메세지의 일시적인 저장을 위해 FIFO 메모리(3,7)를 두고 BTL(Backplane Transceiver Logic:74FB2040)로 구성된 버스 트랜시버(6)와 버스 리시버(11)를 통해 8bit의 병렬 데이타로 메세지를 전달하고 접수하며, 중재기(1)의 제어 FIFO메모리(3, 7) 및 트랜시버 및 리시버(6, 11)제어, 그리고 프로세서간 송수신절차 제어를 담당하는 송신 모듈 상태천이 제어기(5)와 수신모듈 상태천이 제어기(10)의 회로를 FPGA(Field Programmable Gate Array)에 내장 구현하여 단순화한 프로토콜을 갖는 프로세서간 통신장치로 구현하였다.

Description

광대역회선 분배시스템의 프로세서간 통신장치

제1도는 본 발명의 전체구성을 나타낸 블럭도,

제2도는 송신상태 천이도,

제3도는 송신상태 천이도에 따라 구현한 회로의 예시도,

제4도는 수신상태 천이도,

제5도는 수신상태 천이도에 따라 구현한 회로의 예시도,

제6도는 송신 및 수신 제어기의 회로구성도,

제7도는 송신 및 수신용 FIFO 메모리의 제어 접속회로 구성도,

제8도는 IPC 버스 전체 타이밍도.

* 도면의 주요한 부분에 대한 부호의 설명

1:버스 중재모듈2, 8:레지스터

3, 7:FIFO 메모리4:송신 제어기

5:송신 모듈 상태천이 제어기

6:버스 트랜시버9:수신 제어기

10:수신 모듈 상태천이 제어기

본 발명은 통신시스템의 제어프로세서간 통신을 분산중재방식(Coded Self-Selection Arbiter)을 적용하고 동기식 클럭에 의한 상태천이로 동일용량의 FIFO(First In First Out) 메모리간에 8비트 데이타버스로 동시간 읽고 쓰는 작업으로 메세지 송.수신 절차를 수행하는 메세지 통신장치에 관한 것이다.

통신시스템의 다음과 같은 구조적 특성을 요구받을 경우, 즉,

1) 통신시스템(특히 광대역회선 분배시스템)의 한 랙상에 다수개(최대8장)의 프로세서간 통신을 구현할 경우

2) 통신시스템의 한 랙상에 쉘프가 서로 물리적으로 이격되어 각 쉘프간 프로세서 보드가 최소한의 신호로 서로 케이블에 의한 통신을 할 경우

3) 여러개의 프로세서간 통신구조에서 각 프로세서가 버스사용권을 요구하는 구조

4) 블럭단위의 대용량 메세지를 신속하게 교환해야 하는 프로세서간 통신구조가 요구될 경우,

위와같은 구조의 프로세서간 통신을 구현하기 위해 일반적으로 사용하는 방법은 비동기 직렬 통신포트를 링크하여 사용하는 경우나 HDLC(High level Data Link Control)과 같은 멀티 드롭(Multi-Drop)형 프로토콜을 사용하는 경우가 권고되어 있다.

그런데, 이러한 경우 프로토콜 검증으로 인해 소요되는 로드가 많이 걸리고 직렬통신이므로 빠른 전송속도를 얻지 못하는 단점이 있다. 또한 벌크단위의 대용량 메세지 전송시에 많은 시간소요 및 버스사용시간 독점등의 단점을 갖고 있다. 이러한 단점의 보완으로 Ethemet등과 같은 비교적 고속의 대용량 통신방식이 있으나 그에 따르는 부대비용(하드웨어 및 소프트웨어)이 많이들고 한 랙상의 통신바식으로는 적합하지 않다.

따라서, 본 발명의 목적은 단순화한 프로토콜을 갖는 프로세서간 통신장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, 버스의 분산중재방식을 상용화한 칩을 각 프로세서 보드에 두어 중재기(1)로 사용하고, 송수신단에서 메세지의 일시적인 저장을 위해 FIFO 메모리(3, 7)를 두고 BTL(Backplane Transceiver Logic:74FB2040)로 구성된 버스 트랜시버(6)와 버스 리시버(11)를 통해 8bit의 병렬 데이타로 메세지를 전달하고 접수하며, 중재기(1)의 제어, FIFO 메모리(3, 7) 및 트랜시버 및 리시버(6, 11)제어, 그리고 프로세서간 송수신절차 제어를 담당하는 송신 모듈 상태천이 제어기(5)와 수신모듈 상태천이 제어기(10)의 회로를 FPGA(Field Programmable Gate Array)에 내장 구현하여 단순하한 프로토콜을 갖는 프로세서간 통신장치로 구현하였다.

구체적으로 본 발명은, 외부의 로컬 버스로 부터 데이타를 전달받아 저장하는 레지스터 및 FIFO 메모리와, 프로세서간 통신(IPC) 버스의 상태신호를 인가받아 버스사용권의 중재를 수행하는 버스 중재 수단과, 상기 버스중재수단으로 부터 버스 사용허가 신호를 입력받고, 상기 IPC 버스상의 동기클럭에 의해 스텝별로 송신 상태천이를 결정하는 송신 상태천이 제어수단과, 상기 IPC 버스를 통해 상대측 수신부의 상태를 체크하고, 상기 송신 상태천이 제어수단과 상기 로컬버스를 통해 외부의 메인프로세서로 부터 제어신호를 인가받아 상기 레지스터 및 FIFO 메모리에 저장된 데이타의 송신을 제어하는 송신제어수단, 및 상기 레지스터 및 FIFO 메모리의 데이타 축력단 및 상기 버스 중재모듈과 송신 제어수단의 IPC 버스간의 송신 인터페이스를 제공하는 버스 트랜시버를 포함하여 다른 프로세서 보드의 IPC 수신측으로 IPC데이타를 보내는 일을 수행하는 송신수단과; 상기 IPC 버스에 연결되어 데이타를 수신하는 버스리시버와, 상기 버스 리시버를 통해 수신되는 메세지 데이타를 저장하는 FIFO 메모리 및 레지스터와, 상기 IPC 버스에 연결되어 수신상태천이를 동기클럭에 의해 생성하는 수신 상태천이 제어수단, 상기 수신상태천이 제어수단과 로컬버스를 통해 메인 프로세서로 부터 제어신호를 입력받아 상기 FIFO 메모리 및 레지스터에 저장된 수신 데이타에 대해 수신제어를 수행하는 수신제어수단을 포함하여 버스 사용권을 갖고 있는 상대 프로세서 보드의 IPC 전송부로부터 IPC 수신 데이타를 받아 프로세서에게 인터럽트를 발생하므로 수신 데이타의 처리를 요구하는 수신수단을 구비한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명의 전체구성도로서, 각 프로세서 보드에 분산 수용되어 분산제어 형태의 프로세서간 통신(Inter Processor Communication;이하 IPC라 한다.) 기능을 수행할 블럭은 송수신기능이 분리된 형태로 구성되며, 전체구성은 IPC 전송부와 IPC수신부로 통신기능상 크게 이분되어 있다.

IPC 송신부는 다른 프로세서 보드의 IPC 수신부로 IPC 데이타를 보내는 일을 수행하는 기능블럭으로, 중재기능 수행을 위한 버스중재모듈(1), 메세지 전송매체인 레지스터(2), FIFO 메모리(3), 그리고 이러한 송신모듈들의 제어 및 상대수신부의 상대를 첵크하는 송신제어기(4)외에 IPC 버스상의 동기클럭에 의해 스텝별로 송신 상태천이를 결정하는 송신 상태천이 제어기(5)을 구비하며, 그 외 BTL(Backplane Transceiver Logic)소자를 적용한 버스 트랜시버(6)가 있다.

IPC 수신부는 버스 사용권을 갖고 있는 상대 프로세서 보드의 IPC 전송부로 부터 IPC 메세지를 받고 이를 FIFO 메모리(7)에 일시적으로 저장하며 프로세서에게 인터럽트를 발생하여 일시저장된 메세지의 처리를 요구하는 기능을 수행하는 기능블럭으로, 메세지 데이타 저장을 위한 FIFO 메모리(7), 레지스터(8)와 이들의 제어 및 수신 어드레스를 비교하는 수신제어기(9), 그리고 이러한 수신상태 천이를 동기클럭에 의해 생성하는 수신 상태천이 제어기(10), BTL소자를 적용하여 수신부 접속을 위한 버스 리시버(11)를 구비한다.

메세지 전송은 중앙프로세서 보드에서 공급하는 클럭과 버스사용권을 갖고있는 프로세서가 공급하는 동기신호를 기준으로 모든 동작이 수행되고, 한 동작이 여러개의 단계로 구성되는 상태천이에 의해 순차적으로 수행된다. 중재주기는 버스 사용권결정, 수신 프로세서 결정등, IPC-버스의 두 기본주기에 수행되고, 데이타 전송주기는 블럭단위의 전송주기가 소요된다. 특정프로세서가 다른 프로세서에 메세지 전송을 요구시 자신의 IPC-버스 블럭중 송신부에 있는 FIFO 메모리(3)에 대해 엠티(Empty) 플랙을 체크한다. 이 플랙이 엠티(Empty) 상태라면 로컬(Local) 버스(12)를 통해 전송하고자 하는 메세지를 특정용량의 FIFO 메모리(3)에 쓴다.

이러한 전송부 FIFO에 대한 쓰는 동작이 끝나면, 보내고자하는 프로세서의 ID 어드레스와 전송데이타의 모드(데이타 메세지 또는 ACK 메세지)를 송신제어모듈(4)의 레지스터(2)에 쓰기작업을 한다. 이후 프로세서는 IPC 전송을 위한 프로세스를 끝내고 다른 프로세싱으로 들어간다.

송신제어블러근 중재주기 준비상태로 들어가게 된다.

전송할 데이타를 갖고 있는 각 프로세서의 IPC 송신모듈은 동기클럭(DCLK)이 '0'에서 '1'로 변하는 싯점(이하 riging이라 함)에서 중재기(1)를 통해 자신의 ID번지를 드라이브하여 제일 높은 우선순위를 갖는 ID 번지만이 남아 버스사용권을 갖게된다. 중재시의 ID번지 값은 우선순위 방식에 의한 버스사용권 기근(Starvation) 현상 방지를 위해 버스사용권 획득후 중재용 ID를 낮은 번지로 토글링하여 운용한다. 이는 소프트웨어에 의한 방법으로 진행되는데 하드웨어적인 ID값은 고정되도록 운용한다. 동기클럭의 다음 risign 상태에서 중재권을 얻는 전송모듈은 보내고자 하는 상대 프로세서의 ID(Identification Direction)번지를 버스에 실어보내고 모든 IPC-버스상의 수신모듈은 이 데이타를 접수하여 자신의 ID번지와 비교하여 수신여부를 결정한다. 비교결과, 어드레스가 일치된 수신모듈은 다음 동기클럭 상태로부터 FIFO 메모리(7)에 메세지를 받을 준비를 하게된다.

한편, 버스사용권을 갖고있는 프로세서의 전송모듈은 다음 상태에서 상대 수신 모듈로 부터 수신부 수신준비 상태를 읽게된다. 이때 수신부 요청 플렉(IRQ FLAG)이 수신준비상태라면 전송모듈은 다음 동기클럭상태부터 블럭단위의 데이타를 상대 수신모듈로 전송하게 된다. 이때 전송되는 메세지의 양은 동일한 송수신 FIFO 메모리(3, 7)의 크기로 하고 메세지 내용은 IPC데이타와 IPC 프로세싱에서 첨가되는 헤더,그리고 검증을 위한 첵선 바이트 등이다. 상대 프로세서 수신모듈의 FIFO 메모리(7)가 'full' 플랙을 셋트하게 되면 인터럽트를 발생하게 되고 상대 프로세서는 이 인터럽트를 받아 수신 프로세싱을 하게 된다. 상대프로세서는 수신 프로세싱시 수신한 메세지에 대한 첵섬 첵크를 하여 그 결과를 패리티등을 실은 ACK 응답으로 전송한 프로세서에게 되보낸다.

이 ACK 응답 전송은 메세지 전송과 같은 IPC과정을 거치게 된다. 그러나 메세지 전송과 다른 점은 FIFO 메모리를 통한 전송이 아닌 1 바이트 단위의 레지스터(8) 단위의 전송이며 중재 우선순위가 제일 높다는 점이다.

제2도는 프로세서간 통신장치의 송신 상태 천이도를 나타낸 것으로서 각 상태의 트성과 천이조건을 나타낸 것이다.

각 상태의 특성은 다음과 같다.

·St0(IDLE):송신대기상태 또는 송신할 데이타가 없는 경우

·St1(중재모드1):첫번째 중재모드로서 각 프로세서중에서 송신자 결정하는 단계이므로 보낼 메세지가 있을 경우 IPC 버스에 자기의 ID 어드레스를 내놓는다.

·St2(중재모드 2):두번째 중재모드로서 수신 프로세서 결정을 위해 상대 수신 프로세서 ID 어드레스를 송신한다.

·St3(송신유효상태 첵크모드):상대 프로세서 수신유효상태를 첵크하여 송신여부를 결정한다.

·St4(ACK 전송모드):확인(Acknowledge)메세지 송신상태

·St5(데이타 전송모드):데이타 메세지 송신상태

·St6(중재전환모드):메세지 전송완료후 동기신호 드라이브를 내 놓는다.

제3도는 제2도의 IPC 송신상태 천이도에 따라 구현한 회로의 예시도로서, 회로의 출력인 Q2t, Q1t, Q0t를 디코딩하여 S6~S0의 송신상태 신호를 만들어낸다.

제4도는 프로세서간 통신장치의 수신사태 천이도를 나타낸 것으로서 각 상태의 특성과 천이조건을 나타낸 것이다.

각 상태의 특성은 다음과 같다.

·Sr0(IDEL):수신대기상태

·Sr1(주재모드 1):첫번째 중재모드로서 각 프로세서중 송신자 결정하는 단계

·Sr2(중재모드 2):두번째 중재모드로서 각 송신프로세서에서 발송한 어드레스를 자기의 슬럿 ID와 비교하면 수신여부를 결정

·Sr3(수신유효상태 첵크모드):송신프로세서에게 수신유효상태 발송

·Sr4(ACK 수신모드):확인(Acknoledge)메세지 수신

·Sr5(데이타 수신모드):데이타 메세지 수신

제5도는 제4도의 IPC 수신상태 천이도에 따라 구현한 회로의 예시도로서, 회로의 출력인 Q2r, Q1r, Q0r를 디코딩하여 S5~S0의 수신상태 신호를 만들어 낸다.

제6도는 송신 및 수신 제어기(4, 9)의 회로구성도, 제7도는 송신 및 수신용 FIFO 메모리의 제어 접속회로를 나타낸 것으로, 도면에서 I22는 송신용 FIFO 메모리, I23은 수신용 FIFO 메모리를 각각 나타낸다.

FIFO 메모리(I22) 쓰기클럭 TX-WCLK은 FIFO 메모리 어드레스 디코팅(I1) 신호발생시 프로세서의 쓰기제어신호(I2의 입력인 WR)가 '0'에서 '1'로 되는 싯점에 FIFO 메모리에 저장되는데 시스템의 지역버스를 제어하는 프로세서가 FIFO 메모리(I22)에 메세지를 용량만큼 쓰면, FIFO의 Full플랙이 엑티브되고 이 신호는 제2, 3도의 송신상태 신호를 St1으로 유도한다. 이어 상태신호가 상태천이기에 의해 바뀌면서 송신권을 얻게되면 St5의 데이타 전송상태가 되고 이 신호는 FIFO 메모리(I22) 읽기 게이트를 열게 한다. 이때 IPC 버스의 동기클럭에 의해 FIFO 메모리(I22)의 데이타는 IPC 버스상으로 전송하게 된다. 수신부는 St5와 같은 싯점에 Sr5 수신상태 신호를 제4, 5도의 상태천이기에서 얻게되고 이 신호는 FIFO 메모리(I23)로 들어가 FIFO의 쓰기 게이트를 열게 된다. 이때 쓰기클럭 RX-DCLK은 IPC 버스의 동기클럭을 반전시킨 클럭으로 송신 FIFO 읽은 것을 수신 FIFO에 쓸수 있도록 위상조정한 것이다. 수신 FIFO가 용량만큼 차게되면 RX-F-FULL신호가(I23) 발생한다.

이 신호는 시스템의 제어블럭회로중 I10,I1I, I12, I14를 거쳐 플리플롭에 의해 인터럽트 신호(IRO-FLAG)를 시스템에 발생하게 한다. 시스템의 FIFO(I23) 어드레스 디코딩(17) 신호를 프로세서의 어드레스 스트로브 신호, 그리고 읽기제어신호와 논리합(I15, I17)시키고 일정시간 지연을 주어(I17, I18, I19, I20) '0'에서 '1'로 변환되는 신호(Rx-Rclk)를 만들어(I21) FIFO(I23)의 데이타를 읽어내고 데이타 ACKNOLEDGE신호가 발생(I16)되는 싯점에서 플립플럽(I21)을 리셋트하여 RX-RCLK를 클럭성분이 되도록 한다. 운영중 인터럽트 진행중일때는 그 상태를 상대 프로세서에게 드라이브하여(I13) St3 또는 Sr3의 송수신 상태 첵크시 IPC데이타 전송을 대기시키는 플로우 콘트롤 기능을 하게된다.

이때 송신부는 St3의 상태(I5)에서 이 신호를 래치(I4)하여 송신여부를 결정한다. 이 유효여부 신호는 I6의 출력값에 의해 송신상태 St6에서 리셋트되게 한다.

제8도는 전체 IPC 버스타이밍을 나타낸 것이다.

이때 동기신호인 Dsynic-out은 제2, 3도의 상태신호가 St1 상태에서 BTL에 '1'을 드라이브하면 와이어드-오아(Wired-or)특성을 가진 BTL 출력은 '0'상태를 유지하게 된다.

따라서 상기와 같이 구성되어 동작하는 본 발명은 다음과 같은 특징을 갖는다.

1) 분산중재방식(Coded Self-Selection Arbiter)의 적용

각 프로세서에 각각의 중재기를 탑재하여 중재시 프로세서 상호간에 우선순위 비교를 통해 (Competetion) 최종적으로 남게되는 프로세서 보드가 위너(Winner)가 되어 버스사용권을 갖는 것으로 중재절차의 간소화와 버스신호선의 간략화를 가져올 수 있다.

2) 동기화된 전송절차의 적용

모든 절차를 중앙의 한 클럭과 인디케이트 신호에 동기를 맞추어 순서적으로 전송하므로서 전송의 효율성을 제고시킨다. 즉, 임의 프로세서로의 메세지 전송시 FIFO 블럭에 데이타를 모두쓰면 송신모듈은 동기클럭에 맞춰 중재부터 전송까지 프로세서의 관여없이 자체적인 상태천이에 의해 이루어지고 따라서 프로세서의 로드를 줄여 프로세싱 효율을 높일수 있다.

3) 신호선의 간략화

BDCS의 제어구조상, 각 제어프로세서 보드들이 물리적으로 격리되어 위치할 수가 있기 때문에 IPC를 위한 신호선을 최대한 줄여야 한다. 따라서 동기화된 전송절차의 적용으로 데이타 전송버스와 중재버스간 충돌이 방지되므로 이들 버스를 다중화하여 공유 사용할 수 있도록 하여 8비트의 데이타 버스만이 중재 및 데이타 전송이 가능하다.

4) 블럭단위의 전송

송신부와 수신부에 프레임단위의 동일한 블럭용량(FIFO)을 두고 동기클럭에 의해 읽기(송신부)와 쓰기(수신부)가 동시에 발생하도록 하여 블럭단위의 전송이 가능하다.

5)프로토콜의 하드웨어처리

송신부 어드레스와 수신부 어드레스, 비지(busy) 대기등 소프트웨어 처리사항을 하드웨어 상에서 처리하여 프로토콜을 단순화하였다.

Claims (4)

1. 외부의 로컬 버스로 부터 데이타를 전달받아 저장하는 레지스터 및 FIFO 메모리(2, 3)와, 프로세서간 통신(이하, IPC라 함) 버스의 상태신호를 인가받아 버스사용권의 중재를 수행하는 버스 중재 수단(1)과, 상기 버스중재수단(1)으로 부터 버스 사용허가 신호를 입력받고, 상기 IPC 버스상의 동기클럭에 의해 스텝별로 송신 상태천이를 결정하는 송신상태천이 제어수단(5)과, 상기 IPC 버스를 통해 상대측 수신부의 상태를 체크하고, 상기 송신상태천이 제어수단(5)과 상기 로컬버스를 통해 외부의 메인 프로세서로부터 제어신호를 인가받아 상기 레지스터 및 FIFO 메모리(2, 3)에 저장된 데이타의 송신을 제어하는 송신제어수단(4), 및 상기 레지스터 및 FIFO 메모리(2, 3)의 데이타 출력단 및 상기 버스 중재모듈(1)과 송신 제어수단(4)의 IPC 버스간의 송신 인터페이스를 제공하는 버스 트랜시버(6)를 포함하여 다른 프로세서 보드의 IPC 수신측으로 IPC 데이타를 보내는 일을 수행하는 송신수단과;상기 IPC 버스에 연결되어 데이타를 수신하는 버스 리시버(11)와, 상기 버스 리시버(11)를 통해 수신되는 메세지 데이타를 저장하는 FIFO 메모리 및 레지스터(7, 8)와, 상기 IPC 버스에 연결되어 수신상태 천이를 동기클럭에 의해 생성하는 수신 상태천이 제어수단(10), 상기 수신 상태천이 제어수단(10)과 로컬버스를 통해 메인 프로세서로부터 제어신호를 입력받아 상기 FIFO 메모리 및 레지스터(7, 8)에 저장된 수신 데이타에 대해 수신제어를 수행하는 수신제어수단(9)을 포함하여 버스 사용권을 갖고 있는 상대 프로세서 보드의 IPC 전송부로 부터 IPC 수신 데이타를 받아 프로세서에게 인터럽트를 발생하므로 수신 데이타의 처리를 요구하는 수신수단을 구비하는 것을 특징으로 하는 광대역회선 분배시스템의 프로세서간 통신장치.
2. 제1항에 있어서, 상기 각각의 FIFO 메모리(3, 7)는 특성상태신호에 의해 데이타를 같은 블럭 크기만큼 읽고 쓰는 작업을 동시에 하게 구성한 하여 데이타의 이동이 동시에 일어나게 한 것을 특징으로 하는 광대역회선 분배시스템의 프로세서간 통신장치.
3. 제1항에 있어서, 상기 송신 상태 천이 제어수단(5)과 수신 상태 천이 제어수단(10)은 FPGA(Field Programmable Gate Array)에 내장하여 구성한 것을 특징으로 하는 광대역회선 분배시스템의 프로세서간 통신장치.
4. 제1항에 있어서, 상기 버스 트랜시버(6)와 버스 리시버(11)는 BTL(Backplane Transceiver Logic)로 구성되며 8bit의 병렬 데이타로 메세지를 전달하고 접수하도록 한 것을 특징으로 하는 광대역회선 분배시스템의 프로세서간 통신장치.