JP2004318901A - データ処理モジュール相互間の高速制御およびデータバスシステム - Google Patents
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Abstract
【解決方法】 複雑なデジタルデータ処理システムの中のマイクロプロセッサモジュール相互間の高速データ転送を可能にする調停機能付きの並列パケット化高速データバスシステムである。この高速データバスシステムは、12.5MHzの高速FIFO待ち行列動作、TTL CMOS両立レベルのクロック信号、単一バス調停、DMAおよびマルチプロセッサ向けの独特のモジュールアドレス付与を備える。データ処理モジュール相互間は共用の並列パケット化データバスで接続し、単一の順次式調停バスにより各データ処理モジュールのアクセス制御を行う。すなわち、それらデータ処理モジュールのうちの要求モジュールが固有のアドレスをその順次式調停バスに送出し、他モジュールからの要求との衝突の有無をその順次式調停バスによりモニタする。
【選択図】 図7
Description
CMOS(相補酸化金属シリコン)と互換性のあるレベルクロック信号、単一バスマスタ調停、同期式クロック動作、DMA、および多プロセッサシステム用の特有のモジュールアドレス指定を特徴とする単純化したハードウェアアーキテクチャを備える。本発明は、各処理モジュールに共用バスマスタを設けて通信およびデータ転送プロトコルを実行する並列データバスを含む。
DONE)を生成し、それが内部バス30の制御を行っていることをプロセッサモジュールCPU32に信号で通知する。割込みルーチンはメッセージ待ち行列ポインタを更新し、受信FIFO26の内容をRAMメモリ40に転送する。次に、DMAコントローラ33は次にメッセージの受信を準備し、次に利用できるメッセージバッファを指示する。この動作を、受信FIFO26のすべての内容の転送が終わるまで続ける。メッセージ信号の終わりを受信FIFO26によりバスコントローラ22経由でDMAコントローラ33に送る。次に、プロセッサモジュール34のCPU32は内部通信バス30の制御を取り戻す。
II, Version 6.0 の状態マシン構文の形でプログラム可能な論理としてバスコントローラ22に実働化している。
22 バスコントローラ
24 送信FIFO
26 受信FIFO
28 8ビット並列データバス
30 内部アドレスおよびデータバス
32 CPU
33 DMAコントローラ
34 データ処理モジュール
36 PROM
38 SRAM
40 DRAM
50 調停バス
42 HSBクロック
46,48 状態マシン
52 調停ドライバ
53 バッファ
55 モニタライン
56 リセットライン
60 バスドライバ(8進レジスタ)
Claims (14)
- 複数のデータ処理モジュール(34)相互間で情報を伝送する複数の並列データバス(28)と、前記複数のデータ処理モジュール(34)のうちの要求データ処理モジュールと、前記データ処理モジュール(34)の各々に含まれる送信FIFO(24)および受信FIFO(26)に接続されたバスコントローラ(22)とを含み、前記複数のデータ処理モジュール(34)相互間でデジタルデータを転送する高速パケット化データバスシステムにおいて、
前記データ処理モジュール(34)のすべてに接続され前記要求データ処理モジュールが前記並列データバス(28)へのアクセスを獲得するようにする単一の順次式調停ライン(50)であって、前記要求データ処理モジュールがそのデータ処理モジュール自体のアドレスを前記調停ライン(50)にランダムに送出し、そのデータ処理モジュール自体のアドレス以外のアドレスを前記調停ライン(50)上で検出した場合に調停衝突を検出するようにする単一の順次式調停ライン(50)と、
前記並列データバス(28)および前記調停ライン(50)に接続され、前記並列データバス(28)へのアクセスの獲得の前に前記調停ライン(50)への排他的なアクセスを必ず獲得し、それによって前記データ処理モジュール(34)相互間の高速度データ通信を可能にするバスコントローラ(22)と
を含むことを特徴とする高速パケット化データバスシステム。 - 前記高速データバス上に配置したすべての前記データ処理モジュール(34)がそれぞれ特有の調停アドレスを有することをさらに特徴とする請求項1記載のデータバスシステム。
- 前記並列データバス(28)が双方向性バスであり同期バスであることを特徴とする請求項1記載のデータバス。
- 前記バスコントローラ(22)がバス送信受信状態マシンコードを実行することを特徴とする請求項3記載のデータバス。
- 前記要求データ処理モジュールがそのデータ処理モジュール自体の前記特有の調停アドレスを前記調停ライン(50)上にランダムにアサートし、前記調停ライン(50)上に存在する他の情報との衝突の有無の検出のための前記調停ライン(50)のビットごとの監視を、前記調停ライン(50)上の前記特有のアドレスが前記要求データ処理モジュールのバスコントローラ(22)から完全にシフトアウトされるまで行うことを特徴とする請求項4記載のデータバス。
- 調停の衝突が生じていないことおよび前記並列データバス(28)が前記要求データ処理モジュールに割り当てられていることの確認を前記調停ライン(50)から受けると直ちに前記要求データ処理モジュールがデータを前記並列データバス(28)上にアサートすることを特徴とする請求項5記載のデータバス。
- 前記要求データ処理モジュールの主プロセッサ(32)がメッセージを発生し、そのメッセージを前記要求データ処理モジュールのバスコントローラ(22)に伝達し、前記並列データバス(28)上で前記メッセージを伝送することを特徴とする請求項6記載のデータバス。
- 前記メッセージを受信データ処理モジュール(34)のバスコントローラ(22)で受信し、そのメッセージを前記受信データ処理モジュール自体のアドレスで検証するとともに内部バス(30)経由で前記受信データ処理モジュールの前記主プロセッサ(32)およびDMA(直接メモリアクセス)コントローラ(33)に伝送し、前記DMAコントローラ(33)が前記内部バス(30)に結合した内部メモリ(40)の制御およびデータの導入を行うことを特徴とする請求項7記載のデータバス。
- 要求データ処理モジュール(34)を含む複数のデータ処理モジュール(34)相互間でディジタルデータの転送を行う高速パケット化データバスシステムであって、前記データ処理モジュール(34)相互間で情報を伝送する複数の並列データバス(28)と、前記データ処理モジュール(34)のすべてを同期させる共通高速クロック信号(42)と、前記データ処理モジュール(34)の各々に含まれる送信FIFO(24)および受信FIFO(26)に結合されたバスコントローラ(22)とを備える高速パケット化データバスシステムにおいて、
前記データ処理モジュール(34)のすべてに結合され前記要求データ処理モジュールが前記並列データバス(28)にアクセスできるようにする単一の順次式調停ライン(50)と、
前記並列データバス(28)および前記調停ライン(50)に接続され、前記データライン(28)へのアクセスの獲得の前に前記調停ライン(50)への排他的なアクセスを必ず獲得し、それによって前記データ処理モジュール(34)相互間の高速度データ通信を可能にするバスコントローラ(22)とを含み、
前記要求データ処理モジュールがそのデータ処理モジュール自体のアドレスを前記並列データバス(28)の調停のために前記調停ライン(50)にランダムに送出し、前記調停ライン(50)上の衝突を検出し、前記要求データ処理モジュールの前記アドレスの送出の成功の場合に前記順次式調停ライン(50)を割り当て、調停の成功の場合に送信FIFO(24)経由で前記並列データバス(28)にデータをアサートし、データ転送の完了時に前記調停ライン(50)をアサート解除する
ことを特徴とする高速パケット化データバスシステム。 - 受信データ処理モジュールが前記並列データバス(28)を監視し、その受信データ処理モジュール自体のアドレスを認識し、前記並列データバス(28)上の前記データを受信FIFO経由で累算することを特徴とする請求項9記載の高速パケット化データバスシステム。
- 複数のデータ処理モジュール(34)相互間で情報を伝送する複数の並列データバス(28)と、前記複数のデータ処理モジュール(34)のうちの要求データ処理モジュールと、前記データ処理モジュール(34)の各々に含まれる送信FIFO(24)および受信FIFO(26)に接続されたバスコントローラ(22)とを含み、前記複数のデータ処理モジュール(34)相互間でデジタルデータを転送する高速パケット化データバスシステムにおいて、
前記データ処理モジュール(34)のすべてに接続され前記要求データ処理モジュールが前記並列データバス(28)へのアクセスを獲得するようにする単一の順次式調停ライン(50)と、
前記並列データバス(28)および前記調停ライン(50)に接続され、前記並列データバス(28)へのアクセス獲得の前に前記調停ライン(50)への排他的なアクセスを必ず獲得し、それによって前記データ処理モジュール(34)相互間の高速度データ通信を可能にするバスコントローラ(22)と
を含み、
前記要求データ処理モジュールがそのデータ処理モジュール自体のアドレスを前記並列データバス(28)の調停のために前記調停ライン(50)に1ビットずつランダムに送出し、前記調停ライン(50)上の衝突を監視し、前記要求データ処理モジュールそれ自体のアドレスの全ビットが前記調停ライン(50)に送出され終わるまで衝突、すなわち前記要求データ処理モジュール以外のデータ処理モジュールが前記調停ライン(50)にデータをアサートすることによる衝突が生じなかった場合に前記並列データバスへのアクセスを獲得する高速パケット化データバスシステム。 - 前記要求データ処理モジュールがそのデータ処理モジュール自体に特有のアドレスを調停ライン(50)に1ビットずつシフトアウトし、前記アドレスの各ビットのシフトアウトごとに衝突を監視することを特徴とする請求項11記載の方法。
- 前記要求データ処理モジュールが前記アドレスのシフトアウトの途中で衝突が生じた場合に前記調停ライン(50)へのアドレス送出を停止し、それ以外の場合に前記アドレスの全ビットのシフトアウトまで進めることを特徴とする請求項12記載の方法。
- 前記要求データ処理モジュールが前記並列データバス(28)を割り当てるとともに捕捉し、調停が成功した場合に送信FIFO(24)経由でデータを前記並列データバス(28)にアサートし、前記データ転送の完了時に関調停ライン(50)へのデータをアサート解除する請求項13記載の方法。
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