CN100461724C - Pos收发控制装置 - Google Patents

Abstract

一种POS收发控制装置，至少设有：POS接收模块、POS发送模块、内部总线、内部总线仲裁器和PCI接口；其中，POS接收模块、POS发送模块、内部总线仲裁器和PCI接口分别连接到内部总线上；本发明将存储器直接挂接于PCI总线上，数据从POS收发控制器到存储器只需经过一级总线仲裁；POS收发控制器的结构简单；POS收发控制器与软件的接口，基于循环链表的结构，为软件提供了极大的灵活性；数据直接从PCI接收缓存，减轻了PCI总线的负荷，又提高了系统性能；POS收发控制器自动完成数据包的收发过程，由此降低CPU的开销，并且该收发控制器直接使用PCI总线，避免了不必要的转换。

Description

POS收发控制装置

技术领域：

本发明涉及一种用于异步传输模式(Asynchronous Transfer Mode，简称ATM交换机)实现POS(Packet Over SONET/SDH，包在光网络上传输)的装置；其中，SONET为光同步网(Synchronous Optical Network)，SDH为同步数字序列(Synchronous Digital Hierarchy)。这种装置能够将从SONET/SDH接收的IP数据包连续不断地写入系统内存，并将系统内存中的数据通过本装置与外围器件互连接口(Peripheral ComponentInterconnect，简称PCI)传递给物理层芯片发出，完成POS包收发过程。

背景技术：

现有技术中实现POS的收发是通过网络处理器进行控制的，至少目前尚未见到有独立的POS收发器可供使用。

参见图1，其为利用INTEL网络处理器来处理POS包收发过程的示意图。

其中，PHY物理层芯片101负责将SDH上的IP包从SDH的帧格式中解出来，并由POS-PHY(POS Physical Layer；Packet Over SONET/SDH物理层接口标准)口输出，或将POS-PHY接收的数据，交由该芯片封装到SDH帧中发出；POS-PHY接口转IX-BUS接口102用于将POS-PHY接口的数据转换成INTEL的IX-BUS接口的数据。网络处理器103用于进行POS包的收发控制；IX-BUS转PCI接口104将IX-BUS格式的数据转换成PCI接口模式的数据；ATM SAR芯片105将IP包转换成ATM信元或将ATM信元转成IP包；存储器106用于存储数据。

在数据接收方向，从光纤接收到的数据经PHY物理层芯片101处理提取PPP包(IP包被HDLC封装的一种格式)传到PHY物理层芯片101的POS-PHY出口的FIFO中，再由POS-PHY接口转IX-BUS接口102将数据转存到IX-BUS的存储器106中；这时，网络处理器103将存储器106中的数据读取到CPU中进行处理。处理完的数据由网络处理器103发给IX-BUS转PCI模块104，经PCI总线送至ATM SAR芯片105，由ATM SAR芯片105打包成ATM信元发出。

在数据发送方向，由ATM SAR芯片105接收的ATM信元，经ATM SAR芯片105处理恢复为IP包送至PCI总线，经PCI总线传至IX-BUS转PCI模块104，网络处理器103从IX-BUS转PCI模块104得到IP包并进行处理；处理后的IP包发给POS-PHY接口转IX-BUS接口102，由POS-PHY总线送至PHY物理层芯片101发出。

在上述的方式中，数据先被转换成IX-BUS格式，然后又从IX-BUS格式转换成PCI格式，转换的过程比较繁琐，数据收发过程需占用处理器资源，并且使用了昂贵的网络处理器，成本也比较高。

发明内容：

本发明的主要目的在于提供一种POS收发控制器，该收发控制器能够自动完成数据包的收发过程，CPU只用于需完成IP包的处理，由此降低CPU的开销。

本发明的另一目的在于提供一种POS收发控制器，该收发控制器直接使用PCI总线，以避免不必要的转换。

本发明的目的是这样实现的：

一种POS收发控制装置，它至少设有分别与内部总线分别连接的POS接收模块、POS发送模块、内部总线仲裁器和PCI接口；

其中，POS接收模块用于接收POS数据包，POS发送模块用于发送POS数据包；内部总线仲裁器用于控制POS接收模块或POS发送模块对内部总线的占用；通用CPU(203)用于根据预设在其内部的程序控制上述POS接收模块及POS发送模块的收、发POS包的操作；

所述的POS接收模块至少设有：POS-PHY接收接口、POS接收缓存、POS接收缓存控制器、PCI发送缓存、PCI发送控制器；其中，POS-PHY接收接口与POS接收缓存连接，POS接收缓存、POS接收缓存控制器、PCI发送缓存相互连接，PCI发送缓存和PCI发送控制器分别连接到内部总线上；并且，

POS-PHY接收接口接收POS包，并将该POS包传送到POS接收缓存；

POS接收缓存，将接收到的数据存入接收缓存，并向POS接收缓存控制器报告状态；

POS接收缓存控制器，控制POS接收缓存的动作，并将POS接收缓存中的数据搬移到PCI发送缓存中；

PCI发送控制器，用于自动轮询发送BD(buffer describer，包的信息)表，申请内部总线和外部总线，并控制数据发送地址和长度；

PCI发送缓存，用于存储等待发送的数据。

上述的发送BD表中至少存储有一个发送条目。

所述的POS发送模块至少设有：POS-PHY发送接口、POS发送缓存、POS发送缓存控制器、PCI接收缓存、PCI接收控制器；其中，POS-PHY发送接口和POS发送缓存连接，POS发送缓存、POS发送缓存控制器、PCI接收缓存相互连接，PCI接收缓存和PCI接收控制器分别连接到内部总线上；并且，

POS-PHY发送接口，用于发送存储在POS发送缓存中的数据；

POS发送缓存存储等待发送的数据，并向POS发送缓存控制器报告状态；

POS发送缓存控制器，控制POS发送缓存的动作，并将PCI接收缓存中的数据搬移到POS发送缓存中；

PCI接收缓存，用于存储PCI总线上接收到的数据；

PCI接收控制器，用于自动轮询接收BD表，申请内部总线和外部总线，并控制数据发送地址和长度。

上述的接收BD表中至少存储有一个接收条目。

所述的发送条目或接收条目中包含的信息至少包括：控制标志、错误标志、包起始信息、包结束信息、数据长度和数据地址指针；其中，

控制标志用于表示当前BD表是否由PCI接收控制器或PCI发送控制器控制；

错误标志用于表示发送过程中出错或与包结束标志一起表示接收的数据包有错；

包起始信息用于指示一个完整的数据包的启始位置；

包结束信息用于指示一个完整的数据包的结尾位置

数据长度用于表示当前数据地址指针所指向的数据的有效长度；

数据地址指针用于指示当前BD表所对应的数据的起始地址。

所述的POS接收模块执行如下操作：

POS-PHY接收接口(301)将数据接收到POS接收缓存(302)；

POS接收缓存(302)将缓存内的状态报告给POS接收缓存控制器(303)；

POS接收缓存控制器(303)判断PCI发送缓存(305)是否为空；如果为空，则POS接收缓存控制器(303)将POS接收缓存(302)中的数据传递给PCI发送缓存(305)；否则PCI发送控制器(304)发送数据。

PCI发送控制器(304)发送数据的操作为：

PCI发送控制器(304)读取发送BD表，判断BD表中的控制标志是否为PCI发送控制器(304)控制；如果不是，重复本操作；否则，PCI发送控制器(304)判读PCI发送缓存(305)是否有空；如果没有，继续判读；否则，PCI发送控制器(304)申请总线并直接将待接收的数据发送到接收缓存指针所指向的地址空间；PCI发送控制器(304)判断数据包是否读完，如果没有，PCI发送控制器(304)继续判读PCI发送缓存(305)是否为空；否则，PCI发送控制器(304)修改发送BD表；PCI发送控制器(304)指向下一个BD表，从头开始进入下一操作循环。

所述的POS发送模块执行如下操作：

PCI接收控制器(311)接收数据；POS发送缓存控制器(309)不断检查PCI接收缓存(310)是否有数据，以及POS发送缓存(308)是否有空；POS发送缓存控制器(309)将PCI接收缓存(310)中的数据搬移到POS发送缓存(308)中；POS-PHY发送接口(307)将数据从POS接收缓存(302)发送出去。

PCI接收控制器(311)接收数据的操作如下：

PCI接收控制器(311)首先读取接收BD表，判断BD表中的控制标志是否为PCI接收控制器(311)控制，如果不是，重复这一操作；否则，PCI接收控制器(311)判读PCI接收缓存(310)是否有数据待发，如果没有，则继续判读；否则，PCI接收控制器(311)申请总线并直接将待发送的数据从发送缓存指针所指向的地址空间读取到PCI接收缓存(310)；然后，PCI接收控制器(304)判断是否一个完整的数据包发送完毕，如果没有完成，则判读PCI接收缓存(310)是否有数据待发；否则，PCI接收控制器(311)修改当前BD表的内容；然后，PCI接收控制器(311)指向下一个BD表，从头开始，进入下一操作循环。

根据上述的技术方案可以看出：本发明所述的一种用于异步传输模式的POS包收发装置主要具有以下的技术特点：存储器直接挂接于PCI总线上，数据从POS收发控制器到存储器只需经过一级总线仲裁。POS包收发控制器的结构简单；POS包收发控制器与软件的接口，基于循环链表的结构，为软件提供了极大的灵活性；数据直接从PCI接收缓存，减轻了PCI总线的负荷，又提高了系统性能。

本发明的收发控制器能够自动完成数据包的收发过程，CPU只用于需完成IP包的处理，由此降低CPU的开销，并且该收发控制器直接使用PCI总线，避免了不必要的转换。

附图说明：

图1为现有的POS包收发控制装置的结构示意图。

图2为本发明的POS包收发控制装置的原理方框图。

图3为本发明一具体实施例的结构示意图。

图4为本发明接收控制流程图。

图5为本发明发送控制流程图。

具体实施方式：

以下结合附图和具体的实施例对本发明作进一步的详细说明：

参见图2、图3，本发明的POS收发控制器具体包括POS接收模块A、POS发送模块B、内部总线、内部总线仲裁器312、PCI接口306和通用CPU203；其中，POS接收模块A、POS发送模块B、内部总线仲裁器312、PCI接口306和通用CPU 203分别连接到内部总线上；

其中，POS接收模块A用于接收POS数据包，POS发送模块B用于发送POS数据包；内部总线仲裁器312用于控制POS接收模块A或POS发送模块B对内部总线的占用；通用CPU 203用于根据预设在其内部的程序控制上述POS接收模块A及POS发送模块B的收、发POS包的操作。

在POS接收模块A中，至少设有：POS-PHY接收接口301、POS接收缓存302、POS接收缓存控制器303、PCI发送缓存305、PCI发送控制器304；其中，POS-PHY接收接口301与POS接收缓存302连接，POS接收缓存302、POS接收缓存控制器303、PCI发送缓存305相互连接，PCI发送缓存305和PCI发送控制器304分别连接到内部总线上；并且，

POS-PHY接收接口301接收POS包，并将该POS包传送到POS接收缓存302；

POS接收缓存302，将接收到的数据存入接收缓存，并向POS接收缓存控制器303报告状态；

POS接收缓存控制器303，控制POS接收缓存302的动作，并将POS接收缓存302)中的数据搬移到PCI发送缓存305中；

PCI发送控制器304，用于自动轮询发送BD表，申请内部总线和外部总线，并控制数据发送地址和长度；

PCI发送缓存305，用于存储等待发送的数据。

POS发送模块B中至少设有：POS-PHY发送接口307、POS发送缓存308、POS发送缓存控制器309、PCI接收缓存310、PCI接收控制器311；其中，POS-PHY发送接口307和POS发送缓存308连接，POS发送缓存308、POS发送缓存控制器309、PCI接收缓存310相互连接，PCI接收缓存310和PCI接收控制器311分别连接到内部总线上；并且，

POS-PHY发送接口307，用于发送存储在POS发送缓存308中的数据；

POS发送缓存308存储等待发送的数据，并向POS发送缓存控制器309报告状态；

POS发送缓存控制器309，控制POS发送缓存308的动作，并将PCI接收缓存310中的数据搬移到POS发送缓存308中；

PCI接收缓存310，用于存储PCI总线上接收到的数据；

PCI接收控制器311，用于自动轮询接收BD表，申请内部总线和外部总线，并控制数据发送地址和长度。

POS-PHY接收接口301，该接口完成POS-PHY接口规范要求的接收数据的动作；POS接收缓存302，将接收到的数据存入该接收缓存，并向POS接收缓存控制器303报告状态；POS接收缓存控制器303，控制POS接收缓存302的动作，并适时地将POS接收缓存302中的数据搬移到PCI发送缓存305中；PCI发送控制器304，自动轮询发送BD表，在得到PCI发送缓存305有数据待发的信号后，申请内部总线和外部总线，并控制数据发送地址和长度。

PCI接口306是用于实现PCI协议的标准接口。

POS-PHY发送接口307，该接口完成POS-PHY接口规范要求的发送数据的动作。POS发送缓存308用于存储等待发送的数据，并向POS发送缓存控制器309报告状态。POS发送缓存控制器309，控制POS发送缓存308的动作，并适时地将PCI接收缓存310中的数据搬移到POS发送缓存308中。PCI接收缓存310用来存储PCI总线上接收到的数据。PCI接收控制器311，自动轮询接收BD表，在得到内存中有数据待发的信号后，申请内部总线和外部总线，并控制数据发送地址和长度。

内部总线仲裁器312仲裁PCI接收控制器311、PCI接收缓存310、PCI发送控制器304和PCI发送缓存305这四个部件，由哪一个控制内部总线。

本发明的控制器还实现BD表结构与软件的接口。该BD表是以循环链表的结构存储于内存中。一个BD表由N个条目组成，N通常取为16，32，64...当访问BD表的指针指向N时，下一个表的指针指向1。由此构成循环链表。该BD表可以工作于两种方式：第一种为优化内存方式，其数据长度设置为64-128字节，对于一个64-1.5K的数据包，可存放于一个或几个表项指向的缓存中，由此可以最大限度的利用内存；第二种为优化速度方式，其数据长度设置为1.5K字节(通常一个IP包不大于1.5K)，对于一个64-1.5K的数据包，可存放于一个表项指向的缓存中，在处理时，可以一次同时处理多个表项指向的数据包。由此可以提高处理速度。

发送BD表和接收BD表的条目结构分别参见表1和表2。

表1

表2

其中，控制标志表示当前BD表由CPU还是由POS包收发控制器控制。错误标志在发送BD表中，如果该位有效，表示发送过程中出错；在接收过程中，如果该位有效，且包结束标志有效则表示该接收的数据包有错。包起始是包的起始标志，它和包结束标志一起指示一个完整的数据包；一个有效的数据包是指在一个包起始和包结束标志之间所有指针指向的缓存的总和。包结束是包的结束标志，它和包起始标志一起指示一个完整的数据包；一个有效的数据包是指在一个包起始和包结束标志之间所有指针指向的缓存的总和。数据长度，在软件读取时，代表当前数据地址指针所指向的数据的有效长度；一个完整的IP数据包长度是在包起始和包结束之间所有BD表数据长度的总合；在软件写入时，代表当前数据地址指针所指向的数据区的可以提供适用的最大长度。数据地址指针指示当前BD表所对应的数据的起始地址。

参见图2、图3、图5利用本发明的装置，在数据接收方向，即数据从POS-PHY接收到PCI总线时，POS-PHY接收接口301根据POS-PHY接口规范，从PHY芯片将数据接收到POS接收缓存302，POS接收缓存302将缓存内的状态报告给POS接收缓存控制器303，POS接收缓存控制器303判断PCI发送缓存305是否为空；如果为空，则将POS接收缓存302中的数据传递给PCI发送缓存305。

与此同时，PCI发送控制器304不断进行如图5的动作。首先读取发送BD表，判断BD表中的控制标志是否为POS包收发控制器控制，如果不是，等待并重试。如果是，判读PCI发送缓存305是否有空，如果没有，则等待，如果有，申请总线并通过发送DMA控制器304直接将待接收的数据发送到缓存指针所指向的地址空间。然后判断是否一个完整的数据包读完，如果没有完成，回到判读PCI发送缓存305是否为空。如果完成，修改当前BD表的内容。包括控制标志，错误标志，包起始，包结束，数据长度和数据地址指针。

参见图2、图3、图4利用本发明的装置，在数据发送方向，即数据从PCI总线到POS-PHY接收。PCI接收控制器311不断进行如图4动作。首先读取接收BD表，判断BD表中的控制标志是否为POS包收发控制器控制，并读取当前BD表的内容。包起始，包结束，数据长度和数据地址指针。如果不是，等待并重试。如果是，判读PCI接收缓存310是否有数据要发送。如果没有，则等待，如果有，申请总线并通过接收DMA控制器311直接将待发送的数据从发送Buffer指针所指向的地址空间读取到PCI接收缓存310。判断数据包是否读完，如果没有，继续判读PCI接收缓存310是否有数据。如果完成，修改接收BD表，即BD表的控制标志和错误标志。指向下一个BD表，重复以上步骤。

与此同时，POS发送缓存控制器309不断检查PCI接收缓存310是否有数据要发，及POS发送缓存308是否有空。并及时地将PCI接收缓存310中的数据搬移到POS发送缓存308中。POS-PHY发送接口307根据POS-PHY接口规范，将数据从POS接收缓存302送到从PHY芯片。

最后应说明的是：以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (8)

1.一种SONET/SDH上的包(POS)收发控制装置，其特征在于：包括分别连接到内部总线上的POS接收模块、POS发送模块、内部总线仲裁器(312)、PCI接口(306)和通用CPU(203)；

其中，POS接收模块用于接收POS数据包，POS发送模块用于发送POS数据包；内部总线仲裁器(312)用于控制POS接收模块或POS发送模块对内部总线的占用；通用CPU(203)用于根据预设在其内部的程序控制上述POS接收模块及POS发送模块的收、发POS包的操作；

所述的POS接收模块至少设有：POS-PHY接收接口(301)、POS接收缓存(302)、POS接收缓存控制器(303)、PCI发送缓存(305)、PCI发送控制器(304)；其中，POS-PHY接收接口(301)与POS接收缓存(302)连接，POS接收缓存(302)、POS接收缓存控制器(303)、PCI发送缓存(305)相互连接，PCI发送缓存(305)和PCI发送控制器(304)分别连接到内部总线上；并且，

POS-PHY接收接口(301)用于接收POS包，并将该POS包传送到POS接收缓存(302)；

POS接收缓存(302)，用于将接收到的数据存入接收缓存，并向POS接收缓存控制器(303)报告状态；

POS接收缓存控制器(303)，用于控制POS接收缓存(302)的动作，并将POS接收缓存(302)中的数据搬移到PCI发送缓存(305)中；

PCI发送控制器(304)，用于自动轮询发送缓存描述表(BD表)，申请内部总线和外部总线，并控制数据发送地址和长度；

PCI发送缓存(305)，用于存储等待发送的数据；

所述的POS发送模块至少设有：POS-PHY发送接口(307)、POS发送缓存(308)、POS发送缓存控制器(309)、PCI接收缓存(310)、PCI接收控制器(311)；其中，POS-PHY发送接口(307)和POS发送缓存(308)连接，POS发送缓存(308)、POS发送缓存控制器(309)、PCI接收缓存(310)相互连接，PCI接收缓存(310)和PCI接收控制器(311)分别连接到内部总线上；并且，

POS-PHY发送接口(307)，用于发送存储在POS发送缓存(308)中的数据；

POS发送缓存(308)用于存储等待发送的数据，并向POS发送缓存控制器(309)报告状态；

POS发送缓存控制器(309)，用于控制POS发送缓存(308)的动作，并将PCI接收缓存(310)中的数据搬移到POS发送缓存(308)中；

PCI接收缓存(310)，用于存储PCI总线上接收到的数据；

PCI接收控制器(311)，用于自动轮询接收BD表，申请内部总线和外部总线，并控制数据发送地址和长度。

2.根据权利要求1所述的POS收发控制装置，其特征在于：该发送BD表中至少存储有一个发送条目。

3.根据权利要求1所述的POS收发控制装置，其特征在于：该接收BD表中至少存储有一个接收条目。

4.根据权利要求2或3所述的POS收发控制装置，其特征在于：所述的发送条目或接收条目中包含的信息至少包括：控制标志、错误标志、包起始标志、包结束标志、数据长度和数据地址指针；其中，

控制标志用于表示当前BD表是否由PCI接收控制器(311)或PCI发送控制器(304)控制；

错误标志用于表示发送过程中出错或在接收过程中与包结束标志同时有效表示接收的数据包有错；

包起始标志用于指示一个完整的数据包的起始位置；

包结束标志用于指示一个完整的数据包的结尾位置；

数据长度用于表示当前数据地址指针所指向的数据的有效长度；

数据地址指针用于指示当前BD表所对应的数据的起始地址。

5.根据权利要求1所述的POS收发控制装置，其特征在于：所述的POS接收模块执行如下操作：

POS-PHY接收接口(301)将数据接收到POS接收缓存(302)；

POS接收缓存(302)将缓存内的状态报告给POS接收缓存控制器(303)；

POS接收缓存控制器(303)判断PCI发送缓存(305)是否为空；如果为空，则POS接收缓存控制器(303)将POS接收缓存(302)中的数据传递给PCI发送缓存(305)；否则PCI发送控制器(304)发送数据。

6.根据权利要求5所述的POS收发控制装置，其特征在于：PCI发送控制器(304)发送数据的操作为：

PCI发送控制器(304)读取发送BD表，判断BD表中的控制标志是否为PCI发送控制器(304)控制；如果不是，重复本操作；否则，PCI发送控制器(304)判读PCI发送缓存(305)是否有空；如果没有，则等待；否则，PCI发送控制器(304)申请总线并直接将待接收的数据发送到接收缓存指针所指向的地址空间；PCI发送控制器(304)判断数据包是否读完，如果没有，PCI发送控制器(304)继续判读PCI发送缓存(305)是否为空；否则，PCI发送控制器(304)修改发送BD表；PCI发送控制器(304)指向下一个BD表，从头开始进入下一操作循环。

7.根据权利要求1所述的POS收发控制装置，其特征在于：所述的POS发送模块执行如下操作：

PCI接收控制器(311)接收数据；POS发送缓存控制器(309)不断检查PCI接收缓存(310)是否有数据，以及POS发送缓存(308)是否有空；POS发送缓存控制器(309)将PCI接收缓存(310)中的数据搬移到POS发送缓存(308)中；POS-PHY发送接口(307)将数据从POS接收缓存(302)发送出去。

8.根据权利要求7所述的POS收发控制装置，其特征在于：PCI接收控制器(311)接收数据的操作如下：

PCI接收控制器(311)首先读取接收BD表，判断BD表中的控制标志是否为PCI接收控制器(311)控制，如果不是，重复这一操作；否则，PCI接收控制器(311)判读PCI接收缓存(310)是否有数据待发，如果没有，则继续判读；否则，PCI接收控制器(311)申请总线并直接将待发送的数据从发送缓存指针所指向的地址空间读取到PCI接收缓存(310)；

然后，PCI接收控制器(304)判断是否一个完整的数据包发送完毕，如果没有完成，则判读PCI接收缓存(310)是否有数据待发；否则，PCI接收控制器(311)修改当前BD表的内容；然后，PCI接收控制器(311)指向下一个BD表，从头开始，进入下一操作循环。

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