CN101188609B - 一种atm与ip的转换装置、系统及方法 - Google Patents
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Abstract
本发明公开了一种ATM与IP的转换装置、系统及方法，装置包含基于FPGA实现的ATM接口模块、IP接口模块、ATM转IP模块、IP转ATM模块和时钟模块；ATM接口模块用于发送/接收ATM信元，IP接口模块用于发送/接收IP包，ATM转IP模块用于将ATM接口模块送来的ATM信元进行处理得到IP包后发送到IP接口模块，IP转ATM模块用于将IP接口模块送来的IP包进行处理得到ATM信元后发送到ATM接口模块，时钟模块用于提供时钟信号。系统包含上述装置，方法包含上述装置的处理过程。本发明利用FPGA实现ATM与IP转换，具有很大的灵活性，接口通用，设计规范，可以实现低硬件成本和多功能方案。
Description
技术领域
本发明涉及电子通信技术领域，具体地说涉及一种ATM(异步传输模式：Asynchronous Transfer Mode)与IP(因特网协议：Internet Protocol)的转换装置、系统及方法。
背景技术
在通讯技术领域，ATM和IP是使用广泛的两种网络传输技术。在一些底层使用ATM传输的网络中，上层经常会用到IPOA(IP Over ATM)，IP交换，还有可能是将IP格式的数据经过处理后以ATM信元格式在底层传输等，这些都需要完成ATM与IP数据格式的转换。根据ATM的协议，对ATM物理层传输的ATM信元数据，需要完成ATM层的处理，信元头的拆离和加载以及信元交换功能和AAL(ATM适配层：ATM Adaptation Layer)协议的处理，AAL处理包括SAR(分段与重组：Segment And Reassemble)和CS(汇聚子层：Convergence Sublayer)。经过AAL处理后的数据完成UDP(UserDatagram Protocol：用户数据报协议)/IP映射后输出，反之亦然。
现有的ATM与IP转换的技术主要包含以下几种方式：
1、ATM层协议采用ATM端口控制器，完成ATM信元的产生和剥离，信元的交换，流量控制等功能。AAL层协议采用网络处理器，完成SAR处理，并完成UDP/IP的映射处理，通过各种MII(Media IndependentInterface，媒体独立介质)接口接外部设备。这种方案适用于大业务量，高可靠性的环境，但是硬件成本高，功耗也大，同时由于微代码难度大，软件工作量较大，开发周期较长。
2、AAL协议层采用DSP进行处理，这种方案好处是处理速度快，然而同样价格高，功耗大，软件工作量也大。并且DSP的I/O(输入输出：Input/Output)引脚较少，很难实现标准的UTOPIA(ATM通用测试维护物理层接口：Universe Test and Operations PHY Interface of ATM)Level1(或Level2)总线接口，必须通过另外带有UTOPIA总线接口芯片如ATM层处理芯片和ATM物理层芯片连接；同样地，DSP内部一方面很难实现高速的千兆以太网接口(125MHz)，另一方面DSP完成AAL的处理后将IP格式数据发送出去还必须通过外接以太网物理层接口芯片或MAC(Media Access Control，媒体接入控制)芯片，除非采用低速的CPU总线传输。
3、采用CPU处理ATM与IP的转换，包括AAL的SAR处理，和IP与ATM格式的转换，而ATM层的转换一般采用ATM端口控制器。这种方案优点是速度快，但是问题在于：CPU因此不得不花大量的资源专门进行这种转换处理，导致其效率低，同时由于需要另外接入ATM端口控制器(因为CPU一般不带UTOPIA接口)，增加硬件成本，而且要达到通过接入多个ATM物理层芯片则无能为力。
发明内容
有鉴于此，本发明所要解决的技术问题是：提供一种ATM与IP转换装置、系统和方法，使得ATM与IP转换实现简单方便，硬件的成本低、功耗小。
为了解决上述技术问题，本发明采用的技术方案是：
一种ATM与IP的转换装置，包含基于FPGA实现的ATM接口模块、IP接口模块、ATM转IP模块、IP转ATM模块和时钟模块；所述ATM接口模块用于发送/接收ATM信元，所述IP接口模块用于发送/接收IP包，所述ATM转IP模块用于将所述ATM接口模块送来的ATM信元进行处理得到IP包后发送到IP接口模块，所述IP转ATM模块用于将所述IP接口模块送来的IP包进行处理得到ATM信元后发送到ATM接口模块，所述时钟模块用于提供时钟信号。
其中，所述IP转ATM模块包含IP接口调整模块、IP方先入先出模块、IP方ATM适配层接口模块、IP方ATM适配层缓存模块和IP方层处理模块，所述IP接口调整模块用于调整从IP接口模块接收到的IP包的数据速率，所述IP方先入先出模块用于缓存调整后的IP包数据，所述IP方ATM适配层接口模块用于接收IP方先入先出模块缓存的IP包数据，将IP包数据处理为IP净荷，所述IP方ATM适配层缓存模块用于缓存所述IP净荷，所述IP方层处理模块用于将缓存的IP净荷经AAL处理后转换成ATM信元发出。
所述IP方ATM适配层缓存模块可以是至少为两个，两者之间形成为乒乓操作模式。
所述的转换装置中，所述ATM转IP模块包含ATM接口调整模块、ATM方先入先出模块、ATM方ATM适配层接口模块、ATM方ATM适配层缓存模块和ATM方层处理模块，所述ATM方层处理模块用于将从ATM接口模块接收到的ATM信元处理为ATM净荷，所述ATM方ATM适配层缓存模块用于缓存所述ATM净荷，所述ATM方ATM适配层接口模块用于将缓存的ATM净荷处理为IP净荷并调整数据速率，所述ATM方先入先出模块用于缓存所述IP净荷，所述ATM接口调整模块用于调整缓存的IP净荷的数据速率并转换成IP数据包发出。
所述ATM方先入先出模块、ATM方ATM适配层接口模块和ATM方ATM适配层缓存模块可以至少为两组，两组ATM方先入先出模块、ATM方ATM适配层接口模块和ATM方ATM适配层缓存模块分别为AAL2类型和AAL5类型，用于分别对AAL2类型和AAL5类型的ATM信元进行相应处理。
6.如权利要求1至5任一所述的转换装置，其特征在于，所述ATM接口模块至少为两个，所述装置还包括选择模块，所述选择模块用于选择ATM接口模块之一。
所述的转换装置，ATM接口模块、IP接口模块、ATM转IP模块、IP转ATM模块和时钟模块集成于单片FPGA中。
本发明还公开了一种包含上述转换装置的ATM与IP的转换系统。
本发明还公开了一种ATM与IP的转换方法，包含IP转ATM处理流程，所述IP转ATM处理流程包含如下步骤：
A1、IP接口模块接收IP包数据；
A2、IP接口调整模块调整从IP接口模块接收到的IP包数据速率；
A3、IP方先入先出模块缓存调整后的IP包数据；
A4、IP方ATM适配层接口模块接收IP方先入先出模块缓存的IP包数据，将IP包数据处理为IP净荷；
A5、IP方ATM适配层缓存模块缓存所述IP净荷；
A6、IP方层处理模块将缓存的IP净荷经AAL处理后转换成ATM信元送至ATM接口模块；
所述IP接口模块、IP接口调整模块、IP方先入先出模块、IP方ATM适配层接口模块、IP方ATM适配层缓存模块、IP方层处理模块和ATM接口模块基于FPGA实现。
本发明还公开了一种ATM与IP的转换方法，包含ATM转IP处理流程，所述ATM转IP处理流程包含如下步骤：
B1、ATM接口模块接收ATM信元；
B2、ATM方层处理模块将从ATM接口模块接收到的ATM信元处理为ATM净荷；
B3、ATM方ATM适配层缓存模块缓存所述ATM净荷；
B4、ATM方ATM适配层接口模块将缓存的ATM净荷处理为IP净荷并调整数据速率；
B5、ATM方先入先出模块缓存所述IP净荷；
B6、ATM接口调整模块调整缓存的IP净荷的数据速率并转换成IP数据包送至IP接口模块；
所述ATM接口模块、ATM接口调整模块、ATM方先入先出模块、ATM方ATM适配层接口模块、ATM方ATM适配层缓存模块、ATM方层处理模块和IP接口模块基于FPGA实现。
与现有技术相比，本发明具有如下有益效果：
1)在FPGA上编程，实现ATM与IP的转换。进一步的，通过设置ATM方先入先出模块、ATM方ATM适配层接口模块和ATM方ATM适配层缓存模块为两组，两组ATM方先入先出模块、ATM方ATM适配层接口模块和ATM方ATM适配层缓存模块分别为AAL2类型和AAL5类型，能同时实现AAl2和AAl5的处理；
2)充分利用FPGA芯片引脚数目多的特点，可以实现多个UTOPIA接口的接入，而且外部接线配置非常简单；能够同时支持UTOPIA Level1，Level2，支持RGMII(简化的千兆媒体独立介质：Reduced GigabitMedia Independent Interface)干兆以太网接口；
由于一般硬件设计中都会用到FPGA芯片，所以本发明可以在不增加其他芯片的基础上实现ATM与IP的转换，达到成本低，功耗低，节省体积的效果；具有开发简单，设计灵活、适应性强、易于升级等特点。
附图说明
图1是本发明具体实施方式的转换装置的外部框图；
图2是本发明具体实施方式的转换装置的内部框图；
图3是本发明具体实施方式的转换装置的ATM转IP模块结构框图；
图4是本发明具体实施方式的转换装置的IP转ATM模块结构框图；
图5是本发明具体实施方式的转换装置中的AAL2的数据处理流程图；
图6是本发明具体实施方式的转换装置中的AAL5的数据处理流程图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细说明。
本发明具体实施方式的转换装置的外部框图如图1所示，其基于FPGA(现场可编程门阵列)实现，具体说明如下：
在ATM物理层接口侧，根据FPGA引脚数目多少，可以有选择的设置多路UTOPIA接口，即可以接入多路ATM物理层芯片，以两路UTIOPIA Level2为例，图中的UTOPIA总线1和UTOPIA总线2，可以分别接入两个ATM物理层芯片。一路标准的UTOPIA Level2有50根信号线，两路共100根，占用FPGA100个引脚，对于每一个UTOPIA接口的RX和TX端的信号尽量都采用FPGA的同一Bank的IO口做引脚。另外，UTOPIA还需要收发时钟，所以FPGA还需要一根PIN脚接外部时钟，即图1中的UTOPIA时钟，两路的收发时钟可以共用这一个PIN脚接入的时钟。这两套Level 2的接口也支持Level 1接口。
在系统接口侧，FPGA提供数据总线(DATA BUS)，地址总线(ADDR BUS)和控制总线(Control BUS)接口，这些接口大部分是和CPU相连。如表1所示。SEL信号的作用是FPGA初始化时根据其电平高低选择两套UTOPIA接口中的一套。
表1 系统接口引脚信息
| 分类 | 信号 | 备注 |
| 地址总线 | AO-An | n：根据需要选择。输入 |
| 数据 | DO-Dn | n：根据需要选择。输入输出 |
| 总线 | ||
| 控制总线 | RES | 复位信号。输入 |
| CS | 片选信号。输入 | |
| RD | 读信号。输入 | |
| WR | 写信号。输入 | |
| SEL | UtopIA总线初始化选择信号。输入 |
在以太网接口侧，FPGA提供一路标准的RGMII接口，即图1中RGMII总线，可以接其他MAC或物理层芯片。FPGA提供的引脚包括RXD<0..3>(接收数据，4位)，RXCLK(接收时钟引脚)，RXCTL(接收控制引脚)，TXD<0..3>(发送数据，4位)，TXCLK(发送时钟引脚)，TXCTL(发送控制引脚)，共10根。另外FPGA还需要125MHz的时钟源参考输入，经过驱动后可以用作RGMII接口的发送时钟，即图1中125MHz时钟。
如图2所示，本发明具体实施方式的转换装置的内部框图包含：ATM接口模块、IP接口模块、ATM转IP模块、IP转ATM模块和时钟模块(未示出)；ATM接口模块用于发送/接收ATM信元，IP接口模块用于发送/接收IP包，ATM转IP模块用于将所述ATM接口模块送来的ATM信元进行处理得到IP包后发送到IP接口模块，IP转ATM模块用于将所述IP接口模块送来的IP包进行处理得到ATM信元后发送到ATM接口模块，时钟模块用于提供时钟信号。
在ATM接口模块为图示的两个，或者更多时，可在装置中加入选择模块MUX，选择模块MUX用来选择两路或多路UTOPIA接口中的一路，由一个FPGA的I/O状态决定，也可选择UTOPIA Level1和UTOPIA level2中的一种。以上状态的选择通过以下8位寄存器进行设置。寄存器在FPGA内部建立，通过CPU访问。
D7 D0
| Res | Res | Res | Res | Res | Res | S2 | S1 |
其中，各个参数的含义为：S1：UTOPIA接口总线选择。
0选择UTOPIA 1
1选择UTOPIA 2
S2：UTOPIA接口Level选择。
0选择UTOPIA Level1
1选择UTOPIA Level2
其他几位为保留位。
ATM转IP模块ATM IP用来实现ATM格式数据转换成IP格式数据通过RGMII接口发送出去的功能。FPGA通过UTOPIA接口接收ATM信元数据，判断AAL2和AAL5并分别进行SAR处理，重新组成IP包，通过RGMII接口发送，RGMII工作在125MHz。IP转ATM模块IP_ATM用来接收IP包，判断AAL2和AAL5，进行SAR处理，添加ATM信元头，通过UTOPIA接口发送，是ATM转IP的逆过程。两个模块的具体工作过程如下：
如图3，IP转ATM模块包含IP接口调整模块GMI_RE、IP方先入先出模块IP_FIFO、IP方ATM适配层接口模块AAL_FIFO_INTERFACE、IP方ATM适配层缓存模块AAL_FIFO和AAL_FIFO以及IP方层处理模块UTX，在本例中，AAL_FIFO模块为两个，分别为AAL_FIFO_0和AAL_FIFO_1，显然，AAL_FIFO模块的数目并不限定于此。IP接口调整模块GMI_RE用于调整从IP接口模块接收到的IP包的数据速率，IP方先入先出模块IP_FIFO用于缓存调整后的IP包数据，所述IP方ATM适配层接口模块AAL_FIFO_INTERFACE用于接收IP方先入先出模块缓存的IP包数据，将IP包数据处理为IP净荷，IP方ATM适配层缓存模块AAL_FIFO_0和AAL_FIFO_1用于缓存所述IP净荷，IP方层处理模块UTX用于将缓存的IP净荷经AAL处理后转换成ATM信元送至ATM接口模块。
以UTOPIA Level 1举例。从RGMII接口接收来的数据经GMII_RE模块转换成16bit 62.5MHz的数据，数据速率仍为1Gbits/s，这是考虑到FPGA内部速率达不到125MHz而降低速率，其中62.5MHz的时钟是通过外部供给的125MHz经二分频得到。将GMII_RE模块出来的16bit的IP格式数据存入IP_FIFO模块中，根据IP格式数据中提供的CID(Channel Identifier：上层用户标识)将数据分别存在相应的FIFO中，转成16bit 12.5MHz速率的数据(12.5MHz的时钟是通过外部供给的25MHz经二分频得到)，然后通过AAL_FIFO_IBNTERFACE模块转成8bit25MHz速率的数据，同时去除MAC帧头和IP头，剩下IP净荷。之后通过乒乓操作，将数据存入AAL_FIFO_0或AAL_FIFO_1中，具体星当其中一个FIFO在写时，另一个可以同时被读出，反之亦然。AAL_FIFO中的数据送到UTX模块中，进行AAL的SAR和ATM层的处理，最后通过UTOPIA接口输出ATM信元数据。关于UTX模块中AAL的SAR和ATM层的处理将在后文说明。
如图4所示，ATM转IP模块包含ATM接口调整模块GMI_TR、ATM方先入先出模块ATM_FIFO、ATM方ATM适配层接口模块AAL_FIFO_INTERFACE、ATM方ATM适配层缓存模块AAL_BUF_FIFO和ATM方层处理模块URX。在本例中，根据ATM信元的类型，将ATM方先入先出模块、ATM方ATM适配层接口模块和ATM方ATM适配层缓存模块设为两组，两组ATM方先入先出模块、ATM方ATM适配层接口模块和ATM方ATM适配层缓存模块分别为AAL2类型和AAL5类型，即分别为AAL2_FIFO和AAL5_FIFO、AAL2_FIFO_INTERFACE和AAL5_FIF0_INTERFACE、AAL2_BUF_FIFO和AAL5_BUF_FIFO，用于分别对AAL2类型和AAL5类型的ATM信元进行相应处理。其中，AAL5_FIFO为5个，AAL2_FIFO为8个，每个FIFO对应一个CID(FIFO数量的设定，也即CID的数目根据用户的需求来定，可以每个用户使用一个CID)。
以UTOPIA Level 1举例。URX模块对物理层来的ATM信元进行ATM层的处理，去除信元头，得到ATM净荷，进行HEC(16进制)校验。之后进行AAL的SAR处理，形成IP净荷。同时FPGA根据ATM信元头的PVC配置(见下表2所示)，查找符合的VCI和VPI，从而确定SVR-TYPE，并根据ATMTYPE的值为2或5而分别被存入AAL2_BUF_FIFO或AAL5_BUF_FIFO中。之后通过AAL2_FIFO_INTERFACE模块进行将8bit 25M速率的数据转换成16bit 12.5MHz的数据的处理，同样通过AAL5_FIFO_INTERFACE模块进行将8bit 25M速率的的数据转换成16bit 12.5MHz的数据的处理。本设计可同时支持8条AAL2通路和5条AAL5通路。
关于AAL2和AAL5的处理是IP转ATM中AAL处理的逆过程，48字节的信元载荷完成重组的过程。
与IP转ATM处理中类似，根据ATM信元数据中提供的CID(ChannelIdentifier：上层用户标识)将数据分别存在相应的FIFO中，转换成16bit62.5MHz的数据，同样62.5MHz的时钟是通过外部供给的125MHz经二分频得到。GMII_TR模块接收IP净荷后增加IP头和MAC帧头转换为IP数据包，通过RGMII接口发送出去。
对FPGA还需要专门的寄存器进行PVC(Permanent Virtual Circuit：永久虚电路)配置，CPU对这些寄存器进行读写，用来规定虚电路和SVR-TYPE。寄存器位数位8位，分配如下：
表2 AAL5 PVC配置
| 寄存器地址 | 寄存器名称 | PVC |
| 0x00 | VPI | PVC0 |
| 0x01 | ||
| 0x02 | VCI | |
| 0x03 | ||
| 0x04 | SVR-TYPE | |
| 0x05 | ||
| ….. | ….. | |
| ….. | ……. | |
| ….. | …… | |
| 0x18 | VPI | PVC4 |
| 0x19 | ||
| 0x1A | VCI | |
| 0x1B | ||
| 0x1C | SVR-TYPE | |
| 0x1D |
表3 AAL2 PVC配置
| 寄存器地址 | 寄存器名称 | PVC |
| 0x1E | VPI | PVC0 |
| 0x1F | ||
| 0x20 | VCI | |
| 0x21 | ||
| 0x22 | SVR-TYPE | |
| 0x23 | ||
| ….. | ….. |
| ….. | ……. | |
| ….. | …… | |
| 0x48 | VPI | PVC7 |
| 0x49 | ||
| 0x4A | VCI | |
| 0x4B | ||
| 0x4C | SVR-TYPE | |
| 0x4D |
其中
VPI：虚通道标识，16位。
VCI：虚通路标识，16位。
SVR-TYPE：服务类型，16位。包括CID、ATMTYPE、SVRTYPE。分配如下：
| ATMTYPE(4b) | SVRTYPE(4b) | CID(1B) |
对PVC配置寄存器的操作具体为：
CPU先通过系统总线向FPGA的PVC寄存器0x00-0x4D中写入预置的参数。之后在ATM与IP的不同转换方向上的具体处理如下：
1)IP转ATM方向
FPGA从RGMII接口接收IP包，从IP包中提取出VCI和VPI参数，将VCI和VPI参数与PVC寄存器中的VCI和VPI值进行比较，找到对应的SVR-TYPE，根据相应的SVR-TYPE寄存器中的ATMTYPE，SVRTYPE进行相应AAL的处理，然后在SAR处理后增加ATM信元头时，将其中的CID添加到5字节信元头中，根据相应的SVR-TYPE寄存器中的CID，ATMTYPE，SVRTYPE进行相应AAL的处理，
2)ATM转IP方向
FPGA从ATM信元中提取出VCI和VPI参数，将此VCI和VPI参数与PVC寄存器中的VCI和VPI值进行比较，找到对应的SVR-TYPE，根据相应的SVR-TYPE寄存器中的ATMTYPE，SVRTYPE进行相应AAL的处理，之后并将CID，ATMTYPE，SVRTYPE添加到IP参数字节中，从RGMII接口发出。
AAL2的SAR和ATM层的处理如图5所示，AAL5的SAR和ATM层的处理如图6所示。FPGA从RGMII接口接收的IP数据的格式如下：
1)IP格式报文的格式：
| DSTMAC(6B) | SRCMAC(6B) | MACTYPE(2B) | IPHEADER(20B) | PARAM(8B) | PAYLOAD |
各字节说明如下：
B：Byte，字节。
b：bit，位。
DSTMAC：目标MAC地址，6个字节，在FPGA内部固化。
SRCMAC：源MAC地址，6个字节，在FPGA内部固化。
MACTYPE：设为0x0800，2个字节。表示IP数据报。
IPHEADER：标准的IPV4头，20个字节。
PARAM：内部参数头，8字节，自定义如下
| RESV(2B) | ATMTYPE(4b) | SVRTYPE(4b) | CID(1B) | ATMINFO(4B) |
B：Byte，字节。
b：bit，位。
RESV＝0，保留字节。
ATMTYPE＝5，SVRTYPE＝0，表示是AAL5链路上的信令报文。
ATMTYPE＝5，SVRTYPE＝1，表示是AAL5链路上的IP报文。
CID：Channel Identifier，上层用户标识(8Bits)。
ATMTYPE＝2，SVRTYPE＝0，表示是AAL2链路上的报文。
ATMINFO组成：
| VPI(2B) | VCI(2B) |
取VPI的低12bit表示ATM信元的VPI。
VPI：Virtual Path Identifier，虚通道标识。
VCI：Virtual Channel Identifier，虚通路标识。
2)AAL的处理
如上所述，FPGA根据IP报文中的ATMTYPE来区分AAL2和AAL5的数据。
1、对AAL2的数据来说，根据ATM的适配层协议AAL2，AAL2分为两个子层：公共部分子层(CPS)和业务特定汇聚子层(SSCS)。公共部分子层内部包含了SAR层的功能，所以没有专门的SAR子层。如图5所示，CPS从SSCS接收的CPS-SDU最大为45字节，作为CPS-分组的净荷，称CPS-PP。CPS-PP加上3个字节CPS-PH后构成CPS-packet。CPS-packet再加上1个字节的STF就组成了SAR-PDU，也就是ATM的净荷。ATM的净荷加上信元头，就变成了ATM信元。通过UTOPIA接口输出。相关AAL的术语如表4。
2、对AAL5的数据来说，根据ATM的适配层协议AAL5，AAL5分为两个子层：汇聚子层(CS)和分段和重装子层(SAR)。如图6所示，SSCS-SDU，加上8个字节的尾，包括CRC校验，另外增加0-47字节的填充，使组成的CPCS-PDU字节数是48的整数倍。CPCS-PDU被拆分为一个一个的48字节的SAR-PDU，也就是ATM的净荷。ATM的净荷加上信元头，就变成了ATM信元。通过UTOPIA接口输出。
表4 AAL相关术语缩略语列表
| 英文缩写 | 英文全称 | 中文全称 |
| SSCS | Service Specific ConvergenceSublayer | 业务特定汇聚子层 |
| CS | Coverage Sublayer | 会聚子层 |
| CPCS | Common Part Convergence | 会聚子层公共部分 |
| CPS | Common Part Sublayer | 公共部分子层 |
| SDU | Service Data Unit | 服务数据单元 |
| PDU | Protocol Data Unit | 协议数据单元 |
| CPS-PH | Common Part Sublayer-PacketHeader | 公共子层分组数据包头 |
| CPS-PP | Common Part Sublayer-PacketPayload | 公共子层分组数据包净载荷 |
| STF | Start Field | 开始域指针 |
| OCRC | Cyclic Redundancy Check | 循环冗余校验(32Bits) |
| PAD | Paddding | 填塞数据 |
上述转换装置的各个功能模块集成于单片FPGA中，以转换装置的FPGA芯片为核心，配合CPU和其他外围器件，例如存储器等，将可形成为一ATM与IP的转换系统。由于系统的核心-转换装置的工作过程已在上面详述，此处不再赘述。
本发明还公开了ATM与IP的转换方法，所述方法包含有IP转ATM处理流程以及ATM转IP处理流程，上述处理流程由于已包含在前述的转换装置的处理过程之中，此处也不再赘述。
本发明的ATM与IP的转换装置、系统及方法，利用FPGA实现ATM与IP转换，具有很大的灵活性，接口通用，设计规范，可以实现低硬件成本和多功能方案。对于本领域的熟练技术人员来说，可以对上述实施方式做出修改而不改变本发明的实质和范围。
Claims (9)
1.一种ATM与IP的转换装置，其特征在于，包含基于FPGA实现的ATM接口模块、IP接口模块、ATM转IP模块、IP转ATM模块和时钟模块；所述ATM接口模块用于发送/接收ATM信元，所述IP接口模块用于发送/接收IP包，所述ATM转IP模块用于将所述ATM接口模块送来的ATM信元进行处理得到IP包后发送到IP接口模块，所述IP转ATM模块用于将所述IP接口模块送来的IP包进行处理得到ATM信元后发送到ATM接口模块，所述时钟模块用于提供时钟信号；
所述IP转ATM模块包含IP接口调整模块、IP方先入先出模块、IP方ATM适配层接口模块、IP方ATM适配层缓存模块和IP方层处理模块，所述IP接口调整模块用于调整从IP接口模块接收到的IP包的数据速率，所述IP方先入先出模块用于缓存调整后的IP包数据，所述IP方ATM适配层接口模块用于接收IP方先入先出模块缓存的IP包数据，将IP包数据处理为IP净荷，所述IP方ATM适配层缓存模块用于缓存所述IP净荷，所述IP方层处理模块用于将缓存的IP净荷经AAL处理后转换成ATM信元发出。
2.如权利要求1所述的转换装置，其特征在于，所述IP方ATM适配层缓存模块至少为两个，每两个所述ATM适配层缓存模块之间形成为乒乓操作模式。
3.如权利要求1所述的转换装置，其特征在于，所述ATM转IP模块包含ATM接口调整模块、ATM方先入先出模块、ATM方ATM适配层接口模块、ATM方ATM适配层缓存模块和ATM方层处理模块，所述ATM方层处理模块用于将从ATM接口模块接收到的ATM信元处理为ATM净荷，所述ATM方ATM适配层缓存模块用于缓存所述ATM净荷，所述ATM方ATM适配层接口模块用于将缓存的ATM净荷处理为IP净荷并调整数据速率，所述ATM方先入先出模块用于缓存所述IP净荷，所述ATM接口调整模块用于调整缓存的IP净荷的数据速率并转换成IP数据包发出。
4.如权利要求3所述的转换装置，其特征在于，所述ATM方先入先出模块、ATM方ATM适配层接口模块和ATM方ATM适配层缓存模块至少为两组，两组ATM方先入先出模块、ATM方ATM适配层接口模块和ATM方ATM适配层缓存模块分别为AAL2类型和AAL5类型，用于分别对AAL2类型和AAL5类型的ATM信元进行相应处理。
5.如权利要求1至4任一所述的转换装置，其特征在于，所述ATM接口模块至少为两个，所述装置还包括选择模块，所述选择模块用于选择ATM接口模块之一。
6.如权利要求1至4任一所述的转换装置，其特征在于，所述ATM接口模块、IP接口模块、ATM转IP模块、IP转ATM模块和时钟模块集成于单片FPGA中。
7.一种包含如权利要求1至4任一所述的转换装置的ATM与IP的转换系统。
8.一种ATM与IP的转换方法，其特征在于，包含IP转ATM处理流程，所述IP转ATM处理流程包含如下步骤：
A1、IP接口模块接收IP包数据；
A2、IP接口调整模块调整从IP接口模块接收到的IP包数据速率；
A3、IP方先入先出模块缓存调整后的IP包数据；
A4、IP方ATM适配层接口模块接收IP方先入先出模块缓存的IP包数据，将IP包数据处理为IP净荷；
A5、IP方ATM适配层缓存模块缓存所述IP净荷；
A6、IP方层处理模块将缓存的IP净荷经AAL处理后转换成ATM信元送至ATM接口模块；
所述IP接口模块、IP接口调整模块、IP方先入先出模块、IP方ATM适配层接口模块、IP方ATM适配层缓存模块、IP方层处理模块和ATM接口模块基于FPGA实现。
9.一种ATM与IP的转换方法，其特征在于，包含ATM转IP处理流程，所述ATM转IP处理流程包含如下步骤：
B1、ATM接口模块接收ATM信元；
B2、ATM方层处理模块将从ATM接口模块接收到的ATM信元处理为ATM净荷；
B3、ATM方ATM适配层缓存模块缓存所述ATM净荷；
B4、ATM方ATM适配层接口模块将缓存的ATM净荷处理为IP净荷并调整数据速率；
B5、ATM方先入先出模块缓存所述IP净荷；
B6、ATM接口调整模块调整缓存的IP净荷的数据速率并转换成IP数据包送至IP接口模块；
所述ATM接口模块、ATM接口调整模块、ATM方先入先出模块、ATM方ATM适配层接口模块、ATM方ATM适配层缓存模块、ATM方层处理模块和IP接口模块基于FPGA实现。
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Publications (2)
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| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101895398B (zh) | 2010-07-15 | 2012-07-25 | 华为技术有限公司 | 数据通信方法和装置 |
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-
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|---|---|
| CN101188609A (zh) | 2008-05-28 |
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