JP2933039B2

JP2933039B2 - 通信用コントローラ

Info

Publication number: JP2933039B2
Application number: JP8334902A
Authority: JP
Inventors: 宏光森脇
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 1999-08-09
Anticipated expiration: 2016-11-29
Also published as: JPH10164146A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信コントローラ
に関し、特に、マイクロコンピュータ・システムの処理
の遅延によって生じる送信バッファのアンダーラン・エ
ラー、及び受信バッファ溢れのオーバラン・エラーに対
する発生頻度を抑えるようにした通信コントローラに関
する。

【０００２】

【従来の技術】従来のＤＭＡ（ダイレクトメモリアクセ
ス）転送機能を有する通信コントローラの構成の一例を
図６に示す。図６を参照して、従来の通信コントローラ
は、通信回線から送られたシリアル信号をパラレル・デ
ータに変換する受信シフト・レジスタ１と、送信ＦＩＦ
Ｏ（Ｆirst Ｉn Ｆirst Ｏut；先入れ先出し型記憶装
置）４から送られたパラレル・データをシリアル・デー
タとして送り出す送信シフト・レジスタ２と、を備えて
いる。

【０００３】また通信コントローラは、マイコン・シス
テム側と、受信シフト・レジスタ１及び送信シフト・レ
ジスタ２間のデータの一時保管用バッファとして、受信
ＦＩＦＯ３、及び送信ＦＩＦＯ４を有する。

【０００４】受信ＦＩＦＯ３は、一定のデータが溜まっ
た時点で、受信ＦＩＦＯスレッシュ・ホールド信号を出
力する。

【０００５】また送信ＦＩＦＯ４は、一定の空きが生じ
た時点で、送信ＦＩＦＯスレッシュ・ホールド信号を出
力する。

【０００６】さらに、通信コントローラは、受信ＦＩＦ
Ｏスレッシュ・ホールド、及び送信ＦＩＦＯスレッシュ
・ホールド信号を基に、送受信データ転送を制御するＤ
ＭＡ転送制御部５を備えている。

【０００７】一方、マイコン・システム側は、通信コン
トローラが送受信データ転送時に出力するアドレス信号
をデコードし、送受信データを格納するメモリ７にイネ
ーブル信号を供給するアドレス・デコーダ６と、マイコ
ン・システム内のデータ転送を行うバスを管理するＣＰ
Ｕ８と、を備えている。

【０００８】ＣＰＵ８は、通信コントローラ側から出力
されるホールド・リクエスト信号に対して、バスの占有
権を与えるホールド・アクノリッジ信号を送出する。

【０００９】メモリ７は、アドレス・デコーダ６からの
イネーブル信号がアクティブの間、メモリ・リード信号
がアクティブであれば、該当アドレスに格納されたデー
タをデータ・バスに出力し、一方、メモリ・ライト信号
がアクティブであれば、データ・バス上のデータを該当
アドレスに格納する。これらの動作は、一般的なマイコ
ン・システムの動作と同一の方式で実現されている。

【００１０】図７は、図６に示した通信コントローラの
受信データの転送タイミング動作を説明するための図で
ある。図７を参照して、この通信コントローラの動作を
説明する。

【００１１】通信回線から入力されたシリアル・データ
は受信シフト・レジスタ１で、シリアル−パラレル変換
され、その後パラレル・データは受信ＦＩＦＯ３に転送
される。

【００１２】受信ＦＩＦＯ３では、１段目に入力された
パラレル・データは、次の段が空き状態であれば、即座
に転送され、またその次の段が空き状態であれば転送さ
れるという動作を繰り返し行うことで、最終段へとデー
タが転送される。シリアル・データが入力される度毎に
同様の動作を繰り返し、受信ＦＩＦＯ３（ＲｘＦＩＦ
Ｏ）において、予め設定されたスレッシュ・ホールド
（Ｓ（０）状態）に達したことを検出した場合、受信Ｆ
ＩＦＯスレッシュ・ホールド信号をアクティブとして、
ＤＭＡ転送制御部５に、受信ＤＭＡ転送を要求する。

【００１３】ＤＭＡ転送制御部５は、受信ＦＩＦＯスレ
ッシュ・ホールド信号のアクティブを検出した際に、ホ
ールド・リクエスト信号をアクティブとして（図７の
参照）、マイコン・システムに対して、バスの解放を要
求する。

【００１４】マイコン・システムは、このバス解放要求
に対して、バスの使用権を通信コントローラに対して渡
すことが可能となった時点で、ホールド・アクノリッジ
信号をアクティブとする。

【００１５】ＤＭＡ転送制御部５は、ホールド・アクノ
リッジ信号のアクティブを検出すると、受信データの格
納先のアドレスを出力すると同時に、受信ＦＩＦＯ３の
最終段のパラレル・データをデータ・バス上に出力し、
それぞれの出力が安定するのを待って、メモリ７への書
き込み信号であるメモリ・ライト信号をアクティブとす
る（図７の、及びＳ（１）状態）。

【００１６】以後、受信ＦＩＦＯスレッシュ・ホールド
信号がインアクティブとなるまで同じ動作を繰り返し、
データ転送が完了すると、ホールド・リクエスト信号を
インアクティブとする（図７の参照）。

【００１７】マイコン・システム側では、ホールド・リ
クエスト信号のインアクティブを検出すると、通信コン
トローラがバスの占有権を放棄したものと判断し、ホー
ルド・アクノリッジ信号をインアクティブとし、再びバ
スの使用を再開する。

【００１８】送信動作については、受信動作と同様に、
送信ＦＩＦＯ４（ＴｘＦＩＦＯ）の空き状態がスレッシ
ュ・ホールドに達すると、送信ＦＩＦＯスレッシュ・ホ
ールド信号がアクティブとされ、ＤＭＡ転送制御部分
は、ホールド・リクエスト信号をアクティブとし（図７
の）、メモリ７上の送信データを取り込むため、アド
レス・バス上に送信データの格納されたアドレスを出力
するとともにメモリ・リード信号をアクティブとする
（図７の）。

【００１９】その後、メモリ７がデータ・バス上に出力
したデータをＤＭＡ転送制御部５が取り込み、送信ＦＩ
ＦＯ４に転送する。以後、送信ＦＩＦＯスレッシュ・ホ
ールドがインアクティブになるまで、この動作を繰り返
し、その後、ホールド・リクエスト信号をインアクティ
ブとして（図７の）、バスを解放する。

【００２０】

【発明が解決しようとする課題】この従来の通信コント
ローラでは、図８に示すとおり、ＤＭＡ転送制御部５が
ホールド・リクエスト信号を出力した後に、マイコン・
システムがより優先順位の高い処理を行っている場合に
は、バスを解放することができず、ホールド・アクノリ
ッジ信号がアクティブとされず、その間、すなわち図８
の（ａ−ａ′）の期間、受信ＦＩＦＯ３（ＲｘＦＩＦ
Ｏ）に受信データが溜まる一方で、送信ＦＩＦＯ４（Ｔ
ｘＦＩＦＯ）中の送信データが不足する状態（Ｓ′
（０）状態）が発生する。

【００２１】また従来の通信コントローラにおいては、
１度のデータ転送シーケンスにおいて、単方向の転送し
か行われていない。図８には、受信データ転送制御の方
が、送信データ転送制御よりも優先して行われた場合に
ついて示されている。

【００２２】図８に示すように、受信データについて
は、メモリに格納される（Ｓ（１）状態〜Ｓ（１）状態
〜Ｓ（３）状態）が、送信動作は継続されているため、
送信ＦＩＦＯ４中の送信データは、送信シフト・レジス
タ２に転送され、最終的には送信シフト・レジスタ２と
送信ＦＩＦＯ４の双方が空の状態（Ｓ（４）状態）、す
なわちアンダーラン状態となり、これまで送信したフレ
ームが中断される。

【００２３】相手局においては、このフレームはエラー
フレームとして処理され、このフレームの再送を送信
局、すなわち通信コントローラが行わなければならず、
結果として通信効率を低下させるという問題点があっ
た。

【００２４】これは、送信データ転送制御を優先して
も、同様にオーバラン・エラーが発生し、同じ結果とな
る。

【００２５】上記したように、従来技術においては、送
信データの転送よりも受信データ転送を優先するため、
受信オーバランよりも送信アンダーランの方が、発生す
る確率が高い。

【００２６】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、送信アンダーラン
の発生を低減することによってフレームの消失を防止
し、送信局におけるフレームの再送回数を低減し、その
結果として単位時間当りの送信フレームを増加、通信効
率の向上を図る、通信コントローラを提供することにあ
る。

【００２７】

【課題を解決するための手段】前記目的を達成するた
め、本発明の通信コントローラは、１つのＤＭＡ転送シ
ーケンス中で、送信及び受信データ転送を混合して行う
手段と、この混合転送を開始するためのトリガーとし
て、アンダーラン状態及びオーバラン状態となるポイン
トの直前において第２のスレッシュ・ホールドを新たに
備えている。

【００２８】本発明は、受信ＦＩＦＯにおける受信デー
タの保管数が予め定められた閾値以上であることを検出
するためのスレッシュ・ホールド、及び、送信ＦＩＦＯ
における送信データの保管数が予め定められた閾値以下
であることを検出するためのスレッシュ・ホールドに対
して、更に、前記受信ＦＩＦＯにおける受信データの保
管数が予め定められた閾値以上である状態、及び、前記
送信ＦＩＦＯにおける受信データの保管数が予め定めら
れた閾値以下である状態になる直前のデータの保管数を
示す別のスレッシュ・ホールドをそれぞれ設け、前記受
信ＦＩＦＯ、及び前記送信ＦＩＦＯからの、これらのス
レッシュ・ホールドを超えたことを検出する信号の組み
合わせに基づき、送受信のデータ転送を決定する手段を
備えたことを特徴とする。

【００２９】本発明においては、送信データを一時保管
するための送信ＦＩＦＯを有し、前記送信ＦＩＦＯ内の
送信データの保管数が予め定められた閾値以下であるこ
とを検出する第１のスレッシュ・ホールド検出手段と、
送信データの保管数が前記第１のスレッシュ・ホールド
検出手段で検出する前記閾値よりも小さい、予め定めら
れた第２の閾値を検出する第２のスレッシュ・ホールド
検出手段と、を備え、受信データを一時保管するための
受信ＦＩＦＯを有し、前記受信ＦＩＦＯ内の受信データ
の保管数が予め定められた閾値以上であることを検出す
る第１のスレッシュ・ホールド検出手段と、受信データ
の保管数が前記の第１のスレッシュ・ホールド検出手段
で検出する前記閾値よりも大きい、予め定められた第２
の閾値を検出する第２のスレッシュ・ホールド検出手段
を備えて構成とされる。

【００３０】また、本発明においては、前記送信ＦＩＦ
Ｏ及び前記受信ＦＩＦＯの第１から第２のスレッシュ・
ホールド検出手段の検出出力情報の組み合わせにより、
データ転送を行う際に、送信データ転送及び受信データ
転送のいずれかについて、前記第２のスレッシュ・ホー
ルド検出手段の第２の閾値に到達している側のデータ転
送を優先して行う手段を備えたことを特徴とする。

【００３１】さらに、本発明においては、送受信データ
を格納する記憶手段のアドレスを、送信用アドレスと受
信用アドレスとに時分割出力し、データ・バスを送信と
受信用に分割し、前記第１及び第２のスレッシュ・ホー
ルド検出手段の検出情報の組み合わせにより、前記第２
の閾値に双方が到達していた場合、送信と受信データの
同時転送を行い、一方のみが前記第２の閾値に到達して
いる場合には、到達している側のデータ転送を優先して
行うことを特徴とする。

【００３２】本発明によれば、上記した従来の通信コン
トローラの送信ＦＩＦＯ及び受信ＦＩＦＯに、アンダー
ラン状態及びオーバラン状態となる直前にスレッシュ・
ホールドを新たに設け、このスレッシュ・ホールドと、
従来のスレッシュ・ホールドの状態に応じて、送信また
は受信のデータ転送を優先または同時に処理することに
より、受信オーバランの頻度を低減するとともに、送信
アンダーランの頻度を抑えるようにしたものである。

【００３３】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、送信データを一時保管するための送信ＦＩ
ＦＯ（図１の４）において、送信データの保管数が予め
定められた第１のスレッシュ・ホールド以下であること
を検出した際に第１の送信ＦＩＦＯスレッシュ・ホール
ド信号（ｂ）をアクティブとし、送信データの保管数が
第１のスレッシュ・ホールドよりも小さい第２のスレッ
シュ・ホールド以下であることを検出した際に第２の送
信ＦＩＦＯスレッシュ・ホールド信号（ａ）を出力す
る。

【００３４】また受信データを一時保管するための受信
ＦＩＦＯ（図１の３）において、受信データの保管数が
予め定められた第１のスレッシュ・ホールド以上である
ことを検出した際に第１の受信ＦＩＦＯスレッシュ・ホ
ールド信号（ｂ）をアクティブとし、受信データの保管
数が第１のスレッシュ・ホールドよりも大きい第２のス
レッシュ・ホールド以上であることを検出した時、第２
の受信ＦＩＦＯスレッシュ・ホールド信号（ａ）をアク
ティブとする。

【００３５】そして、送信ＦＩＦＯ（図１の４）からの
第１、第２の送信ＦＩＦＯスレッシュ・ホールド、及び
受信ＦＩＦＯ（図１の３）からの第１、第２の受信ＦＩ
ＦＯスレッシュ・ホールド情報の組み合わせにより、デ
ータ転送を行う際に、送信データ転送及び受信データ転
送のいずれかについて、第２のスレッシュ・ホールドに
到達している側のデータ転送を優先して行う。

【００３６】また、本発明は、別の実施の形態におい
て、送信データ及び受信データを格納する記憶手段を送
信バッファ（図２の７１）と受信バッファ（図２の７
２）に分け、送受信バッファ・アドレスを、送信用アド
レスと受信用アドレスとに時分割出力すると共に、デー
タ・バスを送信と受信用に分割し、送信ＦＩＦＯ（図２
の４）からの第１、第２の送信ＦＩＦＯスレッシュ・ホ
ールド、及び受信ＦＩＦＯ（図２の３）からの第１、第
２の受信ＦＩＦＯスレッシュ・ホールド情報の組み合わ
せにより、データ転送を行う際に、第２のスレッシュ・
ホールドに双方が到達していた場合、送信データと受信
データの同時転送を行い、一方のみが第２のスレッシュ
・ホールドに到達している場合には、到達している側の
データ転送を優先して行う。

【００３７】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。

【００３８】

【実施例１】図１は、本発明の第１の実施例の構成を示
すブロック図である。図１を参照して、受信シフト・レ
ジスタ１と、送信シフト・レジスタ２、アドレス・デコ
ーダ６、メモリ７、ＣＰＵ８は、図６に示した従来技術
と同じ機能を有する。

【００３９】図１参照して、本実施例においては、受信
ＦＩＦＯ３について、４段目のスレッシュ・ホールドａ
に対して、更に２段目に新しいスレッシュ・ホールドｂ
を設けると共に、送信ＦＩＦＯ４についても、４段目の
スレッシュ・ホールドａに対して、７段目（最終段の一
段前）に新しいスレッシュ・ホールドｂを設けている。

【００４０】これらの受信、送信ＦＩＦＯスレッシュ・
ホールドａ、ｂは、ＤＭＡ転送制御部５が、送受信デー
タをＤＭＡ転送する際に、送信または受信のいずれを優
先して処理するかを決定するために使用する。

【００４１】ＤＭＡ転送制御部５は、受信ＦＩＦＯ３か
ら出力される受信ＦＩＦＯスレッシュ・ホールド信号
ａ、ｂのそれぞれの状態によって、ＤＭＡ転送シーケン
ス中のメモリ７へのアクセスをデータ毎に、次の表１に
示す論理に従って切り替える機能を備える。

【００４２】

【表１】

【００４３】次に、図３のタイミング図を参照して、本
実施例の全体の動作の流れを説明する。なお図３におい
て、送信シフト・レジスタ上段に示した状態は、表１の
状態及びその遷移を示している。

【００４４】先ず、マイコン・システム側の処理の遅れ
によって受信ＦＩＦＯ３及び送信ＦＩＦＯ４がオーバラ
ン及びアンダーラン（Ｓ′（０）状態）が発生直前の状
態となる。この動作タイミングまでは、図８に示した
Ｓ′（０）状態までと同一である。受信ＦＩＦＯ（Ｒｘ
ＦＩＦＯ）３に受信データが溜まる一方で、送信ＦＩＦ
Ｏ（ＴｘＦＩＦＯ）４中の送信データが不足する状態で
あるＳ′（０）状態が発生する。

【００４５】次に、Ｓ（１）状態において、送信ＦＩＦ
Ｏ４中の最終段のデータが送信シフト・レジスタ２に転
送され、最終段には次のデータが転送される。

【００４６】本実施例においては、送信ＦＩＦＯ４の７
段目（図１では最終段の一つ前）に、送信データが存在
しなければ、送信ＦＩＦＯスレッシュ・ホールドｂ（Ｔ
ｘＳＨ−ｂ）がアクティブとなる。

【００４７】一方、受信ＦＩＦＯ３の２段目には、まだ
受信データが存在しないため、受信ＦＩＦＯスレッシュ
・ホールドｂ（ＲｘＳＨ−ｂ）はインアクティブであ
る。

【００４８】ＤＭＡ転送制御部５は、表１に示した論理
表に基づき（表１の状態）、送信データ・アクセス、
すなわちアドレス・バス上に送信バッファ（メモリ７）
のアドレスを出力するとともに、メモリ・リード信号を
アクティブ（この場合ロウ・レベルがアクティブ）とす
る。

【００４９】マイコン・システム側では、ＤＭＡ転送制
御部５からの信号によって、データ・バス上に送信デー
タを出力する。ＤＭＡ転送制御部５は、このデータ・バ
ス上の送信データを取り込み、送信ＦＩＦＯ４の１段目
に転送する。

【００５０】続いて、Ｓ（２）状態に遷移し、送信ＦＩ
ＦＯ４中の１段目のデータは、最終段まで自動的に転送
される。この状態では、受信ＦＩＦＯ３の２段目には依
然として受信データが存在せず、また４段目にはデータ
が存在するため、受信ＦＩＦＯ３のスレッシュ・ホール
ド信号ａ（ＲｘＳＨ−ａ）はアクティブ、スレッシュ・
ホールド信号ｂ（ＲｘＳＨ−ｂ）はインアクティブとな
る。送信ＦＩＦＯ４の７段目に送信データが存在しない
ため、送信ＦＩＦＯスレッシュ・ホールドｂ（ＴｘＳＨ
−ｂ）はアクティブとなる。

【００５１】従って、ＤＭＡ転送制御部５は、表１の論
理表（状態）に基づき、再び送信データ・アクセスを
行う。

【００５２】次に、Ｓ（３）状態に遷移した時、送信Ｆ
ＩＦＯ４の７段目に送信データが存在するため、送信Ｆ
ＩＦＯ４のスレッシュ・ホールド信号ａ（ＴｘＳＨ−
ａ）がアクティブ、スレッシュ・ホールド信号ｂ（Ｔｘ
ＳＨ−ｂ）はインアクティブとなる。受信ＦＩＦＯ３の
スレッシュ・ホールド信号ａ（ＲｘＳＨ−ａ）はアクテ
ィブ、スレッシュ・ホールド信号ｂ（ＲｘＳＨ−ｂ）は
インアクティブであるため、ＤＭＡ転送制御部５は、表
１の論理表（状態）に基づき、受信データ・アクセス
を行う。受信データ・アクセスでは、アドレス・バス上
に受信バッファのアドレスを出力すると同時にメモリ・
ライト信号をアクティブ（ロウ・レベルがアクティ
ブ）、データ・バス上に受信ＦＩＦＯ３の最終段のデー
タを出力とする。

【００５３】マイコン・システム側では、これらのＤＭ
Ａ転送制御部５からの信号によってデータ・バス上にあ
る受信データがメモリ７上に該当アドレスに書き込まれ
る。

【００５４】以降、受信ＦＩＦＯ３及び送信ＦＩＦＯ４
の全てのスレッシュ・ホールド信号がインアクティブと
なるまで、同様の動作を繰り返す。

【００５５】最後に全てのスレッシュ・ホールドがイン
アクティブとなった時、ホールド・リクエストをインア
クティブとして、バスの占有権を放棄する。

【００５６】以上の動作シーケンスによって、ＤＭＡ転
送制御部５によるデータ転送シーケンスにおいて、メモ
リアクセス毎にアンダーラン及びオーバランの発生しそ
うな状態を判断、優先処理を行うことによって、エラー
の発生を低減することが可能となる。

【００５７】図２に、本発明の第２の実施例の構成をブ
ロック図にて示す。図２において、受信シフト・レジス
タ１と、送信シフト・レジスタ２、受信ＦＩＦＯ３、送
信ＦＩＦＯ４、アドレス・デコーダ６、メモリ７、ＣＰ
Ｕ８は前記第１の実施例と同一である。

【００５８】本実施例が、前記第１の実施例と相違する
点は、ＤＭＡ転送制御部５に対してメモリ・アクセスを
行う際、送信と受信データを同時に転送するため、送受
信バッファに同時にアクセスできるよう、時分割に、送
信バッファ・アドレスと受信バッファ・アドレスを出力
する機能、及び内部バスとして送信、受信用として別々
の内部パスを新たに追加していることである。

【００５９】このため、本実施例では、４つのスレッシ
ュ・ホールドは、送信／受信のメモリアクセスを同時に
行うかどうかを決定するために使用する。表２に、その
論理組み合わせとメモリアクセスとの関係を示す。

【００６０】

【表２】

【００６１】また、マイコン・システム側に、その時分
割で出力されるアドレス（送信用アドレスと受信用アド
レス）をラッチし、メモリ・アクセス期間中、その出力
を保持するラッチ回路９１、９２を備え、また送信／受
信メモリへのアクセスを同時に行うために、送信／受信
用にそれぞれアドレス・デコーダ６１、６２と、メモリ
７１、７２を別々に設けている。

【００６２】次に、図４のタイミング図を参照して、本
実施例の全体の動作の流れを説明する。先ず、Ｓ′
（０）状態となるまでは、前記第１の実施例と同一であ
る。

【００６３】続いて、Ｓ（１）状態となった時、受信Ｆ
ＩＦＯ３のスレッシュ・ホールドａ（ＲｘＳＨ−ａ）、
ｂ（ＲｘＳＨ−ｂ）及び送信ＦＩＦＯ４のスレッシュ・
ホールドａ（ＴｘＳＨ−ａ）、ｂ（ＴｘＳＨ−ｂ）が共
にアクティブであるため、表２に示した論理表（状態
）より、送信データと受信データ・アクセスを同時に
行う。このアクセスについて、図５に示したタイミング
図を参照して説明する。

【００６４】送受信バッファに同時にアクセスする場
合、ＤＭＡ転送制御部５は、アドレス・バス上に先に送
信アドレスを出力し、同時に送信アドレスイネーブルに
アクティブ（ハイ・レベルがアクティブ）パルスを出力
する。これらの信号によって、アドレス・ラッチ回路９
１は、イネーブル信号の立ち上がりでアドレスをラッチ
し、次の送信アドレスイネーブルにアクティブパルスが
出力されるまで、そのアドレスを保持する。

【００６５】続いて、ＤＭＡ転送制御部５は、アドレス
上に受信アドレスを出力し、同時に受信アドレスイネー
ブル出力にアクティブ（ハイ・レベル）パルスを出力す
る。

【００６６】送信の場合と同様に、アドレス・ラッチ回
路９２によってアドレスがラッチされ、次の受信アドレ
スイネーブルにアクティブパルスが出力されるまで、そ
のアドレスを保持される。

【００６７】その後、メモリ・リード信号とメモリ・ラ
イト信号を同時にアクティブとし、アドレス・デコーダ
６１、６２と、メモリ７１、７２は、それぞれ送信デー
タを出力し、受信データの取り込みを同時に行う。

【００６８】ＤＭＡ転送制御部５は、送信データ・バス
上の送信データを取り込み、内部の送信パスを介して、
送信ＦＩＦＯ４に転送し、あるいは、受信ＦＩＦＯ３の
最終段のデータを内部の受信パスを介して、受信データ
・バス上に出力し、メモリ７２への書き込みを行う。

【００６９】以後、受信ＦＩＦＯ３と送信ＦＩＦＯ４の
スレッシュ・ホールドの状態に応じて、同時アクセス、
送信または受信のみのアクセスを、全てのスレッシュ・
ホールド信号がインアクティブになるまで繰り返す。

【００７０】受信ＦＩＦＯ３、送信ＦＩＦＯ４の全スレ
ッシュ・ホールド信号がインアクティブとなると、前記
第１の実施例と同様、ＤＭＡ転送制御部５はホールド・
リクエストをインアクティブとし、バスの占有権を放棄
する。

【００７１】本実施例では、前記第１の実施例に対し
て、一つのデータアクセス・サイクル中に送信／受信ア
ドレスのラッチ動作が増えるが、送受信データ転送を同
時に行うため、前記第１の実施例で、一定数の送信及び
受信データを転送する時間について、ラッチ動作を短く
することで、より早くデータ転送を完了させることが可
能となる。

【００７２】

【発明の効果】以上説明したように、本発明によれば、
従来の通信コントローラに対して、更にアンダーラン状
態及びオーバラン状態となり易いポイントにスレッシュ
・ホールドを追加し、これらのスレッシュ・ホールドの
組み合わせに応じて、１つのＤＭＡ転送シーケンス中
で、送信及び受信データ転送を混合して行うように構成
したことにより、送信アンダーラン及び受信オーバラン
を低減するという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】本発明の第２の実施例の構成を示すブロック図
である。

【図３】本発明の第１の実施例の動作タイミングを模式
的に説明する図である。

【図４】本発明の第２の実施例の動作タイミングを模式
的に説明する図である。

【図５】本発明の第２の実施例におけるアドレスを多重
化して出力する動作タイミングを説明するためのタイミ
ング図である。

【図６】従来技術の構成を示すブロック図である。

【図７】従来技術の動作タイミングを示す図である。

【図８】従来技術でのアンダーラン状態になる動作タイ
ミングを示す図である。

【符号の説明】

１受信シフト・レジスタ２送信シフト・レジスタ３受信ＦＩＦＯ４送信ＦＩＦＯ５ＤＭＡ転送制御部６、６１、６２アドレス・デコーダ７、７１、７２メモリ８ＣＰＵ９１、９２ラッチ回路〜送信／受信スレッシュ・ホールドの組み合わせ

Claims

(57)【特許請求の範囲】

【請求項１】受信ＦＩＦＯにおける受信データの保管数
が予め定められた閾値以上であることを検出するための
スレッシュ・ホールド、及び、送信ＦＩＦＯにおける送
信データの保管数が予め定められた閾値以下であること
を検出するためのスレッシュ・ホールドに対して、更
に、前記受信ＦＩＦＯにおける受信データの保管数が予
め定められた閾値以上である状態、及び、前記送信ＦＩ
ＦＯにおける受信データの保管数が予め定められた閾値
以下である状態になる直前のデータの保管数を示す別の
スレッシュ・ホールドをそれぞれ設け、前記受信ＦＩＦＯ、及び前記送信ＦＩＦＯからの、これ
らのスレッシュ・ホールドを超えたことを検出する信号
の組み合わせに基づき、送受信のデータ転送を決定する
手段を備えたことを特徴とする通信コントローラ。
【請求項２】送信データを一時保管するための送信ＦＩ
ＦＯにおいて、送信データの保管数が予め定められた閾
値以下であることを検出する第１のスレッシュ・ホール
ド検出手段と、送信データの保管数が前記第１のスレッ
シュ・ホールド検出手段で検出する前記閾値よりも小さ
い第２の閾値を検出する第２のスレッシュ・ホールド検
出手段と、を備え、受信データを一時保管するための受信ＦＩＦＯにおい
て、受信データの保管数が予め定められた閾値以上であ
ることを検出する第１のスレッシュ・ホールド検出手段
と、受信データの保管数が前記の第１のスレッシュ・ホール
ド検出手段で検出する前記閾値よりも大きい閾値を検出
する第２のスレッシュ・ホールド検出手段と、を備え、前記送信ＦＩＦＯ及び前記受信ＦＩＦＯの第１から第２
のスレッシュ・ホールド検出手段の検出出力情報の組み
合わせにより、データ転送を行う際に、送信データ転送
及び受信データ転送のいずれかについて、前記第２のス
レッシュ・ホールド検出手段の第２の閾値に到達してい
る側のデータ転送を優先して行う手段を備えたことを特
徴とする通信コントローラ。
【請求項３】送信データを一時保管するための送信ＦＩ
ＦＯにおいて、送信データの保管数が予め定められた閾
値以下であることを検出する第１のスレッシュ・ホール
ド検出手段と、送信データの保管数が前記第１のスレッ
シュ・ホールド検出手段で検出する前記閾値よりも小さ
い第２の閾値を検出する第２のスレッシュ・ホールド検
出手段と、を備え、受信データを一時保管するための受信ＦＩＦＯにおい
て、受信データの保管数が予め定められた閾値以上であ
ることを検出する第１のスレッシュ・ホールド検出手段
と、受信データの保管数が前記の第１のスレッシュ・ホール
ド検出手段で検出する前記閾値よりも大きい閾値を検出
する第２のスレッシュ・ホールド検出手段と、を備え、送受信データを格納する記憶手段のアドレスを、送信用
アドレスと受信用アドレスとに時分割出力し、データ・
バスを送信と受信用に分割し、前記第１及び第２のスレッシュ・ホールド検出手段の検
出情報の組み合わせにより、前記第２の閾値に双方が到
達していた場合、送信と受信データの同時転送を行い、
一方のみが前記第２の閾値に到達している場合には、到
達している側のデータ転送を優先して行うことを特徴と
する通信コントローラ。