JPH0865334A - マルチメディア通信装置及び方法 - Google Patents

マルチメディア通信装置及び方法

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JPH0865334A
JPH0865334A JP7138045A JP13804595A JPH0865334A JP H0865334 A JPH0865334 A JP H0865334A JP 7138045 A JP7138045 A JP 7138045A JP 13804595 A JP13804595 A JP 13804595A JP H0865334 A JPH0865334 A JP H0865334A
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Abstract

(57)【要約】 【目的】２つのインターフェース、即ち、ネットワーク
及びホスト・バス・システムの間でパケット・データ及
び等時性データを同時に受信及び送信する通信アダプタ
を提供する。 【構成】そのアダプタは、ＦＤＤＩ−ＲＡＭバッファ内
に構成された受信及び送信待ち行列に等時性データ及び
パケット・データを記憶する。コントローラはその待ち
行列への及びその待ち行列からのデータの転送を管理す
る。ローカル・バスはシステムと相互作用して、それら
待ち行列からシステム又はネットワークにデータを転送
するためのそのシステムにおけるアドレスのデスクリプ
タを与える。コントローラは、それら待ち行列とシステ
ム又はネットワークとの間でデータを転送するための可
変的閾値を与えるようプログラム可能である。システム
・インターフェース・ユニットはシステムへの又はシス
テムからのデータの転送を処理し、データが待ち行列を
バイパスして直接にシステム又はネットワークをアクセ
スすることを可能にする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチメディア通信に
関するものである。詳しく云えば、本発明は、１つのシ
ステムを横切ってリアル・タイム・マルチメディア情報
を通信するための装置及び方法に関するものである。特
に、本発明は、ホスト・バス・システムとマルチメディ
ア・ワークステーションを含むネットワークとを相互接
続するマルチメディア通信アダプタのためのアーキテク
チャに関するものである。
【０００２】
【従来の技術】１つのシステムを横切ってリアル・タイ
ム・マルチメディア情報を通信する場合の問題点は、多
数のマルチメディア及びパケット・データ・ストリーム
を供給しそしてホスト・ベースのシステムとローカル・
エリア・ネットワーク（ＬＡＮ）に接続されたワークス
テーションとの間でそれをリアル・タイムで流れさせる
システムとネットワークとの接続である。そのシステム
とネットワークとの間のこの機能を与える接続は、一般
には、通信アダプタと呼ばれ、よく知られている。通信
アダプタは、多数の現在の一般的な問題に対する高パフ
ォーマンスの解決方法を提供するように構成されなけれ
ばならない。
【０００３】１つの問題点は、ネットワークとホスト・
バス・システムとの間で、両方向に、パケット・データ
及び等時性データを同時に且つ独立的に転送することで
ある。
【０００４】もう１つの問題点は、ホスト・バス・シス
テムとネットワークとの間で、両方向に、その装置に記
憶することなくデータを直接に転送することである。
【０００５】もう１つの問題点は、システムとアダプタ
との間のダイレクト・メモリ・アクセス・オペレーショ
ンの非効率的な実行である。
【０００６】もう１つの問題点は、システムに送信され
るべきデータ及びシステムから受信されるべきデータの
ロケーションを表す送信デスクリプタ及び受信デスクリ
プタの同時的且つ独立的実行の欠如である。
【０００７】もう１つの問題点は、アダプタのパフォー
マンスを低下させるシステム帯域幅の非効率的な使用で
ある。
【０００８】もう１つの問題点はデータ転送コマンドの
シンプレックス実行である。
【０００９】もう１つの問題点は、アダプタにおける多
数の低帯域幅等時性データ及びパケット・データの効率
的な同時処理である。
【００１０】上記の問題点を処理及び解決するアダプタ
は、産業界、政府機関、及び教育界におけるマルチメデ
ィア通信の発展を促進するであろう。
【００１１】
【発明が解決しようとする課題】本発明の目的は、待ち
行列ストラクチャを使用して、ネットワークとホスト・
バス・システムとの間で多数の低帯域幅チャネルの効率
的な同時処理を可能にするマルチメディアのための通信
装置及び通信方法を提供することにある。
【００１２】もう１つの目的は、メディア接続バス及び
ホスト接続バスに対するアクセス・リクエストを制御す
る待ち行列ストラクチャのためのプログラム可能なデー
タ閾値を持った通信装置を提供することにある。
【００１３】もう１つの目的は、制御可能な多数の待ち
行列を独立のデスクリプタ・リストと共に使用して、同
時的な多数のリアル・タイム及びマルチメディア・スト
リームを処理するマルチフロー・アダプタを提供するこ
とにある。
【００１４】もう１つの目的は、バック・エンドにおけ
る任意の数のバスに対するインターフェースであり且つ
フロント・エンドにおける任意の数のＬＡＮ又はＷＡＮ
への接続及びインターフェースを行うアダプタを提供す
ることにある。
【００１５】もう１つの目的は、ネットワークとホスト
・バス・システムとの間でリアル・タイム／マルチメデ
ィア及びパケット・データを転送する方法を提供するこ
とにある。
【００１６】もう１つの目的は、ネットワーク及びホス
ト・バス・システムの間でいずれかの方向に転送された
マルチメディア又はパケット・データを記憶するための
アダプタにおける待ち行列ストラクチャを制御する方法
を提供することにある。
【００１７】
【課題を解決するための手段】本発明の特徴は、パケッ
ト及び等時性データの多数のストリームがシステムを横
切って流れることを可能にするアダプタである。
【００１８】本発明のもう１つの特徴は、システム及び
ネットワークの間でいずれの方向においてもアダプタで
バッファすることなくデータの直接転送を容易にするア
ダプタである。
【００１９】本発明のもう１つの特徴は、ローカル・メ
モリにシステム・アドレス・マッピングを施すアダプ
タ、及びコマンド・システム・エレメントに対して使用
可能なそのシステムにおける別個の独立したダイレクト
・メモリ・アクセス・エンジンである。
【００２０】本発明のもう１つの特徴は、ネットワーク
とホスト・バス・システムとの間の両方向におけるデー
タの流れをアダプタにおいて制御するためのデスクリプ
タ・ポインタ及びリストを生成し、使用することであ
る。
【００２１】本発明のこれらの目的及び特徴は、１つの
形式ではマイクロチャネルでよいシステムとローカル・
エリア・ネットワークに接続されたワークステーション
との間で等時性データ及びパケット・データを受信及び
送信するための手段を含む通信装置及び通信方法によっ
て達成される。その装置には、メディア・アクセス制御
（ＭＡＣ）装置への入力に対する等時性データ又はパケ
ット・データとしてすべてのバイトをタグしながら、ワ
ークステーションからの直列データ・ストリームをバイ
ト・ストリームに変換するためのネットワークに接続さ
れたフィジカル・レイア手段が含まれる。ＭＡＣは、受
信デスティネーション及びソース・アドレスとコントロ
ーラのローカル・バス・メモリ部分に記憶された内部ア
ドレスとを比較する。
【００２２】ＭＡＣが受領したデータは、ＦＤＤＩ−Ｒ
ＡＭバッファ（ＦＲＢ）に記憶するためのデータを作成
する別々の等時性受信エンジン又はパケット受信エンジ
ンに与えられる。ＦＲＢデータは、プログラム可能レジ
スタを使用して、待ち行列マネージャによって待ち行列
に与えられる。ＦＲＢ受信待ち行列に記憶されたデータ
は、閾値レベルが達成されるまで保持される。閾値レベ
ルは、待ち行列マネージャによってプログラム可能であ
る。閾値レベルが達成された時にシステム・インターフ
ェース・ユニットが活動化され、ローカル・プロセッサ
によって与えられたデスクリプタに基づいて、そのシス
テムにおけるアドレスにデータを転送する。システム・
インターフェース・ユニットは、ネットワークとシステ
ムとの間における多数の待ち行列からのデータの多重転
送を可能にする。ローカル・プロセッサはデスクリプタ
の使用を追跡し、必要に応じて追加のデスクリプタをシ
ステムにリクエストする。
【００２３】ホスト・バス・システムは、ＦＲＢにおけ
る送信待ち行列へのシステム・インターフェース・ユニ
ットを介してネットワークに同時に転送することができ
る。システムは、ＭＡＣ記憶装置がフルになるまでＭＡ
Ｃにデータを直接送信することも可能である。そして、
それがフルになった時、データがＦＲＢ送信待ち行列に
記憶される。閾値に達した時、データが送信待ち行列か
ら転送され、ＭＡＣ装置はローカル・エリア・ネットワ
ークへのアクセスを得る。フィジカル・レイア装置は、
ワークステーションによる使用のために、ローカル・ネ
ットワークへの入力としてデータをバイト形式から直列
形式に変換する。本発明は、複数パイプのリアル・タイ
ム・マルチメディア及びパケット・ストリームがネット
ワークとシステムとの間で両方向に転送されるのを可能
にする。
【００２４】
【実施例】本発明の実施例を次の目次に従って説明す
る。
【００２５】１．アダプタ概要 図１は、ＦＤＤＩリング１１２とマイクロチャネルの形
を取り得るホスト・バス・システム１１４との間でパケ
ット・データ又は等時性データを受信及び送信するため
のシステムにおけるアダプタ１１０を示す。そのアダプ
タは、ＡＮＳＩＸ３Ｔ９.５標準によって定義されたフ
ィジカル・レイアを使用し且つハイブリッド・モード・
オペレーションに必要な機能をも与えるフィジカル・イ
ンターフェース・レイア１１６を含む。そのインターフ
ェース・レイア１１６は直列ビット・ストリームをＦＤ
ＤＩリングから、すべてのバイトがパケット又は等時性
データとしてタグされた場合のメディア・アクセス・コ
ントローラ（ＭＡＣ）１１８に対する８０ナノ秒バイト
・ストリームに変換する。そのインターフェース・レイ
ア１１６は、コントローラ１２２に含まれた等時性メモ
リ・アクセス制御リクエスト・バス１２０から８０ナノ
秒バイト・ストリームを受信するためのリクエスト・バ
ス１２０にも接続される。
【００２６】メディア・アクセス・コントローラ（ＭＡ
Ｃ）１１８はＡＮＳＩ Ｘ３Ｔ９.５標準で定義された機
能を実施する。ＭＡＣ１１８からの受信された各バイト
は、パケット・メモリ・アクセス指示バス１２４を介し
てコントローラ１２２によって受信される。それらデー
タ・バイトと共に、ＭＡＣ１１８は、イベントの発生
時、例えば、指示バス１２４上の制御されたフレーム、
受信したデスティネーション・アドレスにおける一致等
の発生時にアサートされるシーケンス信号及びフラッグ
のセットを供給する。ＭＡＣ１１８はパケット・データ
の送信も制御するが、送信が生じる前に、リング１１２
においてトークンが捕捉されなければならない。先ず、
コントローラ１２２は、バス１２０に接続されたリクエ
スト・バス１２６における非ゼロ値をアサートすること
によってトークンの捕捉をリクエストする。トークンが
捕捉されたことをＭＡＣがコントローラ１２２に信号す
る時、コントローラ１２２は、バス１２６を介してパケ
ット・フレームを送信し始める。ＭＡＣは、バス１１７
を介してそれが受信するデータを反復するか、或いはバ
ス１２６上に出力されたデータを送信する。
【００２７】コントローラ１２２は、ＦＤＤＩリング１
１２及びシステム・インターフェース・ユニット（ＳＩ
Ｕ）１２８との間のデータ・フローを制御し、そして、
必要な場合には、ＦＤＤＩ−ＲＡＭバッファ（ＦＲＢ）
１３０においてデータをバッファすることもできる。ロ
ーカル・バス・インターフェース１３２はローカル・プ
ロセッサ１３４に接続される。そのローカル・プロセッ
サは、コントローラ１２２又はＦＲＢ１３０のアクセス
・レジスタにおいて割込みを行う。ＦＲＢ１３０へのパ
スは、２つの理由の理由のために設けられる。第１に、
プロセッサ１３４は、診断ルーチンを向上させる部分と
してそれの機能性を検証するために、ＦＲＢ１３４を書
込及び読み取ることができる。第２に、プロセッサ１３
４はネットワーク・プロトコル・フレームをＦＲＢ１３
０に記憶することができ、そしてそれが望ましい場合に
は、それらフレームをリング１１２に送信するようコン
トローラにリクエストする。コントローラ１２２は、リ
ング１１２とインターフェースしてベーシック・モード
又はハイブリッド・モードで動作するように設計されて
いる。コントローラ１２２には、パケット・メディア・
アクセス制御（Ｐ−ＭＡＣ）リクエスト・エンジン１３
６及びＰ−ＭＡＣ指示エンジン１３８と、等時性メモリ
・アクセス制御（Ｉ−ＭＡＣ）リクエスト・エンジン１
４０及びＩ−ＭＡＣ指示エンジン１４２が含まれる。
【００２８】指示エンジン１３８は、ＭＡＣ１１８から
受信したすべてのパケット・データの処理を扱う。指示
エンジン１４２は、ＭＡＣ１１８から受信したすべての
等時性データを処理する。インターフェース１１６に送
られたデータは、リクエスト・エンジン１３６及び１４
０の外で扱われる。ベーシック・モードでは、指示バス
１２３から入力されたすべてのデータがリクエスト・バ
ス１２０上に反復される。コントローラ１２２は、等時
性データ又はパケット・データがバイト・モジュール１
１８及びインターフェース１１６に又はそれらから転送
される時、最小量のバッファリングを行う。コントロー
ラ１２２は、ＦＲＢ１３０をパスすることによってシス
テム・インターフェース・ユニット１２８並びにＰ−Ｍ
ＡＣエンジン及びＩ−ＭＡＣエンジンとの間でデータを
直接に転送する機能を有する。殆どの部分に対して、パ
ケット・データ及び等時性データは循環式のＦＩＦＯ
（先入れ／先出し）レジスタとして動作するＦＲＢ１３
０における待ち行列に入れられる（図５参照）。ＦＲＢ
１３０は、コントローラの帯域幅要件に合致するに必要
な高速アクセスを行う高速スタティックＲＡＭによって
実施される。コントローラは、ＦＲＢ１３０における１
６個の待ち行列に対する読取り及び書込みポインタ（８
個の読取りポインタ及び８個の書込みポインタ）を管理
する。
【００２９】そのコントローラにおける各待ち行列に対
して閾値レジスタが設けられ、それらはローカル・プロ
セッサ１３４によってプログラムされる。特定の待ち行
列に対する閾値に達した時、コントローラは、ＳＩＵ１
２８によって周期的にポーリングされるそのコントロー
ラ／システム・インターフェースのステータス・レジス
タ（図示されていない）において関連のビット（その待
ち行列に対する）をセットする。ＳＩＵ１２８がＦＲＢ
１３０におけるどの待ち行列をそれがアクセスしたいの
かをそのＳＩＵが決定してしまうと、それはコントロー
ラ／システム・インターフェース１２７上に待ち行列番
号を発生する。データがその待ち行列に転送され、ＦＲ
Ｂ１３０は満たされるか又はエンプティになる。ローカ
ル・バス・コントローラ１３５は、アドレス／データ及
び制御（選択、アドレス・ラッチ、データ・イネーブル
等）をローカル・バス・インターフェース１３２に与え
ることによってコントローラ１２２のレジスタへのアク
セスを得る。ローカル・バス・インターフェース１３２
はそのアドレスをデコードし、着信データを書込みオペ
レーションのための正しいレジスタ及びコントローラ１
２２に経路指定する。インターフェース１３２は、読取
りオペレーションにおいても、所望のレジスタからロー
カル・バスにデータを経路指定する。ダイナミックＲＡ
Ｍ（ＤＲＡＭ）及びＲＯＭ１３７がプロセッサ１３４と
関連する。そのダイナミックＲＡＭはプログラム及びデ
ータ記憶装置として使用される。ＲＯＭは診断、初期設
定、及び重要製品データのために設けられる。
【００３０】 ２．フィジカル・レイア・インターフェース 項１で述べた機能に加えて、インターフェース・レイア
１１６（図１参照）はクロック回復及び１２５ＭＨｚシ
リアル・リング・データの４ｂ／５ｂエンコーディング
／デコーディングを行う。そのインターフェース・レイ
アの例が図２に示される。その図は、ナショナル・セミ
コンダクタ社のＦＤＤＩデータ・ハンドブック、１９９
１年版、２−３９ページから取られたものである。
【００３１】 ３．メディア・アクセスコントローラ（ＭＡＣ） 項１で述べた機能に加えて、ＭＡＣはタイム・トークン
・プロトコル、ステーション・アドレス・マッチング等
を含むＦＤＤＩ−１メディア・アクセス制御機能を与え
る。インターフェース・レイア１１６（図１参照）によ
ってパケット・バイトとしてタグされたすべてのバイト
がそのＭＡＣによって処理される。更に、転送されるべ
きすべてのパケット・バイトがその割り当てられたマス
タ・サイクル・パケット・スロットにＭＡＣにより挿入
される。ＭＡＣはソース・アドレス・スタッフを供給す
る。ＭＡＣの例が図３に示される。それは、ナショナル
・セミコンダクタ社のＦＤＤＩデータ・ハンドブック、
１９９１年版、２−１３３ページから取られたものであ
る。
【００３２】４．コントローラ概要 図４を参照すると、コントローラ１２２は８個の主要コ
ンポーネント、即ち、ＦＲＢインターフェース２１０、
ローカル・バス・インターフェース１３３、コントロー
ラ／システム・インターフェース１２７、Ｐ−ＭＡＣ指
示エンジン１３８、Ｉ−ＭＡＣ指示エンジン１４２、Ｐ
−ＭＡＣリクエスト・エンジン１３６、Ｉ−ＭＡＣリク
エスト・エンジン１４０、及び待ち行列マネージャ２１
２より成る。コントローラ１２２は、システム１２８又
はインターフェース１１６及びＭＡＣ１１８へのデータ
又はそれらからのデータをＦＲＢ１３０に対するインタ
ーフェース２１０に与える。そのコントローラは、循環
式ＦＩＦＯレジスタとして動作する８個の受信待ち行列
２１４及び８個の送信待ち行列２１６にデータを発生す
ることによって受信データ及び送信データを管理する。
各待ち行列に対して、オペレーションが開始する前にロ
ーカル・プロセッサ１３４によってプログラムされなけ
ればならない一組のレジスタが存在する。これらのレジ
スタはベース・ポインタ、待ち行列サイズ、閾値、並び
に読取り及び書込みポインタであり、すべてパラメータ
ＲＡＭ２１８に位置指定される。
【００３３】そのコントローラは一組のレジスタ２２０
を含み、それらレジスタの１つはストップ／リセット・
モードにセット可能なモード・レジスタ（図８参照）で
ある。ストップ・モードでは、Ｐ−ＭＡＣ指示バス１２
４、Ｐ−ＭＡＣリクエスト・バス１２６、Ｉ−ＭＡＣ指
示バス１２０、Ｉ−ＭＡＣリクエスト・バス１２３、イ
ンターフェース１２７がディスエーブルされ、アイドル
・モードに凍結される。ローカル・プロセッサ１３４
（図１）はなお診断目的のためにＦＲＢ１３０を読み取
る／書き込むための機能を有し、オペレーション用のコ
ントローラのレジスタを構成することができる。一旦プ
ログラムされると、ローカル・プロセッサ１３４はモー
ド・ビットをノーマル・モードにセットする。ノーマル
・モードにおいて、オペレーションが開始し、Ｐ−ＭＡ
Ｃインターフェース１２４において認識されたすべての
フレーム制御バイトが直ちにＰ−ＭＡＣレジスタ２２０
にコピーされる。同様に、レジスタ２２２における有効
なステアリング・マップ・エントリに基づいて等時性バ
イトが受信及び送信される。インターフェース１２７に
おいて、コントローラ１２２はいずれのリクエスト（何
れかの待ち行列に対する読取り又は書込み）にも応答す
る。
【００３４】Ｐ−ＭＡＣインターフェースは、８０ナノ
秒のバイト・ストリームが各方向に転送される別々の指
示（受信）バス１２４及びリクエスト（送信）バス１２
６を有する。そのバイト・ストリームと共に、ＭＡＣ１
１８（図１参照）は一組のシーケンス・フラッグ及び制
御信号をＰ−ＭＡＣに与える。図５に示されるように、
Ｉ−ＭＡＣセクションは、ＦＤＤＩリング・モードから
独立して動作するＰ−ＭＡＣと直列に接続される。着信
バイトがＰ−ＭＡＣに対して意図されているかどうかを
識別するバイト・ストリームと共にストローブ信号が与
えられる。そのストローブ信号がデアサートされる時、
Ｐ−ＭＡＣはすべての着信バイトを無視する。Ｐ−ＭＡ
Ｃに対して意図されたバイトに関して、Ｐ−ＭＡＣはフ
レームをコピーするよう又はコピーしないよう意志決定
を行うために、シーケンス信号によって修飾されたフラ
ッグを見つける。コピーの基準は、異なるフィールドを
持ったフレームに対しては異なることがある。出力側で
は、リクエスト・インターフェースはバイト・ストリー
ムをサービス機会（即ち、トークンが捕捉された）にお
けるリング１１２（図１参照）に出力する。
【００３５】ＭＡＣ１１８は、タグ・ビット（パケット
又は等時性としてそれらバイトを識別する）を有する反
復した物理的指示バス又はＩ−ＭＡＣ１４０、１４２に
入力されたコントローラからのＭＡＣリクエスト・バイ
ト・ストリームである１つのバイト・ストリームを、そ
れの物理的リクエスト・バス１２４を介して出力する。
等時性としてタグされていないすべての着信バイトはＩ
−ＭＡＣの出力にラップされ、それの物理的リクエスト
・バス１２０を介してインターフェース装置１１６に送
信される。従って、Ｉ−ＭＡＣインターフェースも８０
ナノ秒のバイト・ストリームを各方向に転送される。
【００３６】Ｉ−ＭＡＣは、ハイブリッド・モードで動
作する時、ハイブリッド・リング・サイクルと同期して
ステアリング・テーブル２２２をアクセスする。ハイブ
リッド・リング・サイクルにおける各バイトに対して、
Ｉ−ＭＡＣステアリング・テーブルにおけるエントリは
置かれるべき着信等時性バイトに対する待ち行列及び物
理的リクエスト・バスを介してインターフェース１１６
に送信するためにその等時性バイトが読み取られるべき
待ち行列を識別する。コントローラは、サイクル・ヘッ
ダの開始時にスタータ・デリミッタ・フィールドを検出
することによってＦＤＤＩとの同期状態に入る。
【００３７】Ｐ−ＭＡＣ指示エンジン１３８は８ワード
循環式ＦＩＦＯ２１９及び、とりわけ、フレームをコピ
ーするか或いはコピーしないかを決定する配線された標
準的ゲート・アレイの形の判断ブロックより成る。Ｐ−
ＭＡＣコピー基準レジスタ（図１１）は、種々のフレー
ム・タイプをＦＲＢ１３０にコピーするための基準をプ
ログラムするためにソフトウエアによって使用される。
Ｐ−ＭＡＣ指示エンジン１３８が決定したパケットはコ
ピーされ、待ち行列マネージャ２１２の制御の下でＦＲ
Ｂ１３０に書き込まれなければならない。そこで、フレ
ーム制御フィールドのコードが同期、非同期／ＭＡＣ、
又はステーション管理を表したかどうかに基づいて、パ
ケット・フレームが待ち行列０、１、又は２の中に入れ
られる。４つのフレーム・タイプが認識され、そして別
々の待ち行列、即ち、同期（待ち行列０）、非同期／Ｍ
ＡＣ（待ち行列１）、及びＳＭＴフレーム（待ち行列
２）にコピーされる。やがて、ＦＲＢにおける外部待ち
行列は、閾値（これはバイトがＦＲＢに書き込まれた時
に待ち行列マネージャによって維持される）到達する
か、或いはフレームの終わりが到達する。いずれの場合
も、待ち行列状態レジスタにおけるその待ち行列に対応
したビットがセットされる。インターフェース１２７は
このレジスタを周期的にポーリングし、その後のサイク
ルにおいて、その待ち行列を読み取る。
【００３８】Ｐ−ＭＡＣリクエスト・エンジン１３６
も、８ワード・バッファ及びそれらフレーム・タイプの
１つ、即ち、非同期或いは同期、において送信するため
に使用される配線した標準的ゲート・アレイより成る。
システム・インターフェース・ユニット１２８から最初
に送信された非同期フレーム及び同期フレームは、待ち
行列マネージャ２１２の制御の下に、Ｐ−ＭＡＣ送信Ｆ
ＩＦＯ２２０の中に直接に入れられる。その後のバイト
はＦＲＢ１３０に置かれ、やがて、その待ち行列に対す
るフレームの終わり（ＥＯＦ）又は閾値が到達する。そ
の時点で、待ち行列マネージャはトークンを捕捉するよ
うＰ−ＭＡＣリクエスト・バス１２６に命令する。待ち
行列０及び１は、同期（待ち行列０）フレーム及び非同
期／ＳＭＴ（待ち行列１）フレームを送信するために使
用される。更に、Ｐ−ＭＡＣ送信ＦＩＦＯは、サービス
機会における同期帯域幅の量を制御するために使用され
る同期帯域幅割振りカウンタ（図１４）を与える。Ｐ−
ＭＡＣ送信エンジン１３６は、同期帯域幅割振りカウン
タによって定義された時間制限内にバッファされた同期
フレームをすべて送信する。それら同期フレームが送信
されている間、システム・インターフェース・ユニット
（ＳＩＵ）１２８のすべての非同期フレームが、ＦＲＢ
１３０に書き込まれたその後のバイトと共にＰ−ＭＡＣ
のＦＩＦＯ２２０にフロント・ロードされる。
【００３９】すべての同期トラフィックが送られるか或
いは同期帯域幅割振りカウンタが完了してしまうと、コ
ントローラは非同期トラフィックを送信し始める。ＭＡ
Ｃ１１８に維持されたトークン・ホルダ・タイマ（図示
されてない）は完了しない。一旦コントローラが送信を
開始してしまうと、同期又は非同期フレームとも、すべ
て、カウンタ又はタイマがその後完了したかどうかに関
係なく、いつも終了する。
【００４０】Ｉ−ＭＡＣ指示エンジン１４２は、配線さ
れた標準的ゲート・アレイであり、それは、その中で
も、そのステーションを宛先とする着信等時性バイトを
コピーする。前述のように、Ｉ−ＭＡＣは、先ず、ＦＤ
ＤＩマスタ・サイクルと同期しなければならない。これ
は、制御バイトとしてタグされたすべての着信バイトを
サイクル・ヘッダのスタータ・デリミッタと比較するこ
とによって行われる。１５６０バイト・ステアリング・
マップ２２２は、一旦検出されると、リングに受信／送
信されるべき広帯域チャネルにおける各バイトに先立っ
て読み取られる。ステアリング・マップは、ＦＤＤＩ−
２サイクルにおける各バイト・スロットの１対１エント
リである。各エントリは、バイトがその時間の間にリン
グに受信／送信されるべき待ち行列を含む。無効エント
リは、受信又は送信されるべきものが何もないことを表
す。広帯域チャネルは種々の方法で構成可能である。例
えば、等時性の広帯域チャネルでは、バイトは種々の待
ち行列から受信／送信可能である。Ｉ−ＭＡＣ指示エン
ジン１４２は、２レベルのバッファリングを行うことに
よってこれを償っている。第１のレベルでは、各待ち行
列に対して受信された各バイトから４バイト・ワードが
構成される。第２レベルのバッファリングは、そのワー
ドに対する待ち行列番号と共に第１レベルからステージ
されて形成されたワードのプールである。それらワード
は、８ワード深層ＦＩＦＯ２２３にロードされる。待ち
行列マネージャは、そのＦＩＦＯからインターフェース
１２７（バッファリングがその待ち行列にとって利用可
能である場合）又はＦＲＢ１３０にそのワードを転送す
る。
【００４１】Ｉ−ＭＡＣリクエスト・エンジン１４０
は、配線された標準的ゲート・アレイである。それは、
とりわけ、リングへの等時性データの送信を処理する。
そのＩ−ＭＡＣリクエスト・エンジンは、フルでないバ
ッファを有する待ち行列を待ち行列マネージャ２１２に
表示する。待ち行列マネージャは、等時性トラフィック
に対して使用される待ち行列が送信のために作動可能で
あることを表すように待ち行列ステータス・レジスタ・
ビットをセットする。初期ワードはＩ−ＭＡＣリクエス
ト・エンジン１４０の中に直接に入れられ、そしてＩ−
ＭＡＣリクエストにおけるその待ち行列に対するバッフ
ァがフルになるか、或いはその待ち行列マネージャがそ
の待ち行列に対するデータをＦＲＢの中に配置した時だ
け、その後のワードはＦＲＢに書き込まれる。
【００４２】待ち行列マネージャ２１２は、各アクティ
ブな送信待ち行列に対するバッファをすべてフルに保と
うとする。エンジン１４２に対する場合と同様に、Ｉ−
ＭＡＣリクエスト・エンジン１４０に対する２レベルの
バッファリングが行われる。第１レベルには、各待ち行
列のワードがあり、そしてステアリング・マップが読み
取られる時、その待ち行列に対するステアリング・マッ
プ内に有効なエントリがある場合、適当なバイトがリン
グに送信される。Ｉ−ＭＡＣリクエスト・エンジン１４
０はリングに送信されるべきバイトを維持し、一旦、特
定な待ち行列に対するワードのバイトすべてが送信され
てしまうと、第２レベルのバッファリングから新しいバ
イトが取り出される。第２レベルのバッファリングで
は、各待ち行列に対して２ワードのバッファリングが行
われる。リクエスト・エンジン１４０は、どの待ち行列
がワードを必要としているかに関して待ち行列マネージ
ャ２１２に知らせ続ける。待ち行列マネージャは、すべ
てのアクティブな待ち行列に対してそれらバッファをす
べてフルに維持しようとする。
【００４３】待ち行列マネージャ２１２は、配線された
標準的ゲート・アレイであり、とりわけ、Ｐ−ＭＡＣリ
クエスト・エンジン１３６、Ｐ−ＭＡＣ指示エンジン１
３８、Ｉ−ＭＡＣ指示エンジン１４２、Ｉ−ＭＡＣリク
エスト・エンジン１４０、コントローラ・インターフェ
ース１２７、及びローカル・バス・インターフェース１
３２のようなそのコントローラにおける他のセクション
すべてからのリクエストをサービスする。リクエスト
は、内部バスの１つを介して他のセクションからワード
を受信し或いは他のセクションにワードを送信するよう
待ち行列マネージャに依頼するそれらセクションの１つ
を表す。即ち、待ち行列マネージャは内部バスの使用を
制御し（マルチプレクサ制御装置を駆動する）、各サー
ビス時に、影響ある待ち行列のステータスを維持する。
待ち行列マネージャは、閾値及びすべての待ち行列に対
する読取りポインタ及び書込みポインタが存在する場合
にもパラメータを維持する。同時リクエストは優先順位
付けされ、逐次に処理される。待ち行列マネージャは、
２つのリクエストが同じバスに対して競合しない場合、
それらリクエストを同じサイクルにおいてサービスする
というインテリジェントを有する。
【００４４】更に、待ち行列マネージャは、ＦＲＢ１３
０にワードを書き込む代わりバッファ・スペースが使用
可能である時、システム・インターフェース・ユニット
１２８、Ｐ−ＭＡＣセクション１３６及び１３８をフロ
ント・ロードするように適応する。例えば、Ｐ−ＭＡＣ
は、受信パケット・ワードをＰ−ＭＡＣのＦＩＦＯ２１
９から取るようにエンジン１３８がリクエストすること
を表す（それは、このステーションを宛先とするパケッ
ト・フレームを受信する時に屡々生じるであろう）。そ
れが唯一のリクエストである場合、待ち行列マネージャ
はＰ−ＭＡＣのＦＩＦＯからそのワードを読み出し、コ
ントローラ／システム・インターフェース１２７を関連
の待ち行列に直接にロードする（バッファ・スペースが
使用可能である場合）か、或いはそのワードをＦＲＢに
書き込むようＦＲＢに指示する。そのワードをＦＲＢに
書き込まなければならない場合、パラメータＲＡＭ２１
８は、そのワードが書き込まれるべきロケーションを得
るために読み取られる。一旦そのオペレーションが終了
すると、書込みポインタは更新され、パラメータＲＡＭ
に書き戻される。
【００４５】コントローラ／システム・インターフェー
ス１２７は、５０ＭＨｚで動作する同期インターフェー
スである。システム・インターフェース・ユニット１２
８は、ＦＲＢ待ち行列におけるステータスをリクエスト
するマスタ装置である。一旦特定の待ち行列が閾値に達
すると、ステータス・レジスタにおける対応したビット
がセットされ、システム・インターフェース・ユニット
１２８は、そのインターフェース上に待ち行列番号を置
くことによって、それがどの待ち行列にデータを送信し
たいか或いはどの待ち行列からデータを受信したいかを
決定する。インターフェース１２７を介した各ワードの
送信はリクエスト／応答方式を使用して行われる。
【００４６】ローカル・バス・インターフェース１３２
は、コントローラの内部レジスタを構成するために、商
業的に入手可能なマイクロプロセッサであるローカル・
プロセッサ１３４を設けられる。更に、そのローカル・
プロセッサは、望ましい場合には、立ち上げ中の診断ル
ーチンの一部分として、ＦＤＤＩのＲＡＭバッファをア
クセスすることができる。そのローカル・プロセッサ
は、ネットワーク・プロトコル・フレームを連続的に送
信することをコントローラに望む時、それらフレームを
ＦＲＢにも配置することができる。
【００４７】４.１ コントローラ・レジスタ そのコントローラでは、５つのレジスタ・セット、即
ち、制御レジスタ、イベント・レジスタ、待ち行列及び
パラメータＲＡＭレジスタ、ＩＭＡＣマップ・ステアリ
ング・レジスタ、及びＦＲＢアクセス・レジスタが使用
される。制御レジスタは、モード・レジスタ、待ち行列
イネーブル／ディスエーブル・レジスタ、Ｐ−ＭＡＣコ
ピー基準レジスタ、Ｉ−ＭＡＣフロー制御レジスタ、パ
リティ制御レジスタ、及び同期的帯域幅割振りレジスタ
が使用される。
【００４８】図８には、モード・レジスタが示される。
コントローラ１２２を動作させるために、モード・レジ
スタにおいて２ビットがセットされる。４つのモード、
即ち、ストップ／リセット・モード、ビーコン・モー
ド、ボイド・モード、及びノーマル・モードが利用可能
である。ストップ／リセット・モードでは、Ｐ−ＭＡＣ
及びコントローラ・インターフェース１２７はストップ
・モードにあり、データを転送することはできない。ビ
ーコン・モードは、トークンを捕捉することなく、コン
トローラに、ＦＲＢにある指示されたビーコン・フレー
ムを送信させる。ボイド・モードは、トークンが捕捉さ
れた後、コントローラに、ＦＲＢにあるボイド・フレー
ムを送信させる。ノーマル・モードは、Ｐ−ＭＡＣ、Ｉ
−ＭＡＣ、及びシステム・インターフェース・ユニット
が等時性フレーム及びパケットＭＡＣフレームを処理し
始めるのを可能にする。
【００４９】図９には、待ち行列ステータス・レジスタ
が示される。そのレジスタは、各受信及び送信待ち行列
がエンプティであるか又はフルであるかをソフトウエア
が知ることを可能にする。
【００５０】図１０には、待ち行列イネーブル／ディス
エーブル・レジスタが示され、それは、ソフトウエアが
８個の受信待ち行列又は８個の送信待ち行列をすべて個
々にイネーブル／ディスエーブルすることを可能にす
る。各ビットは、それがセットされた時、使用するため
の特定の待ち行列をイネーブルする。即ち、ビット０乃
至７は受信待ち行列０乃至７のイネーブルを制御する。
同様に、ビット８乃至１５は、送信待ち行列０乃至７を
イネーブル／ディスエーブルするために使用される。
【００５１】図１１には、Ｐ−ＭＡＣコピー基準レジス
タが示され、それはＰ−ＭＡＣ指示バスにおけるＭＡ
Ｃ、ＳＭＴ、ＳＮＹＣ、及びＡＳＹＮＣフレームのコピ
ー基準をプログラムするために使用される。各フレーム
・タイプに対して２ビットが使用される。ＭＡＣフレー
ムに対するコピー基準が無差別という基準にセットされ
ない時、コントローラは、ボイド及びトークンを除くす
べてのＭＡＣフレームをコピーする。無差別モードで
は、トークン以外のすべてのフレームがコピーされる。
【００５２】図１２には、Ｉ−ＭＡＣフロー制御レジス
タが示され、それはＩ−ＭＡＣ待ち行列に適用するだけ
である。このレジスタのビット０乃至７は、等時性待ち
行列に対する閾値に到達した時、或いは等時性待ち行列
が送信してエンプティになった時、送信されるフロー制
御バイトを指定する。
【００５３】下流のステーションの受信終了時に、これ
は、形成されるワードがアップステージされるようにす
る。又、これは、その待ち行列に対するそれ以上のバイ
トの受信を終わらせる。受信は、制御バイトが、最早、
次のＦＤＤＩ−２サイクルの開始時でしか受信されない
時に再開される。受信されつつある制御バイトがフロー
制御バイトに等しくない場合、プログラム可能なダミー
・バイトがその待ち行列にロードされる。これは、早期
デリミッタ／リミッタ開始が受信される場合の「同期外
れ」問題を処理するために使用される。ＦＤＤＩ−２サ
イクルの終了まで、ダミー・バイトはロードされる。
【００５４】図１３には、パリティ制御レジスタが示さ
れ、それは、パリティ・チェック／生成をイネーブル／
ディスエーブルするために及びすべてのインターフェー
スにおける偶数／奇数パリティ選択を与えるために使用
される。リセット後、このレジスタは、すべてのインタ
ーフェースにおいて奇数パリティがイネーブルされた場
合にセットされる。このレジスタは、立ち上げ時の診断
モードにおいて又はパリティ・エラーを分離するための
デバッグ・セッションにおいて、ソフトウエアがすべて
のインターフェースにおけるパリティ回路の機能性を検
証することを可能にする。
【００５５】図１４には、同期帯域幅割当て論理レジス
タが示され、それは、２１ビット保持レジスタ及び２１
ビット・カウンタより成り、同期的フレーム送信のため
に利用可能な帯域幅の量を指定するために使用される。
そのカウンタは、トークンが捕捉された後にイネーブル
され、そして同期フレームの各バイトが送信された後に
インクリメントする。それは、他のすべてのフレーム・
タイプに対してはインクリメントされない。ＭＡＣ１１
８がトークンを捕捉しない場合、このレジスタに対する
書込みは保持レジスタ及び２１ビット・カウンタをロー
ドする。そうでない場合、保持レジスタだけがロードさ
れる。このレジスタにおけるビットは８０ナノ秒の時間
を意味し、その時間は、１バイトがリングに送信された
ことも表す。ＦＤＤＩ標準は、同期帯域幅のデフォルト
最大量が１６５ミリ秒であることを指定し、従って、保
持レジスタ及びカウンタに対して２１ビットを必要とす
る。このレジスタは、カウンタがインクリメントされる
ので、及び帯域幅が終了した時にオーバフローが生じる
ので、このレジスタは２の補数値をロードされなければ
ならない。そのステーションがそれの割振られた帯域幅
以上の帯域幅を使用した場合、割込みが発生される。コ
ントローラが現在の送信を完了した場合、カウンタはデ
ィスエーブルされ、そして一旦トークンがリリースされ
ると、そのカウンタは保持レジスタにおける値を再ロー
ドされる。
【００５６】イベント・レジスタは、割込み信号の発生
に関わるイベント又は一連のイベントの発生を記録す
る。この割込み信号の発生は、２つ又は３つのレベル階
層がある。第１レベル階層には、グローバル割込み制御
装置として働くマスタ割込みマスク・レジスタ（図１５
参照）からのグローバル・ディスエーブル割込みがあ
り、そしてそれが１にセットされた時、割込み信号がア
サートされないようにする。これは、生じ得るすべての
エラーを割込みレジスタが記録しないようにするもので
はない。第２レベル階層には、マスタ割込みマスク・レ
ジスタのマスク・ビット（ビット０乃至７）がある。こ
れらビットの１つがセットされ、そしてマスタ割込みレ
ジスタにおける対応したビットが「１」にセットされる
場合、エラーがマスタ割込みレジスタに捕捉されている
が、割込み信号はアサートされないであろう。第３レベ
ルの階層は、次のようなレジスタ（図示されてない）、
即ち、受信／送信エラー・レジスタ、送信アンダーラン
・エラー・レジスタ、受信オーバーラン・エラー・レジ
スタ、パリティ・エラー／マスク・レジスタ、及びシス
テム・インターフェース・エラー／マスク・レジスタに
おける個々のエラーに対応したマスクである。マスク・
ビットが「１」にセットされる場合、対応するエラーは
マスタ割込みレジスタにおいてビットをセットしないで
あろうし、割込み信号を発生しないであろう。しかし、
エラーはその特定のエラーに対するエラー・レジスタに
おいて捕捉されるであろう。
【００５７】パラメータＲＡＭ２１８は、読取り専用レ
ジスタであり且つ各待ち行列のステータス（読取り及び
書込み）を与える待ち行列ステータス・レジスタ（すべ
て図示されていない）を含む。それらレジスタは、待ち
行列エンプティ・ステータス・レジスタ、待ち行列フル
・ステータス・レジスタ、待ち行列閾値ステータス・レ
ジスタ、待ち行列ポインタ・ラップ・ステータス・レジ
スタ、及びオールモスト・フル・ステータス・レジスタ
を含む。待ち行列エンプティ・ステータス・レジスタ
は、各受信及び送信待ち行列がエンプティであるか或い
はエンプティでないかをソフトウエアが知ることを可能
にする。このレジスタは読取り専用であり、ソフトウエ
アは、待ち行列がそれをディスエーブルする前にエンプ
ティであるかどうかを知るためにこのレジスタを読み取
ることができる。パラメータＲＡＭレジスタは標準的な
ＲＡＭで構成される。
【００５８】待ち行列フル・ステータス・レジスタは、
各待ち行列に対してフル／非フル・ステータスの表示を
ソフトウエアに与える。このレジスタは読取り専用であ
る。個々のビットは、サイズ及びベース・ポインタが特
定の待ち行列にロードされる時にリセットされ、第２乃
至最終ワードがその待ち行列に書き込まれてしまった
時、ＦＲＢに対するステータス・ビット更新中にセット
され、そして２つ以上のワードに対する空きがある時に
はリセットされる。
【００５９】待ち行列閾値ステータス・レジスタは、ど
の送信又は受信待ち行列が閾値以上にあるかをソフトウ
エアが知ることを可能にする。各ステータス・ビット更
新時に、関連の待ち行列に対するビットは、その待ち行
列における計算されたワード数が待ち行列の閾値パラメ
ータに等しいか或いはそれよりも大きい場合にセットさ
れ、そうでない場合にはリセットされるであろう。この
レジスタは、電源投入後に、或いはソフトウエアがサイ
ズ及びベース・ポインタをセットした時にリセットされ
る。送信閾値待ち行列ステータス・ビットは、トークン
捕捉及びリングへのフレーム送信スタートを開始させる
ために、Ｐ−ＭＡＣ送信によって、フレーム・カウンタ
と共に使用される。送信閾値待ち行列ステータス・ビッ
トは、リングへの待ち行列の送信を開始させるために、
Ｉ−ＭＡＣによって使用される。受信閾値待ち行列ステ
ータス・ビットは、コントローラがシステムへの転送に
十分な数のワードをバッファしたことをＳＩＵに知らせ
る受信待ち行列ステータス・レジスタ・ビットをセット
するために、待ち行列マネージャによって使用される。
【００６０】待ち行列ポインタ・ラップ・ステータス・
レジスタは、どの待ち行列がラップされたかを、即ち、
読取りポインタが書込みポインタよりも大きい時をソフ
トウエアが知ることを可能にする。そのビットは、待ち
行列の書込みポインタが待ち行列のベース・ポインタ・
パラメータによって更新される時にセットされる。この
ビットは、その待ち行列におけるワード数を計算する場
合、コントローラの待ち行列マネージャ・ハードウエア
によって使用される。待ち行列オールモスト・フル・ス
テータス・レジスタは、送信待ち行列０−７に対するビ
ット０−７を有する。待ち行列が６５ワードよりも少な
いワードに対する余白を有する場合、待ち行列ステータ
ス・ビット更新時にビットがセットされる。アクセスさ
れようとしている送信待ち行列が殆どフルである場合、
これらビットの内容は、送信オペレーション時にシステ
ム・インターフェース・ユニット（ＳＩＵ）に肯定応答
するために使用される。待ち行列が６４ワードよりも多
くのワードに対する余白を有する場合、待ち行列ステー
タス・ビット更新行うためにソフトウエアがサイズ及び
ベース・ポインタをセットする時、これらビットが電源
投入によってリセットされる。
【００６１】図１６において、Ｉ−ＭＡＣステアリング
・マップ・テーブル２２２（図４参照）は、各等時性バ
イトの受信／送信待ち行列番号をＩ−ＭＡＣ受信及び送
信インターフェースに与える。ＦＤＤＩ−２マスタ・サ
イクルの各バイトはステアリング・マップにおいて１対
１でマップされ、そしてサイクリック・グループがリン
グから受信される時、それらサイクリック・グループを
処理する。ステアリング・マップは、サイクル・ヘッダ
及び等時性メインテナンス・チャネルを含む専用のパケ
ット・グループ・バイトのマッピングを含む。そのマッ
プは１５６０個の受信／送信エントリを有する。各ステ
アリング・マップ・エントリは、送信待ち行列番号を与
える４ビット及び受信待ち行列番号を与える４ビット有
し、図１７に示されるＩ−ＭＡＣステアリング・マップ
・レジスタをアドレスする。
【００６２】ステアリング・マップは、等時性バイトを
５つの等時性受信待ち行列（待ち行列番号３乃至７）の
うちのどれか及び７つの等時性待ち行列（待ち行列番号
０及び２乃至７）のうちのどれかにマップすることがで
きる（図６参照）。等時性待ち行列に経路指定する待ち
行列番号は、ステアリング・マップに対する唯一の有効
なエントリである。他の値は非活動的なエントリを表
し、従って、Ｉ−ＭＡＣエンジンにおける受信又は送信
経路指定は対応したサイクル・バイトを与えられない。
【００６３】 ４.２ パケットＭＡＣ（Ｐ−ＭＡＣ）エンジン 図４に戻ると、Ｐ−ＭＡＣインターフェース１２４、１
２６は、そのシステムにおいて受信又は送信されたパケ
ット・フレーム・データをすべて扱う。Ｐ−ＭＡＣ指示
エンジン１３８はシステム・データを受信し、リクエス
ト・エンジン１３６はデータを送信する。これらインタ
ーフェースの各々は、メディア・アクセス制御（ＭＡ
Ｃ）プロトコルを処理するＭＡＣ１１８と通信する。Ｐ
−ＭＡＣインターフェース・バッファ２１９、２２０
は、データを送信及び受信し、送信オペレーションを制
御し、受信オペレーションを監視する。送信時には、Ｐ
−ＭＡＣは、トークンを捕捉しそして送信を開始するよ
うＭＡＣ１１８に指示する。受信ポートは受信データ及
びステータス信号の両方を入力する。ステータス信号及
び着信データは、フレームが受信バッファにコピーされ
るべきかどうか及びそのフレームがエラーなしにコピー
されたかどうかを決定するために、そのインターフェー
スによって変換されなければならない。
【００６４】図１８を参照すると、Ｐ−ＭＡＣはＭＡＣ
からバス１２４を介して８０ナノ秒バイト・ストリーム
を受信する。バス・インターフェース１２４は、８ビッ
ト・データ・バス、パリティ・ビット、ＣＲＰＩＤＳス
トローブ信号、及びシーケンス信号及びフラッグ信号の
セットより成る。一旦フレーム制御バイトがバス１２４
において認識されると、８ビットのデータが４０バイト
循環式ＦＩＦＯ５０２に入力される。フレームの終りま
でバイトをコピーし続けることをコミットしそしてその
フレームをＦＲＢ１３０に書き込むようＰ−ＭＡＣが意
志決定したバイトが受信されそしてバッファされる時、
追加のバイトが受信される。Ｐ−ＭＡＣの受信装置は、
コントローラがＦＲＢにコピーする４つのフレーム・タ
イプ（ＭＡＣ、ＳＭＳＭＴ、ＡＳＹＮＣ、及びＳＹＮ
Ｃ）の１つに対してＰ−ＭＡＣ基準レジスタのプログラ
ミングに基づいてパケットをコピーするよう或いはコピ
ーしないよう意志決定する。
【００６５】ＦＩＦＯ５０２は、４データ・バイト、４
パリティ・ビット、及びファイル終り（ＥＯＦ）表示の
ための４ビットより成る４０ビット・ワードを形成する
ために使用される。そこで、その４０ビット・ワードは
コントローラの内部バスに出力され、その後、待ち行列
マネージャ２１２の制御の下にＦＲＢに書き込まれる
（図４参照）。ＣＲＰＩＤＳストローブはいつもベーシ
ック・モードでアサートされ、ハイブリッド・モードで
は、データがＰ−ＭＡＣ用である時にアサートされるだ
けである。ＣＲＰＩＤＳストローブがデアサート（ｄｅ
−ａｓｓｅｒｔ）された場合、すべてのバイトが循環式
ＦＩＦＯ５０２に書き込まれるわけではない。Ｐ−ＭＡ
Ｃインターフェース１２４は受信した各バイトに対する
パリティをチェックし、受信したパリティ・ビットを４
ビット・パリティ・フィールドにロードする。生成され
たパリティ・ビットは受信されたパリティ・ビットと比
較され、不一致が生じ且つローカル・プロセッサがそれ
をパリティ・チェックできない場合にだけＰ−ＭＡＣパ
リティ・エラーが報告され、そしてＣＲＰＩＤＳがアサ
ートされる。循環式ＦＩＦＯ５０２を管理するために、
３バイトのポインタ、即ち、書込みポインタ、読取りポ
インタ、及びコミット・ポインタが基準レジスタ５０４
において使用される。
【００６６】Ｐ−ＭＡＣは、コントローラに含まれたモ
ード・レジスタにおける２つのモード・ビットからデコ
ードされる「ストップ」モード信号も受信する。リセッ
ト後、モード・ビットは「ストップド」モードにセット
される。このモードでは、Ｐ−ＭＡＣ受信装置はフレー
ム制御バイトを認識せず、Ｐ−ＭＡＣバス１２４から如
何なるデータも受信しない。そのステート・マシーンは
停止され、アイドル・マシーンに凍結される。ローカル
・プロセッサ１３４（図１参照）は、コントローラのレ
ジスタの構成を完了した後、モード・ビットをノーマル
・モードにセットする。ストップド・モード信号が真で
ない場合、Ｐ−ＭＡＣインターフェースはコントローラ
がノーマル・モードにあると見なす。ノーマル・モード
はＰ−ＭＡＣ受信装置がフレーム制御バイトを認識する
ことを可能にし、従って、フレームを受信及びコピーし
始める。
【００６７】ＦＩＦＯ５０２は５バイトの幅及び８ワー
ドの深さであり、４０バイト・バッファを形成する。従
って、Ｐ−ＭＡＣバス１２４における受信したバイト・
ストリームは、それがＦＲＢに書き込まれる前に、４０
ビット・ワード、即ち、４データ・バイト、及び１タグ
・バイトに形成される。タグは形成される各４バイト・
ワードに対する付属の第５バイトであり、それら４バイ
トの各々に対するパリティの４ビット、それら４バイト
のうちのどれだけが有効バイトであるかを表す２ビッ
ト、及びフレームの最後のワードを表すためのフレーム
の終り（ＥＯＦ）ビットを含み、そのフレームの終りビ
ットとして１ビットが反転される。特定のワードに書き
込まれたバイトの数を記録するめに、２ビット・カウン
タ５０６が使用される。従って、「００」のカウント値
は、現ワードの一部分として１バイトがＦＩＦＯに書き
込まれたことを表し、「０１」のカウント値は２バイト
が書き込まれたことを表す。この２ビット・カウンタ
は、フレームの終りを表すＥＯＦビット及びその４０ビ
ット・ワードにおける有効バイトの数を表すタグ・フィ
ールドの一部分として使用される。それは、１つの着信
バイトを、４０ビット・ワードより成る適当な４バイト
・フィールドに入れるために使用される。
【００６８】ＭＡＣ１１８が終了デリミッタ信号をアサ
ートする時にそのフレームの終りが到達する。Ｐ−ＭＡ
ＣはＦＩＦＯロジック・ストリップであり、それらスト
リップは、終了デリミッタ前の最後の４バイトであるフ
レーム・チェック・シーケンスである。Ｐ−ＭＡＣ受信
ロジックは、その内部ＦＩＦＯに書き込む前に、４バイ
トのデータをバッファすることによってこれを行う。フ
レーム・チェック・シーケンスは、デリミッタ信号が受
信される時に４バイト・バッファに置かれ、そして廃棄
されるであろう。フレームの終りワード・フレームと呼
ばれる受信パケット・フレームに対する最後の４０ビッ
トはステータス・バイトを含んでいる。ステータス・バ
イトはそのフレームの最後のバイトであり、Ｐ−ＭＡＣ
受信装置の制御ロジックによって発生される。終了デリ
ミッタ信号は、フレーム・ステータスがそのフレームの
最後のワードにおける唯一の有効バイトとなるように書
込みポインタをインクリメントする。フレーム・ステー
タスは、いつも、このワードの最下位バイトである。
【００６９】ＦＩＦＯ５０２は、そのＦＩＦＯがフルに
なった時、アドレスが元に戻るという循環式ＦＩＦＯと
して実施される。ＦＩＦＯを管理するために、３つのポ
インタ、即ち、読取りポインタ（ＲＰ）５０８、書込み
ポインタ（ＷＰ）５１２、及びコミット・ポインタ（Ｃ
Ｐ）５１０が使用される。初期設定時に、すべてのポイ
ンタが等しくなり、ゼロにセットされる。ノーマル・オ
ペレーション時には、Ｐ−ＭＡＣフレームが完全に受信
されそしてＦＩＦＯから送信されてしまった時、それら
３つのポインタは等しくなり、８個のワードのうちの１
つを指す。フレーム制御バイトがデータ・バス上にある
ことを表す信号をＭＡＣ１１８がアサートする時、Ｐ−
ＭＡＣ受信装置は、フレーム制御バイトと各ワードがＦ
ＩＦＯに書き込まれた時にインクリメントされる書込み
ポインタを持った後続のバイトとを受信する。それら後
続のバイトは、そのフレームのデスティネーション及び
ソース・アドレス部分である。ＭＡＣ１１８は、受信さ
れたソース又はデスティネーション・アドレスがこのス
テーションにあることを表すためにフラッグをアサート
する。これらのフラッグによって、このフレームをコミ
ットするように、即ち、そのフレームの残りをコピーし
続けるように決定を行うことが可能である。Ｐ−ＭＡＣ
は、コピー基準、フレーム・タイプ、その待ち行列がイ
ネーブルされること、モード・レジスタにおけるスキッ
プしたビット、及びそのフレームが有効なタイプのもの
であること、即ち、トークン・フレームでないことに基
づいたフレームに続く。
【００７０】フレームをコピーしないという決定が行わ
れた場合、書込みポインタはコミット・ポインタに等し
くセットされる。従って、ＦＩＦＯに書き込まれたいく
つかのバイトは次のオカレンスの上に上書きされる。さ
もないと、そのフレームはコピーされ、コミット・ポイ
ンタは書込みポインタに等しくセットされる。受信され
たバイトから新しい各ワードが形成される時、コミット
・ポインタ及び書込みポインタの両方ともインクリメン
トされる。現フレームの書込みは、線５１４上に終了イ
ベントが生じるまで継続する。終了イベントは、後述の
ように、ＭＡＣから受信したいくつかの信号の１つによ
って生じさせられる。
【００７１】４.３ Ｐ−ＭＡＣ送信 図１９を参照すると、送信ＦＩＦＯ６０２は、ＦＲＢイ
ンターフェース１３１のためのインターフェース１２７
から４０ビット・ワードを受信する４０バイト（８個の
５バイト・ワード）ＲＡＭである。ＦＩＦＯ６０２は、
それぞれが４ワードより成る２つの独立した待ち行列と
して編成され、それの１つは同期フレームを有し、他の
１つは非同期ＳＭＴ／ＭＡＣを有する。各待ち行列は、
フレームの残り部分を含む大きい外部待ち行列のフロン
ト・エンドをＦＲＢにおいて保持する。それら待ち行列
は、前述の読取り及び書込みポインタ、リード・ポイン
タ５０８、及び書込みポインタ５１２を使用して、循環
式ＦＩＦＯとして管理される。読取りポインタ及び書込
みポインタは、その待ち行列がエンプティである時には
等しい。書込みポインタがＦＩＦＯの最上部に達した
時、それらポインタは循環態様で回転するようそれはそ
のＦＩＦＯの最下部にリセットする。ＦＲＢにおける待
ち行列の最上部及び最下部は、更に、パラメータＲＡＭ
２１８（図４参照）におけるベース及びリミット・ポイ
ンタをプログラムすることによって定義される。送信イ
ンターフェースはアンダーラン状態、即ち、送信アンダ
ーラン・エラー・レジスタにおいてエラーが捕捉された
時にファイルの終り状態がパケット・フレームにおいて
発生せず且つ読取りポインタが書込みポインタに等しい
時を認識する。
【００７２】システム・インターフェース・ユニット１
２８は、コントローラ・インターフェース１２７を介し
てコントローラにパケット・フレーム（ＡＳＹＮＣ又は
ＳＹＮＣ）を送信する。Ｐ−ＭＡＣ送信ＦＩＦＯ６０２
がワードをＦＲＢにロードすることなくエンプティであ
る場合、これらのパケットのフロント・エンドはそのＦ
ＩＦＯ６０２に直接にロードされ、そしてＭＡＣ１２８
からの後続のワードはＦＲＢに書き込まれる。待ち行列
マネージャ２１２（図４参照）は、パケットが書き込ま
れる待ち行列に対する書込みポインタ及び閾値を維持
し、そして生ずべきフラッグの終りを捜す。待ち行列マ
ネージャによって２つのフレーム・カウンタ、即ち、同
期フレーム用のフレーム・カウンタと非同期フレーム用
のフレーム・カウンタが維持され、同期フレームに対す
るフラッグの終りの受信は、非同期フレーム状態に対す
るものと同様に、最後の同期フレーム・カウンタをイン
クリメントする。Ｐ−ＭＡＣ送信は、同期フレームの最
終バイトが送信されてしまった時にそのことを待ち行列
マネージャに知らせ、この結果、待ち行列マネージャ
は、非同期フレームに対するものと同様に同期フレーム
に対するフレーム・カウントをデクリメントする。非ゼ
ロ・フレーム・カウント又は到達した閾値は、トークン
を捕捉しそしてこれらフレームを送信するようＰ−ＭＡ
Ｃ送信装置にリクエストするために、待ち行列マネージ
ャによって、非同期フレーム及び同期フレームの両方に
対して使用される。
【００７３】Ｐ−ＭＡＣは、非同期フレームの前に同期
フレームが送信された場合、それら送信されたフレーム
を優先順位付けする。ＦＩＦＯがフルでない時にフレー
ムが送信される時、Ｐ−ＭＡＣ送信装置は、それがワー
ドを必要としていることを待ち行列マネージャにリクエ
ストする。待ち行列マネージャは、そのフレームの残り
の部分を含むＦＲＢにおける待ち行列からワードを読み
取ること及びそれらを送信ＦＩＦＯに書き込むことによ
って、そのＦＩＦＯをフルに保とうとする。各バイトが
ＭＡＣ１１８に送信される時、そのワードに対するタグ
・ビットはファイルの終り状態を調べられる。ファイル
の終り状態が生じなかった場合、Ｐ−ＭＡＣ送信装置
は、各ワードが送信されてしまった後、ＦＩＦＯからバ
イトをエンプティにしそして読取りポインタをインクリ
メントし続ける。最後に、ファイル終りワードがＰ−Ｍ
ＡＣ送信装置によって送信される。その送信装置はタグ
・ビットによって表されたバイトの数しか出力しない。
マルチプレクサ１４３は最後のバイトまでステップさ
れ、そしてそれが送信される時、ファイルの終りは、最
後のバイトを表すＭＡＣにコントローラによってアサー
トされる。そのフレームの最後のバイトがいつ送信され
るのかを、Ｐ−ＭＡＣは待ち行列マネージャに信号す
る。待ち行列マネージャは、各フレーム・タイプに対す
る完全にバッファされたフレームの数を記録する。この
数は、フレームの最終バイトが送信された時にデクリメ
ントされ、ファイルの終りバイトがＦＲＢの中にロード
された時にインクリメントされる。
【００７４】少なくとも１つの完全なフレームがＦＲＢ
にバッファされると、或いはＦＲＢにおける閾値が横切
られると、Ｐ−ＭＡＣ送信装置はＭＡＣにサービス機会
をリクエストする。同期フレームは非同期フレームより
も高い優先順位を有し、送信は同期トラフィック及び非
同期トラフィックの間でバウンドすることができる。例
えば、その送信装置は、同期フレームがシステム・イン
ターフェース・ユニットからＦＲＢへの送信を終了して
いる時でも非同期フレームの送信の途中であることがあ
る。Ｐ−ＭＡＣ送信装置は、一旦現在の非同期フレーム
が終了すると、サービスしている同期フレームにそれが
切り替わることを望む時にＭＡＣをリクエストする。Ｐ
−ＭＡＣ送信装置は、たとえ追加の非同期フレームがバ
ッファされても、同期フレームにおいてサービスするよ
うに切り替わる。同期帯域幅カウンタが完了していない
限り、同期フレーム及び読取り可能な任意の追加フレー
ムがＭＡＣに送信される。ＭＡＣ送信装置は、同期フレ
ームが送信されている間、非同期トラフィックに対する
リクエストをアサートし、そしてトークン保持タイマが
完了していない場合、ＭＡＣは非同期フレームが送信さ
れるのを可能にするであろう。
【００７５】非同期フレームは、トークンがＭＡＣによ
って捕捉された後、送信されるべき非同期フレームが存
在せず且つトークン保持タイマが完了していない場合の
み送信される。同期フレームは、非同期帯域幅カウンタ
が完了していない限り、送信されることを保証される。
非同期帯域幅割振りカウンタは、ローカル・プロセッサ
によってプログラムされなければならない。このカウン
タは、同期フレーム送信にとって利用可能な帯域幅の量
を指定する。このカウンタは、トークンがリリースされ
ると、保持レジスタにおける値を再ロードされる。同期
帯域幅カウンタは２１ビットであり、そのカウンタはサ
ービス機会の開始時にイネーブルされる。即ち、トーク
ンは捕捉されており、同期フレームを送信している間に
インクリメントされるだけである。
【００７６】４.４ Ｉ−ＭＡＣエンジン（Ｉ−ＭＡ
Ｃ） 図２０を参照すると、受信側において、制御バイトとし
てタグされたすべての着信バイトがスタータ・デリミッ
タ対と比較器７０１において比較される。その比較は、
バス１２１におけるＦＤＤＩ−２サイクルとステアリン
グ・マップ・テーブル７０４との同期化のためである。
着信バイトは５＊２７のビット・レジスタ・アレイ７０
２にコピーされ、レジスタ７０４におけるステアリング
・マップ・テーブル・エントリに従ってリクエスト・バ
ス１２０において反復される。このレジスタは、５つの
３バイト・レジスタ（各等時性受信待ち行列に対して１
つ）として編成され、４バイト・ワードを形成するため
に使用される。一旦１つのワードのうちの４番目のバイ
トが受信されると、そのワード全体が、８個の４バイト
・ワードＦＩＦＯ７０６として編成されたバッファリン
グの次のステージに、関連の待ち行列番号と共に送られ
る。
【００７７】待ち行列マネージャ２１２（図５参照）
は、レジスタ７０６の第１ワードをＦＲＢ又はコントロ
ーラ・レジスタ１２７に転送する。フロー制御モードが
その受信装置において選択される場合にプログラム可能
フロー制御バイト以外の制御バイトが指示バス１２１上
で検出される時、プログラム可能受信ダミー・バイト７
０８が等時性データ・バイトの代りにロードされる。モ
ード・レジスタ（図８参照）においてダミー・バイト・
モードが選択される時、同じフィールドを宛先とする現
在のサイクルのその後の等時性バイトすべてがそのダミ
ー・バイトによって置換される。通常、次のサイクルの
始めにおける受信を仮定する。最終的には、受信フロー
制御モードが選択された時に受信フロー制御バイト７１
６が指示バス１２１において検出される時、その待ち行
列に対して構成されるワードが第２レベルのバッファリ
ングにアップステージされる。
【００７８】送信側において、待ち行列マネージャは４
バイト・ワードを３８個の４バイト・レジスタ・アレイ
７１８に書き込む。このアレイは、７個の４ワードＦＩ
ＦＯ（各等時性送信待ち行列に対して１つ）として編成
される。これらのＦＩＦＯをフルに保つために、待ち行
列マネージャへのリクエストが行われる。そこで、この
アレイからバイトが読み取られそして、ステアリング・
マップ・テーブル７０４によって表されるように、リク
エスト・バス１２０を介して送信される。１つのワード
におけるすべてのバイトが送信されてしまった時、対応
するＦＩＦＯ読取りポインタ７２０は更新される。又、
バイトが全く送信されなかった時、指示バスにおける現
在のバイトが反復される。更に、待ち行列がエンプティ
であるか或いはそれの閾値と達していない時、プログラ
ム可能フロー制御バイトが送信される。最後に、受信バ
イト上で又は送信バイト上でパリティ・エラーが検出さ
れた時、パリティ・エラー制御バイト７２２がリクエス
ト・バス１２０を介して送信される。
【００７９】フロー制御バイト７１０は、待ち行列が動
作中であるか或いはエンプティである時、等時性データ
・バイトの代わりに送信されるプログラム可能なバイト
である。そのフロー制御バイトは、いつも制御ビットと
共に送信される。一旦そのフロー制御バイトが待ち行列
から送信されてしまうと、データがその待ち行列に到達
するまで、ステアリング・マップによって示されるよう
に、同じフロー制御バイトがその同じ待ち行列に対して
送信される。閾値バイト或いはデータがその待ち行列に
到達した直後のＦＤＤＩ−２サイクルにおいて、通常の
送信が再開される。
【００８０】受信ステーションにおいて、フロー制御バ
イト・モードが選択されなかった場合、着信するフロー
制御バイトが検出された時に特別のアクションは取られ
ない。それは何らかの制御バイトとして扱われる。即
ち、制御バイト受信割込みが生じ、ダミー・バイトが受
信される。しかし、フロー制御バイトがモード・レジス
タにおいて検出される時、受信されるべき等時性バイト
の代わりになる受信ステーションのフロー制御バイトと
同じであるとして着信バイトが認識された場合、その待
ち行列に対して形成されつつある現在のワードは第２レ
ベルのバッファリングにアップステージされ、インター
フェース・レジスタ１２７における対応した待ち行列読
取りビットがセットされる。同じ待ち行列を宛先とする
その後のフロー制御バイトは受信されない。新しいデー
タが到達した時、その待ち行列に対する等時性バイトの
ノーマル受信が再開する。
【００８１】フロー制御バイトの送信及び受信は待ち行
列毎に行うことが可能である。しかし、フロー制御バイ
トの値は所与のステーションのすべての待ち行列に共通
である。最終的には、フロー制御バイト・モードが生じ
るためには、送信ステーション及び受信ステーションの
両方とも同じフロー制御バイト値を持たなければならな
い。
【００８２】等時性としてタグされた制御バイトであっ
てフロー制御バイト以外の制御バイトが等時性データ・
バイトの代わりに受信された時、ダミー・バイト７０８
がデータ・バイトの代わりにロードされる。ダミー・バ
イトによる等時性データ・バイトの置換は、ダミー・バ
イト・モードがモードレジスタにおいて選択された場
合、同じ待ち行列において進行している現サイクルの等
時性バイトすべてに拡張可能である。
【００８３】ダミー・バイト・モードが選択された時、
所与の待ち行列の等時性バイトがダミー・バイトによっ
て置換されている場合、すべての同じ待ち行列を宛先と
し同じＦＤＤＩ−２から生じたその後のすべての等時性
バイトがダミー・サイクルによって置換される。次のＦ
ＤＤＩ−２サイクル境界において、その待ち行列に対す
る等時性データ・バイトのノーマル受信が再開される。
【００８４】ステアリング・マップ・テーブル７０４
は、適当な待ち行列への或いは適当待ち行列からのバイ
ト経路指定を遂行するに必要な待ち行列番号を両方のＩ
−ＭＡＣエンジン（指示及びリクエスト・エンジン）に
与える。ステアリング・マップ・テーブルは、すべての
ヘッダ・バイトを含むＦＤＤＩ−２サイクルの各バイト
のマッピングを行おうとする。そのステーションを宛先
とするバイトがない場合、非アクティブ・エントリが与
えられる。
【００８５】ステアリング・マップ・テーブルにおける
進行はＦＤＤＩ−２サイクルと完全に同期している。ス
テアリング・マップＲＡＭは、新たなバイトが受信され
る度にインクリメントされるカウンタ（図示されてな
い）によってアドレスされる。そのカウンタは、テーブ
ルの終りに到達した時にステアリング・マップの始めを
指すようにリセットされる。
【００８６】ステアリング・マップ・テーブルに対する
読取りオペレーションは、送信待ち行列及び受信待ち行
列の両方に待ち行列番号を与える。従って、指示エンジ
ン及びリクエスト・エンジンの両方に経路指定情報を与
えるためには、ステアリング・マップ・テーブルは１回
だけアクセスされる必要があるだけである。
【００８７】４.５ 待ち行列マネージャ 図４に戻ると、待ち行列マネージャ２１２は、パラメー
タＲＡＭ２１８を管理し且つコントローラ内の１つの機
能的アイランドから他の機能的アイランドへの転送、又
はＦＲＢから或いはＦＲＢへのワード転送を遂行するそ
のコントローラ内の内部制御ロジックである。待ち行列
マネージャは、機能的アイランド（Ｐ−ＭＡＣ指示及び
リクエスト・エンジン、Ｉ−ＭＡＣ指示及びリクエスト
・エンジン、コントローラ・インターフェース、又はロ
ーカル・バス）のうちの何れかからのリクエストによっ
て駆動され、そしてそれが１つ又は複数個のリクエスト
を受信した時、それは、どのリクエストがサービスされ
るかを決定するためにアービトレーション・サイクルに
入る。リクエストは、他の機能的アイランドのうちのど
れかに又はＦＲＢに書き込まれた或いはそれらから読み
取られた４０ビット・ワードを有する何れかの又はすべ
てのアイランドからの表示である。待ち行列マネージャ
はすべての待ち行列マネージャのステータスを維持し、
そして一旦それがリクエストのサービスを終了すると、
その待ち行列に対するパラメータＲＡＭを更新する。
【００８８】パラメータＲＡＭ２１８は、４つの独立し
た汎用レジスタ・アレイを使用して実施される。その場
合、各アレイは１６ワード＊１６ビットのものである。
各アレイは、各受信及び送信待ち行列に対して維持され
た４つのパラメータ（ベース・ポインタ、待ち行列サイ
ズ、閾値、読取り及び書込みポインタ）の１つを含む。
第１アレイは、それら待ち行列すべてに対する１６ベー
ス及びサイズ・パラメータを含む。ローカル・バス・ア
ドレスの下位桁３ビットは４つのアレイのうちの１つを
選択する。ローカル・バス・アドレスのビット３乃至６
は、１６ワード／待ち行列の１つを選択するために使用
される。
【００８９】パラメータＲＡＭは、パワー・オン・リセ
ット後にソフトウエアによって構成されなければならな
い。ベース／サイズは、各受信及び送信待ち行列に対し
てＦＲＢを独立したブロックにセグメント化するため
に、ソフトウエアによって使用される。ベース・ポイン
タへの書込みの結果、その待ち行列に対する読取り及び
書込みポインタがベース・ポインタ値をロードされる。
【００９０】待ち行列マネージャは、そのコントローラ
内の機能的アイランドのうちのどれか又はすべてにおい
て生じるリクエスト又はイベントに応答する。これらの
リクエストは次のようなものである。 （ａ）Ｐ−ＭＡＣ受信ＦＩＦＯから読み取られるべきワ
ード。このワードはチップ・インターフェースに転送さ
れるか或いはＦＲＢに書き込まれるべきものである。 （ｂ）Ｉ−ＭＡＣ受信ＦＩＦＯから読み取られ、そして
チップ・インターフェースに転送され或いはＦＲＢに書
き込まれるべきワード。 （ｃ）Ｐ−ＭＡＣリクエストＦＩＦＯにロードされるべ
きワード。パケット・フレームは送信されながらカウン
トされる。待ち行列マネージャは、どの待ち行列がその
フレームのソースであるかを知っており、チップ・イン
ターフェース又はＦＲＢからそのワードを検索する。Ｐ
−ＭＡＣリクエストＦＩＦＯは、ＦＩＦＯがフルでない
限りこのリクエストを発生し、ファイルの終りの発生時
又はトークンのリリース時にそれを終了させる。 （ｄ）Ｉ−ＭＡＣリクエストＦＩＦＯにロードされるべ
きワード。８個の送信待ち行列の各々に対して１つのリ
クエストがあり、Ｐ−ＭＡＣの場合のように、待ち行列
がフルでない限り、各アクティブ待ち行列に対して１つ
のワードがリクエストされる。 （ｅ）インターフェースから読み取られるべきワード。
このワードは、Ｐ−ＭＡＣ／Ｉ−ＭＡＣリクエスト・イ
ンターフェースにロードされるか又はＦＲＢに書き込ま
れる。 （ｆ）内部レジスタの１つを読み取る／書き込むため
の、又はＦＲＢを読み取る／書き込むためのローカル・
バス・レジスタ。
【００９１】上記リクエストのいずれも、個々に或いは
任意の組合せで同時に生じることが可能である。待ち行
列マネージャは、次のように、最高の優先順位で始まる
優先順位を付けをこれらリクエストに行う。 １．Ｐ−ＭＡＣ送信 ２．Ｉ−ＭＡＣ送信 ３．Ｉ−ＭＡＣ受信 ４．Ｐ−ＭＡＣ受信 ５．ＳＩＵ送信 ６．ＳＩＵ受信 ７．ローカル・バス
【００９２】待ち行列マネージャはすべての待ち行列の
ステータスを保持する。各送信待ち行列に対して、次の
ようなステータスが維持される。 待ち行列エンプティ 待ち行列フル オールモスト・フル（１待ち行列に６４ワード以下） 閾値到達
【００９３】各受信待ち行列に対して、次のようなステ
ータスが維持される。 待ち行列エンプティ 待ち行列フル 閾値到達
【００９４】各待ち行列のステータスは、ＦＲＢに対す
る各サービス時に更新される。ＦＲＢにおける待ち行列
は、待ち行列マネージャの制御の下に循環式ＦＩＦＯと
して動作する。待ち行列マネージャは、フルである待ち
行列への書込み及びエンプティである待ち行列からの読
取りを行わない。各リクエストはＦＲＢへのアクセスを
必要とし、その結果、４つのパラメータ（ベース／サイ
ズ、閾値、読取り及び書込みポインタ）すべてがその待
ち行列に対するパラメータＲＡＭから読み取られる。
【００９５】４.６ 待ち行列管理／プログラミング 図５を参照すると、ＦＤＤＩ−ＲＡＭバッファにおける
待ち行列２１４及び２１６はコントローラ１２２によっ
て管理される。そのコントローラは、各待ち行列に対し
て各インターフェース１２７、１３２等において内部バ
ッファリングを有し、内部ターゲット・バッファがスペ
ースを有し且つその待ち行列に対するＦＲＢにデータが
書き込まれなかった場合、各インターフェースにおける
バッファ相互間の「チップを横切る」接続を行うための
インテリジェンスも有する。コントローラで行われる内
部バッファリングは次のものから成る。即ち、インター
フェース１２７における１６個のワード（２ワード／待
ち行列）。インターフェース１２４における同期トラフ
ィックに対する４ワードＦＩＦＯ及び非同期トラフィッ
クに対する他の４ワードＦＩＦＯ。インターフェース１
２４における４ワード／待ち行列の場合の合計２８ワー
ド。第１レベルのバッファリングにおける１ワード／待
ち行列の場合の１３ワード、及び第１レベルからの形成
されたワードより成る第２レベルのバッファリングにお
ける８ワード。
【００９６】ソフトウエアが使用したい待ち行列は、パ
ラメータＲＡＭにおけるレジスタを使用して構成され
る。各待ち行列に対して５つのパラメータが（ベース・
ポインタ、待ち行列サイズ、閾値、読取り及び書込みポ
インタ）プログラム可能である。一旦構成されると、待
ち行列は、それが待ち行列イネーブル／ディスエーブル
・レジスタにおける適当なビットをセットすることによ
ってイネーブルされた後、データを送信及び受信するで
あろう。
【００９７】待ち行列の用途は図６及び図７に要約され
る。図６における表は受信待ち行列２１４の用途を表
す。受信待ち行列０乃至２はパケット・データを受信す
る。受信待ち行列３乃至７は等時性リング・データを受
信する。
【００９８】図７における表は送信待ち行列２１４の用
途を表す。待ち行列０を除いてすべての送信待ち行列は
一定の用途を有する。
【００９９】待ち行列０は、等時性データ又は同期パケ
ット・フレーム・データを送信するために使用される。
待ち行列マネージャ２１２（図２参照）は２つの送信フ
レーム・カウンタ、即ち、待ち行列０に対するものと待
ち行列１に対するもう１つのものとを有する。これらカ
ウンタは、リングへの待ち行列待機送信においてバッフ
ァされたパケット・フレームの数をカウントする。パケ
ットが待ち行列内に入れられる時、適当なカウンタがイ
ンクリメントされる。フレーム・カウンタが少なくとも
１つのパケットを含む限り、待ち行列マネージャは、ト
ークンを捕捉するようＰ−ＭＡＣリクエストに指示す
る。パケットが送信される時、適当なカウンタがデクリ
メントされる。各カウンタは２５３の最大値までカウン
トし、しかる後、ロールオーバする。
【００１００】４.７ 閾値処理 １つの待ち行列に対する閾値パラメータは、アクション
が取られる前の待ち行列にバッファされたデータの量を
定義する。待ち行列が閾値に達する又は超えることに起
因してコントローラが取るアクションは、受信待ち行列
及び送信待ち行列の間では異なっており、パケット待ち
行列及び等時性待ち行列の間でも異なっている。
【００１０１】等時性送信待ち行列に対しては、待ち行
列が送信を始める前の「閾値／閾値以上」だけが意味を
持つ。閾値は、リングに送信し始める前にバッファされ
なければならないデータの量を定義する。一旦閾値に到
達すると、次のマスタ・サイクルにおいて送信が始ま
る。しかる後、待ち行列がエンプティになるまで、閾値
は待ち行列のオペレーションに影響を与えない。
【００１０２】受信待ち行列（等時性又はパケット）に
対する閾値は、ＳＩＵステータス・レジスタにおける特
定の待ち行列と関連したビットがセットされてその待ち
行列が「作動可能」であることを表す前に、その待ち行
列にバッファされたデータの量を指定する。ＳＩＵはス
テータス・レジスタを周期的にポーリングし、そのセッ
トされたビットを有する待ち行列からデータを読み始め
るであろう。そのビットは、最後のワードがその待ち行
列から転送された後にしかリセットされない。パケット
受信待ち行列に対して、制御インターフェース・ステー
タス・レジスタにおけるビットは、フレームの終りが受
信された時にもセットされる。従って、閾値パラメータ
よりも小さいパケットは、そうでない場合よりも長く待
ち行列に「スティック」されない又は留まらないであろ
う。等時性待ち行列に対して、ＳＩＵステータス・レジ
スタにおけるビットは、フロー制御バイトが受信される
時にもセットされる。送信待ち行列と関連したコントロ
ーラ・インターフェース・ステータス・レジスタにおけ
るビットは閾値によって影響されず、待ち行列が殆どフ
ルになった時を除いていつも「作動可能」である。
【０１０３】パケット送信待ち行列に対する閾値パラメ
ータは、ＭＡＣがトークンを捕捉することをコントロー
ラがリクエストする前に送信待ち行列（０又は１）にお
いてバッファされたデータの量を指定する。コントロー
ラは、フレームの終りがＭＡＣから受信された時にもト
ークンの捕捉をリクエストする。従って、閾値パラメー
タよりも小さいパケット・フレームが送信のために作動
可能である場合、トークン捕捉リクエストがＭＡＣに発
生される。
【０１０４】ソフトウエアは、送信待ち行列を除くすべ
ての値或いは閾値を自由に選択できる。概して、閾値は
０＜＝閾値＜＝待ち行列サイズ における任意の値を
選択可能である。パケット待ち行列に対して、閾値は選
択可能である。この場合には、ソフトウエアは、閾値の
ために完全なフレームの受信において使用されるであろ
う。ソフトウエアは、パケット・フレームがいつも待ち
行列サイズよりも小さいことが確実でなければならな
い。パケット・フレームのための選択された閾値を等時
性待ち行列に対して使用してはならない。それは、オー
バーランが生じるためである。ソフトウエアが待ち行列
サイズに非常に近いか或いはそれに等しい閾値を選択す
る場合、オーバーランが非常に起り易い。すべての送信
待ち行列に対して、コントローラは「オールモスト・フ
ル」ステータスを維持し、待ち行列はその待ち行列にお
いて６５ワード以下の空きしかない時に「オールモスト
・フル」である。コントローラは、システム・インター
フェース・ユニットがオールモスト・フルである待ち行
列に送信する時に「オールモスト・フル」信号に肯定応
答する。閾値に達する前に、送信待ち行列が「オールモ
スト・フル」状態に達することは可能であり、潜在的に
は、これはその待ち行列をこの状態にスティックしたま
まにするであろう。このため、閾値は次の関係、即ち、 閾値０＜＝閾値＜＝（待ち行列サイズ−６４） を使用して選択されなければならない。
【０１０５】最小閾値はソフトウエアによって注意深く
選択されなければならない。ゼロ閾値は「即時」閾値と
呼ばれる。ソフトウエアが特定の待ち行列に対する閾値
パラメータにゼロをロードする時、その特定の待ち行列
に対する閾値ビットが待ち行列閾値レジスタ（図示され
てない）にセットされる。受信待ち行列に対して、シス
テム・インターフェース・ユニット・ステータス・レジ
スタにおける関連ビットは、その第１ワードが受信され
るまでセットされない。コントローラは、ワードがＦＲ
Ｂに書き込まれる前に満たされる内部バッファを有す
る。従って、ゼロの閾値の場合、ターゲット内部バッフ
ァに置かれた第１ワードはシステム・インターフェース
待ち行列ステータス・ビットをセットする。ゼロの閾値
は、ＦＲＢにおいて待ち行列を必要としないことを意味
する。待ち行列がイネーブルされる時、ＦＲＢにおける
待ち行列は、たとえそれが使用されなくても、２５６ワ
ードを最小サイズとして構成されなければならない。ア
ンダー・ランが生じる任意のパケット送信待ち行列に対
してゼロの閾値を使用してはならない。閾値の目的は、
アンダー・ランを防ぐように、リング１１２に送信する
前の十分なデータをバッファすることである。
【０１０６】送信待ち行列に対しては、最小閾値サイズ
に対する推薦値は４であり、それは、実際には、８ワー
ドをバッファする。或アプリケーションでは、等時性送
信待ち行列に対する閾値としてゼロが使用される。その
閾値が１よりも大きいか又は１に等しい場合、その内部
バッファにバッファされる量は、閾値に達したかどうか
に影響されない。これは、実際にバッファされる量が内
部バッファリングの量として閾値パラメータにプログラ
ムされる量に対するものであり、送信及び受信に対して
異なることを意味する。受信待ち行列に対しては、その
量はいつも２以上である。受信待ち行列に対する２とい
うプログラム閾値は、閾値に達するためには４ワードが
バッファされることを意味する。送信待ち行列に対して
は、その量は４以上であり、それは、２という閾値が、
閾値に達するために６ワードをバッファすることを必要
とする、ということを意味する。実用のためには、等時
性送信閾値に対して即時閾値が選択される時、閾値に達
するためには１ワードではなく２ワードがバッファされ
る。
【０１０７】５．ＦＤＤＩ−ＲＡＭバッファ（ＦＲＢ）
及びインターフェース 図２１は、ＦＤＤＩ−ＲＡＭバッファ１３０及びインタ
ーフェース２１０を示す。そのバッファ１３０は、３個
の６４Ｋ＊１６のスタティックＲＡＭでもって実現され
た６４Ｋ＊４８メモリである。そのバッファは、バッフ
ァリングが必要な時には８個の受信待ち行列及び８個の
送信待ち行列（図６参照）に対する一時的な記憶装置で
ある。コントローラ及びＦＲＢの間の信号ＩＯバス２１
０は、４０ビット・データ線（３２ビット・データ、４
ビット・パリティ、及び４ビット・タグ）、チップ選択
（ＣＦＣＳ）、読取り／書込み（ＮＣＦＷＥ）線、出力
イネーブル（ＮＣＦＯＥ）線、１６ビット・アドレス線
の合計５９個の信号線より成る。
【０１０８】図２２は、ＦＲＢへのデータ及びＦＲＢか
らのデータの編成を示す。４０データ・ビットは４デー
タ・バイト、４パリティ・ビット、及び４タグ・ビット
に分割される。スタティックＲＡＭによって与えられる
４８ビットのうちの４０ビットだけが使用される。通
常、各バイトに対して奇数パリティが使用される。しか
し、ソフトウエアは、必要に応じて又は診断目的で、偶
数パリティに切り換えることもできる。タグ・ビット
は、所与のアドレスにおける有効バイトの数及びフレー
ムの最終バイトを表す。
【０１０９】５.１ ＦＤＤＩ−ＲＡＭバッファ（ＦＲ
Ｂ）レジスタ ＦＲＢへのアクセスは４つのＦＲＢアクセス・レジスタ
によって行われる。これらレジスタは、ＦＲＢアドレス
・レジスタ、ＦＲＢアッパー・ワード・レジスタ、ＦＲ
Ｂロア・ワード・レジスタ、及びＦＲＢタグ／パリティ
・レジスタである。
【０１１０】図２３において、ＦＲＢレジスタは、デー
タ・レジスタ及びＦＲＢをアクセスするためのアドレス
・レジスタを与える。ＦＲＢは、ビーコン・フレーム及
びボイド・フレームを記憶するために、ローカル・バス
によっていつでもアクセス可能である。
【０１１１】ＦＲＢアドレス・レジスタは、ＦＲＢの６
４Ｋワード・アドレス空間におけるメモリ・ロケーショ
ンを指定する４０ビット・レジスタである。各ＦＲＢア
クセスの後、コントローラ・ハードウエアは、ＦＲＢに
おける次のロケーションを指すようにこのレジスタを自
動インクリメントする。
【０１１２】ＦＲＢロア・ワード・レジスタはＦＲＢに
おける４０ビット・ワードのうちの下位１６ビット・ワ
ードを保持する。ＦＲＢアッパー・ワード・レジスタは
ＦＲＢにおける４０ビット・ワードのうちの上位１６ビ
ット・ワードを保持する。ＦＲＢパリティ／タグ・レジ
スタは、ＦＲＢにおいて３２ビット・データ・ワードの
４ビット・パリティ及び４ビット・タグを保持し、ＦＲ
Ｂからの読取り及びＦＲＢへの書込みを開始させるため
に及びそのオペレーションの終了を信号するために使用
される２ビット・コマンド・インターフェースも含む。
４ビット・タグはアッパー・バイトの下位４ビットにあ
り、４ビット・パリティはロア・バイトの下位ビットに
ある。
【０１１３】５.２ ＦＲＢインターフェース コントローラにおけるＦＤＤＩ−ＲＡＭバッファ・イン
ターフェース２１０が図２４に示される。コントローラ
は、ＦＤＤＩ−ＲＡＭバッファ１３０へのアクセスを制
御する。そのインターフェースは待ち行列マネージャか
らのアドレス、読取り／書込み等のような制御情報を受
領し、ＦＤＤＩ−ＲＡＭバッファにおける待ち行列をア
クセスする。そのインターフェースは、ＦＤＤＩ−ＲＡ
Ｍバッファ・スタティックＲＡＭに対する書込みイネー
ブル信号及び出力イネーブル信号を駆動する他に、待機
モードにある間、スタティックＲＡＭ装置の低電力消費
を利用するために、スタティックＲＡＭチップ選択も駆
動する。最後に、パリティ生成及びチェックが読取りオ
ペレーション時及び書込みオペレーション時の両方で行
われる。
【０１１４】図２４は、ＦＲＢメモリ・インターフェー
スの内部信号及び外部信号の両方を示す。内部信号は制
御のために使用され、外部信号はＦＲＢへのアクセスの
ために使用される。ＦＲＢインターフェース・コントロ
ーラ４１０は、待ち行列マネージャ２１２によって制御
される。待ち行列マネージャは、読取り／書込み（Ｒ／
Ｗ）線４１２を作動することによってリクエストを開始
させ、データをアドレスし及び書き込み、そしてコント
ローラ４１０にコマンド信号をアサートする。インター
フェース・コントローラは、そのインターフェースがビ
ジーであり、新しいコマンドを送ってはいけないことを
待ち行列マネージャに信号するためにコマンド禁止フラ
ッグ４１６をアサートする。データ読取り肯定応答線４
１８は、読取りオペレーションが終了したこと及びデー
タが次のクロック・サイクルにおいて有効であることを
表す。
【０１１５】図２５、図２６、図２７、及び図２８はそ
のインターフェースのタイミング図を与える。
【０１１６】５.３ ＦＲＢ読取り／書込みオペレーシ
ョン 読取り／書込みオペレーションは、待ち行列マネージャ
からのリクエスト時に開始される。インターフェース・
コントローラはコマンド線を通してリクエストのタイプ
を認識する。Ｒ／Ｗ線は次の表で示すようにエンコード
される。 コマンド Ｒ／Ｗ 意味 ０ − リクエストなし １ ０ 書込みオペレーション １ １ 読取りオペレーション
【０１１７】Ｒ／Ｗ線は、コマンド線がアサートされた
場合にだけ有効である。インターフェース・コントロー
ラは、リクエストが導入されない限りアイドル状態に留
まる。アイドル状態にある間、ＮＣＦＣＳ線は高レベル
に駆動され、スタティックＲＡＭ装置電力消費を少なく
する。
【０１１８】図２５乃至図２８のタイミング図に示され
るように、読取りオペレーションは、３クロック・サイ
クル、即ち、６０ナノ秒を取る。書込みリクエストは、
２クロック・サイクル、即ち、４０ナノ秒を取る。しか
し、書込みリクエストが読取りオペレーションに直接に
後続する場合、図２６に示されるように、それらドライ
バを切り替えさせるために書込みサイクルの開始時に、
２０ナノ秒の余分なクロック・サイクルが必要である。
【０１１９】読取りオペレーションの間、ＣＦＷＥ信号
は高レベルに保たれる。状態Ｒ１で始まるアドレスは有
効である。状態Ｒ１の時に、スタティックＲＡＭドライ
バは、前のオペレーションが書込みであった場合にイン
ターフェース・ドライバが高インピーダンス状態に進む
ことを可能にするようディスエーブルされる。この信号
ＮＣＦＯＥは、メモリ・バッファをイネーブルするため
に状態Ｒ２の時に低レベルになる。そこで、データは状
態Ｒ３の時に有効となり、この状態の終了時にラッチさ
れる。３５ナノ秒アクセス・タイムのスタティックＲＡ
Ｍにとって、データの合計アクセス・タイムは最大４
９.６ナノ秒である。ＮＣＦＯＥは、書込みオペレーシ
ョンに入るためにアイドル状態時に高レベルにされる。
【０１２０】メモリへの書込みアクセスの間、ＮＣＦＯ
Ｅ信号は、メモリ出力バッファを高インピーダンス状態
に保つために論理的高レベルにある。アドレス及びデー
タはＷ１の時に有効である。そこで、ＮＣＦＷＥ信号は
Ｗ１の中央で降下し、Ｗ２の時に高レベルに進む。
【０１２１】６. ローカル・バス・インターフェース ローカル・バス１３２は、コントローラ１２２のアドレ
ス空間へのアクセスを行う。図２９は、ローカル・バス
における重要な装置を示す。コントローラ１２２は、バ
ス・マスタとしてローカル・プロセッサ１３４或いはシ
ステム・インターフェース・ユニット１２８を持ったロ
ーカル・バス上のスレーブである。コントローラ・アド
レス空間はメモリ・マップされ、図２３と関連して説明
した４つのＦＲＢアクセス・レジスタを含むＦＤＤＩ−
ＲＡＭバッファ（図２１参照）を有する。
【０１２２】図２９において、そのインターフェース
は、アドレス・ラッチがアクティブであるアドレス及び
データ・バス（ＣＬＡＤ）８０２より成り、それは、コ
ントローラのアドレス可能空間のレジスタのうちのどれ
かを選択するために使用される１６ビットのアドレスを
保持する。データ・イネーブル（ＣＬＤＥＮ）８１２が
アクティブである時、コントローラは、ローカル・バス
読取りのためにはそのバス上にデータを置き、ローカル
・バス書込みのためにはそのバスからデータを受けるで
あろう。データ・パリティ・ビット（ＣＬＰＡＲ）８０
４は、ローカル・バス読取りを行う１６ビット・データ
・バス上の奇数バイト・パリティを表す。アドレス・ラ
ッチ・イネーブル（ＣＬＡＬＥ）８０６は、アドレス・
データ・バスからのアドレスをラッチするために使用さ
れるアクティブな高レベル信号である。アドレス・ステ
ータス（ＣＬＡＳ）８０８は、アドレス・ステータスを
表し且つアドレス・サイクル（Ｔａ）時にアサートされ
るアクティブな低レベル信号である。
【０１２３】書込み／読取り信号（ＣＬＷＲ）８１０
は、オペレーションが書込みであるか又は読取りである
かを表す。それは、書込みに対して高レベルであり、読
取りに対して低レベルである。チップ選択信号（ＣＬＣ
Ｓ）８１３は、コントローラがローカル・バス・コント
ローラ１３４のアドレス・デコード・ロジックを介して
ローカル・プロセッサにより選択されたことを表し、ア
クティブな低レベルである。この信号は、アドレス状態
時にアサートされ、データ状態を通してアクティブのま
まである。コントローラ割込み信号（ＣＬＩＮＴ）８１
４はコントローラからローカル・プロセッサへの割込み
線である。それは割込み条件が生じた時にアサートさ
れ、そしてその状態はマスクされず、アクティブな高レ
ベルとなる。作動可能信号（ＣＬＲＤＹ）８１６は、現
在のバス・サイクルを終了させるローカル・プロセッサ
１３４に対する肯定応答である。書込み時に、コントロ
ーラがアドレス・データ信号バスからのデータをラッチ
した時、その信号８１６はアサートされる。読取り時
に、その付勢された信号は、データがアドレス・データ
信号バスにおいて駆動された時にアサートされ、そして
アクティブとなるデータ・イネーブル８１２に対するチ
ップ選択信号８１３にアサートされる。この信号がアド
レス状態（Ｔａ）に続いて又はデータ状態（Ｔｄ）の後
にアサートされない場合、プロセッサは待機状態（Ｔ
ｗ）をアサートするであろう。
【０１２４】ローカル・バス・インターフェースは４つ
のＦＲＤレジスタを介してＦＲＢへのアクセスを行う。
それらレジスタは、ＦＲＢアドレス・レジスタ、ＦＲＢ
アッパー・ワード・レジスタ、ＦＲＢロア・ワード・レ
ジスタ、及びＦＲＢパリティ／タグ・レジスタである。
【０１２５】ローカル・バス・アクセスにおけるマスタ
は、データをＦＲＢアクセス・レジスタに書き込むこと
及びコマンドをＦＲＢパリティ／タグ・レジスタ（図１
３参照）に発生することによってＦＲＢメモリをアクセ
スする。ＦＲＢアクセス・レジスタは、ＦＲＢコマンド
がＦＲＢパリティ／タグ・レジスタにおいて発生される
前に書き込まれなければならない。一旦コマンドによっ
てセットされると、ローカル・バス・インターフェース
は、データ転送の方向（書込み／読取り）に基づいてＦ
ＲＢオペレーションを開始させる。そのオペレーション
が書込みである場合、ＦＲＢインターフェースは、ＦＲ
Ｂアクセス・レジスタからアドレス及びデータ情報を収
集し、そしてメモリへの書込みを行うであろう。そのオ
ペレーションが読取りである場合、ＦＲＢインターフェ
ースはＦＲＢアクセス・レジスタから情報を収集し、Ｆ
ＲＢメモリからの読取りを行い、そしてメモリから読み
取られたデータを３つのＦＲＢデータ・レジスタに書き
込むであろう。そのオペレーションが終了した時、ロー
カル・バス・インターフェースは、オペレーションが終
了したこと及びそのローカル・バス・インターフェース
が次のオペレーションのために作動可能であることを表
すＦＲＢパリティ／タグ・レジスタのビット１５をクリ
アする。
【０１２６】ローカル・データ・バスは待ち行列パラメ
ータＲＡＭ２１８（図４参照）に接続される。待ち行列
パラメータＲＡＭは、８個の受信待ち行列及び８個の送
信待ち行列を管理するために使用されるポインタ・パラ
メータを含む。これらのエントリはローカル・バスを介
して読取り可能であり且つ書込み可能である。８個の受
信待ち行列及び８個の送信待ち行列の各々に対して、待
ち行列パラメータＲＡＭは４つのパラメータを記憶す
る。各パラメータは２バイト幅であり、そしてそれらは
ベース・ポインタ／サイズ・パラメータ、閾値ポイン
タ、読取りポインタ、及び書込みポインタである。
【０１２７】ローカル・プロセッサ１３４は、ローカル
・バス１３２を介してＩ−ＭＡＣステアリングマップ
（図１１参照）を初期設定する。そのＩ−ＭＡＣステア
リング・マップは、等時性バイトを書き込み又は読み取
るべき待ち行列をＩ−ＭＡＣ送信装置又は受信装置に表
示する。そのマップは１５６０バイトより成る。即ち、
それは、ＦＤＤＩ−２マスタ・サイクルの各データ・バ
イトの１対１マップである。そのマップの各バイト・エ
ントリは、送信待ち行列の待ち行列番号及びチャネル・
データに対する受信待ち行列の待ち行列番号を記憶す
る。
【０１２８】ステアリング・マップは、１６ビット・レ
ジスタによってコントローラのアドレス空間にマップさ
れ、そしてローカル・バスによって直接にアクセス可能
である。それらの２バイト・エントリは、相互に並んで
そのアドレス空間に記憶される。ローカル・バスにおけ
るマスクがステアリング・マップをアクセスする時、ロ
ーカル・バス・インターフェースはステアリング・マッ
プ・アドレス空間におけるロケーションにバス・アドレ
スをマップするであろう。データを送信又は受信する
時、コントローラはステアリング・マップにより指定さ
れた待ち行列における各バイトを検索し又はその待ち行
列に各バイトを記憶するであろう。データは８個の送信
待ち行列のうちのどれからも検索可能であり、８個の受
信待ち行列のうちのどれにも記憶可能である。
【０１２９】ローカル・バスから直接にアクセス可能で
あるコントローラ・レジスタは、制御レジスタ、イベン
ト・レジスタ、待ち行列及びパラメータＲＡＭレジス
タ、Ｉ−ＭＡＣステアリング・マップ・レジスタ、及び
ＦＲＢアクセス・レジスタを含む。これらレジスタのう
ちのどれかをアクセスするために、ローカル・バス・マ
スタは所望のアドレスを選択し、ローカル・バス・イン
ターフェースは対応するレジスタをデコード及び選択
し、或いはそれにマップする。コントローラに対するロ
ーカル・バス・オペレーションはいつも１６ビット転送
である。
【０１３０】図８乃至図１４と関連して説明した制御レ
ジスタは、モード・レジスタ、待ち行列イネーブル／デ
ィスエーブル・レジスタ、Ｐ−ＭＡＣコピー基準レジス
タ、Ｉ−ＭＡＣフロー制御レジスタ、パリティ制御レジ
スタ、及び同期帯域幅割振りレジスタを含む。
【０１３１】モード・レジスタはコントローラに対する
主要なオペレーション・パラメータ及びオペレーション
のモード設定する。モード・ミックスは４つのモード、
即ち、ストップ・モード、ビーコン・モード、ボイド・
モード、及びノーマル・モードのうちの１つにコントロ
ーラを設定する。パワー・オンの後、コントローラはス
トップ・モードにされ、このモードはすべての待ち行列
をディスエーブルする。このモードでは、ソフトウエア
は、オペレーションを開始させる前に、望ましいように
コントローラ・レジスタを構成する。コントローラは、
オペレーションの過程で特殊なエラーが認識された時に
ストップ・モードに置される。
【０１３２】６.１ ローカル・バス・インターフェー
ス・オペレーション 図３０はコントローラ・ローカル・バス・インターフェ
ースにおける単一ワード読取り及び書込みオペレーショ
ンに対するタイミングを示す。ローカル・バス・インタ
ーフェースは非同期インターフェースであるので、それ
は５０ＭＨｚクロックを使用する代わりにバス・マスタ
からの４０ＭＨｚクロックを使用することを拒むもので
はない。
【０１３３】７．コントローラ／システム・インターフ
ェース・オペレーション 図３１を参照すると、インターフェース１２７は、コン
トローラ１２２とシステム・インターフェース・ユニッ
ト（ＳＩＵ）１２８との間の同期高速度データ転送路を
与える。このインターフェースを介して、システム・イ
ンターフェースユニット１２８はコントローラ１２２に
おける待ち行列ステータス・レジスタ１１０をアクセス
し、８個の受信待ち行列及び８個の送信待ち行列のうち
のどれがサービスされるべく作動可能であるかを識別す
る。
【０１３４】ＳＩＵ１２８はこのインターフェースのマ
スタである。待ち行列ステータス・レジスタを読み取り
そして待ち行列サービス・リクエストを優先順位付けた
後、ＳＩＵは、受信／送信待ち行列番号線９０４におけ
る待ち行列番号と共にシステム・リクエスト線９０２上
にリクエストをセットすることによって、受信待ち行列
からの又は送信待ち行列へのデータ転送を開始させる。
コントローラは、それがそのデータ転送を完了させるよ
う作動可能である時、肯定応答線９０６における肯定応
答でもって応答する。インターフェース線を終了させる
のは、双方向データ・バス線９０８双方向データ・バス
・パリティ線９１０及び双方向タグ線９１２である。
【０１３５】バス・サイクルは、システム・インターフ
ェース・ユニット１２８がリクエストを発生することに
よって開始され、そしてコントローラ及びＳＩＵの間の
データ・ワードの転送によって、又はコントローラ・エ
ラー肯定応答によって終了させられる。図３２は送信及
び受信タイミングの一例を示す。４つのバス状態は次の
ようになる。
【００１３６】状態０（Ｓ０）： 状態０はリクエスト
状態である。チップからの送信リクエスト、受信リクエ
スト、又は待ち行列ステータス読取りリクエストがアク
ティブになる時、コントローラは状態１（Ｓ１）に進
む。リクエストが全く与えられない場合、バス状態はＳ
０として残る。 状態１（Ｓ１）： 状態１はアービトレーション状態で
ある。コントローラ・インターフェース制御ロジック
は、チップがアサートしたリクエストをそれがサービス
するよう作動可能であるかどうかを決定する。そこで、
コントローラの次のサイクルは状態２（Ｓ２）に進む。 状態２（Ｓ２）： 状態２は肯定応答状態である。状態
２は反復可能な唯一のバス状態である。肯定応答状態
は、コントローラが肯定応答線９０６を「１１」（アイ
ドル）以外の値に駆動することによって終了させられ
る。次のサイクルでは、コントローラは状態３に進む。
何れのリクエストに対しても、データ／パリティ／タグ
線は、最後のＳ２サイクルの間及び状態Ｓ２を通して有
効となるであろう。 状態３（Ｓ３）： 状態３はデータ状態である。データ
は、コントローラによって送信リクエストに対して読み
取られる。データは、システム・インターフェースによ
って受信又はＱＳＲリクエストに対して読み取られる。
次のサイクルでは、バスは状態０に戻る。
【０１３７】システム・インターフェース待ち行列ステ
ータス読取りオペレーションがリクエストされる場合、
インターフェース・コントローラは３２ビット・ステー
タス・レジスタをパリティと共にインターフェース・デ
ータ・バス上に置く。ステータス・レジスタは、図３３
に示されるように、データ転送バス・サイクルに対する
待ち行列の可用度を表すために各受信待ち行列及び送信
待ち行列に対するビットを含む。レジスタ・ビットは次
のように使用される。即ち、 予約済：予約済はゼロとして読まれる。 送信待ち行列：送信待ち行列ビットは、対応する待ち行
列がデータ転送のために作動可能である時を表す。ビッ
ト１６は送信待ち行列０を表し、一方、ビット２３は送
信待ち行列７を表す。「０」は待ち行列が作動可能でな
いことを表す。「１」は待ち行列が作動可能であること
を表す。送信待ち行列の待ち行列作動可能ビットは、待
ち行列が少なくとも６５個以上のワードに対する空きを
有し且つ待ち行列がイネーブルされる時にセットされ
る。 受信待ち行列：受信待ち行列ビットは、対応する待ち行
列がデータ転送のために作動可能であることを示す。ビ
ット０は受信した待ち行列０を表し、一方、ビット７は
受信した待ち行列７を表す。ゼロ・ビットは作動可能で
ない待ち行列を表す。
【０１３８】受信待ち行列の待ち行列作動可能ビット
は、その待ち行列に対するＦＲＢにおけるデータの量が
閾値を超える時、或いはその待ち行列内にファイルの終
りがある時にセットされる。閾値がゼロである場合、そ
の待ち行列作動可能ビットは、ＦＲＢ又はシステム・イ
ンターフェース受信バッファにその待ち行列に対する何
らかのデータがある時、或いはその待ち行列にファイル
の終りがある時にセットされるであろう。待ち行列作動
可能ビットは、受信待ち行列肯定応答において最後のワ
ードに関連する転送時にクリアされる。このビットは、
待ち行列がイネーブルされる場合にアサートされるだけ
であろう。
【０１３９】７.１ システム・インターフェース・ユ
ニット（ＳＩＵ）ロジック システム・インターフェース・ユニット・ロジックの編
成が図３２に示される。そのシステム・インターフェー
ス・ユニット・ロジックは、受信バッファ９１４におい
て各受信待ち行列のためにバッファする２つのワードを
与える。待ち行列マネージャは、それらバッファをいつ
もフルに保とうとするであろうし、各待ち行列のフロン
ト・エンドをロードし続けさせようとするであろう。送
信側にとっては、単一ワードのバッファリングは送信レ
ジスタ９１６において行われる。待ち行列マネージャ
は、このラッチをデータ転送のためにエンプティに且つ
作動可能に保つであろう。システム・インターフェース
・ユニット・ロジックは、送信データ・ワードが利用可
能であることを待ち行列マネージャに表示し、待ち行列
マネージャは送信レジスタ９１６から送信ワードを読み
取り、そしてそのレジスタをクリアして、他の送信オペ
レーションが処理可能であることをチップ・インターフ
ェースに知らせるためにアサート及び肯定応答する。
【０１４０】システム・インターフェース・ユニット・
ロジックは、受信データが受信バッファ９１４からその
チップに転送される時、線９１８において新しい受信デ
ータのリクエストを待ち行列マネージャに発生するであ
ろう。これらリクエストは受信リクエストＦＩＦＯ９２
０に記憶されるであろう。待ち行列マネージャは一時に
１つずつリクエストをサービスし、ＦＩＦＯから各リク
エストをクリアするであろう。待ち行列マネージャは、
インターフェース・リクエストに応答してデータを受信
バッファ９１４に書き込むであろう。待ち行列マネージ
ャは、未決のインターフェース・リクエストがなくても
受信バッファにデータを書き込むことが可能である。
【０１４１】インターフェース・オブジェクトは、線９
２２を介してローカル・バス・ロジックにエラーをレポ
ートするであろう。これらのエラーは、パリティ・エラ
ー、エンプティ待ち行列の読取り、フル待ち行列の書込
み、ディスエーブルした待ち行列の書込み、及び受信リ
クエストＦＩＦＯのオーバーフローを含む。ローカル・
バスは、コントローラが動作しているモード（ノーマル
／ストップ／リセット）、各受信待ち行列のモード（ノ
ーマル／即時）、パリティ選択のモード（奇数／偶
数）、及びパリティ・イネーブル／ディスエーブルのモ
ードに関する情報をインターフェース・ロジックに供給
する。
【０１４２】８．システム・インターフェース概要 図３５において、システム・インターフェース・ユニッ
ト１２８は、共用メモリ・バッファ３１０、ＤＭＡエン
ジン３１２、スレーブ送信ポート３１４、送信エンジン
３１６、及び受信エンジン３１８より成る。そのシステ
ム・インターフェース・ユニットは、ローカル・バス１
３２に接続されたローカル・バス・インターフェース１
３３に接続される。更に、システム・インターフェース
・ユニットはコントローラ・インターフェースに接続さ
れ、又マイクロ・チャネル１４に接続されたマイクロ・
チャネル・インターフェース３２０にも接続される。イ
ンターフェース・レジスタ３２２はシステム・バスとロ
ーカル・バスとの間の制御情報の転送を処理する。
【０１４３】８.１ ＤＭＡエンジン ＤＭＡエンジン３１２は、６４バイトの内部のＦＩＦＯ
レジスタを通したシステム１１４及びローカル・バス１
３２の間のデータの転送を制御する配線された標準的ゲ
ート・アレイである。ＤＭＡエンジンは、データ転送の
ためにマイクロチャネル・インターフェース３２０にバ
ス・マスタ・リクエストを発生する。ローカル・プロセ
ッサ１３４（図１参照）は、リンク・デスクリプタ・リ
ストのチェーンを通してＤＭＡとインターフェースす
る。システム・インターフェース・ユニット１２８（図
１参照）は、ローカル・バス・メモリ１３５におけるデ
スクリプタ・リストを位置指定するＤＭＡエンジン・デ
スクリプタ・ポインタを含む。システム・インターフェ
ース・ユニットは、ステータスを返送する書込みビット
１バイト・ステータス・レジスタも含む。
【０１４４】８.２ ＤＭＡデスクリプタ 図３６に示されたシステム・インターフェース・ユニッ
ト１２８におけるＤＭＡエンジン・デスクリプタ・ポイ
ンタはローカル・バス・メモリにおけるリンクされたデ
スクリプタのチェーンを位置指定する。デスクリプタを
アクセスする時、そのシステム・インターフェース・ユ
ニットは、２０ビット・アドレスを形成するためにロー
カル・バス・ベース・レジスタを使用するであろう。そ
のアドレスの下位１６ビットはエンジン・イネーブル
（ＥＥＮ）ビットである。ＤＭＡエンジンは、イネーブ
ルされると、デスクリプタを有効なものと見なして最初
のデスクリプタを内部記憶装置にフェッチするであろ
う。各デスクリプタを処理した後、ＤＭＡエンジンはリ
ンク・ポインタをそのアドレスにロードし、そしてゼロ
のリンク・ポインタに遭遇するまで、そのチェーンにお
ける次のデスクリプタをフェッチするであろう。リンク
・ポインタがゼロであるデスクリプタを処理した後、Ｄ
ＭＡエンジンはデスクリプタ・チェーンの終りビットを
セットし、ＥＥＮビットをディスエーブルするであろ
う。従って、そのアドレスは、デスクリプタを処理中に
エラーが生じた場合にチェーン内の処理された最後のデ
スクリプタを指し、ＤＭＡエンジンはステータス・レジ
スタにおいてそのエラーをログし、ＥＥＮビットをディ
スエーブルする。であろうローカル・プロセッサは、Ｅ
ＥＮビットをディスエーブルすることによってそのエン
ジンを異常終了させることができる。ＤＭＡエンジンが
すべての活動を終了させた後、それはエンジン異常終了
ビットをセットするであろう。
【０１４５】ＤＭＡエンジン・デスクリプタは、ローカ
ル・プロセッサ及びローカル・メモリによって初期設定
される１４バイトの制御ブロックである。この制御ブロ
ックは、マイクロチャネルとローカル・バスとの間のデ
ータの転送のためのソース及びデスティネーションをＤ
ＭＡエンジンに表示する。一般には、ＤＭＡエンジン
は、デスクリプタのバイト・カウント・フィールドがゼ
ロになるまでデータを転送するであろう。それは、その
チェーンにおける次のデスクリプタまで移動しそして継
続するであろう。
【０１４６】ＤＭＡエンジン・デスクリプタは、図３６
に示されるように、制御ワード・バイト・カウント、マ
イクロチャネル（ＭＣ）アドレス、ローカル・バス（Ｌ
Ｂ）アドレス、及びリンク・ポインタを含む。そのデス
クリプタにおける各ビットの機能は次のようになる。 （ａ）ＡＲＢ（アービトレーション・レベル選択） このビットは、マイクロチャネルへのアクセスのため
に、どのアービトレーション・レベルが使用されるかを
決定する。 ０：一次アービトレーション・レベル １：二次アービトレーション・レベル （ｂ）ＭＩＯ（メモリ／ＩＯ選択） このビットは、デスクリプタにおけるアドレスがマイク
ロチャネル・メモリ又はＩ／Ｏアドレスのどちらを表す
かを決定する。 ０：Ｉ／Ｏアドレス １：メモリ・アドレス （ｃ）ＩＡＰ（処理後の割込み） このビットは、このデスクリプタを処理した後、システ
ム・インターフェース・ユニットがＤＭＡＳＴＡＴレジ
スタのＤＰＲビットをセットすべきであることを表す。 ０：処理後の割込みなし １：処理後の割込みあり
【０１４７】（ｄ）ＤＩＲ（転送方向） このビットは、データ転送の方向、即ち、マイクロチャ
ネルからローカル・バスへ或いはローカル・バスからマ
イクロチャネルへの方向を表す。 ０：マイクロチャネルからローカル・バスへ １：ローカル・バスからマイクロチャネルへ （ｅ）ＮＡＩ（アドレス・インクリメントなし） このビットは、マイクロチャネル・アドレスのインクリ
メント動作を制御する。 ０：マイクロチャネル・アドレスのインクリメントあり １：マイクロチャネル・アドレスのインクリメントなし （ｆ）ＢＹＴＥ ＣＯＵＮＴ（バイト・カウント） このフィールドは、転送されるべきバイトの数を表す。 （ｇ）ＭＣ ＬＯＷ ＡＤＤＲＥＳＳ（マイクロチャネ
ル下位アドレス） このフィールドは、マイクロチャネル・アドレスの下位
１６ビットを表す。 （ｈ）ＭＣ ＨＩＧＨ ＡＤＤＲＥＳＳ（マイクロシャ
ネル上位アドレス） このフィールドは、マイクロチャネル・アドレスの上位
１６ビットを表す。 （ｉ）ＬＢ ＬＯＷ ＡＤＤＲＥＳＳ（ローカル・バス
下位アドレス） このフィールドは、ローカル・バス・アドレスの下位１
６ビットを表す。 （ｊ）ＬＢ ＨＩＧＨ ＡＤＤＲＥＳＳ（ローカル・バ
ス上位アドレス） このフィールドは、ローカル・バス・アドレスの上位１
６ビットを表す。 （ｋ）ＬＩＮＫ ＰＯＩＮＴＥＲ（リンク・ポインタ） このフィールドはチェーンにおける次のデスクリプタに
対するローカル・バス・アドレスの下位１６ビットを表
す。ゼロのリンク・ポインタは、チェーンの終りを表
す。
【０１４８】システム・インターフェースは、ＤＭＡエ
ンジン・ステータスをレポートするための１バイトのス
テータス・レジスタ（ＤＭＡＳＴＡＴ）を含む。そのス
テータス・レジスタ（ＤＭＡＳＴＡＴ）にビットがセッ
トされる時、ローカル・バスに対する割込みがマスクさ
れてない場合、その割込みが発生される。ＤＭＡエンジ
ンは、エラー状態、エンジン異常停止、デスクリプタ処
理済み、又はデスクリプタ・チェーンの終りを表すため
のビットをＤＭＡＳＴＡＴにセットするであろう。
【０１４９】８.３ ＤＭＡエンジン・オペレーション ＤＭＡエンジン・オペレーションは次のようになる。即
ち、 （ａ）ＤＭＡエンジン・デスクリプタをフェッチする ローカル・プロセッサがＤＭＡエンジン・デスクリプタ
・ポインタ（ＤＭＡＤＰ）のＥＥＮビットを介してＤＭ
Ａエンジンをイネーブルする時、ＤＭＡエンジンは、第
１デスクリプタを内部記憶装置にフェッチするようロー
カル・バス・インターフェースにリクエストを発生す
る。
【０１５０】（ｂ）サービス・リクエストを発生する 一旦デスクリプタがフェッチされると、ＤＭＡエンジン
は、マイクロチャネル・インターフェース及びローカル
・バス・インターフェースに、そのデスクリプタから決
定されたソース及びデスティネーションとしてそれらイ
ンターフェースを識別するバス・マスタ・リクエスト発
生するであろう。そこで、ソース・インターフェースは
ＦＩＦＯレジスタ３２２をロードし始めるであろう。デ
スティネーション・インターフェースは、レジスタ３２
２がハーフ・フルになった時、そのレジスタをアンロー
ドするであろう。
【０１５１】（ｃ）ＦＩＦＯがフルになる ＦＩＦＯレジスタ３２２がフルになった時、ソース・イ
ンターフェースは、そこにデータをロードすることを停
止するであろう。ソース・インターフェースは、ＦＩＦ
Ｏがハーフ・フルに達した時に再びデータをロードし始
めるであろう。
【０１５２】（ｄ）デスクリプタのバイト・カウントが
完了する デスクリプタ・バイト・カウントが完了したことをソー
ス・インターフェースがＤＭＡエンジンに表示する時、
デスティネーション・インターフェースがＦＩＦＯレジ
スタをエンプティにすることをＤＭＡエンジンがリクエ
ストするであろう。一旦ＦＩＦＯがエンプティにされる
と、デスクリプタにおけるＩＡＰビットがセットされる
場合、ＤＭＡエンジンはＤＭＡＳＴＡＴにおけるＤＰＲ
ビットをセットするであろう。デスクリプタのリンク・
ポインタ・フィールドがゼロでない場合、ＤＭＡエンジ
ンはリンク・ポインタをＤＭＡＤＰにロードし、次のデ
スクリプタをフェッチするであろう。一旦新しいデスク
リプタがフェッチされると、ＤＭＡエンジンはバス・マ
スタ・リクエストをマイクロチャネル及びローカル・バ
ス・インターフェースに発生するであろう。
【０１５３】（ｅ）リンク・ポインタがゼロである ゼロのリンク・ポインタによってデスクリプタに対する
データを処理した後、ＤＭＡエンジンはＤＭＡＤＰのＥ
ＥＮビットをディスエーブルし、ＤＭＡＳＴＡＴにおけ
るＥＤＣビットをセットする。
【０１５４】（ｆ）ローカル・プロセッサが異常終了コ
マンドを発生する。 ローカル・プロセッサは、ＥＥＮビットをディスエーブ
ルすることによってそのエンジンに対する活動を終了さ
せることができる。ＤＭＡエンジンはすべての活動を終
了させ、ＤＭＡＳＴＡＴにおける待ち行列異常終了ビッ
トをセットするであろう。
【０１５５】（ｇ）エラー状態の遭遇 データ転送中にエラー状態が遭遇する場合、ＤＭＡエン
ジンはすべての活動を終了させ、ＤＭＡＤＰにおけるＥ
ＥＮビットをディスエーブルするであろう。そこで、Ｄ
ＭＡエンジンは、ＤＭＡＳＴＡＴにおいてエラー状態を
表示するであろう。受信エンジン３１８は、マイクロチ
ャネルによって管理された８個の受信待ち行列（図６参
照）の１つからマイクロチャネル又はローカル・バスへ
のデータの転送を制御する。データは、３つの１２８バ
イトＦＩＦＯを通して内部的にバッファされる。受信エ
ンジンは、データ転送のためのバス・マスタ・リクエス
トをマイクロチャネル・インターフェースに発生する。
それは、データ転送のためのバス・マスタ・リクエスト
をローカル・バス・インターフェースにも発生する。受
信エンジンは、コントローラ・インターフェースによっ
て得られたコントローラ待ち行列ステータスをモニタ
し、待ち行列サービス・リクエストを返信する。
【０１５６】ローカル・プロセッサは、リンクしたデス
クリプタ・リストの８個のチェーン（１受信待ち行列当
たり１つ）を通して受信エンジンをインターフェースす
る。システム・インターフェースは、ローカル・バス・
メモリにおけるデスクリプタ・リストを位置指定する８
個の受信デスクリプタ・ポインタ（ＲＤＰ）を有する。
又、システム・インターフェースは、ステータスを各待
ち行列に戻す８個の１バイト・ステータス・レジスタ
（ＲＱＳＴＡＴ）も有する。
【０１５７】８.４ 受信エンジン 受信エンジン３１８は、８個の受信待ち行列２１４（図
５参照）の１つからシステム又はローカル・バス１３２
へのデータの転送を制御する配線された標準的ゲート・
アレイである。データは、３つの１２８バイトＦＩＦＯ
（図示されていない）を通して内部的にバッファされ
る。受信エンジンは、データ転送のためのバス・マスタ
・リクエストをＳＩＵへ発生する。又、それは、データ
転送及びデスクリプタ・フェッチのためのバス・マスタ
・リクエストをローカル・バス・インターフェースに発
生する。受信エンジンは、コントローラ・インターフェ
ースによって得られたコントローラ待ち行列ステータス
をモニタし、待ち行列サービス・リクエストを戻す。ロ
ーカル・プロセッサは、リンク・デスクリプタ・リスト
の８個のチェーン（各受信待ち行列当たり１つ）を通し
て受信エンジンとインターフェースする。ＳＩＵは、ロ
ーカル・バス・メモリ１３７におけるデスクリプタ・リ
ストを位置指定する８個の受信デスクリプタ・ポインタ
を有する。又、ＳＩＵは、各待ち行列に対してステータ
スを戻す８個の１バイト・ステータス・レジスタ（ＲＱ
ＳＴＡＴ）を有する。
【０１５８】８.５ 受信デスクリプタ システム・インターフェースは、８個の受信待ち行列の
各々に対して１つずつの、図３７に示された８個の受信
デスクリプタ・ポインタ（ＲＤＰ）を有する。それらポ
インタは、ローカル・バス・メモリにおけるリンクした
デスクリプタのチェーンを位置指定する。デスクリプタ
をアクセスする時、システム・インターフェースは、適
当なＲＤＰ及びローカル・バス・アドレス・レジスタ
（ＬＢＡＳＥ）を使用して２０ビット・アドレスを形成
するであろう。
【０１５９】ＲＤＰの最下位ビットは「待ち行列イネー
ブル・ビット（ＱＥＮ）」である。イネーブルされた
時、受信エンジンはその待ち行列に対するデスクリプタ
を有効なものと見なし、第１のものを内部記憶装置にフ
ェッチするであろう。各デスクリプタを処理した後、ゼ
ロのリンク・ポインタが遭遇するまで、受信エンジンは
リンク・ポインタ・フィールドをＲＤＰにロードし、そ
のチェーンにおける次のデスクリプタをフェッチするで
あろう。ゼロのリンク・ポインタの時のデスクリプタを
処理した後、受信エンジンは、適当なステータス・レジ
スタ（ＲＱＳＴＡＴ）のデスクリプタ・チェーンの終り
ビットをセットし、対応するＲＤＰのＱＥＮビットをデ
ィスエーブルするであろう。従って、ＲＤＰはそのチェ
ーンにおける処理された最後のデスクリプタを指す。デ
スクリプタを処理している間にエラー状態が生じた場
合、受信エンジンはそのエラーを適当なＲＱＳＴＡＴに
ログし、対応するＲＤＰのＱＥＮビットをディスエーブ
ルするであろう。
【０１６０】ローカル・プロセッサは、適当なＲＤＰの
ＱＥＮビットをディスエーブルすることによって待ち行
列に対する活動を異常終了させることができる。受信エ
ンジンがすべての活動を終了させた後、それは対応する
ＲＱＳＴＡＴの待ち行列異常終了ビットをセットするで
あろう。
【０１６１】図３７に示されるように、受信されたデス
クリプタは、ローカル・プロセッサ及びローカル・バス
・メモリによって初期設定される１０バイトの制御ブロ
ックである。この制御ブロックは、受信されたデータに
対する宛先を受信エンジンに表示する。一般的には、受
信エンジンは、デスクリプタのバイト・カウント・フィ
ールドがゼロになるまで又はフレームの終りが到達する
まで、データをその宛先まで転送するであろう。バイト
・カウントがゼロになった時、受信エンジンは、そのチ
ェーンにおける次のデスクリプタまで移動して継続す
る。フレームの終りが到達する時、受信エンジンは、先
ず、制御ワード及びデスクリプタのバイト・カウント・
フィールドを更新し、しかる後、そのチェーンにおける
次のデスクリプタに進む。制御ワード及びバイト・カウ
ント・フィールドの更新は、制御ワードのデスクリプタ
・イネーブル（ＤＵＥ）ビットによってディスエーブル
可能である。
【０１６２】受信デスクリプタは、制御ワード、バイト
・カウント、下位アドレス、上位アドレス、リンク・ポ
インタを含み、それらのビットは次のような機能を有す
る。即ち、 （ａ）ＡＲＢ（アービトレーション・レベル選択） このビットは、マイクロチャネルへのアクセスのため
に、どのアービトレーション・レベルが使用されるのか
を決定する。 ０：１次アービトレーション・レベル １：２次アービトレーション・レベル （ｂ）ＭＩＯ（メモリ／ＩＯ選択） このビットは、デスクリプタにおけるアドレスがマイク
ロチャネル・メモリ・アドレスを表すのか又はＩ／Ｏア
ドレスを表すのかを決定する。 ０：Ｉ／Ｏアドレス １：メモリ・アドレス （ｃ）Ｈ／Ｌ（ホスト／ローカル・アドレス） このビットは、デスクリプタにおけるアドレスがマイク
ロ・チャネル・アドレスを表すのか又はローカル・バス
・アドレスを表すのかを決定する。 ０：ホスト・アドレス １：ローカル・アドレス
【０１６３】（ｄ）ＩＡＰ（処理後の割込み） このビットは、システム・インターフェースがデスクリ
プタを処理した後に適当なＲＱＳＴＡＴレジスタのＲＤ
Ｐビットをセットすべきことを表す。 ０：処理後の割込みなし １：処理後の割込みあり （ｅ）ＩＥＦ（フレームの終りの場合の割込み） このビットは、フレームの終りが到達した場合、このデ
スクリプタを処理した後、システム・インターフェース
が適当なＲＱＳＴＡＴレジスタのＥＯＦビットをセット
すべきことを表す。 ０：フレームの終りの場合の割込みなし １：フレームの終りの場合の割込みあり （ｆ）ＤＵＥ（デスクリプタ更新イネーブル） このビットは、フレームの終りに到達した時、デスクリ
プタの制御ワード及びバイト・カウント・フィールドを
更新するようシステム・インターフェースをイネーブル
する。 ０：ＥＯＦ時のデスクリプタの更新なし １：ＥＯＦ時のデスクリプタの更新あり （ｇ）ＮＡＩ（アドレス・インクリメントなし） このビットはマイクロチャネル・アドレスのインクリメ
ントを制御する。 ０：マイクロチャネル・アドレスのインクリメントあり １：マイクロチャネル・アドレスのインクリメントなし
【０１６４】（ｈ）ＥＯＦ（フレームの終り） システム・インターフェースは、フレームの終りが到達
したことを表すようにデスクリプタのこのフィールドを
更新するであろう。 ０：フレームの終りなし １：フレームの終りあり （ｉ）ＳＴＡＴＵＳ（ステータス） システム・インターフェースは、結合によってフレーム
の終りに付加されたフレーム・ステータス・バイトをデ
スクリプタのこのフィールドに送るであろう。そのステ
ータス・バイトは、フレーム異常終了表示と共にＥ、
Ａ、及びＣビットに関する情報を含んでいる。 （ｊ）ＢＹＴＥ ＣＯＵＮＴ（バイト・カウント） このフィールドは、表示されたアドレスにおけるデータ
にとって利用可能なバイトの数を表す。システム・イン
ターフェースは、転送された実際のバイトを表すため
に、フレームの終りが到達した時にこのフィールドを更
新するであろう。 （ｋ）ＬＯＷ ＡＤＤＲＥＳＳ（下位アドレス） このフィールドは、マイクロチャネル・アドレス又はロ
ーカル・バス・アドレスの下位１６ビットを表す。 （ｌ）ＨＩＧＨ ＡＤＤＲＥＳＳ（上位アドレス） このフィールドは、マイクロチャネル・アドレスの上位
１６ビット又はローカル・バス・アドレスの上位４ビッ
トを表す。 （ｍ）ＬＩＮＫ ＰＯＩＮＴＥＲ（リンク・ポインタ） このフィールドは、チェーンにおける次のデスクリプタ
に対するローカル・バス・アドレスの下位１６ビットを
表す。ゼロのリンク・ポインタはチェーンの終りを表
す。
【０１６５】８.６ 受信オペレーション 受信エンジン・オペレーションは次のようになる。 （ａ）受信デスクリプタをフェッチする ローカル・プロセッサ１３４がＲＤＰのＱＥＮビットを
介して受信待ち行列をイネーブルする時、受信エンジン
は、第１デスクリプタを内部記憶装置にフェッチするた
めにローカル・バス・インターフェースにリクエストを
発生するであろう。多数の待ち行列がイネーブルされる
場合、それらリクエストは、ＲＱ０が最高の優先順位を
持ち及びＲＱ７が最低の優先順位を持つように優先順位
付けされる。
【０１６６】（ｂ）コントローラが待ち行列作動可能を
信号する コントローラ・インターフェースは、そのコントローラ
の内部ステータス・レジスタを周期的にポーリングし、
受信エンジンにステータスを送る。待ち行列がサービス
のために作動可能であり且つ有効なデスクリプタがその
待ち行列に対してフェッチされていることをそのステー
タスが表す時、受信エンジンは、３つの内部ＦＩＦＯの
１つにその待ち行列を割り当てるであろう。多数の待ち
行列が同時に割り当てのために作動可能となる場合、Ｆ
ＩＦＯ割当ては、ＲＱが最高の優先順位を持ち及びＲＱ
７が最低の優先順位を持つという優先順位に基づいて行
われる。３つのＦＩＦＯすべてがビジーのサービス待ち
行列である場合、次のＦＩＦＯが利用可能になった時に
割当てが行われる。
【０１６７】（ｃ）サービス・リクエストを発生する ＦＩＦＯに待ち行列を割り当てた後、受信エンジンは、
そのＦＩＦＯ及び待ち行列に対するコントローラ・イン
ターフェースにサービス・リクエストを発生するであろ
う。そこで、コントローラ・インターフェースは、指示
された待ち行列からのデータでもってＦＩＦＯを満たし
始めるであろう。又、受信エンジンは、デスクリプタが
要求するところに従ってシステム・インターフェースに
又はローカル・バス・インターフェースにバス・マスタ
・リクエストを発生する。システム・インターフェース
又はローカル・バス・インターフェースは、一旦ＦＩＦ
Ｏがハーフ・フルになると、そのＦＩＦＯのアンローデ
ィングを始めるであろう。
【０１６８】（ｄ）ＦＩＦＯがフルになる ＦＩＦＯがフルになる時、コントローラ・インターフェ
ースは、待ち行列に対してデータをリクエストすること
を停止するであろう。コントローラ・インターフェース
は、少なくとも４バイトがＦＩＦＯにおいて利用可能で
ある時、この待ち行列に対するリクエストを行うであろ
う。
【０１６９】（ｅ）コントローラが待ち行列のエンプテ
ィ状態を信号する 待ち行列がエンプティになったことをコントローラが表
す時、コントローラ・インターフェースは、この待ち行
列からのデータをリクエストすることを停止し、受信エ
ンジンにエンプティ状態を知らせるであろう。そこで、
受信エンジンは、そのエンプティ状態をシステム・イン
ターフェース又はローカル・バス・インターフェースに
表示することにより、記憶されたデータの量に関係な
く、適当なインターフェースがそのＦＩＦＯを直ちにア
ンロードできるようにする。一旦ＦＩＦＯがアンロード
されると、受信エンジンはそれを他の待ち行列に自由に
割り当てることができる。
【０１７０】（ｆ）フレームの終りに到達する フレームの終り（ＥＯＦ）に到達したことをコントロー
ラが表す時、コントローラ・インターフェースは、この
待ち行列からのデータをリクエストすることを停止しそ
して受信エンジンにＥＯＦ状態を知らせるであろう。そ
こで、受信エンジンは、そのＥＯＦ状態をシステム・イ
ンターフェース又はローカル・バス・インターフェース
に表示することにより、記憶されたデータの量に関係な
く、適当なインターフェースがそのＦＩＦＯを直ちにア
ンロードできるようにする。一旦ＦＩＦＯがアンロード
されそしてデスクリプタ更新イネーブル（ＤＵＥ）ビッ
トがセットされると、受信エンジンは、デスクリプタ書
込みリクエストをローカル・バス・インターフェースに
発生することによって、デスクリプタの制御ワード及び
バイト・カウント・フィールドが更新されるようにす
る。制御ワードは、セットされたＥＯＦビットでもって
更新される。セットされたステータス・フィールドは、
コントローラによってフレームの終りに付加されたフレ
ーム・ステータス・バイトにおいて表示される。実際の
バイトがこのデスクリプタに転送された時、バイト・カ
ウント・フィールドは更新される。デスクリプタが更新
された後、受信エンジンは、フレームの終りの場合の割
込み（ＩＥＦ）ビットがセットされた場合、適当なＲＱ
ＳＴＡＴにＥＯＦビットをセットするであろう。又、受
信エンジンは、処理後の割込み（ＩＡＰ）ビットがセッ
トされた場合、ＲＱＳＴＡＴのＲＤＰビットをセットす
るであろう。デスクリプタのリンクしたポインタ・フィ
ールドがゼロでない場合、受信エンジンはリンク・ポイ
ンタを適当なＲＤＰにロードし、次のデスクリプタをフ
ェッチするであろう。そこで、ＦＩＦＯは、他の待ち行
列に割り当てるために利用可能となる。
【０１７１】（ｇ）デスクリプタ・バイト・カウントが
完了する デスクリプタ・バイト・カウントが完了したことをシス
テム又はローカル・バス・インターフェースが表示する
時、受信エンジンは、デスクリプタにおけるＩＡＰビッ
トがセットされた場合に抵当なＲＱＳＴＡＴにおけるＲ
ＤＰビットをセットするであろう。そのデスクリプタの
リンク・ポインタ・フィールドがゼロでない場合、受信
エンジンはリンク・ポインタを適当なＲＤＰにロード
し、次のデスクリプタをフェッチするであろう。一旦新
しいデスクリプタがフェッチされてしまうと、受信エン
ジンは、そのデスクリプタによって指示されたようにシ
ステム又はローカル・バス・インターフェースにバス・
マスタ・リクエストを発生するであろう。
【０１７２】（ｈ）リンク・ポインタがゼロである ゼロのリンク・ポインタを持ったデスクリプタに対する
データを処理した後、受信エンジンは、適当な待ち行列
のＱＥＮＤビットをディスエーブルし、対応するＲＱＳ
ＴＡＴにおいてデスクリプタ・チェーンの終り（ＥＤ
Ｃ）ビットをセットするであろう。フレームの終り又は
待ち行列エンプティ境界が到達しなかった場合、ＦＩＦ
Ｏがその待ち行列に割り当てられたままであることは不
可能である。ローカル・プロセッサは、内部ＳＩＵ資源
を浪費しないような時を得た方法でデスクリプタを設け
ることを保証する。
【０１７３】（ｉ）ローカル・プロセッサが異常終了コ
マンドを発生する ローカルプロセッサは、適当なＲＤＰのＱＥＮビットを
ディスエーブルすることによって待ち行列に対する活動
を異常終了させることができる。受信エンジンは、その
待ち行列に対するすべての活動を停止させ、対応するＲ
ＱＳＴＡＴにおいて待ち行列異常終了ビットをセットす
る。
【０１７４】（ｊ）エラー状態に遭遇する 待ち行列に対するデータを転送している時にエラー状態
に遭遇した場合、受信待ち行列はその待ち行列に対する
すべての活動を停止させ、適当なＲＤＰにおいてＱＥＮ
ビットをディスエーブルする。受信エンジンは、対応す
るＲＱＳＴＡＴにおいてエラー状態を表示するであろ
う。
【０１７５】８.７ 送信エンジン 送信エンジン３１６は、システム又はローカル・バスか
らコントローラにより管理される４つの送信待ち行列２
１６（図５参照）の１つへのデータの転送を制御する配
線された標準的ゲート・アレイである。コントローラは
合計８個の送信待ち行列を有するけれども、送信エンジ
ンは最初の４個の待ち行列へのアクセスしか持たない。
データは、１２８バイトのＦＩＦＯ（図示されていな
い）を通して内部的にバッファされる。送信エンジン
は、データ転送のためのバス・マスタ・リクエストをシ
ステム・インターフェース・ユニット（ＳＩＵ）に発生
する。又、それは、デスクリプタ・フェッチにおけるデ
ータ転送のためのバス・マスタ・リクエストをローカル
・バス・インターフェースに発生する。送信エンジン
は、コントローラ・インターフェースによって得られた
コントローラ待ち行列ステータスをモニタし、待ち行列
サービス・リクエストを戻す。ローカル・プロセッサ
は、リンクしたデスクリプタ・リストの４つのチェーン
（各送信待ち行列当たり１つ）を通して送信エンジンと
インターフェースする。ＳＩＵは、ローカル・バス・メ
モリ１３７におけるデスクリプタ・リストを位置指定す
るために４つの送信デスクリプタ・ポインタ（ＴＤＰ）
を含む。又、そのＳＩＵは、各待ち行列に対してステー
タスを戻される４つの１バイト・ステータス・レジスタ
を含む。
【０１７６】８.８ 送信デスクリプタ コントローラは、４つの送信待ち行列の各々に対して１
つずつの合計４つのデスクリプタ・ポインタを有する。
それらポインタは、ローカル・バス・メモリにおけるリ
ンク・デスクリプタのチェーンを位置指定するものであ
る。デスクリプタをアクセスする時、ＳＩＵは、２０ビ
ット・アドレスを形成するために、適当なＴＤＰ及びロ
ーカル・バス・アドレス・レジスタのベース・フィール
ドを使用するであろう。そのベース・フィールドは４つ
の上位ビットを形成し、一方、ＴＤＰは下位１６ビット
を形成する。
【０１７７】ＴＤＰの最下位ビットは待ち行列イネーブ
ル・ビット（ＱＥＮ）である。イネーブルされる時、送
信エンジンは、その待ち行列に対するデスクリプタを有
効なものと見なし、第１のデスクリプタを内部記憶装置
にフェッチするであろう。各デスクリプタを処理した
後、送信エンジンは、ゼロのリンク・ポインタに遭遇す
るまで、リンク・ポインタ・フィールドをＴＤＰにロー
ドし、そのチェーンにおける次のデスクリプタをフェッ
チするであろう。送信エンジンは、リンク・ポインタが
ゼロであるデスクリプタを処理した後、適当なＴＱＳＴ
ＡＴのデスクリプタ・チェーンの終りビットを送信し、
対応するＴＤＰのＱＥＮビットをディスエーブルするで
あろう。従って、ＴＤＰはそのチェーンにおける最後の
デスクリプタ・プロセスを指す。デスクリプタを処理し
ている間にエラー状態が生じた場合、送信エンジンはそ
のエラーを適当なＴＱＳＴＡＴにおいてログし、対応す
るＴＤＰのＱＥＮビットをディスエーブルする。ローカ
ル・プロセッサは、適当なＴＤＰのＱＥＮビットをディ
スエーブルすることによって待ち行列に対する活動を異
常終了させることができる。送信エンジンがすべての活
動を停止した後、それは、対応するＴＱＳＴＡＴの待ち
行列異常終了ビットをセットするであろう。
【０１７８】送信デスクリプタが図３８に示される。そ
のデスクリプタは、ローカル・プロセッサによって初期
設定される１０バイトの制御ブロックである。その制御
ブロックは、送信データのためのソースを送信エンジン
に示す。送信エンジンは、バイト・カウント・フィール
ドがゼロになるまでそのソースからデータを転送するで
あろう。そのカウントがゼロになる時、送信エンジンは
次のデスクリプタに移り、継続する。送信デスクリプタ
は、以下のように、制御ワード、バイト・カウント、下
位アドレス、上位アドレス、及びリンク・ポインタを含
む。
【０１７９】（ａ）ＡＲＢ（アービトレーション・レベ
ル選択） このビットは、マイクロチャネルへのアクセスのため
に、どのアービトレーション・レベルが使用されるのか
を決定する。 ０：１次アービトレーション・レベル １：２次アービトレーション・レベル （ｂ）ＭＩＯ（メモリ／ＩＯ選択） このビットは、デスクリプタにおけるアドレスがマイク
ロチャネル・メモリ・アドレスを表すのか又はＩ／Ｏア
ドレスを表すのかを決定する。 ０：Ｉ／Ｏアドレス １：メモリ・アドレス （ｃ）Ｈ／Ｌ（ホスト／ローカル・アドレス） このビットは、デスクリプタにおけるアドレスがマイク
ロ・チャネル・アドレスを表すのか又はローカル・バス
・アドレスを表すのかを決定する。 ０：ホスト・アドレス １：ローカル・アドレス （ｄ）ＩＡＰ（処理後の割込み） このビットは、システム・インターフェースがデスクリ
プタを処理した後に適当なＲＱＳＴＡＴレジスタのＲＤ
Ｐビットをセットすべきことを表す。 ０：処理後の割込みなし １：処理後の割込みあり
【０１８０】（ｅ）ＥＯＦ（フレームの終り） ０：フレームの終りなし １：フレームの終りあり （ｆ）ＮＡＩ（アドレス・インクリメントなし） このビットはマイクロチャネル・アドレスのインクリメ
ントを制御する。 ０：マイクロチャネル・アドレスのインクリメントあり １：マイクロチャネル・アドレスのインクリメントなし （ｇ）ＢＹＴＥ ＣＯＵＮＴ（バイト・カウント） このフィールドは、表示されたアドレスにおけるデータ
にとって利用可能なバイトの数を表す。 （ｈ）ＬＯＷ ＡＤＤＲＥＳＳ（下位アドレス） このフィールドは、マイクロチャネル・アドレス又はロ
ーカル・バス・アドレスの下位１６ビットを表す。 （ｉ）ＨＩＧＨ ＡＤＤＲＥＳＳ（上位アドレス） このフィールドは、マイクロチャネル・アドレスの上位
１６ビット又はローカル・バス・アドレスの上位４ビッ
トを表す。 （ｊ）ＬＩＮＫ ＰＯＩＮＴＥＲ（リンク・ポインタ） このフィールドは、チェーンにおける次のデスクリプタ
に対するローカル・バス・アドレスの下位１６ビットを
表す。ゼロのリンク・ポインタはチェーンの終りを表
す。
【０１８１】８.９ 送信オペレーション 送信エンジンのオペレーションは次のようになる。 （ａ）送信デスクリプタをフェッチする ローカル・プロセッサがＴＤＰのＱＥＮを介して送信待
ち行列をイネーブルする時、送信エンジンは、第１デス
クリプタを内部記憶装置にフェッチするためにリクエス
トをローカル・バス・インターフェースに発生するであ
ろう。複数個の待ち行列がイネーブルされる場合、ＴＱ
０が最高の優先順位を持ちそしてＴＱ３が最低の優先順
位を持つようにリクエストが優先順位付けされる。
【０１８２】（ｂ）コントローラが待ち行列作動可能を
信号する コントローラ・インターフェースは、コントローラの内
部ステータス・レジスタを周期的にポーリングし、ステ
ータスを送信エンジンに送る。待ち行列がデータのため
に作動可能であり、有効なデスクリプタがその待ち行列
のためにフェッチされたことをステータスが表す時、送
信エンジンはその待ち行列を内部ＦＩＦＯ（図示されて
いない）に割り当てるであろう。複数個の待ち行列が同
時に割当てのために作動可能になる場合、ＴＱ０が最高
の優先順位を持ち且つＴＱ３が最低の優先順位を持つも
のとして、ＦＩＦＯ割当てが周期的に行われる。ＦＩＦ
Ｏが他の待ち行列をサービスすることによってビジーで
ある場合、ＦＩＦＯが利用可能になった時、割り振りが
行われる。
【０１８３】（ｃ）サービス・リクエストを発生する 待ち行列をＦＩＦＯに割り当てた後、送信エンジンは、
デスクリプタによる要求に従ってシステム・インターフ
ェース又はローカル・バス・インターフェースにバス・
マスタ・リクエストを発生するであろう。そこで、シス
テム・インターフェース又はローカル・バス・インター
フェースはＦＩＦＯにロードし始めるであろう。送信エ
ンジンは待ち行列に対してサービス・リクエストをコン
トローラ・インターフェースに発生するであろう。そこ
で、一旦４バイトが利用可能になると、コントローラ・
インターフェースは、ＦＩＦＯをアンロードし始めるで
あろう。
【０１８４】（ｄ）ＦＩＦＯがフルになる ＦＩＦＯがフルになる時、ソース・インターフェース
（システム又はローカル・バス）はデータをそれにロー
ドすることを停止するであろう。ＦＩＦＯがハーフ・フ
ルに達する時、ソース・インターフェースは再びデータ
をロードし始めるであろう。
【０１８５】（ｅ）コントローラはオールモスト・フル
を待ち行列に信号する コントローラ・インターフェースはコントローラから送
信エンジンに待ち行列のオールモスト・フル表示を送る
であろう。そこで、送信エンジンはオールモスト・フル
状態をシステム・インターフェース又はローカル・バス
・インターフェースに表示することによって、適当なイ
ンターフェースが直ちにＦＩＦＯをロードすることを停
止できるようにする。一旦ＦＩＦＯがコントローラ・イ
ンターフェースによってアンロードされてしまうと、送
信エンジンは、それを他の待ち行列に自由に割り当てる
ことができる。
【０１８６】（ｆ）フレーム・デスクリプタの終り デスクリプタ・バイト・カウントが完了したこと及びデ
スクリプタにおけるＥＯＦビットがセットされたことを
システム・インターフェース又はローカル・バス・イン
ターフェースが表す時、送信エンジンは、コントローラ
・インターフェースにフレームの終りを示すことによっ
て、それがデータの最後のバイトにＥＯＦタグ・ビット
をセットすることができるようにする。ＦＩＦＯがアン
ロードされてしまった後、送信エンジンは、そのデスク
リプタにおけるＩＡＰビットがセットされる場合、適当
なＴＱＳＴＡＴにＴＤＰビットをセットするであろう。
デスクリプタのリンク・ポインタ・フィールドがゼロで
ない場合、送信エンジンは適当なＴＤＰにリンク・ポイ
ンタをロードし、次のデスクリプタをフェッチするであ
ろう。そこで、ＦＩＦＯは、他の待ち行列に割り当てる
ために利用可能となる。
【０１８７】（ｇ）デスクリプタ・バイト・カウントが
完了する デスクリプタ・バイト・カウントが完了したこと及びそ
のデスクリプタにおけるＥＯＦビットがセットされてい
ないことをシステム・インターフェース又はローカル・
バス・インターフェースが表す時、送信エンジンは、そ
のデスクリプタにおけるＩＡＰビットがセットされた場
合、適当なＴＱＳＴＡＴにおけるＴＤＰビットをセット
するであろう。デスクリプタのリンク・ポインタ・フィ
ールドがゼロでない場合、送信エンジンは適当なＴＤＰ
にリンク・ポインタをロードし、次のデスクリプタをフ
ェッチするであろう。一旦新しいデスクリプタがフェッ
チされてしまうと、送信エンジンは、デスクリプタによ
る指示に従って、システム・インターフェース又はロー
カル・バス・インターフェースにバス・マスタ・リクエ
ストを発生するであろう。
【０１８８】（ｈ）リンク・ポインタがゼロである リンク・ポインタがゼロである場合のデスクリプタに対
するデータを処理した後、送信エンジンは、適当な待ち
行列のＱＥＮビットをディスエーブルし、対応するＴＱ
ＳＴＡＴにＥＤＣビットをセットするであろう。そこ
で、ＦＩＦＯは、他の待ち行列に割り当てるために利用
可能になる。
【０１８９】（ｉ）ローカル・プロセッサが異常終了コ
マンドを発生する ローカル・プロセッサは、適当なＴＤＰのＱＥＮビット
をディスエーブルすることによって待ち行列に対する活
動を異常終了することができる。送信エンジンは、その
待ち行列に対するすべての活動を停止させ、対応するＴ
ＱＳＴＡＴに待ち行列異常終了ビットをセットするであ
ろう。
【０１９０】（ｊ）エラー状態がなくなる 待ち行列に対してデータを転送する時にエラー状態が遭
遇した場合、送信エンジンはその待ち行列に対するすべ
ての活動を停止させ、適当なＴＤＰにおけるＱＥＮビッ
トをディスエーブルする。そこで、送信エンジンは、対
応するＴＱＳＴＡＴにおいてエラー状態を表示するであ
ろう。
【０１９１】８.１０ スレーブ送信ポート スレーブ送信ポート３１４は、システムのコントローラ
・メモリ空間によって管理された８個の待ち行列２１６
（図５参照）をマップする配線された標準的ゲート・ア
レイである。これは、そのシステムにおける装置がバス
・スレーブとしてＳＩＵにより待ち行列に直接に書き込
むことを可能にする。データは１２８バイトＦＩＦＯ
（図示されていない）を通して内部的にバッファされ
る。スレーブ送信ポートはシステム・インターフェース
からのデータ転送リクエストに応答し、適当な待ち行列
に対するリクエストをコントローラ・インターフェース
に発生する。ローカル・プロセッサは、スレーブ送信ポ
ート・イネーブル・レジスタ（図示されていない）を介
してシステムに対する待ち行列の各々をマップすること
を選択的に可能にする機能を有する。ローカル・プロセ
ッサは、送信エンジンによりサービスされる待ち行列が
スレーブ送信ポートにマップされないようにする。スレ
ーブ送信ポートは８Ｋバイトのシステム・メモリ空間
（図示されていない）を占める。それは、８個の送信待
ち行列の各々に直接にマップする８個の１Ｋバイト・ブ
ロックから成る。
【０１９２】８.１１ スレーブ送信ポート・オペレー
ション スレーブ送信ポート・オペレーションは次のようにな
る。 （ａ）システムがスレーブ送信ポートをアクセスする ＳＩＵは、待ち行列に対するスレーブ送信ポートへの初
期リクエストに応答してそれが作動可能でないことをシ
ステムに示すであろう。そこで、スレーブ送信ポート
は、それが作動可能であることをシステムに知らせる前
に、確実に、前の待ち行列に対するすべてのデータがＦ
ＩＦＯからコントローラに転送されてしまうようにする
であろう。そこで、ＳＩＵはシステム・バスからのデー
タをＦＩＦＯにロードすることができる。ＳＩＵは、そ
の後のアクセスが同じ待ち行列に対するものである限
り、チャネル作動可能をデアサートしないであろう。Ｓ
ＩＵは、少なくとも３２バイトがＦＩＦＯにおいて利用
可能である場合、６４ビット・１００ナノ秒のストリー
ミング・データ・デバイスとして、スレーブ送信ポート
へのアクセスに応答するであろう。そうでない場合、Ｓ
ＩＵは３２ビット基本転送デバイスとして応答するであ
ろう。
【０１９３】（ｂ）ＦＩＦＯをアンロードする コントローラ・インターフェースは、１バイトが得られ
る限り、ＦＩＦＯからコントローラにデータを転送する
であろう。データは、システム・アドレスによって示さ
れた待ち行列に送られる。 （ｃ）ＦＩＦＯがフルになる ＦＩＦＯがフルになる時、ＳＩＵはスレーブ送信ポート
へのアクセスに応答して作動可能なチャネルをデアサー
トする。ＳＩＵは、ＦＩＦＯにおいて４バイトが利用可
能になる限り、作動可能なチャネルをアサートするであ
ろう。 （ｄ）コントローラが待ち行列のオールモスト・フルを
信号する コントローラからの待ち行列のオールモスト・フル表示
は、スレーブ送信ポートに関する転送に対しては無視さ
れる。 （ｅ）コントローラが待ち行列のフルを信号する コントローラからの待ち行列のフル表示は、スレーブ送
信ポートに関する転送に対しては無視される。 （ｆ）システムからのデータ・パリティ・エラー システムからのデータにおいて検出されたパリティ・エ
ラーの結果、データは無視され、チャネル・チェックが
アサートされる。 （ｇ）スレーブ送信ポートへの読取りアクセス ＳＩＵのコントローラは、システムからスレーブ送信ポ
ートのアドレス空間へのすべての読取りアクセスに応答
するわけではない。 （ｈ）ディスエーブル待ち行列へのアクセス ＳＩＵは、スレーブ送信ポート・イネーブル・レジスタ
（図示されていない）を介したイネーブルされてない待
ち行列への如何なるアクセスにも応答しないであろう。
【０１９４】８.１２ 共用メモリ・ウインドウ 共用メモリ・ウインドウ（ＳＭＷ）３１０は、システム
のメモリ空間に対してローカル・バス・メモリ１３７の
領域をマップする配線された標準的ゲート・アレイであ
る。これは、システム上のデバイスがローカル・ビジー
・メモリを読み取り及び書き込むことを可能にする。シ
ステムからＳＭＷへのアクセスは、ＳＩＵをローカル・
バスのバス・マスタにならせてデータを転送させるであ
ろう。このデータは、６４バイトのＦＩＦＯ（図示され
ていない）を通して内部的にバッファされる。ＳＭＷは
ＳＩＵからのアクセスに応答し、ローカル・バス・イン
ターフェースにバス・マスタ・リクエストを発生する。
ＳＭＷは、システム・アドレス空間の下位４バイト内の
どこにでも位置指定可能であり、８Ｋバイト又は１６Ｋ
バイトのサイズで選択可能である。ＳＭＷはそれのサイ
ズに従った境界で位置指定されなければならない。
【０１９５】８.１３ システム書込みアクセス ＳＭＷからのシステム書込みアクセスは次のようにな
る。 （ａ）システムが非順次書込みを表す 非順次書込みは、システム・アドレスが前のオペレーシ
ョンからのアドレスに順次に続かないＳＭＷへのすべて
の書込みアクセス又はＳＭＷからの読取りに続くすべて
の書込みアクセスである。ＳＩＵは非順次書込みアドレ
スに応答して、それが作動可能でないことをシステムに
表示するであろう。そこで、ＳＭＷは、前の書込みから
のすべてのデータがＦＩＦＯからローカル・バスに転送
されてしまうこと、又はそれが作動可能であることをシ
ステムに表示する前に、すべての読取りデータがＦＩＦ
Ｏからフラッシュされてしまうことを確実にする。そこ
でＳＩＵはバスからのデータをＦＩＦＯにロードするこ
とができる。コントローラは、その後のアクセスが順次
的なものである限り、作動可能なチャネルを再びデアサ
ートしないであろう。ＳＩＵは、少なくとも３２バイト
がＦＩＦＯにおいて利用可能である場合、６４ビット・
１００ナノ秒のストリーミング・データ・デバイスとし
てＳＭＷへの書込みアクセスに応答するであろう。
【０１９６】（ｂ）ＦＩＦＯをアンロードする ローカル・バス・インターフェースは、１つのバイトが
得られる限り、ＦＩＦＯからローカルバスにデータを転
送するであろう。データは、共用のメモリ・ウインドウ
・ベース・フィールド及びシステム・アドレスから送ら
れたオフセット・フィールドによって形成されたアドレ
スに送られる。
【０１９７】（ｃ）ＦＩＦＯがフルになる ＦＩＦＯがフルになる時、システム・インターフェース
・ユニットは共用メモリ・ウインドウへの書込みアクセ
スに応答してチャネル作動可能信号をデアサートする。
システム・インターフェース・ユニットは、ＦＩＦＯに
おいて４バイトが利用可能になると直ちにチャネル作動
可能をアサートするであろう。
【０１９８】（ｄ）システムからのデータ・パリティ・
エラー システムからのデータにおける検出されたパリティ・エ
ラーの結果、データは無視され、チャネル・チェックは
アサートされる。
【０１９９】８.１４ システム読取りアクセス ＳＭＷからのシステム読取りアクセスは次のようにな
る。 （ａ）システムが非順次読取りを開始する 非順次読取りは、システム・アドレスが前のオペレーシ
ョンからのアドレス順次に続かない共用メモリへの読取
りアクセス、或いはシステム共用メモリ・ウインドウへ
の書込みに続く読取りアクセスである。システム・イン
ターフェース・ユニットは非順次読取りアクセスに応答
して、それが作動可能でないことをシステムに表示する
であろう。そこで、共用メモリ・ウインドウは、ローカ
ル・バス・インターフェースに読取りリクエストを発生
する前に、前の書込みからのすべてのデータがＦＩＦＯ
からローカル・バスに転送されていること、又はすべて
の読取りデータがＦＩＦＯからフラッシュされているこ
とを確実にするであろう。そこで、ローカル・バス・イ
ンターフェースはＦＩＦＯをロードし始めるであろう。
データを得るために使用されるアドレスは、共用メモリ
・ウインドウ・ベース・フィールド・アドレス及びシス
テム・アドレスから送られたオフセット・フィールドで
ある。一旦ＦＩＦＯにおいて４バイトが得られると、シ
ステム・インターフェース・ユニットは、それが作動可
能であることをシステムに表示するであろう。システム
・インターフェース・ユニットは、その後のアクセスが
順次的であり且つ少なくとも４バイトのデータがＦＩＦ
Ｏに存在する限り、作動可能でないチャネルをデアサー
トしないであろう。システム・インターフェース・ユニ
ットは、３２ビットの基本的な転送装置として共用メモ
リ・ウインドウへのアクセスに応答するであろう。
【０２００】（ｂ）ＦＩＦＯがフルになる ＦＩＦＯがフルになる時、ローカル・バス・インターフ
ェースはデータをロードすることを停止するであろう。
ローカル・バス・インターフェースは、ＦＩＦＯがハー
フ・エンプティになる時、再びそのＦＩＦＯを満たし始
めるであろう。
【０２０１】（ｃ）ローカル・バスからのデータ・パリ
ティ・エラー 共用メモリ・ウインドウへの読取りアクセスに対して、
ローカル・バス・インターフェースは、ローカル・バス
から得られたデータに関するパリティをチェックしない
であろう。むしろ、それはシステムへのデータに関する
パリティを送るであろう。
【０２０２】９．アダプタ・オペレーション ９.１ 受信オペレーション 受信オペレーションは次のようなステップより成る。図
３９及び図５を参照すると、オペレーション１０００
は、ネットワーク・インターフェース層１１６への入力
としてＬＡＮからの直列パケット・データ及び等時性デ
ータを与える。そのネットワーク・インターフェース層
によって遂行されるオペレーション１００２は直列デー
タ・ストリームを８０ナノ秒データ・ストリームに変換
し、標準的なＬＡＮプロトコル仕様に従ってすべてのバ
イトを等時性データ又はパケット・データとしてタグ付
けする。そのバイト幅のストリームはＭＡＣ１１８に直
接的に、及びＩ−ＭＡＣ指示エンジン１４２に間接的に
与えられる。
【０２０３】オペレーション１００４において、ＭＡＣ
１１８はＬＡＮプロトコル仕様に従ってプロトコル・デ
ータ・ユニットの始め及び終りを決定し、アドレス比較
が行われ、そしてプログラム可能な基準に基づいて、デ
ータはストリップされ、コピーされ、又は反復される。
コピーされるべきデータはＰ−ＭＡＣ指示エンジン１３
２に与えられ、そして反復される。反復されたデータ及
び等時性データはＩ−ＭＡＣ指示エンジン１４２に与え
られる。
【０２０４】オペレーション１００６"（後述する）と
同時に生じ得るオペレーション１００６'において、Ｐ
−ＭＡＣ指示エンジンは、ステージングのためにそのタ
グされたパケット・データをローカルＦＩＦＯ２１８に
記憶し、しかる後、そのパケット・データをシステム・
インターフェースに又はＦＤＤＩ−ＲＡＭバッファ１３
０に対するメモリ・インターフェース２１０に直接に送
信する。
【０２０５】オペレーション１００６' と同時に生じ得
るオペレーション１００６" は、Ｉ−ＭＡＣ指示エンジ
ン１４２においてその等時性データを処理する。そのエ
ンジンはステアリング・マップ２２２を使用し、関連し
た待ち行列番号を持ったＦＩＦＯ２２３におけるデータ
をコピーし、そのバイト・ストリームからのデータと予
めプログラムされた待ち行列番号とを関連付けるための
値をタグ付けする。バイト・ストリームにおける関連の
バイトに対する有効な待ち行列番号がそのステアリング
・マップに存在する場合、そのデータは、ステージング
のためにＦＩＦＯ２２３にコピーされる。待ち行列マネ
ージャは、ステージングＦＩＦＯの４バイト・ワードを
ＦＲＢ１３０において記憶するために、メモリ・インタ
ーフェース・バス２１０に、又はシステム・インターフ
ェース・ユニット１２８に転送する。
【０２０６】オペレーション１００８は、待ち行列マネ
ージャの制御の下に、パケット・データを受信待ち行列
０乃至２に、及び等時性データをＩ−ＭＡＣ指示エンジ
ンから受信待ち行列３乃至７に転送する。パラメータＲ
ＡＭ２１８は、各待ち行列に対応したＦＲＢアドレスを
決定するために待ち行列マネージャによって利用され
る。一旦待ち行列がパラメータＲＡＭを介してプログラ
ムされると、それが待ち行列イネーブル／ディスエーブ
ル・レジスタにおける適当なビットをセットすることに
よってイネーブルされた後、それはデータ転送を生じさ
せるであろう。閾値レジスタは、転送アクションが取ら
れる前に待ち行列においてバッファされるデータの量を
定義する。コントローラ／システム・インターフェース
は、待ち行列がＳＩＵ及びコントローラの間のデータ転
送をサポートするように作動可能である時を示すために
使用される待ち行列ステータス・レジスタを含む。シス
テム・インターフェースはそのステータス・レジスタを
周期的にポーリングし、そしてセットされたビットを有
する待ち行列からのデータを転送し始める。待ち行列ス
テータス・レジスタ・ビットは、最後のワードがその待
ち行列から送信された後にリセットされる。
【０２０７】ＳＩＵ１２８によって行われるオペレーシ
ョン１０１０は、コントローラの待ち行列ステータス・
レジスタをアクセスして８個の受信待ち行列のうちのど
れがサービスされるべく作動可能であるかを識別する。
【０２０８】システム・インターフェース１２７は、デ
ータがＳＩＵからホスト・バス・システムに転送された
時、新しい受信データに対するリクエストを待ち行列マ
ネージャに発生するであろう。待ち行列マネージャは、
各待ち行列に対するリクエストを一時に１つずつサービ
スするであろう。
【０２０９】オペレーション１０１２はシステム・イン
ターフェース・ユニット１２８によって遂行され、ホス
ト・バス・システム又はローカル・バスに入力するため
のデータを受信ＦＩＦＯから転送する。受信エンジン２
１８は、受信待ち行列の１つからシステム・バス１１４
又はローカル・バス１３２へのデータの転送を制御す
る。ＦＤＤＩプロトコル・フレーム・データが、ホスト
・バス・システムへの他のデータをすべて処理するため
にローカル処理バスに送られる。受信エンジンは、デー
タ転送帯域幅に対するリクエストをシステム・バス・ア
ービトレーション・ユニット（図示されていない）に発
生する。それはローカル・バス・コントローラへのリク
エストも発生する。システム・インターフェースは、ロ
ーカル・バス・メモリ１３７におけるリンクした受信デ
スクリプタのチェーンを位置指定するポインタを各受信
待ち行列に対して１つずつ含んでいる。受信デスクリプ
タは、ローカル・メモリにおいてローカル・プロセッサ
により初期設定される制御ブロックである。その制御ブ
ロックは、システム・バス・アドレス空間又はローカル
・メモリ・アドレス空間における受信データに対する宛
先を定義する。受信エンジンは、デスクリプタにおいて
定義されたバイト・カウントがゼロになるまで、又はフ
レームの終り（パケット待ち行列）が到達するまで、デ
ータをその宛先に転送するであろう。
【０２１０】９.２ 送信オペレーション 図４０及び図５を参照すると、オペレーション１１００
は、システム・バス又はローカル・バスから、そのコン
トローラによって管理されるＦＲＢにおける４つの送信
待ち行列の１つへのデータの転送を制御する。そのコン
トローラはＦＲＢにおける合計８個の送信待ち行列を管
理するけれども、送信エンジン３１６だけが最初の４個
へのアクセスを有する。送信エンジン３１６はデータ転
送のためのバス・マスタ・リクエストをシステム・バス
・アービトレーション・ユニットに発生する。それは、
要求された場合、データ転送のためのリクエストをロー
カル・バスにも発生する。ローカル・プロセッサが送信
待ち行列をイネーブルする時、ＳＩＵ送信エンジンは、
第１デスクリプタを内部記憶装置にフェッチするための
リクエストをローカル・バス・インターフェースに発生
するであろう。待ち行列がデータのために作動可能であ
り且つその待ち行列に対する有効なデスクリプタがフェ
ッチされていることをコントローラ待ち行列ステータス
・レジスタが示す時、送信エンジンは、オペレーション
１１０１において、その待ち行列を内部ＦＩＦＯに割り
当てるであろう。その待ち行列をＦＩＦＯに割り当てた
後、送信エンジンは、デスクリプタによる要求に従っ
て、システム又はローカル・バスにリクエストを発生す
るであろう。
【０２１１】システム・バス又はローカル・バスは、送
信デスクリプタによって定義されるように、ＦＩＦＯを
ロードし始めるであろう。そこで、システム・バス・ロ
ジック又はローカル・バス・ロジックはそのＦＩＦＯを
ロードし始めるであろう。送信エンジンは、その待ち行
列に対するリクエストもコントローラ・インターフェー
スに発生するであろう。コントローラ・インターフェー
スは、一旦４バイトが利用可能となると、ＦＩＦＯをア
ンロードし始めるであろう。ＦＲＢにおける待ち行列記
憶装置がオールモスト・フルである（２つ以上の送信エ
ンジンＦＩＦＯデータ値を保持することができない）
時、送信エンジンは送信待ち行列へのＦＩＦＯデータを
エンプティにし、そして他の待ち行列が作動可能である
場合、そのような他の待ち行列にそのＦＩＦＯを割り当
てるであろう。コントローラは待ち行列ステータスをモ
ニタし、待ち行列ステータス・レジスタを介してオール
モスト・フル状態をレポートする。
【０２１２】オペレーション１１０２" は、システム・
インターフェースがそのインターフェースをバス・スレ
ーブとして待ち行列に直接に関連付けることを可能にす
る。スレーブ送信ポート（図３５参照）は、システム・
インターフェースからのデータ転送リクエストに応答
し、適当な待ち行列に対するサービス・リクエストをシ
ステム・インターフェースに発生する。ローカル・プロ
セッサは、スレーブ送信ポート・イネーブル・レジスタ
を介してシステムにそれら待ち行列の各々をマッピング
することを選択的に可能にする機能を持っている。ロー
カル・プロセッサは、送信エンジンによってサービスさ
れる待ち行列がスレーブ送信ポートにマッピングされな
いようにする。
【０２１３】システム・インターフェースは、スレーブ
送信ポートにマップされた待ち行列に対する初期システ
ム・バス・リクエストに応答して、そのデバイスが転送
に対して作動可能でないことをシステム・バスに表示す
る。スレーブ送信ポートは待ち行列に応答して、それが
作動可能でないことをマイクロチャネルに表示する。そ
こで、スレーブ送信ポートは、それが作動可能であるこ
とをシステムに表示する前に、前の待ち行列に対するす
べてのデータがスレーブ送信ポートＦＩＦＯからコント
ローラに転送されてしまうようにするであろう。そこ
で、スレーブ送信ポートＦＩＦＯはバスからのデータを
ロード可能になる。システム・インターフェースは、Ｆ
ＩＦＯにおいて１バイトが得られる限り、そのＦＩＦＯ
からコントローラにデータを転送するであろう。データ
は、システム・アドレスによって示された特殊な待ち行
列にマップされる。スレーブ送信ポートＦＩＦＯがオペ
レーション中にフルになる場合、追加の転送に対する空
きが存在する限りシステム・バスは作動可能でなく保持
される。
【０２１４】オペレーション１１０４において、コント
ローラ・インターフェース１２７は、送信データ・ワー
ドが得られることを待ち行列マネージャに表示する。待
ち行列マネージャは、コントローラ送信レジスタから送
信ワードを読み取り、肯定応答をアサートしてレジスタ
をクリアし、他の送信オペレーションが処理可能である
ことをＳＩＵに知らせるであろう。システム・インター
フェースは、Ｐ−ＭＡＣ又はＩ−ＭＡＣ送信ＦＩＦＯが
エンプティの場合には、ＦＲＢにワードをロードするこ
となくそのＦＩＦＯに直接にパケット・フレームを送信
する。そのインターフェースからの後続ワードは適当な
インターフェースにおけるＦＲＢに書き込まれる。待ち
行列マネージャは、データがＦＲＢに書き込まれつつあ
る各待ち行列に対して書込みポインタ及び閾値を維持
し、パケット待ち行列において生ずべきフレームの終り
を捜す。２つのパケット・フレーム・カウンタは待ち行
列マネージャに維持され、同期フレームに対するフレー
ムの終りの受信は、非同期フレーム・カウンタに対する
場合と同様に、同期フレーム・カウンタをインクリメン
トする。Ｐ−ＭＡＣ送信は、同期フレームの最後のワー
ドが送信されてしまった時を待ち行列マネージャに知ら
せる。この結果、待ち行列マネージャは、非同期フレー
ムに対する場合と同様に、同期フレームに対するフレー
ム・カウンタをデクリメントする。
【０２１５】オペレーション１１０６' において、Ｐ−
ＭＡＣ送信装置は、ＦＲＢにおいて少なくとも１つの完
全なフレームがバッファされている限り、ＭＡＣに対す
るサービス機会をリクエストする。同期フレームは、非
同期フレームよりも高い優先順位を有する。非同期フレ
ームが送信されている間に同期フレームが使用可能とな
る場合、現在の非同期フレームが終了すると、Ｐ−ＭＡ
Ｃ送信装置は、非同期フレームにサービスを切り換える
ようＭＡＣにリクエストする。Ｐ−ＭＡＣ送信装置は、
たとえ追加の非同期フレームがバッファされても、同期
フレームのサービスに切り替わる。使用可能な同期フレ
ームは、同期帯域幅カウンタがゼロにならない限りその
ＭＡＣに送られる。最後の同期フレームが送信される
間、Ｐ−ＭＡＣ送信装置は、非同期トラフィックに対す
るリクエストをアサートする。ＭＡＣトークン保持タイ
マがゼロにならない場合、非同期フレームは送信される
であろう。
【０２１６】オペレーション１１０６" において、コン
トローラ・インターフェースは、ステアリング・マップ
・エントリ及び待ち行列閾値に基づいて何れかの等時性
送信待ち行列から等時性バイトを書き込む。ステアリン
グ・マップ・エントリは、それらバイトを送信すべき多
数の待ち行列を与える。そのバイトに対するステアリン
グ・マップ・テーブル・エントリがアクティブであり、
待ち行列がイネーブルされ、且つ閾値が到達している場
合、データ・バイトが送信されるだけである。ステアリ
ング・マップ送信エントリが非アクティブであるか或い
は待ち行列がディスエーブルされる場合、Ｉ−ＭＡＣリ
クエスト・エンジンは指示インターフェース上に存在す
るバイトを反復する。Ｉ−ＭＡＣリクエスト・インター
フェースは、待ち行列がエンプティである時、或いは送
信状態が真である場合にその閾値に交わっていない時、
プログラム可能なフロー制御を送信する。待ち行列がア
ンダーランされるかディスエーブルされた後、待ち行列
閾値到達の直後の次のＦＤＤＩ−２サイクル時に、バイ
ト送信が再開される。即時閾値が使用される場合、Ｉ−
ＭＡＣインターフェース・リクエスト・エンジンは、次
のＦＤＤＩ−２サイクルにおける送信前にそのＦＩＦＯ
内での少なくとも２つのワードのバッファリングを待
つ。
【０２１７】オペレーション１１０８では、物理的イン
ターフェース層はＭＡＣからパケット・データ及び等時
性データを順次に受容する。層ブロックはそのデータを
エンコードし、そしてＦＤＤＩシステムへの送信のため
にそのデータをバイト形式から直列形式にエンコードす
る。これは送信オペレーションを終了させ、アダプタは
送信開始オペレーションに戻る。
【０２１８】ＤＭＡオペレーション（項８.１３）及び
ＳＭＷオペレーション（項８.１２）と関連して、受信
及び送信オペレーションと関連した制御オペレーション
を開示した。同様に、項８.１３及び８.１４において、
それぞれ、システム読取り及び書込みアクセスを開示し
た。
【０２１９】ＦＤＤＩ−１／２システムに関して本発明
のオペレーションを開示したけれども、本発明が、トー
クン・リング、イーサネット、ＩＳＯイーサネット、及
びＡＴＭのような他のシステムに対しても利用可能であ
る。
【０２２０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【０２２１】（１）ネットワーク及びシステム・バスの
間でリアル・タイム／マルチメディア及びパケット・デ
ータを転送するための通信装置にして、前記ネットワー
ク及びシステム・バスの間で前記マルチメディア及びパ
ケット・データを受信及び送信するためのコントローラ
手段と、前記コントローラ手段の制御の下で、前記シス
テム・バス又はネットワークに転送するためのマルチメ
ディア及びパケット・データを待ち行列に記憶するため
の記憶手段と、前記コントローラ及びシステム・バスの
間にあり、前記マルチメディア及びパケット・データを
前記システム・バス又はネットワークに、或いは前記シ
ステム・バス又はネットワークから同時に転送するため
のインターフェース手段と、前記インターフェース手段
によって前記システム・バスに又は前記システム・バス
から転送されたマルチメディア又はパケット・データの
アドレスを供給し及び制御するための制御手段と、を含
む通信装置。 （２）前記コントローラ手段は、前記システム・バス及
びネットワークの間で両方向にパケット・データ及び等
時性データをそれぞれ転送するためのＰ−ＭＡＣエンジ
ン及びＩ−ＭＡＣエンジンを含むことを特徴とする上記
（１）に記載の通信装置。 （３）前記インターフェース手段は、前記システム・バ
ス及びネットワークの間で前記記憶手段をバイパスして
どちらかの方向にデータを転送するように適応すること
を特徴とする上記（１）に記載の通信装置。 （４）前記記憶手段、インターフェース手段、及び制御
手段の間のデータ転送を管理するための待ち行列マネー
ジャを含むことを特徴とする上記（１）に記載の通信装
置。 （５）レジスタ手段、パラメータＲＡＭ、及びステアリ
ング・マップ手段を含み、前記レジスタ手段は前記制御
手段を管理し及び動作させるために使用されるパラメー
タを含むこと、前記パラメータＲＡＭは前記待ち行列及
び記憶手段における閾値を維持するために使用されるパ
ラメータを含むこと、及び前記ステアリング・マップ手
段は前記制御手段における待ち行列への又は待ち行列か
らの等時性データの送信を管理するための手段を前記コ
ントローラ手段に与えることを特徴とする上記（４）に
記載の通信装置。 （６）前記インターフェース手段は、ダイレクト・メモ
リ・アクセス（ＤＭＡ）エンジン、共用メモリ・バッフ
ァ、送信エンジン、受信エンジン、及びスレーブ送信ポ
ートを含み、前記ＤＭＡエンジンは前記システム・バス
及び制御手段の間のデータの転送を制御すること、前記
共用メモリ・バッファは前記システム・バスにおけるメ
モリ空間を前記制御手段におけるメモリ空間にマップす
ること、前記送信エンジンは前記システム・バス又は制
御手段から前記記憶手段における選択された待ち行列へ
のデータの転送を制御すること、前記受信エンジンは前
記記憶手段における選択された待ち行列から前記システ
ム・バス又は制御手段へのデータの転送を制御するこ
と、及び前記スレーブ送信ポートは前記コントローラ手
段を使用することなく前記システム・バスから前記記憶
手段の選択された待ち行列に直接にデータを書き込むた
めに前記システム・バスに接続されたメモリ空間に前記
選択された待ち行列をマップすること、を特徴とする上
記（１）に記載の通信装置。 （７）前記記憶手段は、前記ネットワークから前記シス
テム・バスに又は前記システム・バスから前記ネットワ
ークに転送されたデータを記憶するための送信待ち行列
及び受信待ち行列を含むことを特徴とする上記（１）に
記載のシステム。 （８）前記制御手段は、プロセッサに接続されたローカ
ル・バス、ローカル・バス制御手段、及びローカル記憶
装置を含み、前記ローカル・バスは、前記コントローラ
手段、記憶手段、及びインターフェース手段をインター
フェースすること、前記プロセッサは、前記システム・
バスからデスクリプタを獲得してそれを制御すること、
前記デスクリプタは、前記システム・メモリに転送され
たデータを記憶するためのシステム・メモリにおけるア
ドレス又は前記システム・メモリから前記ネットワーク
にデータを転送するための前記システム・メモリにおけ
るアドレスを表すこと、前記ローカル・バス制御手段
は、前記システム・バス及びネットワークの間でデータ
を転送するための前記コントローラ手段に含まれたレジ
スタを構成すること、及び前記ローカル記憶装置は、前
記プロセッサのためのプログラム及びデータを記憶する
こと、を特徴とする上記（１）に記載の通信装置。 （９）前記パラメータＲＡＭは、前記コントローラ手段
によるアクションが取られる前に待ち行列にバッファさ
れるデータの量を定義する閾値レジスタを含むことを特
徴とする上記（５）に記載の通信装置。 （１０）待ち行列において閾値が到達する時、送信待ち
行列及び受信待ち行列に対して異なるアクションが前記
コントローラ手段によって取られることを特徴とする上
記（９）に記載の通信装置。 （１１）前記データはパケット・データ又は等時性デー
タであることを特徴とする上記（１０）に記載の通信装
置。 （１２）０＜＝閾値＜＝待ち行列サイズ となるように
待ち行列に対する閾値が選択されることを特徴とする上
記（１１）に記載の通信装置。 （１３）システム・メモリに接続されたシステム・バス
を含むデータ処理システムにおいてネットワーク及び前
記システム・バスの間でリアル・タイム／マルチメディ
ア及びパケット・データを転送するための通信装置にし
て、前記ネットワーク及びシステム・バスの間でリアル
・タイム・パケット・データ及び等時性データを同時に
受信及び送信するコントローラと、システム・バス及び
ネットワークの間で何れかの方向に送信されたパケット
・データ及び等時性データを同時にバッファするため
に、予め選択された数の受信待ち行列及び送信待ち行列
に構成可能な記憶手段と、前記システム・バスへのパケ
ット・データ及び等時性データの転送を開始させるため
のインターフェース手段と、前記システム・メモリにお
いてパケット・データ及び等時性データを書き込み又は
読み取るためのアドレスのデスクリプタ・リストを与え
るために前記コントローラ及びインターフェース手段を
インターフェースする制御手段と、を含む通信装置。 （１４）前記インターフェース手段及びコントローラに
接続されたローカル・バス・インターフェース手段を含
み、前記ローカル・バス・インターフェース手段は、メ
モリ・マップされたレジスタを通した前記記憶手段への
読取り／書込みアクセス、ローカル・プロセッサが前記
コントローラのオペレーションを構成し且つ制御するこ
と可能にする前記コントローラの内部レジスタへのアク
セス、及び前記ローカル・プロセッサへの割込みの発生
又はエラー状態の発生を行うことを特徴とする上記（１
３）に記載の通信装置。 （１５）前記コントローラは、等時性データを等時性の
送信待ち行列又は受信待ち行列にマップするためのステ
アリング・マップ・テーブルを含むことを特徴とする上
記（１４）に記載の通信装置。 （１６）前記インターフェース手段は、バス・スレーブ
として作用する時、前記システムがデータを前記待ち行
列に直接に書き込むことを可能にするスレーブ送信ポー
トを含むことを特徴とする上記（１５）に記載の通信装
置。 （１７）前記インターフェース手段は、デスクリプタ・
リストをローカル・バス・メモリに転送するために前記
システム・メモリを前記ローカル・バス・メモリにマッ
プする共用メモリを含むことを特徴とする上記（１５）
に記載の通信装置。 （１８）ネットワーク及びシステム・バスの間でリアル
・タイム／マルチメディア及びパケット・データを同時
に転送する方法にして、Ｐ−ＭＡＣ指示エンジンにおけ
るパケット・データ及びＩ−ＭＡＣ指示エンジンにおけ
る等時性データを記憶するステップと、前記記憶された
データを記憶手段における受信待ち行列に転送するステ
ップにして、前記等時性データ及びパケット・データは
パラメータＲＡＭによって構成された異なる待ち行列セ
ットに記憶されることと、プログラム可能な閾値レジス
タを使用して前記待ち行列から前記システム・バスにデ
ータを送信するための閾値を定義するステップにして、
前記閾値は前記システム・バスへの転送の前に待ち行列
にバッファされたデータの量を定義することと、前記シ
ステム・バスへのデータの転送のために利用可能な待ち
行列を識別するために待ち行列ステータス・レジスタを
アクセスするステップと、受信エンジンを使用して前記
待ち行列から前記システム・バス又はローカル・バスに
データを転送するステップにして、前記ローカル・バス
は前記データの記憶のためにシステム・メモリにおける
ロケーションのデスクリプタ識別を行うことと、を含む
方法。 （１９）システム・バス及びネットワークの間でリアル
・タイム／マルチメディア・パケット・データを同時に
転送するための方法にして、送信エンジンを使用して前
記システム・バスからＦＤＤＩ−ＲＡＭバッファにおけ
る記憶待ち行列にデータを転送するステップにして、前
記送信エンジンは転送されるべきデータのアドレスを表
すデスクリプタをフェッチするためにローカル・バス・
インターフェースにリクエストを発生することと、パケ
ット・フレームとして前記待ち行列に記憶されたデータ
をＰ−ＭＡＣ送信エンジンに転送するステップにして、
前記Ｐ−ＭＡＣ送信エンジンはフレームが送信されてし
まったことを最後のバイトでもって待ち行列マネージャ
に知らせることと、等時性データとして前記待ち行列に
記憶されたデータをＩ−ＭＡＣエンジンに転送するステ
ップにして、前記データは該データに対するステアリン
グ・マップ・テーブル・エントリがアクティブであり且
つ前記待ち行列がイネーブルされる場合に転送されるだ
けであることと、トークンが捕捉された時、前記ネット
ワークに前記等時性データを送信するステップと、トー
クン保持タイマが完了しない限り、バッファされたパケ
ット・データを前記ネットワークに送信するステップ
と、を含む方法。 （２０）コントローラ、記憶待ち行列、ローカル・プロ
セッサ、及びローカル・プロセッサ・バスを含むアダプ
タからホスト・バス・システムへのデータの転送を、受
信エンジンを使用して制御する方法にして、前記待ち行
列にデータを記憶するステップと、データ転送に対する
前記受信エンジンによるリクエストを前記システムに発
生するステップと、データ転送及びデータを記憶するた
めの前記システムにおけるアドレスのデスクリプタ・リ
ストに対するリクエストをローカル・バス・インターフ
ェースに発生するステップと、前記受信エンジンによっ
て一時的記憶バッファを、満たされた待ち行列に割り当
てるステップと、前記受信エンジンからの信号に従っ
て、前記コントローラによって前記一時的記憶バッファ
を前記待ち行列からのデータでもって満たすステップ
と、前記デスクリプタ・リストにおいて指定された前記
一時的記憶バッファにおけるアドレスをエンプティにす
るよう前記受信エンジンによって前記システムに信号す
るステップと、を含む方法。 （２１）コントローラ、記憶待ち行列、ローカル・プロ
セッサ、及びローカル・プロセッサ・バスを含むアダプ
タからホスト・バス・システムへのデータの転送を、送
信エンジンを使用して制御する方法にして、前記システ
ムからのデータの転送のためにデスクリプタ・リストを
フェッチするためのリクエストを前記送信エンジンによ
ってローカル・バス・インターフェースに発生するステ
ップと、前記送信エンジンによって待ち行列を一時的記
憶バッファに割り当てるステップと、前記一時的記憶バ
ッファを満たし始めさせるために、前記送信エンジンに
よって前記システム又はローカル・バスにリクエストを
発生するステップと、前記一時的記憶バッファをアンロ
ードし且つ前記記憶待ち行列を満たし始めさせるため
に、前記送信エンジンによって前記コントローラにリク
エストを発生するステップと、前記待ち行列が殆どフル
である時、前記コントローラによって送信エンジンに信
号するステップと、前記一時的記憶バッファを満たすこ
とを停止させるために前記送信エンジンによって前記シ
ステム又はローカル・バスに信号するステップと、を含
む方法。 （２２）待ち行列に直接に書き込むためのリクエスト
を、前記システムに結合されたデータ装置によってスレ
ーブ送信ポートに発生するステップと、システム・デー
タを記憶するように記憶待ち行列を割り当てるためのリ
クエストを前記スレーブ送信ポートによって前記コント
ローラに発生するステップと、前記システムによって前
記スレーブ送信ポートにおける記憶バッファをロードす
るステップと、システム・アドレスによって表された待
ち行列に対する記憶バッファを前記コントローラによっ
てエンプティにするステップと、を含むことを特徴とす
る上記（２１）に記載の方法。 （２３）システムと、ローカル・プロセッサ、ローカル
・プロセッサ・メモリ及びローカル・バスを含むアダプ
タとの間のデータの転送をＤＭＡエンジンを使用して制
御する方法にして、前記ローカル・プロセッサによって
前記ＤＭＡエンジンをイネーブルするステップと、前記
システムとローカル・バスとの間のデータの転送のため
にソースとデスティネーションとを表す前記ローカル・
メモリからバイト・カウント・フィールドを含む第１デ
スクリプタをフェッチするためのリクエストを前記ＤＭ
Ａエンジンによって前記ローカル・バス・インターフェ
ースに発生するステップと、前記ソースがＦＩＦＯバッ
ファをロードし且つ前記デスティネーションが前記ＦＩ
ＦＯバッファをアンロードするためのリクエストを、前
記第１デスクリプタを使用して、前記ＤＭＡエンジンに
より前記システム及びローカル・バス・インターフェー
スに発生するステップと、前記デスクリプタ・バイト・
カウントがゼロになる時、前記デスティネーションが前
記ＤＭＡによって前記ＦＩＦＯバッファをエンプティに
するというリクエストを発生するステップと、前記第１
デスクリプタにリンクされた次のデスクリプタを前記Ｄ
ＭＡエンジンによってフェッチするステップと、前記ソ
ースが前記ＦＩＦＯバッファをロードし且つ前記デステ
ィネーションが次のデスクリプタを使用して前記ＦＩＦ
Ｏバッファをアンロードするためのリクエストを前記Ｄ
ＭＡエンジンにより前記システム及びローカル・バス・
インターフェースに発生するステップと、を含む方法。
【０２２２】
【発明の効果】本発明によれば、待ち行列ストラクチャ
を使用してネットワークとホスト・バス・システムとの
間の多数の低帯域幅チャネルの効果的な同時処理を可能
にするマルチメディアのための通信装置及び方法が得ら
れる。
【図面の簡単な説明】
【図１】本発明のアーキテクチャを組み込んだマルチメ
ディア通信アダプタのブロック図である。
【図２】図１に示された物理的なインターフェース層の
ブロック図である。
【図３】図１に含まれた媒体アクセス制御（ＭＡＣ）の
ブロック図である。
【図４】図１に含まれたコントローラのブロック図であ
る。
【図５】図１に示されたアダプタのデータ・フロー、ポ
インタ、及びデスクリプタを示すブロック図である。
【図６】図５に示された受信待ち行列を記述した表であ
る。
【図７】図６に示された送信待ち行列を記述した表であ
る。
【図８】図４のコントローラに含まれたモード・レジス
タを表す図である。
【図９】図４のコントローラに含まれた待ち行列ステー
タス・レジスタを表す図である。
【図１０】図４のコントローラに含まれた待ち行列イネ
ーブル／ディスエーブル・レジスタを表す図である。
【図１１】図４のコントローラに含まれたＰ−ＭＡＣコ
ピー基準レジスタを表す図である。
【図１２】図４のコントローラに含まれたＩ−ＭＡＣフ
ロー／ダミー・バイト・レジスタを表す図である。
【図１３】図４のコントローラに含まれたＦＲＢ／ＦＩ
ＦＯパリティ／タグ・レジスタを表す図である。
【図１４】図４のコントローラに含まれた同期帯域幅割
当てレジスタを表す図である。
【図１５】図４のコントローラに含まれたマスタ割込み
レジスタを表す図である。
【図１６】Ｉ−ＭＡＣステアリング・マップ・レジスタ
を表す図である。
【図１７】図１６のＩ−ＭＡＣステアリング・マップ・
レジスタにおけるエントリを表す図である。
【図１８】図４に含まれたＰ−ＭＡＣ受信装置のブロッ
ク図である。
【図１９】図４に含まれたＰ−ＭＡＣ送信装置のブロッ
ク図である。
【図２０】図４に含まれたＩ−ＭＡＣ指示及びリクエス
トエンジンのブロック図である。
【図２１】図１に含まれたＦＤＤＩ−ＲＡＭバッファ
（ＦＲＢ）インターフェースのブロック図である。
【図２２】図２１のバッファにおけるデータ・ビット編
成を表す図である。
【図２３】図２１のＦＲＢアクセス・レジスタを表す図
である。
【図２４】図２１のＦＤＤＩ−ＲＡＭメモリ・インター
フェースのブロック図である。
【図２５】図２１のＦＲＢのための読取り及び書込みオ
ペレーションのタイミング図である。
【図２６】図２１のＦＲＢのための読取り及び書込みオ
ペレーションのタイミング図である。
【図２７】図２１のＦＲＢのための読取り及び書込みオ
ペレーションのタイミング図である。
【図２８】図２１のＦＲＢのための読取り及び書込みオ
ペレーションのタイミング図である。
【図２９】図４に含まれたローカル・バス・インターフ
ェース信号のブロック図である。
【図３０】図２９のローカル・バス・インターフェース
のための読取り及び書込みタイミング図である。
【図３１】図４に含まれたシステム／コントローラ・イ
ンターフェース信号のブロック図である。
【図３２】図３１のインターフェースに対するタイミン
グ図である。
【図３３】システム待ち行列ステータス・レジスタを表
す図である。
【図３４】図３１のインターフェースのブロック図であ
る。
【図３５】図４に含まれたシステム・コントローラ・イ
ンターフェース・ユニットのブロック図である。
【図３６】図３５におけるＤＭＡエンジンによって使用
されるデスクリプタを表す図である。
【図３７】図３５の受信エンジンにおいて使用されるデ
スクリプタを表す図である。
【図３８】図３５の送信エンジンにおいて使用されるデ
スクリプタを表す図である。
【図３９】本発明によって遂行される受信オペレーショ
ンの流れ図である。
【図４０】本発明によって遂行される送信オペレーショ
ンの流れ図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/40 12/42 Ｈ０４Ｌ 11/00 ３３０ (72)発明者 ジョン・エフ・ハウリス アメリカ合衆国バージニア州、マナサス、 トリニティ・レーン 10103 (72)発明者 ダニエル・エル・スタンレイ アメリカ合衆国バージニア州、マナサス、 ブルックビュー・コート 827

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】ネットワーク及びシステム・バスの間でリ
    アル・タイム／マルチメディア及びパケット・データを
    転送するための通信装置にして、 前記ネットワーク及びシステム・バスの間で前記マルチ
    メディア及びパケット・データを受信及び送信するため
    のコントローラ手段と、 前記コントローラ手段の制御の下で、前記システム・バ
    ス又はネットワークに転送するためのマルチメディア及
    びパケット・データを待ち行列に記憶するための記憶手
    段と、 前記コントローラ及びシステム・バスの間にあり、前記
    マルチメディア及びパケット・データを前記システム・
    バス又はネットワークに、或いは前記システム・バス又
    はネットワークから同時に転送するためのインターフェ
    ース手段と、 前記インターフェース手段によって前記システム・バス
    に又は前記システム・バスから転送されたマルチメディ
    ア又はパケット・データのアドレスを供給し及び制御す
    るための制御手段と、 を含む通信装置。
  2. 【請求項２】前記コントローラ手段は、前記システム・
    バス及びネットワークの間で両方向にパケット・データ
    及び等時性データをそれぞれ転送するためのＰ−ＭＡＣ
    エンジン及びＩ−ＭＡＣエンジンを含むことを特徴とす
    る請求項１に記載の通信装置。
  3. 【請求項３】前記インターフェース手段は、前記システ
    ム・バス及びネットワークの間で前記記憶手段をバイパ
    スしてどちらかの方向にデータを転送するように適応す
    ることを特徴とする請求項１に記載の通信装置。
  4. 【請求項４】前記記憶手段、インターフェース手段、及
    び制御手段の間のデータ転送を管理するための待ち行列
    マネージャを含むことを特徴とする請求項１に記載の通
    信装置。
  5. 【請求項５】レジスタ手段、パラメータＲＡＭ、及びス
    テアリング・マップ手段を含み、 前記レジスタ手段は前記制御手段を管理し及び動作させ
    るために使用されるパラメータを含むこと、 前記パラメータＲＡＭは前記待ち行列及び記憶手段にお
    ける閾値を維持するために使用されるパラメータを含む
    こと、及び前記ステアリング・マップ手段は前記制御手
    段における待ち行列への又は待ち行列からの等時性デー
    タの送信を管理するための手段を前記コントローラ手段
    に与えることを特徴とする請求項４に記載の通信装置。
  6. 【請求項６】前記インターフェース手段は、ダイレクト
    ・メモリ・アクセス（ＤＭＡ）エンジン、共用メモリ・
    バッファ、送信エンジン、受信エンジン、及びスレーブ
    送信ポートを含み、 前記ＤＭＡエンジンは前記システム・バス及び制御手段
    の間のデータの転送を制御すること、 前記共用メモリ・バッファは前記システム・バスにおけ
    るメモリ空間を前記制御手段におけるメモリ空間にマッ
    プすること、 前記送信エンジンは前記システム・バス又は制御手段か
    ら前記記憶手段における選択された待ち行列へのデータ
    の転送を制御すること、 前記受信エンジンは前記記憶手段における選択された待
    ち行列から前記システム・バス又は制御手段へのデータ
    の転送を制御すること、及び前記スレーブ送信ポートは
    前記コントローラ手段を使用することなく前記システム
    ・バスから前記記憶手段の選択された待ち行列に直接に
    データを書き込むために前記システム・バスに接続され
    たメモリ空間に前記選択された待ち行列をマップするこ
    と、 を特徴とする請求項１に記載の通信装置。
  7. 【請求項７】前記記憶手段は、前記ネットワークから前
    記システム・バスに又は前記システム・バスから前記ネ
    ットワークに転送されたデータを記憶するための送信待
    ち行列及び受信待ち行列を含むことを特徴とする請求項
    １に記載のシステム。
  8. 【請求項８】前記制御手段は、プロセッサに接続された
    ローカル・バス、ローカル・バス制御手段、及びローカ
    ル記憶装置を含み、 前記ローカル・バスは、前記コントローラ手段、記憶手
    段、及びインターフェース手段をインターフェースする
    こと、 前記プロセッサは、前記システム・バスからデスクリプ
    タを獲得してそれを制御すること、 前記デスクリプタは、前記システム・メモリに転送され
    たデータを記憶するためのシステム・メモリにおけるア
    ドレス又は前記システム・メモリから前記ネットワーク
    にデータを転送するための前記システム・メモリにおけ
    るアドレスを表すこと、 前記ローカル・バス制御手段は、前記システム・バス及
    びネットワークの間でデータを転送するための前記コン
    トローラ手段に含まれたレジスタを構成すること、及び
    前記ローカル記憶装置は、前記プロセッサのためのプロ
    グラム及びデータを記憶すること、 を特徴とする請求項１に記載の通信装置。
  9. 【請求項９】前記パラメータＲＡＭは、前記コントロー
    ラ手段によるアクションが取られる前に待ち行列にバッ
    ファされるデータの量を定義する閾値レジスタを含むこ
    とを特徴とする請求項５に記載の通信装置。
  10. 【請求項１０】待ち行列において閾値が到達する時、送
    信待ち行列及び受信待ち行列に対して異なるアクション
    が前記コントローラ手段によって取られることを特徴と
    する請求項９に記載の通信装置。
  11. 【請求項１１】前記データはパケット・データ又は等時
    性データであることを特徴とする請求項１０に記載の通
    信装置。
  12. 【請求項１２】０＜＝閾値＜＝待ち行列サイズ となる
    ように待ち行列に対する閾値が選択されることを特徴と
    する請求項１１に記載の通信装置。
  13. 【請求項１３】システム・メモリに接続されたシステム
    ・バスを含むデータ処理システムにおいてネットワーク
    及び前記システム・バスの間でリアル・タイム／マルチ
    メディア及びパケット・データを転送するための通信装
    置にして、 前記ネットワーク及びシステム・バスの間でリアル・タ
    イム・パケット・データ及び等時性データを同時に受信
    及び送信するコントローラと、 システム・バス及びネットワークの間で何れかの方向に
    送信されたパケット・データ及び等時性データを同時に
    バッファするために、予め選択された数の受信待ち行列
    及び送信待ち行列に構成可能な記憶手段と、 前記システム・バスへのパケット・データ及び等時性デ
    ータの転送を開始させるためのインターフェース手段
    と、 前記システム・メモリにおいてパケット・データ及び等
    時性データを書き込み又は読み取るためのアドレスのデ
    スクリプタ・リストを与えるために前記コントローラ及
    びインターフェース手段をインターフェースする制御手
    段と、 を含む通信装置。
  14. 【請求項１４】前記インターフェース手段及びコントロ
    ーラに接続されたローカル・バス・インターフェース手
    段を含み、 前記ローカル・バス・インターフェース手段は、メモリ
    ・マップされたレジスタを通した前記記憶手段への読取
    り／書込みアクセス、ローカル・プロセッサが前記コン
    トローラのオペレーションを構成し且つ制御すること可
    能にする前記コントローラの内部レジスタへのアクセ
    ス、及び前記ローカル・プロセッサへの割込みの発生又
    はエラー状態の発生を行うことを特徴とする請求項１３
    に記載の通信装置。
  15. 【請求項１５】前記コントローラは、等時性データを等
    時性の送信待ち行列又は受信待ち行列にマップするため
    のステアリング・マップ・テーブルを含むことを特徴と
    する請求項１４に記載の通信装置。
  16. 【請求項１６】前記インターフェース手段は、バス・ス
    レーブとして作用する時、前記システムがデータを前記
    待ち行列に直接に書き込むことを可能にするスレーブ送
    信ポートを含むことを特徴とする請求項１５に記載の通
    信装置。
  17. 【請求項１７】前記インターフェース手段は、デスクリ
    プタ・リストをローカル・バス・メモリに転送するため
    に前記システム・メモリを前記ローカル・バス・メモリ
    にマップする共用メモリを含むことを特徴とする請求項
    １５に記載の通信装置。
  18. 【請求項１８】ネットワーク及びシステム・バスの間で
    リアル・タイム／マルチメディア及びパケット・データ
    を同時に転送する方法にして、 Ｐ−ＭＡＣ指示エンジンにおけるパケット・データ及び
    Ｉ−ＭＡＣ指示エンジンにおける等時性データを記憶す
    るステップと、 前記記憶されたデータを記憶手段における受信待ち行列
    に転送するステップにして、前記等時性データ及びパケ
    ット・データはパラメータＲＡＭによって構成された異
    なる待ち行列セットに記憶されることと、 プログラム可能な閾値レジスタを使用して前記待ち行列
    から前記システム・バスにデータを送信するための閾値
    を定義するステップにして、前記閾値は前記システム・
    バスへの転送の前に待ち行列にバッファされたデータの
    量を定義することと、 前記システム・バスへのデータの転送のために利用可能
    な待ち行列を識別するために待ち行列ステータス・レジ
    スタをアクセスするステップと、 受信エンジンを使用して前記待ち行列から前記システム
    ・バス又はローカル・バスにデータを転送するステップ
    にして、前記ローカル・バスは前記データの記憶のため
    にシステム・メモリにおけるロケーションのデスクリプ
    タ識別を行うことと、 を含む方法。
  19. 【請求項１９】システム・バス及びネットワークの間で
    リアル・タイム／マルチメディア・パケット・データを
    同時に転送するための方法にして、 送信エンジンを使用して前記システム・バスからＦＤＤ
    Ｉ−ＲＡＭバッファにおける記憶待ち行列にデータを転
    送するステップにして、前記送信エンジンは転送される
    べきデータのアドレスを表すデスクリプタをフェッチす
    るためにローカル・バス・インターフェースにリクエス
    トを発生することと、 パケット・フレームとして前記待ち行列に記憶されたデ
    ータをＰ−ＭＡＣ送信エンジンに転送するステップにし
    て、前記Ｐ−ＭＡＣ送信エンジンはフレームが送信され
    てしまったことを最後のバイトでもって待ち行列マネー
    ジャに知らせることと、 等時性データとして前記待ち行列に記憶されたデータを
    Ｉ−ＭＡＣエンジンに転送するステップにして、前記デ
    ータは該データに対するステアリング・マップ・テーブ
    ル・エントリがアクティブであり且つ前記待ち行列がイ
    ネーブルされる場合に転送されるだけであることと、 トークンが捕捉された時、前記ネットワークに前記等時
    性データを送信するステップと、 トークン保持タイマが完了しない限り、バッファされた
    パケット・データを前記ネットワークに送信するステッ
    プと、 を含む方法。
  20. 【請求項２０】コントローラ、記憶待ち行列、ローカル
    ・プロセッサ、及びローカル・プロセッサ・バスを含む
    アダプタからホスト・バス・システムへのデータの転送
    を、受信エンジンを使用して制御する方法にして、 前記待ち行列にデータを記憶するステップと、 データ転送に対する前記受信エンジンによるリクエスト
    を前記システムに発生するステップと、 データ転送及びデータを記憶するための前記システムに
    おけるアドレスのデスクリプタ・リストに対するリクエ
    ストをローカル・バス・インターフェースに発生するス
    テップと、 前記受信エンジンによって一時的記憶バッファを、満た
    された待ち行列に割り当てるステップと、 前記受信エンジンからの信号に従って、前記コントロー
    ラによって前記一時的記憶バッファを前記待ち行列から
    のデータでもって満たすステップと、 前記デスクリプタ・リストにおいて指定された前記一時
    的記憶バッファにおけるアドレスをエンプティにするよ
    う前記受信エンジンによって前記システムに信号するス
    テップと、 を含む方法。
  21. 【請求項２１】コントローラ、記憶待ち行列、ローカル
    ・プロセッサ、及びローカル・プロセッサ・バスを含む
    アダプタからホスト・バス・システムへのデータの転送
    を、送信エンジンを使用して制御する方法にして、 前記システムからのデータの転送のためにデスクリプタ
    ・リストをフェッチするためのリクエストを前記送信エ
    ンジンによってローカル・バス・インターフェースに発
    生するステップと、 前記送信エンジンによって待ち行列を一時的記憶バッフ
    ァに割り当てるステップと、 前記一時的記憶バッファを満たし始めさせるために、前
    記送信エンジンによって前記システム又はローカル・バ
    スにリクエストを発生するステップと、 前記一時的記憶バッファをアンロードし且つ前記記憶待
    ち行列を満たし始めさせるために、前記送信エンジンに
    よって前記コントローラにリクエストを発生するステッ
    プと、 前記待ち行列が殆どフルである時、前記コントローラに
    よって送信エンジンに信号するステップと、 前記一時的記憶バッファを満たすことを停止させるため
    に前記送信エンジンによって前記システム又はローカル
    ・バスに信号するステップと、 を含む方法。
  22. 【請求項２２】待ち行列に直接に書き込むためのリクエ
    ストを、前記システムに結合されたデータ装置によって
    スレーブ送信ポートに発生するステップと、 システム・データを記憶するように記憶待ち行列を割り
    当てるためのリクエストを前記スレーブ送信ポートによ
    って前記コントローラに発生するステップと、 前記システムによって前記スレーブ送信ポートにおける
    記憶バッファをロードするステップと、 システム・アドレスによって表された待ち行列に対する
    記憶バッファを前記コントローラによってエンプティに
    するステップと、 を含むことを特徴とする請求項２１に記載の方法。
  23. 【請求項２３】システムと、ローカル・プロセッサ、ロ
    ーカル・プロセッサ・メモリ及びローカル・バスを含む
    アダプタとの間のデータの転送をＤＭＡエンジンを使用
    して制御する方法にして、 前記ローカル・プロセッサによって前記ＤＭＡエンジン
    をイネーブルするステップと、 前記システムとローカル・バスとの間のデータの転送の
    ためにソースとデスティネーションとを表す前記ローカ
    ル・メモリからバイト・カウント・フィールドを含む第
    １デスクリプタをフェッチするためのリクエストを前記
    ＤＭＡエンジンによって前記ローカル・バス・インター
    フェースに発生するステップと、 前記ソースがＦＩＦＯバッファをロードし且つ前記デス
    ティネーションが前記ＦＩＦＯバッファをアンロードす
    るためのリクエストを、前記第１デスクリプタを使用し
    て、前記ＤＭＡエンジンにより前記システム及びローカ
    ル・バス・インターフェースに発生するステップと、 前記デスクリプタ・バイト・カウントがゼロになる時、
    前記デスティネーションが前記ＤＭＡによって前記ＦＩ
    ＦＯバッファをエンプティにするというリクエストを発
    生するステップと、 前記第１デスクリプタにリンクされた次のデスクリプタ
    を前記ＤＭＡエンジンによってフェッチするステップ
    と、 前記ソースが前記ＦＩＦＯバッファをロードし且つ前記
    デスティネーションが次のデスクリプタを使用して前記
    ＦＩＦＯバッファをアンロードするためのリクエストを
    前記ＤＭＡエンジンにより前記システム及びローカル・
    バス・インターフェースに発生するステップと、 を含む方法。
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