JPH04230557A - 直接メモリアクセス・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システムの
ための直接メモリアクセス（ＤＭＡ）コントローラに関
する。

【０００２】米国特許出願第０７／４９５２３２号及び
第０７／４９５８１０号明細書には、複数の通信ポート
と外部（ホスト）処理システムに結合されたバス間で稼
働する統合データリンク通信コントローラ（ＩＤＬＣ）
装置が開示されている。単一のＶＬＳＩ（大規模集積）
回路チップ上にパッケージ可能で、統合サービスディジ
タル・ネットワーク（ＩＳＤＮ）適用業務に特に有用で
あるＩＤＬＣ装置は、バスを介してホストシステム・メ
モリへのアクセスを制御するために１対の論理装置を含
んでいる。これらの論理装置は、システムバスへのアク
セスを得るためのバスマスタとしてのＭＩＯ（マスタ入
出力）装置と、ＭＩＯ装置の動作を指令し、ＭＩＯ装置
を介してシステムメモリへのＤＭＡアクセスを監視する
ためのＤＭＡＣ（直接メモリアクセス・コントローラ）
装置を含んでいる。本発明は、これらの以前の特許出願
に開示されたＤＭＡＣ装置及びＭＩＯ装置によって形成
される装置サブセクションの改良を対象とするものであ
る。

【０００３】

【従来の技術】ＩＤＬＣ装置は、通信ポート及び上記シ
ステムバスにそれぞれインタフェースする同期部及び非
同期部を備えている。上述のＤＭＡＣ装置及びＭＩＯ装
置は非同期部にある。ＩＤＬＣ装置は、１次速度ＩＳＤ
Ｎ適用業務用として、多数の通信チャネル（たとえば３
２本の全２重チャネル、それぞれ各通信方向に６４ｋｂ
ｐｓ、すなわち毎秒６４，０００ビットの速度で動作）
にサービスを提供するように設計されている。

【０００４】本発明が生まれるもとになった問題は、Ｉ
ＤＬＣの機能的サブセット及び論理的サブセットとして
ＩＤＬＣに関連するＶＬＳＩ装置の設計中に検出された
。統合ＩＳＤＮモジュール（またはＩＩＭ）と称される
この装置は、６本程度の全２重基本速度チャネル（各通
信方向で６４ｋｂｐｓ）でサービスする能力を有する基
本速度ＩＳＤＮ適用業務用のために主に設計された。 その意図は、ＩＩＭが通信カードの１構成要素として使
用され、ＩＢＭマイクロチャネル・アーキテクチャ（Ｉ
ＢＭ及びマイクロ・チャネルはインターナショナル・ビ
ジネス・マシーンズ・コーポレーションの商標）に従っ
て動作するバスを含めて、いくつかの異なる外部システ
ムバスに関するマスタバス制御及びＤＭＡ制御を提供す
ることにある。

【０００５】この問題は、ＩＤＬＣ内のＤＭＡＣ装置及
びＭＩＯ装置に直接対応する（ただし、３２本ではなく
６本の全２重通信チャネルにサービスするように構成さ
れた）ＤＭＡＣ装置及びＭＩＯ装置の使用に基づくＩＩ
Ｍ用のプロトタイプ設計を考察する際に検出された。調
査したところ、この構成は、装置内のマイクロチャネル
バスの負荷及びチャネルの活動度に関する最悪ケースの
仮定の下でも何とか動作できることが明らかになった。 最悪ケースのバス負荷状況の下（最大装置数がバスに接
続され、すべての装置が最大速度でバスを調停している
と仮定）では、ＩＩＭは約２００マイクロ秒（アクセス
調停開始時から）の間隔でしかバスへのアクセス権を得
られず、アクセス権を得る毎に７．８マイクロ秒間しか
バスへのアクセス権を保持できないことになる。

【０００６】最悪ケースのチャネル活動度という仮定は
、ＩＩＭ装置内の１２本のチャネル（６本の受信チャネ
ルと６本の送信チャネル）が全部同時に、ＤＭＡＣから
のデータワード（３２ビット）転送を要求することを想
定している。この状態が起こるのは、すべての受信チャ
ネルに割り振られた装置ローカルメモリ（ＦＩＦＯＲＡ
Ｍ）内のデータワード記憶空間が同時に一杯になり、か
つすべての送信チャネルに割り振られたデータワード記
憶空間が同時に空になったときである。これらの状態の
下で、装置同期部（チャネル当たりさらに最大４バイト
のデータを有効にバッファに記憶する）内のパイプライ
ン化のためその他の潜在的ファクタを考慮すると、ＤＭ
ＡＣ及びＭＩＯは、ＦＩＦＯ　　ＲＡＭに関する１２個
のデータワードを転送するために、１本又は複数の受信
チャネル内でオーバーランエラーが、または１本または
複数の送信チャネル内でアンダーラン・エラーが発生す
る前に、５００マイクロ秒の追加時間を有する。

【０００７】この５００マイクロ秒という制限を理解す
るには、１２本のチャネルがすべて６４ｋｂｐｓ（毎秒
６４０００ビット）という企図された最大速度で動作し
ている場合、各受信チャネルが平均で１２５マイクロ秒
毎に１バイトを受け取り、送信チャネルが１２５マイク
ロ秒毎に１バイトを送信することになることを考えると
よい。すなわち、各受信チャネル又は送信チャネルは、
５００マイクロ秒毎に４バイト（同期部のパイプライン
内でチャネルが使用できるバッファ容量）を受信又は送
信することになる。したがって、受信チャネル／送信チ
ャネルがＦＩＦＯ　　ＲＡＭ内の当該のバッファを一杯
にしてから、または空にしてから、ＦＩＦＯ　　ＲＡＭ
とホストメモリ間で当該の受信データを転送するまでに
、ＤＭＡＣ／ＭＩＯが５００マイクロ秒以上かけると、
エラーが発生する。したがって、ＦＩＦＯ　　ＲＡＭ内
の１２個のバッファがすべて同時に転送の準備ができて
いる場合、ＦＩＦＯ　　ＲＡＭとホストメモリ間でそれ
ぞれ１２ワード転送を実行するために、ＤＭＡＣ／ＭＩ
Ｏは５００マイクロ秒のみ有する。ここで、前記の１２
ワードの転送が、最大の負荷がかかったマイクロチャネ
ル・システムバスを介して行われる場合、ＤＭＡＣ／Ｍ
ＩＯはそのバスへのアクセス権を５００マイクロ秒の間
隔で１５．６マイクロ秒のみを有する。（２００マイク
ロ秒毎に７．８マイクロ秒間という最悪ケースのアクセ
スに基づき、５００マイクロ秒間には２つの７．８マイ
クロ秒のアクセスのみ含まれることに留意されたい。）

【０００８】しかしながら、ＩＤＬＣ用に設計されたＤ
ＭＡＣ及びＭＩＯは、緊密にタイム・インターロックさ
れた装置であり、１ワード転送を実行するのに約２．２
マイクロ秒を要する（ＤＭＡＣが必要な命令情報を準備
するのに約１．２マイクロ秒、ＭＩＯがバスにおける関
連するデータ転送を制御するのに約１．０マイクロ秒）
。したがって、７．８マイクロ秒間にせいぜい４ワード
しか転送を完了できない（１．２マイクロ秒かけて第１
の転送準備を行ってから、ＭＩＯがバスを保持し、その
最初の１マイクロ秒間のアクセス時間に第１ワードが転
送され、後の３ワードは残りの６．６マイクロ秒間に転
送できると仮定する）。

【０００９】当初のＤＭＡＣ及びＭＩＯ設計では、ＤＭ
ＡＣ内で利用可能なレジスタ、準備プロセス及びデータ
転送プロセスでのそれらのレジスタの使い方、及びその
ような使い方に関するＤＭＡＣとＭＩＯの間の時間的相
互依存性のために、１本のチャネルに関する準備機能を
別のチャネルのデータ転送機能と時間的にオーバーラッ
プさせることができなかった。

【００１０】前述の最悪ケースの場合の時間的制約、す
なわち１２本の同時に「準備された」チャネルに関して
最大の負荷がかかったマイクロチャネル・バス上で４０
０マイクロ秒間に１２のデータワード転送を実行するこ
との必要は、コマンド連鎖などの特殊機能が必要なとき
にはより厳しくなる。ＩＤＬＣは、送信チャネルに関す
るコマンド連鎖サービスを提供するように設計されてい
る。このような動作では、ＤＣＢの取出しが迅速に処理
されないならば、前のコマンドが全部使われたことが検
出された後、それぞれの送信チャネル内での動作の連続
性を維持する（すなわち、アンダーランを避ける）ため
に、前に実行されたコマンドに連鎖したコマンドを表す
３ワードのＤＣＢ（装置制御ブロック）情報を、ホスト
メモリからローカル装置メモリ（ＦＩＦＯ　　ＲＡＭ及
びＤＭＡＣ　　ＲＡＭ）に取り出さなければならない。 したがって、１２本のチャネルが「レディー」の場合１
つ又は複数のコマンド連鎖ＤＣＢを取り出す必要が生じ
たならば、ＤＭＡＣ及びＭＩＯは、５００マイクロ秒の
間隔中に１５個以上のワード転送を処理しなければなら
ない。しかしながら、コマンド連鎖要件がすべてのチャ
ネルの準備完了状態と同時に発生する確率、及びバスに
最大負荷がかかる（したがって、調停を求める競合が大
体連続し、その結果、バスを保持している各装置の使用
時間が７．８マイクロ秒に制限される）確率を考慮に入
れて、ＩＩＭの妥当に「安全な」設計目標は、１２本の
レディーチャネルの処理を、４００マイクロ秒のマイク
ロチャネル・バス動作周期の間に収めることであると決
定された。

【００１１】

【発明が解決しようとする課題】本発明の目的は、シス
テムバスと、このシステムバスの実時間アクセス制約と
衝突する可能性のある高スループットの実時間データ転
送要件を有する複数のポート又は装置間で、効率的なチ
ャネルサービスを提供するための、改良されたマルチチ
ャネルＤＭＡコントローラを提供することにある。

【００１２】本発明の他の目的は、上記の改良されたＤ
ＭＡコントローラを、多重チャネル通信コントローラ装
置の統合部として提供することにある。これに関連する
目的は、ＶＬＳＩチップコスト及びＤＭＡコントローラ
回路のサイズを厳しく制限するセルカウント制約条件の
枠内で、単一のＶＬＳＩ回路チップ上にパッケージされ
た通信コントローラの統合要素として、改良されたＤＭ
Ａコントローラを提供することにある。

【００１３】

【課題を解決するための手段】上記その他の目的は、初
期のＩＤＬＣ装置のＤＭＡコントローラ（ＤＭＡＣ）装
置を、異なるチャネルに関して時間的にオーバーラップ
して動作できる２つのＩＩＭ装置、すなわちＩＩＭ　　
ＤＭＡＣ装置とＩＩＭ　　ＤＭＡＤＢ（直接メモリアク
セス・データバッファ装置）で置き換え、かつ後述する
目的用に修正されたＭＩＯ装置を提供することによって
達成される。

【００１４】ＩＩＭ　　ＤＭＡＣ装置は、ＩＩＭローカ
ルメモリ（ＦＩＦＯ　　ＲＡＭ及びＤＭＡＣ　　ＲＡＭ
）とＤＭＡＤＢ間をインターフェースし、ＤＭＡＤＢ及
び修正ＭＩＯは、緊密に調整して動作して、マイクロチ
ャネル・バスを介してホストメモリに関するデータ転送
及びＤＣＢ転送を制御する。ＩＩＭ　　ＤＭＡＣ及びＤ
ＭＡＤＢは、時間的にはごく緩くしか調整されていない
ので、ＤＭＡＣが１本のチャネルに関する転送用の情報
を準備する間に、ＤＭＡＤＢ及びＭＩＯは前に準備され
た転送を実行することができる。その結果、ＩＩＭは１
マイクロ秒当たり約１ワード、すなわち４００マイクロ
秒の間隔の間に最悪ケースの限界である１５．８マイク
ロ秒というアクセス時間中に約１５ワードというバスに
関する実効転送速度を実現することができる。このよう
に、どの４００マイクロ秒間隔間でも、ＩＩＭは１２本
の同時に準備できているチャネルに関するデータの転送
と共に、少なくとも１つのコマンドチェーンＤＣＢ取出
しプロセスを有効に処理することができる。これは、上
記の設計目標を十分に満たすものである。

【００１５】ＩＩＭのＤＭＡＣ装置とＤＭＡＤＢ装置は
、異なるチャネルに関して時間的にオーバーラップして
動作するので、ＤＭＡが１本のチャネルに関するデータ
転送用の制御情報を準備している間に、ＤＭＡＤＢは他
のチャネルに関してホストシステム・メモリ間のデータ
転送を実行するように動作することができる。さらに、
これらの装置は、個別的な瞬時に情報をスワップする。 したがって、ＤＭＡＤＢが１本のチャネルに関する「送
信」データの取出しを完了したとき、そのデータをＤＭ
ＡＣに渡し、かつその間に別のチャネルに関して実行さ
れるデータ転送に関する命令情報を（必要とされる転送
が受信チャネルに関するものである場合は、関連する受
信データと共に）ＤＭＡＣから受け取ることができる。

【００１６】またＤＭＡＣ及びＤＭＡＤＢ内の、受信デ
ータ及び送信データをバッファする働きをするレジスタ
は、各チャネルに関するバッファパイプラインを形成し
、このパイプラインは、システムバスを介して最悪ケー
スのデータ転送の完了に許される時間を有効に増加させ
る。このパイプラインは、コマンド連鎖ＤＣＢ取出し動
作が必要なとき、パイプラインが切断されるので、「適
応的」に使用される。パイプラインを形成するすべての
レジスタは、このような連鎖動作中に取り出される３Ｄ
ＣＢワードを処理するのに使用される。

【００１７】コマンド連鎖動作は比較的稀にしか起こら
ないので、連鎖動作に使用される特別の回路を設けるの
は非効率的である。したがって、コマンド連鎖中には１
本のチャネルに、また通常の通信データ転送中には時間
的にオーバーラップする複数のチャネルにサービスする
ように、ＤＭＡＣレジスタ及びＤＭＡＤＢレジスタを適
応的に機能させることによって、コスト、サイズ、及び
性能に関して追加の利益が得られる。

【００１８】ＩＩＭの動作における安全余裕を拡大する
働きをする他のファクタは、設計目標は６４ｋｂｐｓで
動作する１２本のチャネルに対応できるように設定され
たが、実際のＩＳＤＮ適用業務では、ＩＩＭは６４ｋｂ
ｐｓの４Ｂチャネル（受信チャネル４本と送信チャネル
４本）及び２Ｄチャネル（１６ｋｂｐｓの受信チャネル
２本と送信チャネル２本）、合計で６４ｋｂｐｓのチャ
ネル８本と１６ｋｂｐｓのチャネル４本をサポートする
ように動作することである。１６ｋｂｐｓで動作する４
本のチャネルは同期パイプラインを満たすまでの待ち時
間がより長いので、こうした適用業務構成（２Ｂ＋Ｄ適
用業務）における１２本の同期的に準備のできているチ
ャネルに関する１２の転送を完了するのに許される時間
は６００マイクロ秒以上であり、したがって少なくとも
３最悪ケースアクセス周期にわたり、最大で少なくとも
２３．４（３×７．８）マイクロ秒のアクセス時間をマ
イクロチャネルに追加する。このような緩和された制約
では、本発明のＩＩＭは任意の６００マイクロ秒の周期
間に合計で少なくとも２０ワード転送を実現することが
できる。これは、１２本の準備のできたワードチャネル
と、少なくとも２つのコマンド連鎖プロセスとにサービ
スするのに十分な時間である。

【００１９】性能上の追加の利点が、ＩＩＭのＭＩＯ装
置に組み込まれた「バス保持」機能によって提供される
。マイクロチャネル・アーキテクチャ規則によると、「
プリエンプト」線が非活動状態の間、及びその線が活動
状態になった後の所定の時間（約７．８マイクロ秒）の
間、装置はバス制御権を保持することができる。プリエ
ンプト線は、バスに接続された処理エンティティ及び装
置エンティティが、調停を開始するために使用する。 （これは、バスの制御権を求めて競合するプロセス、す
なわちプリエンプト線を活動状態に駆動する装置が、そ
の相対的優先順位を決め、バスの制御権を別々に受け取
るプロセスである。）以前には（ＩＤＬＣ装置内で）、
ＭＩＯ及びＤＭＡＣは、ＭＩＯがバス制御権を放棄する
時点をＤＭＡＣが有効に決定できるようにタイム「イン
ターロック」されており、したがってバス制御が外部で
優先使用されなかった場合、ＤＭＡＣによって開始され
た転送動作が完了することになっていた。しかし、ＩＩ
Ｍ内ではＤＭＡＣとＭＩＯは緊密にインターロックされ
ていないので、転送完了後にＭＩＯがアイドル状態とな
り、ＤＭＡＣが別のデータ転送動作を準備している短い
期間が生ずることがある。

【００２０】バスを効率的に利用するようにＭＩＯを設
計するには、ＭＩＯがアイドル状態になった後にできる
だけ早くバス制御権を放棄させることが必要である。し
かし、ＤＭＡＣが別の転送動作を実際に準備している短
い時間の間にＭＩＯがこれを行った場合、ＭＩＯがバス
制御権を再調停し、それを得るまで、ＤＭＡＣによって
開始された動作が前へ進めないので、（すなわち、最悪
ケースのマイクロチャネル・バス負荷状態の下では、Ｉ
ＩＭ内でチャネルのオーバーラン又はアンダーラン状態
を発生させるのに十分な長い時間であるもう２００マイ
クロ秒間継続できないので）性能への影響が生ずる。

【００２１】したがって、現在ではＭＩＯは、ＭＩＯが
アイドル状態になったときにバスプリエンプト線が所定
の時間の間活動状態ではなかった場合、ＭＩＯがアイド
ル状態になった時点から選択された短い「バス保持」時
間の間バス制御権を延長し（今回選択した間隔は、約０
．３マイクロ秒、すなわちＭＩＯバス制御状態機械の４
内部マシン・サイクル）、次いでＤＭＡＣから別の刺激
を受け取らなかった場合、バスを解放するように設計さ
れる。バス保持時間の終了前にＤＭＡＣがＭＩＯによる
別の活動を開始する場合、ＭＩＯは、バスの制御を調停
し、それを得たばかりである場合と同様に、制御権を保
持する（すなわち、必要なら、プリエンプト線が後で活
動状態になった後７．８マイクロ秒間、またはＭＩＯが
０．３マイクロ秒より長い間アイドル状態になるまでの
、いずれか先に起こる方の時点まで、制御権を保持する
）。

【００２２】この機能がシステム内でのバス利用に悪影
響を与えないように、ＭＩＯ内のタイマが、プリエンプ
ト線の活動化の開始からタイムアウトし、ある時間経過
した後の新しいバス活動の開始を制限する。理論的には
、バスは、プリエンプト線が活動状態になった後７．８
マイクロ秒の間使用可能である。しかし、そのタイマが
４．０マイクロ秒のカウントに達した後は、ＭＩＯは、
（３命令ワードの取出しを必要とする）コマンド連鎖に
関係するＤＭＡＣ要求をもはや受け入れず、タイマが６
．０マイクロ秒に達した後は、ＭＩＯは別のどんなＤＭ
ＡＣ要求をももはや受け入れない。

【００２３】

【実施例】１．装置環境 図１を参照すると、ＩＤＬＣ（統合データリンク・コン
トローラ）装置１は、特別のバースト時分割インターフ
ェース（ＢＴＤＭ）４を介して、データ処理システム２
とＬ１（レベル１）回路３間で作動する。Ｌ１回路は、
外部インターフェース５を介して通信ポートに結合する
。本発明のＩＩＭ（統合ＩＳＤＮモジュール）装置は、
ＩＤＬＣのサイズ／容量が縮小されたバージョンである
。ＩＤＬＣが３２本の基本速度（６４ｋｂｐｓ）全２重
チャネルを支援できるように設計されている場合、ＩＩ
Ｍはわずか６本の全２重チャネルを支援するように設計
される。ほとんどのＩＳＤＮ適用業務ではこの６本の全
２重チャネルは、４本の基本速度Ｂチャネル及び２本の
より低速のＤチャネル（１６ｋｂｐｓ）から構成される
。さらにＩＩＭは、それがＬ１回路及びＢＴＤＭインタ
ーフェース（これらはＩＤＬＣの外部にある）を統合し
て含むという点でＩＤＬＣとは異なる。

【００２４】システム２（以後、ホストシステム）は、
プロセッサ２ａ、関連するＲＡＭメモリ２ｂ、及び関連
するバス２ｃを含む。ＩＩＭ及びＩＤＬＣは、バス２ｃ
を介してプロセッサ２ａ及びＲＡＭ２ｂとインターフェ
ースする。ＩＩＭ装置及びＩＤＬＣ装置の直接メモリア
クセス・コントローラ（ＤＭＡＣユニット）及びバス制
御論理回路（ＭＩＯユニット）は、直接アクセスに基づ
いてＲＡＭ２ｂにアクセスし、その間にバス２ｃのマス
タ制御を実行するように、それぞれの装置をイネーブル
する。

【００２５】図２はＩＩＭ装置の各部分を示す。後述す
る（本発明を実施する）ＤＭＡＣユニット、ＤＭＡＤＢ
ユニット、及びＭＩＯユニットを除き、ＢＴＤＭインタ
ーフェース４より上の他のすべてのユニットは、上記の
米国特許出願第０７／４９５２３２号及び第０７／４９
５８１０号に記述されたＩＤＬＣの対応する名前のユニ
ットと論理的かつ機能的に同一である（ただし、ＩＩＭ
ユニットはより少ない本数のチャネルにサービスするよ
うに設計されている）。

【００２６】図２に示すように、ＩＩＭは、同期部１１
と非同期部１２を備えている。これらの部間のインター
フェース１３は、後述のＩＩＭ装置のいくつかの論理ユ
ニットを通して延びている。Ｌ１回路３は、ＩＩＭ同期
部と、６４ｋｂｐｓのＩＳＤＮ基本速度でデータを双方
向に運ぶ最大６本の全２重ビット直列データ通信リンク
間をインターフェースする（前述のようにほとんどのＩ
ＳＤＮ適用業務では、ＩＩＭは、４本の全２重基本速度
Ｂチャネル及び２本の全２重低速Ｄチャネルへのサービ
スを必要とする適用業務で最も一般に使用される）。し
たがって、Ｌ１回路は、ＩＩＭ外部通信リンクに関する
１２本の内部時分割多重チャネル、すなわちデータ受信
用の６本の受信チャネル及びデータ送信用の６本の送信
チャネルをサポートする。

【００２７】同期部１１は、データビットをＬ１回路と
直列に交換し、Ｌ１回路内の内部時分割チャネルに対応
する１２本の内部時分割チャネル（６本の受信チャネル
と６本の送信チャネル）をサポートする。各チャネル内
で処理されるデータに関して、同期部の論理ユニットは
、以下で検討する直列／並列（ビット／バイト）変換及
び後述の各種の処理動作を実行する。

【００２８】同期部１１は、受信回路１４と送信回路１
５とを備え、これらの回路は、上記の２件の特許出願に
記述されたＢＴＤＭ（バースト時分割多重）インターフ
ェース４を介して、それぞれＬ１回路の受信チャネル及
び送信チャネルとインターフェースする。受信回路１４
は、Ｌ１回路のそれぞれの受信チャネルに対応し、それ
らのチャネルと同期して動作する、６本の時分割多重受
信データ処理チャネルをサポートする。送信回路１５は
、Ｌ１回路のそれぞれの送信チャネルに対応し、それら
のチャネルと同期して動作する、６本の送信データ処理
チャネルをサポートする。

【００２９】受信回路１４は、活動状態の各受信チャネ
ル内でデータビットを直列に受信し、各チャネルでビッ
トを受信バイトに組み立て、それをＲＦＭ（受信ＦＩＦ
Ｏ管理）ユニット１７がＦＩＦＯ（先入れ先出し）ＲＡ
Ｍ１６に記憶する。ＲＦＭユニット１７は、受信チャネ
ルに関するＦＩＦＯ　　ＲＡＭ１６へのアクセスを管理
し、それらのチャネルに関して受信回路１４と同期して
動作する。

【００３０】送信処理動作の際、ＴＦＭ（送信ＦＩＦＯ
管理）ユニット１８は、送信回路１５のサービスを受け
る送信チャネルに関するＦＩＦＯ　　ＲＡＭ１６へのア
クセスを管理し、それらのチャネルの時分割反復と同期
して動作する。

【００３１】ユニット１７及び１８、及び後述のＤＭＡ
ＲＱ（ＤＭＡ要求待ち行列）ユニット２３が協働して、
受信チャネル及び送信チャネルのサービスを非同期部１
２に拡大する。

【００３２】要約すると、受信回路１４及びＲＦＭユニ
ット１７は、Ｌ１回路でサポートされる受信データビッ
ト処理チャネルに対応する６本の受信データ時分割処理
チャネルをサポートし、対応するチャネルに関するＬ１
の動作と時間的に同期してこれらのチャネルにサービス
する。同様に、送信回路１５及びＴＦＭユニット１８は
、Ｌ１回路の送信データビット処理チャネルに対応しそ
れと同期する６本の送信データ時分割処理チャネルをサ
ポートし、対応するチャネルに関するＬ１の動作と同期
してこれらのチャネルにサービスする。任意のチャネル
に対する相続くサービス期間中、それぞれのチャネルに
関するユニット１４、１５、１７、１８の論理状態が、
「タイムスワップＲＡＭ」（ＴＳＲ）メモリ１９（同期
部１１の一部）内に記憶される。各サービスされたチャ
ネルに関するＴＳＲ１９に記憶された情報は、最後のサ
ービス期間の終了時における通信データ及び内部装置論
理回路の状態を含む。したがって、各チャネルへのサー
ビスは、１つのサービス期間から次のサービス期間へと
「継ぎ目なく」連続する。

【００３３】ＴＳＲメモリ１９の動作及びＴＳＲに関す
る受信回路１４、送信回路１５、ＲＦＭ１７、ＴＦＭ１
８の動作は、同期部の資源管理（ＲＳＭ）ユニット２０
によって監視され、ホストシステムへの報告の状況は、
同期部の割込み管理（ＩＮＴ）ユニット２１によって収
集される。ＩＮＴ２１によって収集された状況はＴＳＲ
１９にバッファされる。

【００３４】非同期部は、同期部からサービスを受ける
チャネルに関して、システムバス２ｃを介してＦＩＦＯ
　　ＲＡＭ１６とホスト・メモリ２ｂ間でデータを転送
するように動作する。データは、チャネル当たり４バイ
トのワード群でバスを介して転送される。ＦＩＦＯ　　
ＲＡＭ１６は、チャネル当たり４バイトのデータを記憶
する能力を有する。メモリ２ｂとＲＡＭ１６間の転送は
、ＤＭＡＲＱ（ＤＭＡ要求待ち行列）ユニット２３から
提示された要求に応答して、直接メモリアクセス・コン
トローラ（ＤＭＡＣ）ユニット２２によって監視される
。ＤＭＡＲＱユニット２３は、同期部のＲＦＭ１７及び
ＴＦＭ１８から要求を受け取る。

【００３５】ＲＦＭ１７は、受信チャネルに関して受信
データの第４バイト（当該のチャネルに割り振られたＦ
ＩＦＯ　　ＲＡＭ１６のワード空間を満たす１バイト）
をＦＩＦＯ　　ＲＡＭ１６に記憶するとき、要求をＤＭ
ＡＲＱ２３に入力する。ＴＦＭは、送信チャネルに関し
てＦＩＦＯ　　ＲＡＭ１６に記憶された送信データの最
後の１バイトを取り出すと、要求をＤＭＡＲＱ２３にセ
ットする。

【００３６】ＦＩＦＯ　　ＲＡＭ１６とホストメモリ２
ｂ間のデータ転送を実行するためにＤＭＡＣ２２が必要
とする命令は、ＤＭＡコントローラＲＡＭ（ＤＭＡＣＲ
）メモリ２４に保持される。チャネルに関するＦＩＦＯ
　　ＲＡＭ１６へのアクセスを管理するためにＲＦＭ１
７及びＴＦＭ１８が必要とする制御情報（記憶される又
は取り出される次のデータ・バイトの位置など）は、Ｄ
ＭＡＣ２２の動作によってＦＩＦＯ　　ＲＡＭ１６に記
憶される。データ転送に関する、バス２ｃへのアクセス
の調停及びバス２ｃの制御に関連する機能は、ＤＭＡＣ
２２からマスタ入出力バス制御（ＭＩＯ）ユニット２５
に渡される制御情報に応答して、ＭＩＯ２５によって実
行される。

【００３７】ＩＩＭ内では、本発明と特に関連する追加
のＤＭＡデータバッファ（ＤＭＡＤＢ）ユニット２２Ａ
（ＩＤＬＣ内にはこれに相当するものはない）が、以下
に説明する目的のために、ＤＭＡＣ２２とＭＩＯ２５間
をインターフェースする。

【００３８】ＩＩＭでもＩＤＬＣでも、非同期部のスレ
ーブ入出力（ＳＩＯ）ユニット２６は、外部ホストプロ
セッサ２ｂのスレーブとして動作して、初期状態定義機
能をホストプロセッサ２ａからＲＳＭ２０及びＴＳＲ１
９に転送し、割込み状態情報をＩＮＴ２１及びＴＳＲ１
９からホストプロセッサ２ｂに転送する。プロセッサ２
ｂからＲＳＭ２０及びＴＳＲ１９に渡される初期状態定
義機能は、同期部のプロセスチャネル、及びそれらのチ
ャネルに関するプログラム動作を有効に活動化する働き
をする（すなわち、ディジタル化された音声及びビデオ
信号を運ぶチャネルを、ＨＬＤＣなどの特殊プロトコル
形式で配列されたデータを運ぶチャネルと区別する）。 プロセッサ２ｂに渡される割込み状態情報によって、Ｔ
ＳＲ１９は、任意のチャネルの動作がいつ正常終了又は
異常終了に達するかを決定し、適切な処置をとることが
できるようになる。ＳＩＯ２６とその経路及び動作は、
本発明には含まれない。

【００３９】図２の矢印２８及び２９は、それぞれＤＭ
ＡＣ２２及びＳＩＯ２６中を流れる情報のタイプを示す
。矢印２８は、通信データ、並びにＤＭＡＣ２２とＲＦ
Ｍ１７及びＴＦＭ１８の動作を指令する命令情報が、Ｄ
ＭＡＣ２２（及びＤＭＡＤＢ２２ＡとＭＩＯ２５）を介
して処理されることを示す。矢印２９は、割込み状態、
初期装置情報及びチャネル状態（プログラム）情報が、
ＳＩＯ２６を介して伝わることを示す。

【００４０】図５に示すように、ＦＩＦＯ　　ＲＡＭ１
６は、６本の受信チャネルのそれぞれに専用の２つのワ
ード空間、及び６本の送信チャネルのそれぞれに関する
２つのワード空間を含む。これらの受信チャネル及び送
信チャネルは、対にされて、６本の結合した２重チャネ
ル０−５になる。各ワード空間は、最大３２ビットの情
報、及び不特定数のパリティ検査ビット（通常、下位４
ビット、又はバイト当たり１検査ビット）を保持する。

【００４１】受信チャネルに割り振られた空間は、ＲＤ
ＣＲ１及びＲＤＣＲ２と呼ばれる（ＲＤＣＲは受信デー
タ制御レジスタを意味する）。送信チャネルに割り振ら
れた空間は、ＴＤＣＲ１及びＴＤＣＲ２と呼ばれる（Ｔ
ＤＣＲは送信データ制御レジスタを意味する）。ＲＤＣ
Ｒ２及びＴＤＣＲ２は、それぞれのチャネルに関する（
４バイトの）受信データと（４バイトの）送信データを
記憶するために使用される。ＲＤＣＲ１は、ホストメモ
リの循環バッファ空間に関する現在のアドレス情報、す
なわち受信データが記憶される循環バッファ空間の次の
アドレスを表す情報を保持する。ＴＤＣＲ１は、ＦＩＦ
Ｏ　　ＲＡＭ内に現在何バイトの送信データが記憶され
ているかを示す情報、及び当該の送信チャネルプロセス
内でフレーム終了状態又はチェーン終了状態がいつ起こ
るかを示す情報を保持する。

【００４２】またＤＭＡＣ　　ＲＡＭ２４は、１２のチ
ャネルに専用の２４ワード空間、すなわち各受信チャネ
ルに２ワード空間、各送信チャネルに２ワード空間を含
む。これらの空間は、それぞれのチャネルに関するＤＭ
ＡＣ２２の動作（及び間接的にはＤＭＡＤＢ２２Ａ及び
ＭＩＯ２５の動作）を規定する命令情報を記憶するため
の制御レジスタとして使用される。このような命令情報
としては、後述のホストメモリに関するいつくかのアド
レス標識がある。各受信チャネルに関連する受信データ
制御レジスタは、ＲＤＣＲ３及びＲＤＣＲ４と呼ばれる
。各送信チャネルに関連する送信データ制御レジスタは
、ＴＤＣＲ３及びＴＤＣＲ４と呼ばれる。以前に非活動
状態にあったチャネルが活動化された場合、ＤＭＡＣ２
２内の当該の制御データレジスタ空間は、最初ホストプ
ロセッサ２ａによってＳＩＯユニット２６を介してロー
ドされる。送信チャネル処理に関連するコマンド連鎖動
作では、（既存の命令情報を使い果した後に）活動状態
の送信チャネルで動作を継続するための命令情報が、Ｄ
ＭＡＣ２２の指令下でホストメモリ２ｂから取り出され
、ＦＩＦＯ　　ＲＡＭ１６及びＤＭＡＣ　　ＲＡＭ２４
内の当該の制御データレジスタＴＤＣＲ１、ＴＤＣＲ３
、及びＴＤＣＲ４に記憶される。

【００４３】同期部１１で実行される、受信データ及び
送信データに関するＩＩＭ動作を、図６に示す。各チャ
ネルは、「クリア」形式又はＨＤＬＣ等の標準プロトコ
ル形式でデータを処理できるようにプログラミング可能
である。クリア形式のデータ（通常、ディジタル音声及
びファクシミリなど）は「クリア」、すなわち修正なし
かつ冗長検査なしで渡される。プロトコル形式のデータ
は、修正され検査される。

【００４４】プロトコル形式の受信データに関して、受
信回路１４（単一のユニットとして示されているが、受
信回路１４は２つの別個のユニット、すなわちビット処
理用の１ユニット、及びバイト処理用の別の１ユニット
を含む）は、冗長（埋込み）ビット及び特別のフラグ文
字を検出して捨て、ホストプロセッサにフラグの受取り
及び検出されたエラー状態を知らせるための割込み状況
条件を設定する（図６、操作４０、４１）。受信ユニッ
トはまた、巡回冗長検査（ＣＲＣ）及びアドレス認識機
能を実行する。アドレス認識は、当該のホストシステム
による処理又は記憶を意図しないデータ、たとえばＩＩ
Ｍによって捨てられるデータを検出するために使用され
る（それによってホストバス及びシステムにかかる処理
の負担を低減することができる）。

【００４５】前記の諸操作は、各チャネルにおけるビッ
ト及びバイトの処理中に、受信回路１４によって実行さ
れる。捨てられなかった受信データバイトは、ＲＦＭ１
７に渡され、受信回路１４によってＦＩＦＯ　　ＲＡＭ
１６に記憶される（操作４２）、すなわちそれぞれのチ
ャネルのＲＤＣＲ２レジスタの４バイト位置のうちの選
択された１バイト位置に記憶される。ＲＦＭ１７は、任
意のＲＤＣＲ２空間がいつ４つの受信データバイトで一
杯になるかを検出し、一杯になったとき、それぞれの受
信チャネルに関する要求をＤＭＡＲＱユニット２３にセ
ットする（操作４３）。

【００４６】ＤＭＡＲＱ２３の要求位置は、ＤＭＡＣ２
２によって繰り返し走査される。活動状態の要求が見つ
かった場合、ＤＭＡＣ２２は、ＤＭＡＣ２２、ＤＭＡＤ
Ｂ２２Ａ、及びＭＩＯ２５による非同期的調整活動を開
始し、受信データをＦＩＦＯＲＡＭ１６の関連するチャ
ネルのＲＤＣＲ２空間からホストメモリ２ｂの選択され
たワード空間に転送させる（これは通常ホストメモリの
予め割り振られたワード空間のブロックの一部分であり
、「循環バッファ」として構成され、アクセスされる）
。このタイプの転送の調整態様は、本発明の重要な一部
分である。転送が完了されるか、又はエラー状態のため
に打ち切られると、ＤＭＡＲＱ２３から関連する要求が
（転送が完了した場合はＤＭＡＤＢ２２Ａによって、又
は転送エラーのために打ち切られた場合はＤＭＡＣによ
って）リセットされる。

【００４７】送信回路１５は、任意の送信チャネルにお
けるプロトコルによって形式設定されたデータに関して
逆の機能を実行する（受信回路１４と同様に、送信回路
１５は実際には２つのユニット、すなわちバイト処理用
の１ユニット、及びビット処理用の１ユニットを含む）
。プロトコル形式を有しない送信データはクリアで渡さ
れる。送信回路１５が活動状態の送信チャネルにサービ
スしており、かつデータを処理する準備ができている場
合、ＴＦＭ１８は、それぞれのチャネルに割り振られた
ＦＩＦＯ　　ＲＡＭ１６のＴＤＣＲ２空間から１バイト
又は複数バイトのデータを取り出すように促される（操
作４６）。ＴＦＭ１８は、取り出したデータを送信回路
１５に直接転送する。ＦＩＦＯ　　ＲＡＭ１６にアクセ
スしている間に、ＴＦＭ１８は、それぞれのチャネルの
ＴＤＣＲ２レジスタが最後の取出しによって空になった
かどうかを検出する。空になると、ＴＦＭ１８はそれぞ
れの送信チャネルに関する要求をＤＭＡＲＱ２３にセッ
トする（操作４６）。受信チャネルに関連する要求処理
の場合と同様に、ＤＭＡＲＱ２３をＤＭＡＣ２２が走査
し、ＤＭＡＣ２２は、活動状態の要求を見つけた場合、
（ＤＭＡＣ２２、ＤＭＡＤＢ２２Ａ、及びＭＩＯ２５に
よる）非同期調整活動を開始し、１ワードの送信データ
をホストメモリ２ｂからＦＩＦＯ　　ＲＡＭ１６のそれ
ぞれのチャネルのＴＤＣＲ２空間に取り出しを開始する
。

【００４８】送信回路１５は、プロトコルによって形式
設定されたチャネルの送信バイトを処理し、適切なとこ
ろにフラグ文字及び巡回冗長検査文字を挿入し（操作４
７）、つづいてさらに個々のビットを処理し、適切なと
きに、すなわち非フラグデータ・ビット列がフラグ記号
として現れるのを防止するために必要な場合、埋込みビ
ットを追加する（操作４８）。

【００４９】後述の問題の説明に関して興味深いことに
、受信回路１４及びＲＦＭ１７のレジスタは、任意の瞬
間に任意の受信チャネルに関する受信データを最大４バ
イトまで保持できるバッファパイプラインを形成し、Ｔ
ＦＭ１８及び送信回路１５のレジスタは、任意の送信チ
ャネルの送信データに関して同様に容量４バイトのパイ
プラインを形成する。通常、任意の受信チャネルに関し
て非フラグ受信データバイトの最終ビットが受信された
場合、そのチャネルのＲＤＣＲ２空間がそのときに一杯
になっていないなら、そのバイトは直ちにＦＩＦＯＲＡ
Ｍ１６に転送される。ＲＤＣＲ２空間が一杯になってい
る場合、ＲＦＭ１７は、そのチャネルにオーバーラン・
エラーが課せられる前に、その空間を空にするため、当
該のチャネルの連続した４バイト受信に関連する「待ち
時間」を有する（４バイトの時間は、受信回路１４及び
ＲＦＭ１７での３バイトのパイプラインバッファリング
、及びもう１つのバイトすなわち第４バイトのビットの
組立てを実施するための受信回路１４のビット処理部の
容量を考慮に入れたものである）。

【００５０】同様な考慮から、送信チャネルのＴＤＣＲ
２レジスタが最初に空になった時点から、ＴＦＭ１８は
、そのチャネルでアンダーランエラー状態が発生する前
に、そのチャネルに関して追加の４バイトを伝送するの
に必要な時間に対応する待ち時間又は遅延時間を有する
ことがわかる。

【００５１】２．問題の説明 いま提起されたバス制約の問題を図３に示し、現在の解
決法を図４に示す。図３は、従来の（ＩＤＬＣ）装置で
は、Ｃ１やＣ２などの個々のチャネルに関する（ＦＩＦ
Ｏ　　ＲＡＭ１６とホストメモリ２ｂ間の）データ転送
を準備するのに必要な動作と、その転送を実行するため
の動作が、別々に実行されることを示す。すなわち、準
備機能は単独で活動するＤＭＡＣ２２によって実行され
、転送に関連する機能は調整して活動するＤＭＡＣ２２
とＭＩＯ２５によって実行される。ＤＭＡＣ２２による
準備動作（ＤＭＡＣ　　ＲＡＭ２４からの命令情報の取
出し、ＭＩＯ２５への制御情報の転送、及び受信チャネ
ルがサービスを受けている場合はＦＩＦＯ　　ＲＡＭ１
６からの受信データの取出し）は、（約）１．２マイク
ロ秒かかる（図３の第１行）。インターロックされた調
整関係にあるＤＭＡＣ２２及びＭＩＯ２５によるバスデ
ータ転送（ＭＩＯ２５によるシステムバスを介した４デ
ータバイトの転送、動作が送信チャネルに関する場合は
ＤＭＡＣ２２によるＭＩＯ２５からＦＩＦＯＲＡＭ１６
への送信データの転送、転送終了時のＤＭＡＣ２２によ
る関連するＤＭＡＲＱ２３の要求のリセット、またエラ
ーのために動作が打ち切られた場合エラー状態の処理及
びＤＭＡＣ２２によるＤＭＡＲＱ２３の要求のリセット
）は、（約）１．０マイクロ秒かかる（図３の第２行）
。 したがって、１つのチャネルに関する終了準備とデータ
転送には、データ・ワード転送毎に（約）２．２マイク
ロ秒かかる。

【００５２】「最悪ケース」のＩＢＭマイクロチャネル
・バス制約条件（最大のアダプタ数がチャネルに接続さ
れ、すべてのアダプタがそのバスに関する最大速度で動
作し、その結果、バスは常にバスアクセスに対する「プ
リエンプト」要求が保留中となり、「公平さ」上からど
のバスアダプタも、２００マイクロ秒毎に１アクセスに
制限される、この可能性はかなり小さい）に関してこれ
を考察すると、ＤＭＡＣ２２及びＭＩＯ２５は任意の４
００マイクロ秒の周期に１５．６（２×７．８）マイク
ロ秒の最小バスアクセス時間を期待できる。１２本のチ
ャネルが同時にバス転送準備ができている場合、その周
期の始めに、従来のＤＭＡＣ２２及びＭＩＯ２５は、理
論上、その周期内に必要とされる１２ワード転送のうち
の８ワードだけ（すなわち、バスアクセスのための調停
間に最初の転送を準備し、最初の１マイクロ秒のアクセ
ス中に最初の転送を実行し、次の６．６マイクロ秒間に
さらに３つの命令の準備及び転送を実行することによっ
て、各７．８マイクロ秒のアクセス中に４ワードの転送
）実行できた。したがって、これらの最悪ケースの条件
下では、従来のユニットを使用すると、１以上の受信チ
ャネルオーバーラン・エラー又は送信チャネルアンダー
ラン・エラーを生じる。

【００５３】１２本のチャネルがすべて同時に準備がで
きる確率は小さく、また予想されるこのような発生頻度
はきわめて低いが、同じ４００マイクロ秒の周期中にコ
マンド連鎖活動が必要となる確率が加わることを考慮し
、かつこれよりも低い設計目標を選択した場合にチャネ
ルのオーバーランエラー及びアンダーランエラーと再送
信プロセスを処理するためにシステムに追加される予想
負荷を評価すると、この最低限の設計目標は妥当と考え
られる。したがって、少なくとも前記の能力目標を目指
した再設計は望ましいと考えられた。

【００５４】図４は、２マイクロチャネル・バスアクセ
ス時間内に１２以上のチャネルワード転送を処理できる
ＩＩＭ非同期論理回路を再設計するために、現在採用さ
れている方法を簡潔に示している。（ＦＩＦＯ　　ＲＡ
Ｍ１６とホストメモリ２ｂ間の）受信データ転送及び送
信データ転送は、異なる処理を必要とする。一連の受信
データ転送に使用される方法は、図４の最初の２行に示
されており、一連の送信データ転送に使用される方法は
、図４の最後の２行に示されている。受信転送と送信転
送が交互する混合形態の処理及びそのタイミングは、図
４の説明から容易に理解される。

【００５５】連続の受信チャネル（ＲＣＶ　　ＣＨＬ）
Ｃ１−Ｃ６に関する受信データ転送では、ＤＭＡＣ２２
は、前と同様に各転送のために命令及び受信データを準
備するように動作し、１本のチャネル（Ｃ２、Ｃ３、．
．．）に関してＤＭＡＣがそのように動作している間に
、機能が修正されていないＭＩＯユニット２５と協調し
て活動する新たに追加されたＤＭＡＤＢユニット２２Ａ
が、すでに準備のできたチャネル（Ｃ１、Ｃ２、．．．
）に関するデータ転送を１．０マイクロ秒間に完了する
。十分興味深いことに、ＤＭＡＤＢ／ＭＩＯの動作を待
たなければならないという時間的制約なしに、ＤＭＡＣ
２２は、図４に示すように、各転送に必要な命令及び受
信データを同じ１．０マイクロ秒（命令を取り出すため
に０．６マイクロ秒、転送される受信データワードを取
り出すために０．４マイクロ秒）の間隔中に準備し又は
取り出すことができる。

【００５６】したがって、たとえば、チャネルＣ２に関
する受信転送準備をする際に、ＤＭＡＣ２２は（ＤＭＡ
Ｃ　　ＲＡＭ２４から）その転送に必要な（転送される
受信データバイト数、及びそのデータが記憶されるホス
トメモリ２ｂの宛先アドレスを含む）制御情報、及び（
ＦＩＦＯ　　ＲＡＭ１６のＲＤＣＲ２／Ｃ２から）転送
される受信データワードを取り出す。これが行われてい
る間に、ＭＩＯ２５がシステムバスに対するアクセス権
を得、かつＭＩＯ２５とＤＭＡＤＢ２２Ａがすでに準備
のできた受信チャネルＣ１に関する転送（これはＣ２に
関する準備が完了する時刻までに完了する）を実行して
いるものと仮定する。したがって、ＤＭＡＣがＣ２に関
する準備を完了し次第、ＤＭＡＣ２２とＤＭＡＤＢ２２
Ａは瞬時に情報を「スワップ」する。すなわち、ＤＭＡ
ＤＢ２２ＡはＣ２に関する準備ができたばかりの制御情
報及び受信データを受け取り、ＤＭＡＣ２２はＣ１に関
する転送状態を示す状態情報を受け取る。次に、ＤＭＡ
ＤＢ２２Ａ及びＭＩＯ２５がＣ２に関する受信転送を処
理している間に、ＤＭＡＣ２２はＣ３に関する転送準備
をする。図４には示されていないが、ＤＭＡＣ２２はま
た、Ｃ３の準備をする間にＣ１に関するＤＭＡＲＱ２３
の要求をリセットし、かつＣ１に関する状態スワップ中
に受け取ったエラー指示の処理をしている。

【００５７】送信データ転送の際には、ＤＭＡＤＢ２２
Ａ及びＭＩＯ２５がすでに準備ができたチャネルに関す
る送信データの取出しを実行している間に、ＤＭＡＣ２
２は１本のチャネルに関する制御情報を準備し、次の動
作間隔中にＤＭＡＣ２２は送信データのＦＩＦＯ　　Ｒ
ＡＭ１６への転送を完了し、同時に他のバス転送準備を
する。したがって、たとえば１つの動作間隔５０中に、
ＤＭＡＣ２２はＣ３に関する送信データ転送の準備をし
、送信データ、すなわち前の間隔５１中にＤＭＡＤＢ２
２Ａ及びＭＩＯ２５によってホストメモリから取り出さ
れたデータをＣ１に関するＦＩＦＯ　　ＲＡＭ１６に記
憶し、ＤＭＡＤＢ２２ＡとＭＩＯ２５は協調して活動し
て、間隔５１中にＤＭＡＣ２２によって準備されたＣ２
に関する転送を実行する。これらの動作が完了したとき
、瞬時５２に、ＤＭＡＣ２２とＤＭＡＤＢ２２Ａは情報
をスワップするが、この場合は受信データ転送に関して
両者がスワップする情報より多くの情報をスワップする
。瞬時５２での「送信」スワップでは、ＤＭＡＣ２２は
、Ｃ３に関する制御情報をＤＭＡＤＢ２２Ａに渡し、Ｄ
ＭＡＤＢ２２Ａから以前に渡されたＣ２に関する制御情
報、Ｃ２に関する送信データ転送状態（完了又はエラー
による打ち切り）、及び取り出されたＣ２に関する送信
データ（取り出しが成功した場合）を受け取る。したが
って、次の間隔５３中で、ＤＭＡＣ２２は、受け取った
Ｃ２に関する制御情報を使用して、ＦＩＦＯ　　ＲＡＭ
１６のＴＤＣＲ２／Ｃ２に関する送信データの転送を完
了し、Ｃ２に関するＤＭＡＲＱ２３の要求をリセットし
、同時にＣ４に関する準備活動を実行し、その間にＤＭ
ＡＤＢ／ＭＩＯはＣ３の送信データに関するバス転送活
動を実行する。

【００５８】３．信号の表示 以下の諸節では、ＤＭＡＲＱ２３、ＦＩＦＯ　　ＲＡＭ
１６、ＤＭＡＣ　　ＲＡＭ２４、ＤＭＡＣ２２、ＤＭＡ
ＤＢ２２Ａ、及びＭＩＯ２５を含む非同期部の各種ユニ
ットの説明を行う。これらのユニット間で転送される信
号は、図面では“Ａ＿Ｂ＿Ｃ”の表示法を使用して示す
。 ここで、Ｃは通常は信号又は機能を識別し、ＡとＢは通
常は信号が渡される起点ユニットと宛先ユニットを識別
する。場合によっては、（図面の状況から自明と考えら
れ、他の図面での表示に関して混乱が生じそうにない場
合）、起点ユニット又は宛先ユニットの識別は省略する
ことができる。これらのカテゴリーのどれにも入らない
表示については、当該の信号を最初に参照する際に個別
に説明する。

【００５９】４．ＤＭＡＲＱの説明 ＤＭＡＲＱ（直接メモリアクセス要求待ち行列）ユニッ
ト２２Ａは、受信データ及び送信データ転送のためのＩ
ＩＭの同期部と非同期部間の主インターフェースを構成
する。図７を参照すると、ＤＭＡＲＱ２２Ａは、それぞ
れ受信チャネル及び送信チャネルに関するデータ転送要
求を処理するための、別々の部６０及び６１を含む。要
求はＲＦＭ１７によって部６０に入れられ、ＴＦＭ１８
によって部６１に入れられる。

【００６０】受信待ち行列部６０は、各受信チャネル毎
に１個ずつ（すなわちＩＩＭ構成内で６つ）１組の要求
待ち行列ラッチ６２、このラッチ６２にセット信号及び
リセット信号を送るための入力選択論理回路６３、個々
の（受信チャネル）要求の状態をＲＦＭ１７に同期的に
提示するための出力多重化（ｍｕｘ）回路６４、及び個
々の要求状態をＤＭＡＣ２２に非同期的に提示するため
の出力多重化回路６５を備えている。

【００６１】送信待ち行列部６１は、各送信チャネル毎
に１個ずつの要求待ち行列ラッチ６６、セット信号及び
リセット信号を個々のラッチに送るための入力選択論理
回路６７、個々の（送信チャネル）要求状態をＴＦＭ１
８に同期的に指示するための出力多重化回路６８、及び
個々の要求状態をＤＭＡＣ２２に非同期的に指示するた
めの出力多重化回路６９を備えている。

【００６２】各チャネルに対する同期サービス間隔中に
、資源管理（ＲＳＭ）ユニット２０（図２）は、現在サ
ービスを受けているチャネルを指定する時間スロット指
示信号ＲＳＭ＿ＴＳＩを発生する。これらの信号は、Ｉ
ＩＭの同期部のすべてのユニット、及びＤＭＡＲＱ２２
Ａの入力選択論理回路と出力多重化回路に供給される。 ＤＭＡＲＱ２２Ａ内で、ＲＳＭ＿ＴＳＩは、ＲＦＭ１７
及びＴＦＭ１８によって活動化された入力設定信号が印
加されるラッチ、及びそれぞれ多重化回路６４及び６８
を介してＲＦＭ１７及びＴＦＭ１８に同期的に提示され
る要求状態を有効に指定する。

【００６３】信号ＲＦＭ＿ＳＥＴは、受信要求待ち行列
ラッチ６２をセットするためのもので、ＲＦＭ１７によ
ってＦＩＦＯ　　ＲＡＭ１６の受信データレジスタ（Ｒ
ＤＣＲ２）に転送されたバイトがその受信データレジス
タを満たしたことをＲＦＭ１７が検出すると、ＲＦＭ１
７によって活動化される。ＲＦＭ＿ＳＥＴは、入力選択
論理回路６３により、ＲＳＭ＿ＴＳＩによってそのとき
指定された（受信）チャネル（すなわち、そのときＲＦ
Ｍ１７からサービスを受けているチャネル）に割り当て
られた受信要求待ち行列ラッチ６２に送られる。またＲ
ＳＭ＿ＴＳＩは、対応する受信チャネルへのサービス、
及びＲＦＭ１７への現在の対応する信号指示と同期して
、多重化回路６４を、ラッチ６２の（セット／リセット
）状態を順次走査するように条件づける。これによって
、ＲＦＭ１７はそれが活動化した受信チャネルデータ転
送要求の状況を追跡することができる。

【００６４】また受信要求待ち行列ラッチ６２の受信チ
ャネル要求は、多重化回路６５に供給される受信チャネ
ルカウント信号ＤＭＡＣ＿ＲＶ＿ＣＮＴによって、チャ
ネル番号順にＤＭＡＣ２２によって非同期的にポーリン
グされる。活動（セットされた）要求が検出されると、
ＤＭＡＣ２２は当該の受信チャネルに関するサービスを
開始し、受信データをＦＩＦＯ　　ＲＡＭ１６のその受
信チャネルのＲＤＣＲ２レジスタからホストメモリ２ｂ
に非同期的に転送する。ホストメモリ２ｂに関するデー
タ転送は、後述するようにＤＭＡＤＢ２２Ａ及びＭＩＯ
２５によって実行される。

【００６５】受信チャネル要求の関連動作が正しく実行
されると、ＤＭＡＤＢ２２Ａは入力選択論理回路６３に
関してＤＭＡＤＢ＿ＲＣＶ＿ＲＥＳＥＴ及びＤＭＡＤＢ
＿ＣＨ＿ＮＢＲを同時に活動化する。ＤＭＡＤＢ＿ＣＨ
＿ＮＢＲは、ＤＭＡＤＢ２２Ａによるサービスを受けた
ばかりの受信チャネル番号を示し、ＤＭＡＤＢ＿ＲＣＶ
＿ＲＥＳＥＴと共に、入力選択論理回路６３に、リセッ
ト入力を当該の受信チャネルに割り当てられた受信要求
待ち行列ラッチ位置に送る。受信チャネル要求に関する
動作がエラーのために打ち切られた場合、ＦＩＦＯ　　
ＲＡＭ１６からホストメモリ２ｂまでの受信データ転送
経路のどこでエラーが発生したかに応じて、入力選択論
理回路６３は、ＤＭＡＣ＿ＲＣＶ＿ＲＥＳＥＴ及びＤＭ
ＡＣ＿ＣＨ＿ＮＢＲによって、又はＤＭＡＤＢ＿ＲＣＶ
＿ＲＥＳＥＴ及びＤＭＡＤＢ＿ＣＨ＿ＮＢＲによって活
動化され、当該要求をリセットし、ＦＩＦＯ　　ＲＡＭ
１６からの情報の読出し動作中にエラーが発生した場合
は、リセットはＤＭＡＣ２２によって制御されるが、シ
ステムバス又はホストメモリ２ｂに関するエラーが発生
した場合は、リセットはＤＭＡＤＢ２２Ａによって制御
される。

【００６６】受信チャネル要求がリセットされた後、当
該要求の状況が次に多重化回路６４を介してＲＦＭ１７
に提示されると、ＲＦＭ１７は当該受信チャネルに関す
るその内部状態指示をリセットし、より多くの受信デー
タが当該受信チャネルのＦＩＦＯ　　ＲＡＭ１６のＲＤ
ＣＲ２空間内に記憶できるようにする（そのチャネルに
関してＲＤＣＲ１に記憶された命令情報は、そのチャネ
ルが依然として活動状態であることを示す）。

【００６７】ＴＦＭ１８によるＦＩＦＯ　　ＲＡＭ１６
からの送信データの同期転送によって、関連する送信チ
ャネルに割り当てられたデータレジスタ（ＴＤＣＲ２）
が空になった場合、ＴＦＭ１８は入力選択論理回路６７
に関するＴＦＭ＿ＳＥＴを活動化する。ＲＳＭ＿ＴＳＩ
による同時チャネル指定は、入力選択論理回路６７を、
関連する送信チャネルに割り当てられた送信要求待ち行
列ラッチ６６にセット入力を供給するように条件づける
。 またＲＳＭ＿ＴＳＩは、その出力がＴＦＭ１８にまで延
びる多重化回路６８を、関連するチャネルへのサービス
と同期して送信要求待ち行列ラッチ６６状態を順次走査
し、それぞれの状態指示をＴＦＭ１８に循環して提示す
るように条件づける。このようにして、ＴＦＭ１８は、
それが活動化した送信チャネル要求状態を追跡すること
ができる。

【００６８】また送信要求待ち行列ラッチ６６の送信チ
ャネル要求は、ＤＭＡＣから多重化回路６９に供給され
る送信チャネルカウント信号ＤＭＡＣ＿ＴＸ＿ＣＮＴに
よって、チャネル番号順に非同期的に走査される。活動
（セットされた）要求が検出されると、当該チャネルに
関するサービスが開始され、ホストメモリ２ｂからＦＩ
ＦＯ　　ＲＡＭ１６のそのチャネルのＴＤＣＲ２レジス
タに送信データを転送する。

【００６９】送信チャネル要求に関連する動作が正しく
実行されるか、又はエラーのために打ち切られると、Ｄ
ＭＡＣ２２は入力選択論理回路６６に関するＤＭＡＣ＿
ＸＭＩＴ＿ＲＥＳＥＴ及びＤＭＡＣ＿ＣＨ＿ＮＢＲを活
動化して、入力選択論理回路６６に、リセット入力を当
該送信チャネルに割り当てられた要求ラッチ位置へ送る
。送信データ（ＦＩＦＯ　　ＲＡＭ１６内への）最終処
理又はそれに関する打切り状態の最終処理は、ＤＭＡＣ
２２の責任であるので、ＤＭＡＤＢ２２Ａは、送信要求
リセット動作には関与しない。

【００７０】ＦＩＦＯ　　ＲＡＭ１６への送信データ転
送が成功し、関連する送信チャネル要求がリセットされ
た後、それぞれの要求状態が次に多重化回路６８を介し
てＴＦＭ１８に提示されると、ＴＦＭ１８はその内部要
求状態指示をリセットして、それぞれの送信チャネルに
関してＦＩＦＯ　　ＲＡＭ１６からさらに送信データを
取り出すことができるようにする。

【００７１】５．ＦＩＦＯ　　ＲＡＭ及びＤＭＡＣ　　
ＲＡＭアクセス ＦＩＦＯ　　ＲＡＭ１６にアクセスするためにＲＦＭ１
７、ＴＦＭ１８、及びＤＭＡＣ２２によって使用される
信号経路を、図８に示す。ＲＡＭ記憶アレイ８０は、選
択回路８１を介してアドレス指定入力及びデータ入力を
受け取り、ＦＩＦＯ＿ＤＡＴＡバス８２を介して（命令
及び送信データ）出力をＲＦＭ１７、ＴＦＭ１８、ＤＭ
ＡＣ２２、及びＳＩＯ２６に提示する（ＳＩＯ２６から
の入力及びＳＩＯ２６への出力は、本発明にとって重要
でないので図面から省略する）。またＲＡＭアレイ８０
の出力はパリティ検査回路８３によって検査される。こ
のパリティ検査回路８３は、パリティエラーが検出され
た場合、バス８２に接続されたユニットに関するＦＩＦ
Ｏ＿ＥＲＲＯＲを活動化する。

【００７２】状態機械論理回路８４は、ＲＡＭアレイ８
０の動作及び選択回路８１を介してＲＡＭアレイ８０へ
のアドレス信号及びデータ信号の提示を制御する。ＲＦ
Ｍ１７、ＴＦＭ１８、及びＤＭＡＣ２２からの、ＲＡＭ
アレイ８０への読出しアクセス及び書込みアクセスの要
求は、要求ラッチ８５によってラッチされ、状態機械論
理回路８４によって順次走査され、順次サービスされる
。要求がサービスを受けるために選択されると、選択回
路８１は要求元に関連するアドレス情報をＲＡＭアレイ
８０に供給するように制御される。要求が書込み（記憶
）アクセス要求である場合、状態機械論理回路８４は、
データを、部分的には要求タイプによって、部分的には
要求元からサービスを受けている関連するチャネルに関
して提示されたチャネル指定情報によって決定されるア
ドレスに要求元からＲＡＭアレイのデータ入力に供給す
るように選択回路８１を制御する。

【００７３】ＲＦＭ及びＴＦＭからの要求に関連して、
チャネルスロット標識ＲＳＭ＿ＴＳＩは、選択回路８１
によって、それぞれのチャネルに割り当てられた４ワー
ド空間に関する部分アドレスに変換される。４つの空間
のうちの１つの選択は、要求元に応じて決定される。要
求元がＲＦＭ１７である場合、当該チャネルに割り当て
られた空間ＲＤＣＲ１及びＲＤＣＲ２はサブアドレスさ
れる。要求元がＴＦＭ１８である場合、それぞれの空間
ＴＤＣＲ１及びＴＤＣＲ２はサブアドレスされる。さら
に単一ワード空間の選択及び該当する場合のワード空間
の単一バイト位置の選択は、要求タイプに応じて決定さ
れる。

【００７４】ＲＦＭ１７からの要求が読出し／取出し動
作のためのものである場合、要求ＲＦＭ＿ＲＤが活動状
態になる。ＲＦＭ１７は命令情報だけを読み出すので、
関連するチャネルのＲＤＣＲ１空間のアドレスが選択さ
れる。ＲＦＭ１７からの要求が書込み／記憶アクセス要
求である場合、ＲＦＭ＿ＤＡＴＡは書き込まれる受信デ
ータを表し、ＲＦＭ＿ＷＲが活動状態である。この場合
、バイト位置ポインタＲＦＭ＿ＢＰＰは検査され、ＲＦ
Ｍ＿ＤＡＴＡにおける１バイトの受信データは、ポイン
タ情報に応じて、関連するチャネルのＲＤＣＲ２又はＲ
ＤＣＲ１のバイト位置に書き込まれる。

【００７５】ＴＦＭ１８からの要求が読出しのためのも
のである場合、ＴＦＭ＿ＲＤ１又はＴＦＭ＿ＲＤ２は活
動状態になる。ＴＦＭ＿ＲＤ１が活動状態である場合、
ＲＳＭ＿ＴＳＩによって指定されたチャネルのＴＤＣＲ
１空間はアドレスされる。ＴＦＭ＿ＲＤ２が活動状態で
ある場合、（連続する２メモリアクセス・サイクルで）
関連するチャネルのＴＤＣＲ１及びＴＤＣＲ２空間の内
容がアドレスされ、ＦＩＦＯ＿ＤＡＴＡバス上に取り出
される。ＴＦＭ１８は、そのバスから取り出された各ワ
ードを受け取り、当該の場合、バイトを部分選択する。 ＴＦＭ１８からの書込み要求は、ＴＦＭ＿ＷＲ１によっ
て示され、その結果、ＴＦＭ＿ＤＡＴＡ／ＴＤＦＳＷに
提示された命令情報（ＴＤＦＳＷ）がそれぞれのチャネ
ルのＴＤＣＲ１空間に書き込まれる。

【００７６】ＤＭＡＣ２２からの要求は、ＤＭＡＣ＿Ｆ
ＩＦＯ＿ＲＥＱによって示され、ＤＭＡＣ＿ＣＨ＿ＮＢ
Ｒの現状態によって指定されるチャネル（のＴＤＣＲ１
空間）にアドレスされた要求として解釈される。各要求
（読出し又は書込み、１ワード又は２ワード）に関連す
る動作は、ＤＭＡＣ＿Ｂ＿ＯＰＣＯＤＥによって規定さ
れる。書き込まれるデータワードは、ＤＭＡＣ＿ＤＡＴ
Ａに提示される。要求された動作が完了すると、状態機
械論理回路８４から当該要求元ユニットに肯定応答が返
される。

【００７７】ＤＭＡＣ　　ＲＡＭ（ＤＭＡＣＲ）２４は
、それがＤＭＡＣ２２（及びＳＩＯ２６）にだけアクセ
ス可能である点を除いて、図９に示すように、類似のア
クセス構成を有する。ＳＩＯ２６からの経路及びＳＩＯ
２６への経路は本発明にとって重要でないので、図９に
は示されていない。ＤＭＡＣＲ記憶アレイ９０の容量は
、ＦＩＦＯ　　ＲＡＭアレイ８０と同じである。入力は
選択回路９１を介してＤＭＡＣＲ記憶アレイ９０に供給
される。出力ＤＭＡＣＲ＿ＤＡＴＡは、バス９２を介し
てＤＭＡＣ２２に転送される。動作機能（読出し／書込
み）及びアドレスは、状態機械論理回路９４の指令の下
で、要求ラッチ９５によって指示されるＤＭＡＣ２２か
らの要求と関連して選択される。要求ラッチ９５は、Ｄ
ＭＡＣ＿ＤＭＡＣＲ＿ＲＥＱ及びＤＭＡＣ＿Ｃ＿ＯＰＣ
ＯＤＥによってセットされる。後者は要求機能（読出し
／書込み、１ワード又は２ワード）を示す。ＤＭＡＣＲ
アレイ９０からの読出し出力は、８３などの別個のパリ
ティ検査回路ではなく、状態機械論理回路によってパリ
ティ検査される。というのは、ＤＭＡＣ２２の非同期動
作は、同期ユニット（ＲＦＭ、ＴＦＭ）の動作ほど緊密
に時間的に制約されないからである。パリティエラー指
示は、当該の場合状態機械論理回路によって発生される
。

【００７８】６．ＤＭＡＣブロック図 図１０に示すように、ＤＭＡＣ２２は、５つのレジスタ
１００、「３−２」比較回路１０１、多重化／選択回路
１０２、及び５つの緊密に結合された状態機械１０３を
含む。

【００７９】個々のレジスタ１００及び状態機械１０３
は、以後、図１０に示す名前、すなわちＲＦＡ＿ＮＤＡ
レジスタ、ＲＢＣＡレジスタ、ＲＬＡ＿ＴＢＣレジスタ
、ＤＡＴＡ　　ＨＯＬＤレジスタ、ＣＵＲＲＥＮＴ　　
ＡＤＤＲレジスタ、ＤＭＡ＿Ａ状態機械、ＤＭＡ＿Ｂ状
態機械、ＤＭＡ＿Ｃ状態機械、ＲＣＶ＿ＡＲＢ状態機械
、及びＸＭＩＴ＿ＡＲＢ状態機械で呼ぶことにする。Ｄ
ＭＡＣ２２は、ＦＩＦＯ＿ＤＡＴＡ、ＤＭＡＣＲ＿ＤＡ
ＴＡ、及びＤＭＡＤＢ＿ＤＡＴＡという名のバスを介し
てデータ入力を受け取る。これらのバスは、それぞれＦ
ＩＦＯ　　ＲＡＭ１６（図８）、ＤＭＡＣＲ２４（図９
）、及びＤＭＡＤＢ２２Ａ（図１１）の出力端と接続さ
れている。

【００８０】個々のレジスタ及び状態機械の機能につい
ては後述する。一般に、ＤＭＡＣ２２はＤＭＡＲＱ２３
の要求を処理し、関連する受信チャネル及び送信チャネ
ルに関するデータ転送を開始することに留意されたい。 このような転送準備中に、ＤＭＡＣ２２はＦＩＦＯ　　
ＲＡＭ１６及びＤＭＡＣＲ２４から関連するチャネルの
命令情報を取り出す。受信チャネルがサービスを受けて
いる場合、ＤＭＡＣ２２はＦＩＦＯ　　ＲＡＭ１６から
関連するチャネルの受信データを取り出す。送信チャネ
ルがサービスを受けており、命令情報がＤＣＢ連鎖の必
要を示す場合、ＤＭＡＣ２２は、データ転送要求にサー
ビスする前に、ホストメモリ２ｂから３ＤＣＢワードの
取出しを開始する。ＤＣＢはＦＩＦＯ　　ＲＡＭ１６及
びＤＭＡＣＲ２４に記憶される。

【００８１】５つの状態機械１０３は、緊密に結合され
ている。ＤＭＡ＿Ａは、他の４つの状態機械の動作を調
整させ、ＤＭＡＤＢ２２Ａに関する要求処理優先順位を
決める。ＤＭＡ＿Ｂ及びＤＭＡ＿Ｃは、それぞれＦＩＦ
Ｏ　　ＲＡＭ１６及びＤＭＡＣＲ２４にインターフェー
スする。ＸＭＩＴ＿ＡＲＢ状態機械及びＲＣＶ＿ＡＲＢ
状態機械は、それぞれＤＭＡＲＱ２３内の送信要求待ち
行列及び受信要求待ち行列をポーリングするように動作
する。各待ち行列の要求ビットは、以下に規定するマス
ク条件に従ってチャネル番号順にポーリングされる。活
動状態でマスクされていない要求が検出されると、ＤＭ
Ａ＿Ａ状態機械がその要求を受け入れて当該のＡＲＢ状
態機械に肯定応答するまで、ポーリングは停止される。 ＤＭＡ＿Ａ状態機械は、要求を受け入れた場合、それぞ
れのチャネルカウント又は送信チャネル・カウントをそ
れぞれのＡＲＢ状態機械から受け取って、それぞれのチ
ャネルに関するマスクビットをセットするので、同じ要
求ビットがそのＡＲＢ状態機械によって再度選択される
ことはない。送信要求と受信要求が同時に活動状態であ
る場合、ＤＭＡ＿Ａ状態機械は受信要求により高い優先
順位を与える。

【００８２】ＤＭＡＣ状態機械及びレジスタの使用法の
詳細は後述する。

【００８３】７．ＤＭＡＤＢのブロック図ＤＭＡＤＢ２
２Ａ（図１１）は、アドレスレジスタＤＭＡＤＢ＿ＡＤ
ＤＲ＿ＲＥＧ１３０、データレジスタＤＭＡＤＢ＿ＤＡ
ＴＡ＿ＲＥＧ１３１、状態機械１３２、及びいくつかの
制御機能レジスタ１３５を備えている。レジスタ１３５
は、要求ビットレジスタＲＥＱ及び完了指示ビットレジ
スタＤＯＮＥを備えている。これらのレジスタの出力Ｄ
ＭＡＤＢ＿ＲＥＱ及びＤＭＡＤＢ＿ＤＯＮＥ１は、ＤＭ
ＡＣ２２に送られる。状態機械１３２は、第２の完了指
示ＤＭＡＤＢ＿ＤＯＮＥ２を発生する。これもＤＭＡＣ
２２に送られる。

【００８４】ＤＭＡＤＢ２２Ａは、ＤＭＡＣ２２からの
命令コード信号ＤＭＡＣ＿ＤＭＡＤＢ＿ＯＰＣＯＤＥに
よって規定される動作を実行する。この命令コードは、
状態機械１３２に供給され、この状態機械１３２によっ
て読出し信号ＤＭＡＣ＿ＭＩＯ＿ＲＤ１、ＤＭＡＣ＿Ｍ
ＩＯ＿ＲＤ３及び書込み信号ＤＭＡＣ＿ＭＩＯ＿ＷＲ１
に変換されて、ＭＩＯ２５に送られる。ＲＤ１は、ＭＩ
Ｏ２５によるホストメモリに関する送信データ取出しを
引き起こすために使用される。ＲＤ３は、連鎖ＤＣＢ（
３ワード）取出しを引き起こすために使用され、ＷＲ１
はホストメモリに関する受信データ記憶動作を引き起こ
すために使用される。

【００８５】ＲＥＱの要求ビットは、ＤＭＡＤＢ２２Ａ
による動作がＤＭＡＣ２２によって要求された場合、Ｄ
ＭＡＣ２２によってＤＭＡＣ＿ＤＭＡＤＢ＿ＲＥＱによ
って１にセットされ、要求された動作が完了したとき、
状態機械１３２によって０にリセットされる。ＤＭＡＤ
Ｂ＿ＤＯＮＥ１の指示は、ＤＭＡＤＢ２２Ａがホストメ
モリから送信データの取出しを完了したとき、セットさ
れ、ＤＭＡＣ２２がＤＯＮＥ１の指示を検出したとき、
ＤＭＡＣ＿ＤＭＡＤＢ＿ＤＲＳＴによってリセットされ
る。状態機械の指示ＤＭＡＤＢ＿ＤＯＮＥ２は、ＤＭＡ
ＤＢ２２ＡがＤＭＡＣ２２から要求された取出し動作を
完了したとき、状態機械１３２によって活動化される。

【００８６】アドレスレジスタ１３０は、アドレスバス
ＤＭＡＤＢ＿ＡＤＤＲ１及びＤＭＡＤＢ＿ＡＤＤＲ２を
介してＤＭＡＣ２２からアドレス値を受け取り、当該ア
ドレスを、システムバス及びホストメモリに関して使用
できるように、ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲを介してＭ
ＩＯ２５に転送する。ＤＭＡＤＢ＿ＡＤＤＲ１は、ＤＭ
ＡＣレジスタＲＦＡ＿ＮＤＡの出力端に供給される（図
１０）。ＤＭＡＤＢ＿ＡＤＤＲ２は、ＤＭＡＣの現アド
レスレジスタＣＵＲＲＥＮＴ　　ＡＤＤＲ　　ＲＥＧの
出力端に供給される（図１０）。ＤＭＡＤＢ＿ＡＤＤＲ
１は、送信データ及び受信データのＭＩＯ転送に関して
使用されるアドレスとして供給される。ＤＭＡＤＢ＿Ａ
ＤＤＲ２は、後述するＤＣＢ取出し動作中に供給される
。

【００８７】データレジスタ１３１は、ＭＩＯ２５から
入力ＭＩＯ＿ＤＡＴＡ（送信データ及びホストメモリか
ら取り出された連鎖ＤＣＢ情報）を受け取り、ＤＭＡＣ
２２からＤＭＡＣ＿ＤＭＡＤＢ＿ＤＡＴＡ（ホストメモ
リ内に記憶される受信データ）を受け取る。レジスタ１
３１の出力は、ＤＭＡＣ＿ＭＩＯ＿ＤＡＴＡを介してＭ
ＩＯ２５に転送され、バスＤＭＡＤＢ＿ＤＡＴＡを介し
てＤＭＡＣ２２に転送される。

【００８８】上記のＭＩＯ２５とＤＭＡＤＢ２２Ａ間で
転送される信号は、転送元又は宛先としてＤＭＡＤＢ２
２Ａを指示しないことに留意されたい。その理由は、Ｄ
ＭＡＣ２２に関するＭＩＯ２５の論理設計が修正されて
いず、ＤＭＡＤＢ２２Ａが実際にはＭＩＯ２５にとって
論理的にトランスピアレントなものとして取り扱われる
からである。すなわち、ＤＭＡＤＢレジスタ１３０から
ＤＭＡＣ＿ＭＩＯ＿ＡＤＤＲを介して提示されるアドレ
スは、ＭＩＯ２５にはＤＭＡＣ２２から直接来たように
見え、ＤＭＡＤＢレジスタ１３１からＤＭＡＣ＿ＭＩＯ
＿ＤＡＴＡを介して転送されるデータは、ＭＩＯ２５に
はＤＭＡＣ２２から直接来るように見え、ＭＩＯ２５か
らＭＩＯ＿ＤＡＴＡを介してＤＭＡＣ２２に提示される
データは、実際にＤＭＡＤＢ２２Ａに渡され、それを通
過する。

【００８９】ＤＭＡＣ２２は、状態機械１３２へのＤＭ
ＡＣ＿Ａ＿ＳＷＡＰ入力を介してアドレス情報をレジス
タ１３０に供給しようとする意図と、レジスタ１３１に
関するデータをＤＭＡＣ＿Ｄ＿ＳＷＡＰを介して供給又
は受け取ろうとする意図とを通知する。

【００９０】ＭＩＯ２５は、信号ＭＩＯ＿ＤＭＡＣ＿Ａ
ＣＫ０、ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ１、及びＭＩＯ＿Ｄ
ＭＡＣ＿ＡＣＫ２のそれぞれによってそれぞれＤＣＢ連
鎖転送の第１、第２、及び第３ワードの受取りを通知し
、状態機械１３２は、信号ＤＭＡＤＢ＿ＡＣＫ０、ＤＭ
ＡＤＢ＿ＡＣＫ１、及びＤＭＡＤＢ＿ＡＣＫ２のそれぞ
れによって、当該肯定応答指示をＤＭＡＣ２２に渡す。 ＭＩＯ２５は、ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥによって送
信データ取出し又はＤＣＢ取出しの完了を通知し、状態
機械１３２は、ＤＭＡＤＢ＿ＤＯＮＥ２によって対応す
る完了指示をＤＭＡＣ２２に提示する。

【００９１】ＤＭＡＤＢ２２Ａは、受信データがＭＩＯ
２５を介してホストメモリに書き込まれた後に、ＤＭＡ
ＲＱ２３の受信待ち行列の要求をリセットする。またＤ
ＭＡＤＢ２２Ａは、ＤＭＡＤＢ＿ＭＡＳＫ＿ＲＳＴによ
ってＤＭＡＣ２２のマスクビットをリセットする。ＤＭ
ＡＣのマスクビットは、ＤＭＡＣ状態機械によってその
内部で、かつＤＭＡＣ状態機械間で使用されて、ＤＭＡ
Ｃ２２に、一度に２つのチャネルにサービスさせ、かつ
どちらか一方のチャネル要求をマスクアウトさせて、サ
ービス機能の重複が回避できるようにする。

【００９２】このユニットに関するより詳しい情報は、
ＤＭＡＣ、ＤＭＡＤＢ、及びＭＩＯの対話動作の検討、
及びＤＭＡＣ状態機械論理回路の説明の際に示す。

【００９３】８．ＭＩＯブロック図 ＭＩＯ２５（図１２）は、データレジスタ１４０、デー
タバス・レシーバ回路１４１、データバス・ドライバ回
路１４２、アドレスバス・ドライバ回路１４３、多重化
／選択回路１４４、２つ以上のバス制御状態機械１４５
、１４６、及び内部タイマ回路１４７を備えている。 バス制御状態機械１４５は、マイクロチャネル・バスに
インターフェースし、それを制御する。もう一方のバス
制御状態機械１４６は、別のバスにインターフェースし
、それを制御する。その他のバスは、本発明と関係がな
いので、それらの制御線は図示しない。

【００９４】データレシーバ回路１４１及びデータドラ
イバ回路１４２は、ＩＩＭが接続されているすべてのバ
スのデータ線にインターフェースするが、この場合もマ
イクロチャネル・バスへの接続だけが現在重要であると
考えられる。同様に、アドレスドライバ回路１４３は、
すべてのバスにインターフェースするが、現在はマイク
ロチャネルへの接続だけが重要である。マイクロチャネ
ル・バスに関するバス制御状態機械１４５の特定の出力
、入力、及び動作については後述する。これらの動作に
は、現在特に興味のあるバス制御状態機械１４５とタイ
マ１４７間の相互作用を伴うバス保持動作が含まれる。

【００９５】ホストメモリからの送信データ及び連鎖Ｄ
ＣＢ情報の取出し中に、データレシーバ回路１４１は、
マイクロチャネル・バス上のデータ線ＨＯＳＴ＿ＤＡＴ
ＡＢＵＳからデータ信号を受け取る。データは半ワード
単位（１６ビット＋２パリティビット）で受け取られる
。これらの半ワードは、パリティ検査回路１４８でパリ
ティ検査される。第１の半ワードがデータレジスタ１４
０に記憶され、そのレジスタの出力端で全ワード幅（３
２ビット）バスＭＩＯ＿ＤＡＴＡ１４９上の線のうちの
半数に印加される。第２の半ワードは、バス１４９上の
線のうちの残りの半数に直接渡される。

【００９６】ホストメモリへの受信データの転送中に、
多重化選択回路１４４は、ＤＭＡＣ＿ＭＩＯ＿ＤＡＴＡ
上で受け取ったデータワードの半分ずつを交互にデータ
ドライバ回路１４２に供給し、データドライバ回路１４
２は、対応する半ワード信号をＨＯＳＴ＿ＤＡＴＡＢＵ
Ｓ上に送り出す。

【００９７】前述のデータ転送中、ＤＭＡＣ＿ＭＩＯ＿
ＡＤＤＲを介してＤＭＡＣ２２／ＤＭＡＤＢ２２Ａから
受け取ったアドレスは、アドレスドライバ回路１４３を
介してバスアドレス線ＢＵＳ＿ＡＤＤＲに供給される。 ＢＵＳ＿ＡＤＤＲ上のアドレス信号は、ホストメモリ内
の読み出される位置、又はＨＯＳＴ＿ＤＡＴＡＢＵＳ上
のデータが書き込まれる位置を規定する。

【００９８】ホストメモリに関して実行される転送動作
は、ＤＭＡＣ＿ＭＩＯ＿ＲＤ１、ＤＭＡＣ＿ＭＩＯ＿Ｒ
Ｄ３、又はＤＭＡＣ＿ＭＩＯ＿ＷＲ１上の信号によって
規定される。ＲＤ１及びＷＲ１は、それぞれホストメモ
リからの送信データの取出し、及びホストメモリへの受
信データの記憶に使用される。別個のワード転送の肯定
応答は、ＭＩＯ＿ＤＭＡＣ＿ＡＣＫｎ（ｎ＝０，１，２
）によってＤＭＡＣ２２／ＤＭＡＤＢ２２Ａに指示され
、要求された動作に関する完了指示は、ＭＩＯ＿ＤＭＡ
Ｃ＿ＤＯＮＥによって指示される。パリティ検査回路１
４８によってパリティエラーが検出された場合、関連す
るエラー指示がＭＩＯ＿ＤＭＡＣ＿ＰＥを介してＤＭＡ
Ｃ２２に送られる。

【００９９】状態機械とマイクロチャネル・バス上の特
定の線間でスワップされる制御信号は、状態機械の右側
に示されている。ＭＩＯ＿Ｓ０／Ｓ１上の信号は、デー
タ読出し又はデータ書込みを示す。ＰＲＥＥＭＰＴ線に
送り出される信号は、バスへのアクセスの調停要求を表
す。ＰＲＥＥＭＰＴ線から受け取った信号は、バス上の
他の装置からの調停要求を示す。バス線ＢＵＲＳＴは、
ＩＩＭがバスを制御するときだけ活動化され、ＩＩＭに
よって活動化された場合、この線は多重アクセスサイク
ルを採用すべきことを示す。ＣＭＤ線は、活動化される
と、マイクロ・チャネル・コマンド機能を示す。

【０１００】ＡＲＢは、調停中の装置がその上でその調
停レベル（優先順位）を示すバスであり、各装置がバス
にアクセスする最高優先順位を有するかどうかを各装置
が判定できるようにする（調停中、最高優先順位を有す
る装置はＡＲＢに信号を送り続け、その間に他の装置は
それらの信号を次々に除去し、最終的には最高優先順位
の装置が、自分が唯一の生き残りであると決定する。す
なわち、その装置が現在バスを制御していることを暗示
する）。ＡＲＢ＿ＧＮＴは、調停サイクルを開始すべき
ことを指示するバス上の制御回路からの調停許可信号で
ある。

【０１０１】ＡＤＬは、ＩＩＭがバス制御権を得たとき
にＩＩＭから送られるアドレスデコード・ラッチ信号で
ある。ＤＰＡＲＥＮは、バスの制御下にある装置から与
えられるデータパリティ・イネーブル指示である。ＣＨ
ＲＤＹ＿ＲＴＮは、転送サイクルが終了することを指示
する外部肯定応答指示である。ＤＳ１６＿ＲＴＮは、受
信可能なデータサイズが１６ビットであることを指示す
る戻り指示である。ＣＨＣＫは、バス上でエラーが発生
したことを指示する外部チャネル検査指示である。ＳＦ
ＤＢＫ＿ＲＴＮは、スレーブ（ホストメモリ）装置が正
しくアドレスを復号化したことを指示する選択されたフ
ィードバックの外部戻り指示である。

【０１０２】マイクロチャネル・モードでは、ＭＩＯ状
態機械は、レベルＢバスマスタのようなマイクロチャネ
ル規約に従ってバスの利用を調停し、指令する。

【０１０３】９．ＤＭＡＣ及びＤＭＡＤＢの動作次の３
節では、前述の図４よりも詳しくＤＭＡＣ２２とＤＭＡ
ＤＢ２２Ａの相互接続及び動作について説明する。その
後、ＭＩＯ２５のバス保持機能について説明し、ＤＭＡ
Ｃ状態機械及びＤＭＡＤＢ状態機械の詳細を示す。

【０１０４】９．１　　ＤＭＡＣ、ＤＭＡＤＢのパイプ
ラインバッファ・レジスタ 図１３は、ＤＭＡＣ２２及びＤＭＡＤＢ２２Ａの重要な
レジスタ及びそれらの相互接続を示す。図１１のＤＭＡ
ＤＢブロック図で使用されているレジスタ番号は、図１
３でもそのまま使用する。ＤＭＡＣレジスタは、図１３
では新しく採用した番号で示されている。

【０１０５】ＤＭＡＣ　　ＤＡＴＡ　　ＨＯＬＤレジス
タ１６０の出力（ＤＭＡＣ＿ＤＭＡＤＢ＿ＤＡＴＡ）は
ＤＭＡＤＢ＿ＤＡＴ＿ＲＥＧ１３１に転送可能であり、
レジスタ１３１の出力（ＤＭＡＤＢ＿ＤＡＴＡ）はレジ
スタ１６０に転送可能である。このように、ＦＩＦＯ　
　ＲＡＭ１６からレジスタ１６０に転送された受信デー
タはさらにレジスタ１３０に転送可能であり、そこから
レジスタ１６０の出力線ＤＭＡＣ＿ＭＩＯ＿ＤＡＴＡを
介してＭＩＯ２５及びホストメモリに転送可能である。 またレジスタ１６０は、ＭＩＯ＿ＤＡＴＡを介してホス
トメモリから送信データ及びＤＣＢ情報を受け取り、Ｆ
ＩＦＯ　　ＲＡＭ１６及びＤＭＡＣ　　ＲＡＭ２４に関
するＤＭＡＣ２２によってさらに処理を受けるために、
このような情報をＤＭＡＤＢ＿ＤＡＴＡを介してレジス
タ１３１に転送することができる。

【０１０６】アドレス情報は、ＤＭＡＣ２２からＤＭＡ
ＤＢ２２ＡのＯＰＣＯＤＥラッチに供給される転送要求
ＯＰＣＯＤＥ情報に関連して、ＤＭＡＣレジスタ１６１
（ＣＵＲＲＥＮＴ　　ＡＤＤＲ　　ＲＥＧ）及び１６２
（ＲＦＡ＿ＮＤＡ＿ＲＥＧ）からＤＭＡＤＢレジスタ１
３０（ＤＭＡＤＢ＿ＡＤＤＲ＿ＲＥＧ）に渡される。図
１３にはＯＰＣＯＤＥとラベルされた独立したエンティ
ティとして示されているが、これらのラッチは、実際に
はＤＭＡＤＢ状態機械１３２内部に含まれている（図１
１）。受信データ転送に関連してＤＭＡＣ２２から提示
されるアドレスは、ＳＴＯＲＥ　　ＷＯＲＤ　　ＯＰＣ
ＯＤＥ（ワード記憶命令コード）値０１、及び受信デー
タを伴い、後者はレジスタ１６０からレジスタ１３１に
渡される。送信データ取出し要求に関連してＤＭＡＣか
ら提示されるアドレスは、ＦＥＴＣＨ　　ＷＯＲＤ　　
ＯＰＣＯＤＥ（ワード取出し命令コード）値００を伴う
。（３ワード）ＤＣＢ取出し要求（コマンド連鎖）に関
連してＤＭＡＣから提示されるアドレスは、ＦＥＴＣＨ
　　ＤＣＢ　　ＯＰＣＯＤＥ（ＤＣＢ取出し命令コード
）値１０を伴う。

【０１０７】ホストメモリに関する送信データ及び受信
データの転送準備中に、ＤＭＡＣレジスタ１６１は、そ
れぞれのデータワードが転送される転送元又は宛先のホ
ストメモリ内のアドレスを指定する（送信データに関す
るＤＭＡＣ　　ＲＡＭ２４から、及び受信データに関す
るＦＩＦＯ　　ＲＡＭ１６から取り出された）Ｃｕｒｒ
ｅｎｔ　Ａｄｄｒｅｓｓ（現アドレス）機能を受け取る
。ＤＭＡＣ２２による連鎖ＤＣＢ取出し準備中に、レジ
スタ１６１は、（ＦＩＦＯ　　ＲＡＭ１６及びＤＭＡＣ
　　ＲＡＭ２４に）取り出される３つのＤＣＢワードの
うちの第１ワードのホストメモリ内のアドレスを指定す
る（ＤＭＡＣ　　ＲＡＭ２４から取り出された）Ｎｅｘ
ｔ　ＤＣＢ　Ａｄｄｒｅｓｓ（次のＤＣＢアドレス）機
能を受け取る。

【０１０８】レジスタ１６１は、アドレス値を増分する
ために使用されるカウント用レジスタである。したがっ
て、レジスタ１６１で最初に受け取った　Ｃｕｒｒｅｎ
ｔ　Ａｄｄｒｅｓｓ機能及び　Ｎｅｘｔ　ＤＣＢ　Ａｄ
ｄｒｅｓｓ機能は、それぞれＤＭＡＣ２２によってレジ
スタ１６２に転送され（後述するように、レジスタ１６
２に最初に置かれたその他のアドレス情報に関して、Ｄ
ＭＡＣ２２によってある種の検査動作が実行された後に
）、レジスタ１６１に保持された値が必要に応じて増分
又は減分されて、ホストメモリ２ｂの次のワード位置を
指すようになる。

【０１０９】準備中の動作が受信データ転送である場合
、レジスタ１６１の更新された　Ｎｅｘｔ　Ａｄｄｒｅ
ｓｓ　値が、前の　Ｃｕｒｒｅｎｔ　Ａｄｄｒｅｓｓ　
機能と置き換わって、ＦＩＦＯ　　ＲＡＭ１６内に局部
的に記憶される。準備中の動作が送信データ取出しであ
る場合、更新された　Ｎｅｘｔ　Ａｄｄｒｅｓｓ　値が
当該の前の　Ｃｕｒｒｅｎｔ　Ａｄｄｒｅｓｓ　機能と
置き換わって、ＤＭＡＣ　　ＲＡＭ２４に記憶される。 受信データ転送と送信データ転送のどちらに関しても、
レジスタ１６２に保持された元の　Ｃｕｒｒｅｎｔ　Ａ
ｄｄｒｅｓｓ　機能は、それぞれのワード転送動作でホ
ストメモリ２ｂに関して使用されるアドレスとして、Ｄ
ＭＡＤＢレジスタ１３０に渡される。

【０１１０】準備中の動作が送信データワード取出しで
あり（以下の節９．３の例４参照）、それぞれのチャネ
ルの制御情報が、現在連鎖が許可されない、空（ゼロ）
バイトカウントを示す場合、ＤＭＡＣ２２はホストシス
テム・メモリ２ｂに関するＤＣＢ取出しの際に、ＤＭＡ
ＤＢ２２Ａ及びＭＩＯ２５を起動する。新しいＤＣＢは
、それぞれ（ＤＭＡＣＲ及びＦＩＦＯ　　ＲＡＭ内の）
ＴＤＣＲ３、ＴＤＣＲ４、及びＴＤＣＲ１に記憶された
情報のそれぞれに対応する３つの連続して記憶されたワ
ードからなる。これらのワードのうちの第１のワード位
置は、ＤＭＡＣレジスタ１６２のＤＣＢアドレスで規定
される。ＤＭＡＣ２２は、このＤＣＢアドレスをＤＭＡ
ＤＢレジスタ１３０に転送し、同時に　Ｆｅｔｃｈ　Ｎ
ｅｘｔ　ＤＣＢ（次のＤＣＢ取出し）を意味し、ＤＭＡ
ＤＢ＿ＲＥＱを活動状態にセットするＤＭＡＤＢ＿ＯＰ
ＣＯＤＥ１０を提示する。その時点で、ＤＭＡＤＢ２２
Ａ及びＭＩＯ２５は、システムバス上の３つの連続する
ワード転送動作において、次のＤＣＢの３ワードを取り
出すように自動的に動作する。

【０１１１】連続するワードが到達すると、それらのワ
ードはＤＭＡＤＢデータレジスタ１３１にラッチされ、
ＤＭＡＤＢ２２Ａは当該肯定応答ＤＭＡＤＢ＿ＡＣＫｎ
（ｎ＝０−２）をＤＭＡＣ２２に送る。各肯定応答が到
達すると、ＤＭＡＣ２２は当該の新しいＤＣＢワードを
１つ又は複数のその内部レジスタに移動する（以下の例
４、及び以下のＤＭＡ＿Ａ状態機械の説明参照）。最後
のワードがＤＭＡＤＢ２２Ａレジスタ１３０にラッチさ
れると、ＤＭＡＤＢ２２Ａは完了指示ＤＭＡＤＢ＿ＤＯ
ＮＥ２を送り、その要求ＤＭＡＤＢ＿ＲＥＱをリセット
し、新しいＤＣＢの処理を完了するようＤＭＡＣ２２に
警告する（例４参照）。

【０１１２】受信データ及び送信データの転送中、ＤＭ
ＡＣ２２及びＤＭＡＤＢ２２Ａは、前述のように異なる
２本のチャネルの要求に関して時間的にオーバーラップ
して動作することができる。ＤＭＡＣ２２は、ＤＭＡＣ
２２及びＤＭＡＤＢ２２Ａが同時にサービスしているチ
ャネルを、レジスタ１６３及び１６４（図１３のＣＵＲ
ＲＥＮＴ　　ＣＨ　　ＮＢＲ及びＰＲＥＶＩＯＵＳ　　
ＣＨ　　ＮＢＲ）によって記録する。

【０１１３】前述のように、ＤＭＡＣ２２のＲＣＶ＿Ａ
ＲＢ状態機械及びＸＭＩＴ＿ＡＲＢ状態機械は、それぞ
れ受信カウンタ機能ＲＶ＿ＣＮＴ及び送信カウンタ機能
ＴＸ＿ＣＮＴを使用してポーリング順序を指令すること
により、それぞれＤＭＡＲＱ２３の受信及び送信要求待
ち行列で、ＤＭＡＲＱ要求を順次ポーリングする。活動
状態の要求が検出された場合、その要求はサービスを受
けるべくスケジュールされ、その要求の再問合せを防止
するためにマスクがセットされる。受信カウンタ及び送
信カウンタは、それぞれ図１３の１６５及び１６６に示
されている。活動状態の要求の初回検出時のカウンタの
状態は、（ＲＦＭ１７又はＴＦＭ１８によって）要求が
セットされた受信チャネル又は送信チャネルの番号に対
応する。そのカウント状態は、現チャネルバッファ・レ
ジスタ１６３（ＣＵＲＲＥＮＴＣＨ　　ＮＢＲ）内に置
かれ、サービスを受けるべく今選択されたチャネルを示
す。ＤＭＡＣ２２がチャネル要求に関して前に取られた
処置をＤＭＡＤＢ２２Ａ上で待っている場合、その前の
要求に関連するチャネル番号がレジスタ１６３からレジ
スタ１６４に転送される。

【０１１４】レジスタ１６３及び１６４は、実際には、
図１６を参照して後で説明するＤＭＡＣ内部機能レジス
タに含まれる。図１６では、瞬時にＤＭＡＣ２２からサ
ービスを受けているチャネル数及びＤＭＡＤＢ上で処置
を待っているチャネル数は、それぞれＤＭＡＣ　　ＣＨ
Ｎ　　ＮＢＲ及びＤＭＡＤＢ　　ＣＨＮ　　ＮＢＲと名
付けられている。したがって、ＣＵＲＲＥＮＴ　　ＣＨ
　　ＮＢＲとＤＭＡＣ　　ＣＨＮ　　ＮＢＲは同一機能
であり、ＰＲＥＶＩＯＵＳ　　ＣＨ　　ＮＢＲとＤＭＡ
ＤＢ　　ＣＨＮＮＢＲは同一機能であることが理解され
る。

【０１１５】９．２　　ＴＤＣＲ及びＲＤＣＲ制御情報
ワードの形式 ＤＭＡＣ２２及びＤＭＡＤＢ２２Ａによって実行される
チャネル要求動作を理解するには、ＦＩＦＯ　　ＲＡＭ
１６及びＤＭＡＣ　　ＲＡＭ２４（ＴＤＣＲ１−ＴＤＣ
Ｒ４及びＲＤＣＲ１−ＲＤＣＲ４）の各チャネルに割り
振られた送信及び受信制御ワード空間に記憶される情報
の形式及び関連する機能を知ることが有用である。ＴＤ
ＣＲパラメータ及びＲＤＣＲパラメータの形式は、それ
ぞれ図１４及び図１５に示されている。関連する機能に
ついては、以下にリストする。各ＴＤＣＲ及びＲＤＣＲ
は３２ビット空間内に常駐し、様々なビット長単位で配
列された最大３２ビットの情報を含む。

【０１１６】図１４を参照すると、ＴＤＣＲ２は最大１
ワードの送信データを４つの送信データバイト（ＴＤＢ
）単位で保持する。他の３つのワード空間ＴＤＣＲ１、
ＴＤＣＲ３、及びＴＤＣＲ４は一緒になって、当該送信
チャネルの動作を規定する「装置制御ブロック」（ＤＣ
Ｂ）を含むように働く。前述のように、ＤＣＢはＤＣＢ
取出し動作（以下、詳述する）によって連鎖可能である
。任意のチェーンの最初のＤＣＢ（チャネルが最初に活
動化されるか又は再活動化されたときにロードされるＤ
ＣＢ）は、スレーブ入出力（ＳＩＯ）ユニット２６（図
２）を介して活動しているホストプロセッサによって最
初にロードされ、ＤＣＢ連鎖のために指定されたチャネ
ルに関して、その後のＤＣＢがＤＭＡＣ２２、ＤＭＡＤ
Ｂ２２Ａ、及びＭＩＯ２５の動作によって取り出される
。ＤＣＢの第１ワードは、ＦＩＦＯ　　ＲＡＭ１６のチ
ャネルのＴＤＣＲ１空間内に常駐し、各ＤＣＢの他の２
つのワードはＤＭＡＣ　　ＲＡＭ２４のＴＤＣＲ３及び
ＴＤＣＲ４空間に常駐する。

【０１１７】ＴＤＣＲ１（図１４）は、７単位の制御情
報を２５ビットで保持し、７つの未使用／予備ビット空
間（ＲＥＳ）を有する。７単位の制御情報は、３つの１
ビット単位、３つの２ビット単位、及び１つの１６ビッ
ト単位を含む。これらの単位及びそれらの機能は次の通
りである。

【０１１８】ＥＣＤ　　 チェーンの終り検出ビット。このビットは、送信データ
バイト・カウントＴＤＢＣの値が０になり、ＴＤＣＲ４
の（ホストによってプログラミングされた）チェーンの
終り指標ビットＥＣＩが、現在記憶されているＤＣＢが
チェーンの終りであることを指示する場合、ＤＭＡＣに
よってセットされる。このビットはＴＦＭ１８によって
監視され、セットされたときＴＦＭ１８によって次の同
期送信回路（図２の１５）に渡され、その結果、送信デ
ータがＨＤＬＣ形式の場合、上記の送信回路１５は巡回
冗長検査（ＣＲＣ）文字及びその後にＩＤＬＥ文字を付
加することができ、またそれ以外の場合は、当該チャネ
ルが非活動状態になったことを示すＩＤＬＥ文字を付加
することができる。ＴＦＭ１８はまた、このビットに反
応して、送信データバッファＴＤＣＲ２がたとえ空でも
、以後の要求をＤＭＡＲＱ２３に入れないようにする。

【０１１９】ＥＦＤ フレームの終り指標ビット。これは、バイトカウントＴ
ＤＢＣが０になり、ＴＤＣＲ４の（ホストによってプロ
グラミングされた）フレームの終り指標ビットＥＦＩが
、このバイトカウントに関連する送信データがプロトコ
ル形式化フレーム内の送信データのプロトコル最終バイ
トの最後のデータであることを指示すると、ＤＭＡＣ２
２によってセットされる。このビットは、ＴＦＭ１８に
よって監視され、セットされたときＴＦＭ１８によって
次の送信回路１５に渡され、その結果、送信回路１５は
フレームの終りフラグ文字及びＣＲＣ文字を最下位送信
データバイトの後ろに付加することができる。

【０１２０】ＮＤＩ データなし指標ビット。このビットは、ＤＣＢが受け取
られたときに０バイトカウントＴＤＢＣを含み、かつＴ
ＤＣＲ４のＥＣＩビット又はＥＦＩビットがセットされ
ている場合にセットされる。

【０１２１】ＴＢＣ 送信バッファカウント。この２ビットカウントは、送信
データバッファＴＤＣＲ２で現在利用可能なデータバイ
トの数を示す。このカウントは、送信データバイトが送
信データバッファから除去されたとき、ＴＦＭ１８によ
って減分される。

【０１２２】ＴＯＰＱ 待ち行列の先頭指標。ＴＦＭ１８によって他の送信回路
にゲートアウトされる、送信データバッファの次のバイ
トを指示する。

【０１２３】ＰＥ ＤＭＡＣが、ＦＩＦＯ　　ＲＡＭ１６、ＤＭＡＣ　　Ｒ
ＡＭ２４、又はホストメモリ２ｂへのアクセスに関する
パリティエラー指標を受け取ると、そのＤＭＡＣ２２に
よってセットされるデータパリティ・エラー指標。

【０１２４】ＴＤＢＣ ホストメモリで現在アクセスされているデータセグメン
トに残された送信データバイト数を規定する送信データ
バイト・カウント。

【０１２５】ＴＤＣＲ３は、８つの未使用（予備）ビッ
ト空間、及び次の送信データワードがそこから取り出さ
れるホストメモリ内の位置を指定するアドレス情報ＴＤ
ＢＡ（送信データバッファ・アドレス）を保持するため
に割り当てられた２４のビット空間を含む。

【０１２６】ＴＤＣＲ４は、１０の未使用（予備）ビッ
ト空間、ＥＣＤビット及びＥＦＤビットに関して上述の
ホストプログラミング可能な終り指標ビットＥＣＩ（チ
ェーンの終り指標ビット）用とＥＦＩ（フレームの終り
指標ビット）用の２つのビット空間、及び（連鎖が指示
された場合）次のＤＣＢの第１ワードのホストメモリの
アドレスを示す２４ビットのＤＣＢアドレスフィールド
（ＤＣＢＡ）を含む。

【０１２７】図１５を参照すると、ＲＤＣＲ２は、最大
１ワードの受信データを４受信データバイト単位（ＲＤ
Ｂ１−ＲＤＢ４）まで保持する。他の３つの受信データ
制御ワードレジスタＲＤＣＲ１、ＲＤＣＲ３、及びＲＤ
ＣＲ４は、受信データが記憶されているホストメモリ２
ｂ内の循環バッファ空間の特徴を規定する情報を含む。 個々の循環バッファ空間は、各受信チャネルに割り当て
られ、ホストプロセッサ・システム２によって管理され
る。ＩＩＭによってチャネルの循環バッファに置かれた
受信データがホストプロセッサ・システム２によって適
切に協調して処理されるとき、境界ポインタは当該のチ
ャネルに関するＩＩＭプロセスと調整して進行し、この
プロセスは決して境界を超えてオーバーフローすること
はない。循環バッファの管理自体は、上記の米国特許出
願第０７／４９５２３２号及び第０７／４９５８１０号
に記載されており、本発明の一部ではない。

【０１２８】ＲＤＣＲ１は、８つの未使用／予備ビット
空間、指標ビットＲＢＣ（受信境界検査ビット）用とＲ
ＰＥ（受信パリティ・エラー・ビット）用の２つのビッ
ト空間、及びアドレスパラメータＲＤＣＡ（受信データ
バッファ現アドレス）用の２２ビットの空間を含む。Ｒ
ＢＣは、アドレスＲＤＣＡが後述の他のアドレスパラメ
ータによって規定される境界外にあることをＤＭＡＣ２
２が検出するとセットされる。ＲＰＥは、ＤＭＡＣ２２
がホストメモリ２ｂ又はローカルＲＡＭに関するパリテ
ィエラー指示を受け取るとセットされる。ＲＤＣＡは、
受信データが記憶される上記循環バッファ空間の次のア
ドレスを指定する。

【０１２９】ＲＤＣＲ３は、２つの未使用／予備ビット
空間、アドレスパラメータＲＤＬＡＨ（受信データ最終
アドレスハイ）に割り振られた８つのビット空間、及び
アドレスパラメータＲＤＦＡ（受信データバッファの第
１アドレス）専用の２２ビットを含む。ＲＤＬＡＨは、
ホストメモリの循環バッファ空間の最終（境界内）アド
レスの上位８ビットを含む。ＲＤＦＡは、それぞれのチ
ャネルの循環バッファ空間の第１アドレスを指定する。

【０１３０】ＲＤＣＲ４は、１２ビットのアドレスパラ
メータＲＤＬＡＬ（受信データ最終アドレスロー）、及
び２０ビットのアドレスパラメータＲＤＢＡ（受信デー
タ境界アドレス）を含む。ＲＤＬＡＬは、循環バッファ
の最終／先頭アドレスの下位１２ビットを含む。ＲＤＬ
ＡＬと、ＲＤＣＲ３内のＲＤＬＡＨとで、２０ビットの
最終アドレスを構成する。ＲＤＢＡは、それを越えた場
合にバッファオーバーラン（たとえば、前の受信データ
の重ね書き）を表す境界アドレスを規定する。

【０１３１】９．３　　データ転送及びＤＣＢ取出しの
適応パイプラインの使用例 ＤＭＡＣ２２及びＤＭＡＤＢ２２Ａは、異なるチャネル
に関して時間的にオーバーラップして動作することがで
き、任意の単一チャネルに関するその動作に関して有効
に減結合されるので、それらのレジスタはパイプライン
を形成して、すべてのチャネルに関する転送に関して両
ユニットに課される時間的制約を有効に低減する。この
パイプラインは、それが送信ＤＣＢ取出し中に単一チャ
ネルにだけサービスできるという点で適応的である。以
下の例は、２つのユニットが異なる受信チャネルに関す
る要求の時間的にオーバーラップした処理を実行してい
る場合、両ユニットＤＭＡＣ２２とＤＭＡＤＢ２２Ａが
異なる送信チャネルに関する要求の時間的にオーバーラ
ップした処理を実行している場合、両ユニットが反対向
きのチャネル（１本は受信チャネル、もう１本は送信チ
ャネル）に関する要求のオーバーラップした処理を実行
している場合、及び両ユニットが１本の送信チャネルに
関するＤＣＢ取出しを処理している場合、両ユニットが
どのようにして動作するかを例示するものである。各例
における時間及び一般機能基準フレームは、図２の間隔
５０に関連する事象と見なすことができ、図１３はこれ
らの例のレジスタに対する基準フレームとして使用する
ことができる。

【０１３２】例１　　ＤＭＡＤＢは受信チャネルＣ２に
関するデータ転送を実行し、ＤＭＡＣは受信チャネルＣ
３に関する転送を準備する この場合、ＤＭＡＣが、それぞれＤＭＡＣ＿Ｂ＿ＯＰＣ
ＯＤＥ機能及びＤＭＡＣ＿Ｃ＿ＯＰＣＯＤＥ機能によっ
て規定される２ワード読出し要求のＦＩＦＯＲＡＭ１６
及びＤＭＡＣ　　ＲＡＭ２４への同時供給によって、Ｃ
３のＲＤＣＲｎ／Ｃ３ワード（ｎ＝１−４）４個をすべ
て取り出している間に、ＤＭＡＤＢ２２ＡはＭＩＯ２５
と緊密にインターロックされて動作し、Ｃ２に割り当て
られたホストメモリ２ｂの循環バッファ記憶空間に関す
る転送を実行し、ＤＭＡＣ２２及びＤＭＡＤＢ２２Ａは
このとき有効に減結合される。ＤＭＡＤＢ２２Ａは、Ｃ
２に関する記憶動作を完了すると、ＤＭＡＤＢ＿ＲＥＱ
を０にリセットしてＤＭＡＤＢ２２Ａが他のサービスに
利用できることを示し、またＣ２に関するＤＭＡＲＱ受
信要求ビットをリセットする。

【０１３３】ＤＭＡＣ２２では、ＲＤＣＲ２／Ｃ３（Ｃ
３の最新受信データ）はＤＡＴＡＨＯＬＤ　　ＲＥＧ１
６０に配置される。同時に、ＲＤＣＲ１／Ｃ３はＣＵＲ
ＲＥＮＴ　　ＡＤＤＲ　　ＲＥＧ１６１に配置され、Ｒ
ＤＣＲ３／Ｃ３はＲＦＡ＿ＮＤＡＲＥＧ１６２に入れら
れ、ＲＤＣＲ４／Ｃ３は受信境界循環バッファアドレス
・レジスタ（ＲＢＣＡ）に入れられる（図１０参照）。 レジスタ１６１の現アドレスＲＤＣＡがレジスタ１６２
とレジスタＲＢＣＡの状態によって規定される境界内に
あることを確認した後（それが境界内にあると仮定して
）、ＤＭＡＣ２２はその　Ｃｕｒｒｅｎｔ　Ａｄｄｒｅ
ｓｓ　値をレジスタ１６２に転送し、レジスタ１６０（
レジスタ１６０はカウント用レジスタ）無いに記憶され
た同じ値を、Ｃ３に割り当てられた循環バッファ空間の
次のアドレス位置を指示するように更新する。更新され
た　Ｎｅｘｔ　Ａｄｄｒｅｓｓ　値は（ＦＩＦＯ　　Ｒ
ＡＭ要求ラッチ８５へのＤＭＡＣの１ワード書込み要求
を介して、図８）ＦＩＦＯ　　ＲＡＭ１６のＣ３のＲＤ
ＣＲ１空間に戻して記憶される。

【０１３４】ＤＭＡＤＢレジスタ１３５のＲＥＱ部でＲ
ＥＱビット値が０／リセットであることを条件として、
ＤＭＡＣ２２はＳＴＯＲＥ　　ＷＯＲＤ　　ＯＰＣＯＤ
Ｅ　　０１をＤＭＡＤＢ　　ＯＰＣＯＤＥレジスタに転
送し、レジスタ１６２からのＣ３現アドレスをＤＭＡＤ
Ｂレジスタ１３０に転送する（ＲＥＱビットが０でない
場合、ＤＭＡＤＢ２２ＡはＣ２に関して依然として使用
中であり、ＤＭＡＣ２２は待つ）。同時に、ＤＭＡＣ２
２はＤＭＡＣレジスタ１６０からのＣ３受信データをＤ
ＭＡＤＢレジスタ１３１に渡し、ＤＭＡＤＢ＿ＲＥＱを
使用中状態１にセットする。その後、ＤＭＡＤＢ２２Ａ
はＣ３記憶転送を続行する。

【０１３５】例２　　ＤＭＡＤＢは送信チャネルＣ２に
関するデータ転送を実行し、ＤＭＡＣは送信チャネルＣ
３に関する転送を準備する ＤＭＡＣ２２が、それぞれＤＭＡＣ＿Ｂ＿ＯＰＣＯＤＥ
機能及びＤＭＡＣ＿Ｃ＿ＯＰＣＯＤＥ機能によって規定
された２つのワード読出し要求のＦＩＦＯ　　ＲＡＭ１
６及びＤＭＡＣ　　ＲＡＭ２４への同時供給によってワ
ードＴＤＣＲｎ／Ｃ３（ｎ＝１−４）を取り出す間に、
ＤＭＡＤＢ２２Ａは、ＭＩＯ２５と緊密にインターロッ
クされて動作し、Ｃ２に割り当てられたホストメモリ空
間に関する送信データ転送を実行する。ＤＭＡＣ２２及
びＤＭＡＤＢ２２Ａは、この場合有効に減結合される。 ＤＭＡＤＢ２２Ａは、Ｃ２送信データを受け取ると、Ｄ
ＭＡＤＢ＿ＲＥＱをリセットし、ＤＯＮＥ１をセットす
る。

【０１３６】ＤＭＡＣ２２では、Ｃ３に対する送信バイ
トカウントを含むＴＤＣＲ１／Ｃ３がＤＭＡＣレジスタ
のＲＬＡ＿ＴＢＣに配置され、送信データバッファ・ア
ドレス（ＴＤＢＡ）を含むＴＤＣＲ３／Ｃ３がＣＵＲＲ
ＥＮＴ　　ＡＤＤＲＲＥＧ１６１に配置され、ＴＤＣＲ
４／Ｃ３（次のＤＣＢアドレス）がＲＦＡ＿ＮＤＡレジ
スタ１６２に配置される。

【０１３７】送信バイトカウントが０でないこと、及び
ホストでプログラミングされた連鎖の終り指標及びフレ
ームの終り指標が当該終了状態を指示しないことを確認
した後、ＤＭＡＣ２２はＣ３送信データ取出しの準備を
続行する。送信バイトカウントが０であり、かつ連鎖の
終りが指示されない場合、ＤＭＡＣ２２はＤＣＢ取出し
を開始する（例４参照）。バイトカウントは０ではない
と仮定する。

【０１３８】次に、ＤＭＡＣ２２は、Ｃ３現アドレスを
レジスタ１６１からレジスタ１６２に転送し、レジスタ
１６１のアドレスを次のデータバッファ・アドレスを指
示するように更新し、その値をＴＤＣＲ３／Ｃ３用のＤ
ＭＡＣ　　ＲＡＭ２４記憶空間に戻して記憶する。また
、ＲＬＡ＿ＴＢＣのバイトカウントは更新され、ＦＩＦ
Ｏ　　ＲＡＭ内のＴＤＣＲ１／Ｃ３に戻して記憶される
。

【０１３９】ＤＭＡＤＢ＿ＲＥＱの値が０（リセット）
、ＤＭＡＤＢ＿ＤＯＮＥ１の値が１（ＤＭＡＤＢ２２Ａ
がレジスタ１３１へのＣ２送信データ取出しを完了した
ことを実際に指示する）であることを条件として、ＤＭ
ＡＣ２２はレジスタ１３１からのＣ２送信データをレジ
スタ１６０に転送し、同時にＣ３現データバッファ・ア
ドレスをレジスタ１６２からレジスタ１３０に転送する
。同時に、ＤＭＡＣはＷＯＲＤ　　ＦＥＴＣＨ　　ＯＰ
ＣＯＤＥ（ワード取出し命令コード）００をＤＭＡＤＢ
２２Ａに提示し、ＤＭＡＤＢ＿ＲＥＱを使用中状態１に
セットする。その後、ＤＭＡＣ２２及びＤＭＡＤＢ２２
Ａは減結合して動作する。すなわち、ＤＭＡＣ２２はＣ
２送信データをＦＩＦＯ　　ＲＡＭ１６のＴＤＣＲ２／
Ｃ２空間に記憶し、ＤＭＡＤＢ２２ＡはＭＩＯ２５と緊
密に協調して、ホストメモリ２ｂからＣ３送信データを
取り出す。Ｃ２送信データをＦＩＦＯ　　ＲＡＭ１６に
記憶する間に、ＤＭＡＣ２２はＣ２のＤＭＡＲＱ送信要
求ビットをリセットする。

【０１４０】例３　　ＤＭＡＤＢは送信チャネルＣ２に
関するＸＭＩＴデータ取出しを実行し、ＤＭＡＣは受信
チャネルＣ３に関するＲＣＶデータ記憶転送を準備する
例１の場合と同様に、ＤＭＡＣ２２がＣ３のＲＤＣＲｎ
／Ｃ３ワード（ｎ＝１−４）のすべてを取り出す間に、
ＤＭＡＤＢ２２ＡはＭＩＯ２５と緊密にインターロック
されて動作し、ホストメモリ２ｂに関するＣ２について
の送信データ取出しを実行する。ＤＭＡＣ２２及びＤＭ
ＡＤＢ２２Ａはこのとき有効に減結合される。Ｃ２動作
を完了すると、ＤＭＡＤＢ２２ＡはＤＭＡＤＢ＿ＲＥＱ
を０にリセットする。

【０１４１】例１の場合と同様に、Ｃ３についての現循
環バッファアドレスがＤＭＡＣレジスタ１６１に配置さ
れ、他のＲＤＣＲパラメータによって規定される境界の
範囲内にあることが確認される。次に、Ｃｕｒｒｅｎｔ
　Ａｄｄｒｅｓｓ　がレジスタ１６２に転送され、レジ
スタ１６１で更新され、更新値が、例１の場合と同様に
ＦＩＦＯ　　ＲＡＭ１６に戻して記憶される。

【０１４２】ＤＭＡＤＢ＿ＲＥＱビットが０で、ＤＭＡ
ＤＢ＿ＤＯＮＥ１が１でＤＭＡＤＢレジスタ１３１に関
するＣ２送信データ取出しの完了を指示することを条件
として、ＤＭＡＣ２２はＣ３受信データをＣ２送信デー
タに交換し（Ｃ３受信データをレジスタ１３１に配置し
、Ｃ２送信データをレジスタ１６０に配置する）、現Ｃ
３送信データバッファ・アドレスをレジスタ１６２から
ＤＭＡＤＢレジスタ１３０に転送し、ＳＴＯＲＥ　　Ｗ
ＯＲＤ　　ＯＰＣＯＤＥ　　０１をＤＭＡＤＢ２２Ａに
提示し、ＤＭＡＤＢ＿ＯＰＣＯＤＥを１にセットする。

【０１４３】次に、ＤＭＡＣ２２及びＤＭＡＤＢ２２Ａ
は減結合されて動作し、同時に、ＤＭＡＣ２２はＣ２送
信データをＦＩＦＯ　　ＲＡＭ１６に記憶し、ＤＭＡＤ
Ｂ２２ＡはＣ３受信データをホストメモリ２ｂのＣ３の
循環バッファ空間の記憶域に転送する。Ｃ２送信データ
を記憶する間に、ＤＭＡＣ２２はＤＭＡＲＱ２３のＣ２
送信要求ビットをリセットする。

【０１４４】例４　　ＤＭＡＤＢは任意のチャネルＣ２
に関して動作し、ＸＭＩＴチャネルＣ３からの要求に応
答するＤＭＡＣはホストメモリからＦＩＦＯ　　ＲＡＭ
のＴＤＣＲ３／Ｃ３へのＤＣＢ（３ワード）取出しを要
求する条件に遭遇する 例２の場合と同様に、ＤＭＡＣ２２がＴＤＣＲｎ／Ｃ３
（ｎ＝１−４）を取り出す間に、ＤＭＡＤＢ２２ＡはＭ
ＩＯ２５と緊密にインターロック動作し、ＤＭＡＣ２２
から減結合されてＣ２に関するデータ転送を実行する。 簡単にするために、ＤＭＡＤＢ２２ＡはＣ２受信データ
をホストメモリに転送中であり、実行終了後ＤＭＡＤＢ
＿ＲＥＱ及びＣ２のＤＭＡＲＱ　　ＲＣＶ要求をリセッ
トするので、ＤＭＡＣ２２はＣ２についてもうこれ以上
実行することはないと仮定する。

【０１４５】Ｃ３に関して送信データバイト・カウント
が０であり、プログラミングされた指標ＥＣＩが連鎖の
終りを示さないと仮定する。これはＤＭＡＣ２２によっ
て、Ｃ３に関して３ワードＤＣＢ取出しが必要であると
いう指示として検出される。これを検出すると、ＤＭＡ
Ｃ２２は現チャネル番号をレジスタ１６３からＰＲＥＶ
ＩＯＵＳ　　ＣＨ　　ＮＢＲレジスタ１６４に転送する
。

【０１４６】ＤＭＡＤＢ＿ＲＥＱが０であることを条件
として、ＤＭＡＣはＣ３の次のＤＣＢアドレスＤＣＢＡ
をＤＭＡＣレジスタ１６２からＤＭＡＤＢレジスタ１３
０に転送し、ＤＭＡＤＢ＿ＲＥＱを１にセットし、ＦＥ
ＴＣＨ　　ＤＣＢ　　ＯＰＣＯＤＥ（ＤＣＢ取出し命令
コード）１０をＤＭＡＤＢ２２Ａに提示する。これによ
って、ＤＭＡＤＢ２２Ａ及びＭＩＯ２５はＣ３に関して
ホストメモリ２ｂから一連の３つのＤＣＢワード取出し
を開始する。ホストメモリ２ｂからのワード取出しの順
序に並んだこれらの３ワードは、ＴＤＣＲ３、ＴＤＣＲ
４、及びＴＤＣＲ１内（ＤＭＡＣ　　ＲＡＭ２４及びＦ
ＩＦＯ　　ＲＡＭ１６内）に記憶された情報にそれぞれ
対応する。

【０１４７】ＤＭＡＤＢ２２Ａがホストメモリ２ｂから
第１のＤＣＢワードを取り出すと、そのワードはＤＭＡ
ＤＢ＿ＤＡＴＡ＿ＲＥＧにラッチされ、ＤＭＡＤＢ＿Ａ
ＣＫ０はＤＭＡＣ２２に提示される。これに応答して、
ＤＭＡＣ２２は（新しい送信データバッファ・アドレス
を含む）第１のＤＣＢワードをそのＣＵＲＲＥＮＴＡＤ
ＤＲ　　ＲＥＧにラッチし、その中にある「旧」ＴＤＢ
Ａアドレスを新しいＤＣＢのＴＤＢＡアドレスに置き換
える。

【０１４８】ＤＭＡＤＢ２２Ａは第２のＤＣＢワードを
取り出すと、そのワードをＤＭＡＤＢ＿ＤＡＴＡ＿ＲＥ
Ｇにラッチし、ＤＭＡＤＢ＿ＡＣＫ１をＤＭＡＣ２２に
提示する。これに応答して、ＤＭＡＣ２２は（新しい　
Ｎｅｘｔ　ＤＣＢ　Ａｄｄｒｅｓｓ　を含む）第２のＤ
ＣＢワードをそのＲＦＡ＿ＮＤＡＲＥＧにラッチし、古
い　Ｎｅｘｔ　ＤＣＢ　Ａｄｄｒｅｓｓ　機能を置き換
える。さらに、ＤＭＡＣ状態機械ＤＭＡ＿Ａが、ＥＣＩ
ビット及びＲＦＩビットを新しい第２のＤＣＢワードに
ラッチする。

【０１４９】ＤＭＡＤＢ２２Ａは第３／最後のＤＣＢワ
ードを取り出すと、そのワードをＤＭＡＤＢ＿ＤＡＴＡ
＿ＲＥＧにラッチし、ＤＭＡＤＢ＿ＤＯＮＥ２及びＤＭ
ＡＤＢ＿ＡＣＫ２をＤＭＡＣ２２に提示し、ＤＭＡＤ＿
ＲＥＱをリセットする（ＤＭＡＤＢ２２Ａによる３ワー
ド取出し動作の完了を指示する）。これに応答して、Ｄ
ＭＡＣ２２は（新しい送信データバイト・カウントパラ
メータ（ＴＤＢＣ）を含む）第３のＤＣＢワードをその
ＲＬＡ＿ＴＢＣレジスタにラッチし、その中にある古い
送信バイトカウント機能を置き換える。

【０１５０】ＤＯＮＥ２指標から、いまや新しいＤＣＢ
情報のすべてをラッチしたことを認識すると、ＤＭＡＣ
２２は新しい送信バイトカウントを調べる。新しいカウ
ントが０（「空のＤＣＢ」の受取りを示す）であり、新
しいＥＣＩ指標及びＥＦＩ指標が連鎖の終り又はフレー
ムの終りを示す場合、ＤＭＡＣ２２は新しいＤＣＢ情報
をＤＭＡＣ　　ＲＡＭ２４及びＦＩＦＯ　　ＲＡＭ１６
に記憶し、新しいＤＣＢ取出し動作を起こしたＤＭＡＲ
Ｑ送信データ要求をリセットする。新しいバイトカウン
トが０であり、新しいＥＣＩ及びＥＦＩが連鎖の終りも
フレームの終りも示さない場合、ＤＭＡＣ２２はＴＤＦ
ＳＷのＮＤＩ指標をオンにし、そのフィールドのビット
ＥＣＤ及びＥＦＤをそれぞれＥＣＩの値及びＥＦＩの値
にセットし、Ｃ３のＤＭＡＲＱ要求をリセットしないで
（これによって、ＤＭＡＣは、リセットされないＣ３要
求に戻る前に、１以上の他の要求にサービスすることが
できる）新しいＤＣＢをＤＭＡＣ　　ＲＡＭ２４及びＦ
ＩＦＯ　　ＲＡＭ１６に記憶する。新しい送信バイトカ
ウントが０でない場合、ＤＭＡＣ２２はＣＵＲＲＥＮＴ
＿ＡＤＤＲ＿ＲＥＧの内容をＤＭＡＤＢ＿ＡＤＤＲ＿Ｒ
ＥＧに転送し、ＤＭＡＤＢ＿ＲＥＱをオンにセットし、
ＤＭＡＤＢ＿ＯＰＣＯＤＥ　　００（ＦＥＴＣＨ　　Ｗ
ＯＲＤ）を提示し、新しく取り出されたＤＣＢによって
指定されるＣ３に関する送信データの第１ワードを取り
出す際にＤＭＡＤＢ２２Ａを起動し、それによって、新
しく検索されたＤＣＢに関してＣ３の第１送信データ取
出し時に直ちにＤＭＡＤＢ２２Ａ／ＭＩＯ２５を起動す
る。

【０１５１】ＤＭＡＤＢ２２Ａ／ＭＩＯ２５がこの要求
に対して動作している間に、ＤＭＡＣ２２はレジスタ１
６１の　Ｃｕｒｒｅｎｔ　Ａｄｄｒｅｓｓ　値、及びＲ
ＬＡ＿ＴＢＣの送信バイトカウントを更新し、（更新さ
れたバイトカウントを含む）第３の受信されたＤＣＢワ
ードをＦＩＦＯ　　ＲＡＭ１６内に記憶する。同時に、
新しいＣ３　　ＤＣＢの更新された第１及び第２の受信
されたワードを（ＤＭＡＣ　　ＲＡＭへの２ワード書込
み要求によって）ＤＭＡＣ　　ＲＡＭ２４に記憶し、あ
るチャネルが保留されている場合、他のチャネルのＤＭ
ＡＲＱ要求へのサービスを開始する（新しいＤＣＢ取出
しを発生させたＣ３送信データについての最初の要求は
、その新しいＤＣＢによって指定される第１の送信デー
タワードをＤＭＡＣ２２が受け取るまでリセットされな
いことに留意されたい）。 このように、ＤＭＡＣ２２レジスタ及びＤＭＡＤＢレジ
スタのパイプラインは、ＤＣＢ取出しの第３ワードをＤ
ＭＡＣ２２が受け取り次第、２本のチャネルに関して時
間的にオーバーラップして直ちに動作することができる
。

【０１５２】バイトカウントが０であり、かつ終り指標
ＥＣＩ又はＥＦＩのいずれもオンでない上記のケース（
ＤＣＢがＣ３　　ＤＭＡＲＱ要求をリセットしないで局
所的に記憶される場合）に関して、（必要とされる他の
チャネル要求にサービスした後）ＤＭＡＣ２２が関連す
るＣ３　　ＤＭＡＲＱ送信データ要求のサービスに戻る
と、ＤＭＡＣ２２は新しいＤＣＢ制御情報を取り出し、
終り指標のない０カウントを再検出し、Ｃ３に関する別
のＤＣＢ取出し時に（今度は最後に受け取ったＤＣＢ内
に含まれる新しいＤＣＢアドレスに関して）ＤＭＡＤＢ
２２Ａを起動する。

【０１５３】１０．ＭＩＯバス保持動作ＭＩＯは、以下
に記述するマイクロ・チャネル・バス保持機能を除いて
、本質的に、前に引用した米国特許出願第０７／４９５
２３２号及び第０７／４９５８１０号に記述されたＭＩ
Ｏユニットと論理的かつ機能的に同じである。ＭＩＯタ
イマユニット１４７（図１２）は、この機能に関するい
くつかの付随的入力を供給する。以下の議論は、図１２
を参照して読まれたい。

【０１５４】前述のように、マイクロチャネル・バスに
接続された装置は、プリエンプト線を介してそのバスへ
のアクセスを通知する。そのバスがアクセスに使用可能
であると、ホストプロセッサ（どの図面にも図示せず）
と結合した中央コントローラは、調停許可信号を線ＡＲ
Ｂ＿ＧＮＴ上に供給する（図１２）。そのときアクセス
を要求する装置は、バス上のレベル指示を評価し、これ
らの装置自体のレベル指示より高い外部レベル指示を検
出した場合、調停競合からそれらの装置自体を除去する
。最終的に、１つの装置が競合状態のまま残り、調停サ
イクルが完了し、（ＣＭＤ線を活動化する）優位の装置
がバスを勝ち取る（バスの制御権を取る）。効率的なシ
ステム動作のためには、バスを制御している各装置がそ
の制御権を不当に拡大しないことが重要である。

【０１５５】現在調停中の装置、及び制御権を勝ち取れ
ない装置が、それらのプリエンプト線を活動状態に駆動
し続けることがある。外部調停コントローラは、ＣＭＤ
線及びプリエンプト線を継続して監視する。ＣＭＤ線は
、ある装置がいつバス制御権を取ったかを決定し、プリ
エンプト線は、制御が開始した後の調停競合の状態を決
定する。プリエンプト線が活動状態になってから約７．
８マイクロ秒後に、またプリエンプト線が開始時に活動
状態であった場合は制御が開始してから７．８マイクロ
秒後に、調停コントローラは、バス調停及び制御の次の
サイクルを開始するための他の調停許可を出す。したが
って、バスを制御している装置は、プリエンプト線が非
活動状態から活動状態になる時点、またプリエンプト線
がそのとき活動状態であった場合はそれが制御権を取っ
た時点から７．８マイクロ秒以内に、制御権を放棄する
準備ができていなければならない。

【０１５６】この点で、このＩＩＭ設計に関して問題が
生じる。というのは、ＤＭＡＣ２２及びＭＩＯ２５／Ｄ
ＭＡＤＢ２２Ａは、ＤＭＡＣ２２があるチャネルに関す
る動作を準備中であり、同時にＭＩＯ２５及びＤＭＡＤ
Ｂ２２Ａが他のチャネルに関する動作をすでに終了して
いる、短い時間中に有効に減結合されるためである。こ
のようなとき、ＭＩＯ２５が直ちにバスを放棄した場合
、ＤＭＡＣ２２及びＤＭＡＤＢ２２Ａのパイプラインは
（ＤＭＡＣ２２内で）半分満たされ、バスに関する再調
停をＭＩＯ２５に求め、制御権を得る前に、ＤＭＡＣ２
２と制御権が放棄された場合その要求がサービスを受け
ていたチャネルとが有効にブロックされている間に、さ
らに２００マイクロ秒の遅延時間が生ずる可能性ができ
る。その結果、望ましくない性能低下が生じる可能性が
ある。

【０１５７】ＤＭＡＣ２２が現在別のチャネル要求を処
理している減結合の瞬時が必然的にきわめて短い（ＭＩ
Ｏ／ＤＭＡＤＢ動作のせいぜいいくつかの内部機械サイ
クル時間）ことを認識して、ＤＯＮＥ状態に達した後に
、数サイクルギャップにまたがる対応する期間だけＭＩ
Ｏ２５がバスを放棄する時点を遅らせるように、ＭＩＯ
２５を適応させることが決定された。すなわち、ＭＩＯ
２５はＤＯＮＥ状態に達した後その長さの時間（約０．
４マイクロ秒）だけバスの保持／制御を継続し、その間
にＤＭＡＣ２２／ＤＭＡＤＢ２２Ａから読出し又は書込
み動作要求を受け取っていない場合は、その時間後にバ
スを放棄する。ＭＩＯ２５はこの「バス保持」間隔中に
読出し又は書込み要求を受け取った場合、アイドル状態
期間がなかったかのように制御権を保持する。

【０１５８】このバス保持動作には例外がある。ＭＩＯ
２５がバスの制御権を得ると、プリエンプト線を監視し
、プリエンプト線が活動状態になった場合か又はプリエ
ンプト線がバス制御の開始時に活動状態であった場合、
ＭＩＯ２５はその内部タイマ１４７を、６マイクロ秒よ
り少し長く続くタイムアウトを開始するように条件づけ
る。ＭＩＯ２５がＤＭＡＣ２２／ＤＭＡＤＢ２２Ａから
読出し又は書込み要求を受け取り、同時にタイマカウン
トがこのタイムアウトになるまでに４マイクロ秒未満し
かない場合、要求された動作が開始される。タイマカウ
ントが４〜６マイクロ秒間にあるときにＭＩＯ２５が要
求を受け取った場合、要求動作は、それがＤＣＢ取出し
要求以外の場合だけ、すなわち、それが受信データ又は
送信データの転送要求である場合にだけ開始される。要
求を６マイクロ秒より後に受け取った場合は、何の処置
も取られない。

【０１５９】このように、ＭＩＯ２５がＤＯＮＥ状態に
あり、そのタイマが（プリエンプト線が活動状態になっ
てから）４マイクロ秒より短い経過時間を示す場合、バ
スは追加の保持期間だけ保持される。しかし、ＭＩＯ２
５がＤＯＮＥ状態にあり、そのタイマが４〜６マイクロ
秒間を示す場合、バスは保持されるが、ＭＩＯ２５はＤ
ＣＢ取出し要求以外の要求を受け取った場合にだけ使用
される。最後に、ＭＩＯ２５がＤＯＮＥ状態にあり、そ
のタイマが６マイクロ秒より長い経過時間を示す場合、
ＭＩＯ２５はバス制御権を直ちに放棄する。

【０１６０】１１．状態機械の詳細 現在興味のある状態機械は、ＤＭＡＣ２２、ＤＭＡＤＢ
２２Ａ、及びＭＩＯ２５の状態機械である（ＭＩＯに関
しては、ＭＩＯの他のすべての機能が前記の米国特許出
願第０７／４９５２３号及び第０７／４９５８１０号の
ＩＤＬＣ装置で使用されるＭＩＯの機能と論理的に同じ
である限り、現在興味のある状態機械の機能はバス保持
に関するものである）。各状態機械に関して、論理回路
の外部入出力の機能について最初に述べ、次に状態機械
の状態及び状態遷移の詳細について述べる。ＤＭＡＣ状
態機械に関して、図１０に示された集合体１０３の入出
力を最初にリストしてから、次に個々の状態機械の説明
を行う。状態機械の状態及び状態遷移の記述は、論理回
路設計分野の当業者にとっては基礎的論理を完全に定義
しているものと見なされる。

【０１６１】１１．１　　ＤＭＡＣ状態機械状態機械１
０３（図１０）は５つの緊密に結合された状態機械ＤＭ
Ａ＿Ａ、ＤＭＡ＿Ｂ、ＤＭＡ＿Ｃ、ＲＣＶ＿ＡＲＢ、及
びＸＭＩＴ＿ＡＲＢを備えている。これらの状態機械へ
の外部入力及びそれらの出力について、本節で説明する
。これらの状態機械、それらの状態及び状態遷移の説明
は別の節で行う。

【０１６２】状態機械ＤＭＡ＿Ａは他の４つの状態機械
の動作を調整する。ＤＭＡ＿Ｂ状態機械はＦＩＦＯ　　
ＲＡＭ１６へのＤＭＡＣアクセスを制御する。ＤＭＡ＿
Ｃ状態機械はＤＭＡＣ　　ＲＡＭ２４へのＤＭＡＣアク
セスを制御する。ＲＣＶ＿ＡＲＢ状態機械及びＸＭＩＴ
＿ＡＲＢ状態機械はそれぞれＤＭＡＲＱ２３の受信チャ
ネル要求及び送信チャネル要求のポーリングを制御する
。

【０１６３】状態機械１０３は、図１６に示された内部
機能レジスタを介して情報を交換する。このレジスタの
情報単位の名前、及びそれらのビット幅は、図１６に示
されており、以下のように規定される。

【０１６４】ＤＭＡ＿Ｂ＿ＲＥＱ：ＤＭＡ＿Ａ状態機械
によってセットされ、ＤＭＡ＿Ｂ状態機械によってリセ
ットされる要求ビット。セットされると、ＤＭＡ＿Ｂ状
態機械は、ＤＭＡ＿Ｂ＿ＯＰＣＯＤＥによって規定され
る動作のためにＦＩＦＯ　　ＲＡＭ１６にアクセスする
ように要求される。

【０１６５】ＤＭＡ＿Ｂ＿ＯＰＣＯＤＥ：以下のＦＩＦ
Ｏ　　ＲＡＭ１６に関する７つの動作のうちの１つを実
行するようにとのＤＭＡ＿Ｂ状態機械への命令として、
ＤＭＡ＿Ａ状態機械によってセットされる。 　　ＯＰＣＯＤＥ　　　　動作 　　０００　　　　　　　　　　受信データバッファ・
アドレス（ＲＤＢＡ）を読み出す　　００１　　　　　
　　　　　更新されたＲＤＢＡを書き込む　　０１０　
　　　　　　　　　ＲＤＢＡを書き込み、ＤＭＡＲＱ要
求ビットをリセットする　　０１１　　　　　　　　　
　送信データバイト・カウント（ＴＤＢＣ）を読み出す
　　１００　　　　　　　　　　ＴＤＢＣを書き込む　
　１０１　　　　　　　　　　送信データを書き込み、
ＤＭＡＲＱ要求ビットをリセットす　　　　　　　　　
　　　　　　　　　る　　１１０　　　　　　　　　　
ＴＤＢＣを書き込み、ＤＭＡＲＱ要求ビットをリセット
する

【０１６６】ＤＭＡ＿Ｃ＿ＲＥＱ：ＤＭＡ＿Ａ状態
機械によってセットされ、ＤＭＡ＿Ｃ状態機械によって
リセットされる。セットされると、ＤＭＡ＿Ｃ＿ＯＰＣ
ＯＤＥによって規定される動作のためにＤＭＡＣ　　Ｒ
ＡＭ２４にアクセスするように、ＤＭＡ＿Ｃ状態機械に
要求する。

【０１６７】ＤＭＡ＿Ｃ＿ＯＰＣＯＤＥ：ＤＭＡＣ　　
ＲＡＭ２４に関する以下の４つの動作のうちの１つを実
行するようにとのＤＭＡ＿Ｃ状態機械へのＤＭＡ＿Ａ状
態機械の命令。 　　ＯＰＣＯＤＥ　　　　動　　作 　　００　　　　　　　　　　　　ＤＭＡＣ　　ＲＡＭ
２４から受信第１アドレス、最終アドレス、　　　　　
　　　　　　　　　　　　　及び境界アドレスを読み出
す　　０１　　　　　　　　　　　　送信データバッフ
ァ・アドレス（ＴＤＢＡ）、Ｎｅｘｔ　ＤＣＢ　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　Ａｄｄｒｅｓｓ、ＥＣＩ、及びＥＦＩを
読み出す　　１０　　　　　　　　　　　　ＴＤＢＡ、
Ｎｅｘｔ　ＤＣＢ　Ａｄｄｒｅｓｓ、ＥＣＩ、及びＥＦ
Ｉを書き　　　　　　　　　　　　　　　　　　込む　
　１１　　　　　　　　　　　　ＴＤＢＡを書き込む

【
０１６８】ＤＭＡＣ＿ＤＭＡＤＢ＿ＯＰＣＯＤＥ：ＤＭ
ＡＤＢ２２Ａへの命令（ＳＴＯＲＥＲＥＣＥＩＶＥ　　
ＤＡＴＡ（受信データ記憶）、ＦＥＴＣＨＴＲＡＮＳＭ
ＩＴＤＡＴＡ（送信データ取出し）、又はＦＥＴＣＨ　
　３　　ＷＯＲＤ　　ＤＣＢ（３ワードＤＣＢ取出し）
）として状態機械ＤＭＡ＿Ａによってセットされる

【０
１６９】ＲＣＶ／ＸＭＩＴ：ＤＭＡ＿Ａ状態機械の現サ
ービスを指示する。セットされている場合は、受信チャ
ネルがサービスを受けており、セットされていない場合
は、送信チャネルがサービスを受けている。

【０１７０】ＤＭＡＣ／ＭＡＳＫ：同じＤＭＡＲＱ要求
の二重選択を防止するため、サービス中のチャネル要求
ビットをマスクアウトするために使用される

【０１７１
】ＤＭＡＤＢ／ＭＡＳＫ：ＤＭＡＤＢ２２Ａ／ＭＩＯ２
５から現在サービスを受けている以前に準備されたチャ
ネルの要求をマスクするために使用される

【０１７２】
ＤＭＡＣ／ＣＨＮ＿ＮＢＲ：ＤＭＡＣで現在サービス中
の未マスクの要求に関連するチャネルを識別する番号（
ＤＭＡＤＢ＿ＣＨＮ＿ＮＢＲ参照）。ＤＭＡＲＱ要求ラ
ッチにリセット信号を送り、ＦＩＦＯ　　ＲＡＭ１６及
びＤＭＡＣ　　ＲＡＭ２４にアドレスするために使用さ
れる。また、同じチャネル要求の二重選択を防止するた
めすでに選択された要求をマスクアウトするためにＲＣ
Ｖ／ＸＭＩＴ及びＤＭＡＣ＿ＭＡＳＫと共に使用される

【０１７３】ＤＭＡＤＢ＿ＣＨＮ＿ＮＢＲ：ＤＭＡＣ２
２Ａ／ＭＩＯ２５から現在サービスを受けている要求と
関連するチャネル番号。使用法はＤＭＡＣ＿ＣＨＮ＿Ｎ
ＢＲの場合と類似しているが、ＤＭＡＤＢ＿ＭＡＳＫ及
びＤＭＡＣ＿ＤＭＡＤＢ＿ＯＰＣＯＤＥと組み合わせて
使用する。

【０１７４】ＤＭＡＣＲ＿ＰＥ：ＤＭＡ＿Ｃ状態機械に
よってセットされ、読出しアクセス中にＤＭＡＣ　　Ｒ
ＡＭ２４からパリティエラー指示を受け取ったことを示
す。ＤＭＡ＿Ａ状態機械にこのエラー状況を通知する働
きをする。

【０１７５】ＦＩＦＯ＿ＰＥ：ＤＭＡ＿Ｂ状態機械によ
ってセットされ、読出しアクセス中にＦＩＦＯ　　ＲＡ
Ｍ１６からパリティエラー指示を受け取ったことをＤＭ
Ａ＿Ａ状態機械に知らせる。

【０１７６】ユニット１０３が受け取る入力は、アルフ
ァベット順で以下の通りである。

【０１７７】ＤＭＡＣＲ＿ＡＣＫ：ＤＭＡＣ２２によっ
てセットされた要求に対する動作のＤＭＡＣ　　ＲＡＭ
２４による肯定応答

【０１７８】ＤＭＡＣＲ＿ＥＲＲＯＲ：ＤＭＡＣ　　Ｒ
ＡＭ２４からＤＭＡＣ２２へのパリティエラー指示（図
１０ではこの形で、図９ではＤＭＡＣＲ＿ＰＡＲＩＴＹ
＿ＥＲＲＯＲとして示されている）

【０１７９】ＤＭＡＤＢ＿ＡＣＫ０：次のＤＣＢの第１
ワードがＤＭＡＤＢ２２Ａ／ＭＩＯ２５によって検索さ
れたとのＤＭＡＣ２２への肯定応答

【０１８０】ＤＭＡＤＢ＿ＡＣＫ１：次のＤＣＢの第２
ワードがＤＭＡＤＢ２２Ａ／ＭＩＯ２５によって検索さ
れたとのＤＭＡＣ２２への肯定応答

【０１８１】ＤＭＡＤＢ＿ＡＣＫ２：次のＤＣＢの第３
ワードがＤＭＡＤＢ２２Ａ／ＭＩＯ２５によって検索さ
れたとのＤＭＡＣ２２への肯定応答

【０１８２】ＤＭＡＤＢ＿ＤＯＮＥ１：ホストメモリ２
ｂからの送信データ取り出しに関するＤＭＡＤＢ２２Ａ
からＤＭＡＣ２２への完了指示

【０１８３】ＤＭＡＤＢ＿ＤＯＮＥ２：ＤＣＢ取り出し
に関するＤＭＡＤＢ２２ＡからＤＭＡＣ２２への完了指
示

【０１８４】ＤＭＡＤＢ＿ＭＡＳＫ＿ＲＥＳＥＴ：ＤＭ
ＡＣ機能レジスタのＤＭＡＤＢ＿ＭＡＳＫビットをリセ
ットするためにＤＭＡＤＢ２２Ａが使用する信号（図１
６）

【０１８５】ＤＭＡＤＢ＿ＲＥＱ：ホストメモリ２ｂに
関するＤＭＡＤＢ２２Ａ／ＭＩＯ２５による動作を開始
するためにＤＭＡＣ２２によって１にセットされ、その
動作が終了したときＤＭＡＤＢ２２Ａによって０にリセ
ットされる、ＤＭＡＤＢ２２Ａの要求ビット（図１１、
図１３）。

【０１８６】ＦＩＦＯ＿ＡＣＫ：ＦＩＦＯ　　ＲＡＭ１
６からＤＭＡＣ２２への肯定応答（図１０ではこの形で
、図８ではＤＭＡＣ＿ＡＣＫとして示されている）

【０
１８７】ＦＩＦＯ＿ＥＲＲＯＲ：ＦＩＦＯ　　ＲＡＭ１
６からのパリティエラー指示

【０１８８】ＭＩＯ＿ＰＥ：ＭＩＯ２５／ＤＭＡＤＢ２
２Ａからのパリティエラー指示

【０１８９】ＲＣＶ＿ＲＥＱ：ＤＭＡＲＱ受信待ち行列
２３から選択された要求ビット

【０１９０】Ｔ／Ｆ　　　　　　　　：２／３比較回路
１０１からの真／偽指示（図１０）

【０１９１】ＸＭＩＴ＿ＲＥＱ：ＤＭＡＲＱ送信待ち行
列２３から選択された要求ビット

【０１９２】ユニット１０３から他のＩＩＭユニットへ
の出力は、アルファベット順で以下の通りである。

【０１９３】ＣＴＬ　　　　　　　　：ＤＭＡＣレジス
タ間での情報のゲーティングを制御する

【０１９４】ＤＭＡＣ＿Ａ＿ＳＷＡＰ：ＤＭＡＣ２２か
らＤＭＡＤＢ２２Ａにアドレスを転送するために使用さ
れる信号（図１０に示されているＤＭＡＤＢ＿ＡＤＤＲ
１又はＤＭＡＤＢ＿ＡＤＤＲ２）

【０１９５】ＤＭＡＣ＿Ｄ＿ＳＷＡＰ：ＤＭＡＣ　　Ｄ
ＡＴＡ　　ＨＯＬＤレジスタからＤＭＡＤＢ＿ＤＡＴＡ
＿ＲＥＧにデータを転送するために使用される信号

【０
１９６】ＤＭＡＣ＿Ｂ＿ＯＰＣＯＤＥ：ＦＩＦＯ　　Ｒ
ＡＭ１６によって実行される動作を規定するＤＭＡ＿Ａ
状態機械からＤＭＡ＿Ｂ状態機械への命令

【０１９７】
ＤＭＡＣ＿Ｃ＿ＯＰＣＯＤＥ：ＤＭＡＣ　　ＲＡＭ２４
によって実行される動作を規定するＤＭＡ＿Ａ状態機械
からＤＭＡ＿Ｃ状態機械への命令

【０１９８】ＤＭＡＣ
＿ＣＨ＿ＮＢＲ：ＤＭＡＣ２２内で現在サービスを受け
ているチャネルの識別

【０１９９】ＤＭＡＤＢ＿ＣＨ＿
ＮＢＲ：ＤＭＡＤＢ２２Ａ／ＭＩＯ２５で現在サービス
を受けているチャネルの識別

【０２００】ＤＭＡＣ＿ＤＭＡＣＲ＿ＲＥＱ：ＤＭＡＣ
　　ＲＡＭ２４へのＤＭＡＣアクセス要求

【０２０１】
ＤＭＡＣ＿ＤＭＡＤＢ＿ＤＲＳＴ：ＤＭＡＤＢ２２Ａの
ＤＯＮＥ１ラッチをリセットする

【０２０２】ＤＭＡＣ
＿ＤＭＡＤＢ＿ＯＰＣＯＤＥ：ホストメモリ２ｂに関し
て実行される動作を、ＦＥＴＣＨＴＲＡＮＳＩＭＴ　　
ＤＡＴＡ（送信データ取り出し（ワード））、ＳＴＯＲ
Ｅ　　ＲＥＣＥＩＶＥ　　ＤＡＴＡ（受信データ記憶（
ワード））、又はＦＥＴＣＨ　　ＤＣＢ（ＤＣＢ取出し
（３ワード））のうちの１つとして規定するＤＭＡＣ２
２からＤＭＡＤＢ２２Ａへの命令

【０２０３】ＤＭＡＣ
＿ＤＭＡＤＢ＿ＲＥＱ：ＤＭＡＤＢ２２Ａ／ＭＩＯ２５
動作を開始するためにＤＭＡＤＢ　　ＲＥＱラッチをセ
ットする

【０２０４】ＤＭＡＣ＿ＦＩＦＯ＿ＲＥＱ：ＦＩＦＯ　
　ＲＡＭ１６へのＤＭＡＣアクセス要求

【０２０５】ＤＭＡＣ＿ＲＣＶ＿ＲＥＳＥＴ：ＤＭＡＲ
Ｑ受信待ち行列２３の要求をリセットするために使用さ
れる

【０２０６】ＤＭＡＣ＿ＲＶ＿ＣＮＴ：ＤＭＡＲＱ受信
待ち行列２３の要求をポーリングするためにＲＣＶ＿Ａ
ＲＢ状態機械によって使用される３ビットカウンタの出
力

【０２０７】ＤＭＡＣ＿ＴＸ＿ＣＮＴ：ＤＭＡＲＱ送信
待ち行列２３の要求をポーリングするためにＸＭＩＴ＿
ＡＲＢ状態機械によって使用される３ビットカウンタの
出力

【０２０８】ＤＭＡＣ＿ＸＭＩＴ＿ＲＥＳＥＴ：ＤＭＡ
ＲＱ送信待ち行列２３の要求をリセットするために使用
される

【０２０９】１１．１．１　　ＤＭＡ　　Ａ状態機械以
下の説明では、ＴＤＣＲ１の第１バイト（図１４の項目
ＥＣＤ、ＥＦＣ、ＮＤＩ、ＴＢＣ、ＴＯＰＱ、及びＰＥ
）を、ＴＤＦＳＷ（送信データＦＩＦＯ状況ワード）と
呼ぶ。また、以下で説明されない場合、ＴＤＢＣ、ＴＤ
Ｂｎ（ｎ＝１−４）、ＴＤＢＡ、ＥＣＩ、ＲＦＩ、ＤＣ
ＢＡ、ＲＢＣ、ＲＰＥ、ＲＤＣＡ、ＲＤＢｎ（ｎ＝１−
４）、ＲＤＬＡＨ、ＲＤＦＡ、ＲＤＬＡＬ、及びＲＤＢ
Ａの意味及び位置については先の図１４及び図１５に関
する説明を参照されたい。

【０２１０】ＤＭＡ＿Ａ状態機械は、他の４つのＤＭＡ
Ｃ状態機械の動作を調整する。ＤＭＡ＿Ａ状態機械によ
って呼び出される状態、状態遷移、及び動作は以下の通
りである。

【０２１１】状態０：調停状態。サービス要求に優先順
位をつけて、ＤＭＡＲＱ受信待ち行列２３の要求に最高
優先順位を与え、ＤＭＡＲＱ送信待ち行列２３の要求に
次に高い優先順位を与え、ＤＭＡＤＢ要求（ＤＭＡＤＢ
＿ＲＥＱが０にセットされる）に最低優先順位を与える
。他の状態から、又はＤＭＡＣがリセットされた場合に
、この状態に入る。

【０２１２】ＤＭＡＲＱ２３からのＲＣＶ＿ＲＥＱが活
動状態の場合、ＤＭＡＣ機能レジスタ（ＦＲ）ビットＤ
ＭＡＣ＿ＭＡＳＫ、ＲＣＶ＿ＸＭＩＴ、ＤＭＡ＿Ｂ＿Ｒ
ＥＱ、及びＤＭＡ＿Ｃ＿ＲＥＱを活動化（オンに）し、
ＦＲフィールドＤＭＡＣ＿ＣＨＮ＿ＮＢＲ空間の受信カ
ウント値をラッチし、ＲＣＶ＿ＡＲＢ状態機械に肯定応
答を通知し、ＤＭＡ＿Ｂ＿ＯＰＣＯＤＥ及びＤＭＡ＿Ｃ
＿ＯＰＣＯＤＥを共に０００にセットし、状態１に進む
。

【０２１３】ＤＭＡＲＱ２３からのＸＭＩＴ＿ＲＥＱが
活動状態の場合、ＦＲビットＤＭＡＣ＿ＭＡＳＫ、ＤＭ
Ａ＿Ｂ＿ＲＥＱ、及びＤＭＡ＿Ｃ＿ＲＥＱを活動化し、
ＦＲＲＣＶ／ＸＭＩＴビットを非活動化／リセットし、
ＦＲフィールドＤＭＡＣ＿ＣＨＮ＿ＮＢＲ空間のＴＸ＿
ＣＮＴをラッチし、ＤＭＡ＿Ｂ＿ＯＰＣＯＤＥを０１に
セットし、ＤＭＡ＿Ｃ＿ＯＰＣＯＤＥを０１１にセット
し、状態２に進む。

【０２１４】ＤＭＡＤＢ＿ＤＯＮＥ１がオンの場合、Ｄ
ＭＡＤＢ＿ＭＡＳＫをＤＭＡＣ＿ＭＡＳＫにロードし、
ＤＭＡＤＢ＿ＭＡＳＫをリセットし、ＲＣＶ／ＸＭＩＴ
ビットをオフにセットし、ＤＭＡＤＢ＿ＣＨＮ＿ＮＢＲ
をＤＭＡＣ＿ＣＨＮ＿ＮＢＲにロードし、（ＤＭＡＣ＿
ＤＭＡＤＢ＿ＤＲＳＴを肯定することによって）ＤＭＡ
ＤＢ＿ＤＯＮＥ１をリセットし、ＤＭＡＤＢ＿ＤＡＴＡ
からＤＡＴＡ　　ＨＯＬＤ　　ＲＥＧにデータをロード
し、ＤＭＡ＿Ｂ＿ＲＥＱビットをセットし、ＤＭＡ＿Ｂ
＿ＯＰＣＯＤＥを１０１にセットし、状態４に行く。

【０２１５】上記のいずれでもない場合は、状態０にと
どまる。

【０２１６】状態１：ＤＭＡ＿Ｂ状態機械及びＤＭＡ＿
Ｃ状態機械が共に実行されて受信チャネル情報を取り出
すのを待つ。

【０２１７】ＤＭＡ＿Ｂ＿ＲＥＱ及びＤＭＡ＿Ｃ＿ＲＥ
Ｑがともにオフの場合、（ＦＲビットＤＭＡＣＲ＿ＰＥ
及びＦＩＦＯ＿ＰＥを調べることにより）ＦＩＦＯ　　
ＲＡＭ１６及びＤＭＡＣ　　ＲＡＭ２４に関するパリテ
ィエラーの有無を検査する。パリティエラーが発生した
場合、ＩＮＴ２１に対するＤＭＡＣ＿ＰＡＲＩＴＹ＿Ｅ
ＲＲＯＲを肯定し（図２）、ＣＵＲＲＥＮＴ　　ＡＤＤ
ＲＥＳＳ　　ＲＥＧ内のビット９をセットし、ＣＵＲＲ
ＥＮＴ　　ＡＤＤＲＥＳＳ　　ＲＥＧの内容をＤＭＡＣ
＿ＦＩＦＯ＿ＤＡＴＡバスに転送し（ＤＭＡ＿Ｂがデー
タをＦＩＦＯ　　ＲＡＭ１６内の対応するチャネルのＲ
ＤＣＲ１に書き込ませる）、ＦＲ内のＤＭＡ＿Ｂ＿ＲＥ
Ｑビットをセットし、ＦＲのＤＭＡＣ＿Ｂ＿ＯＰＣＯＤ
Ｅを０１０にセットし、状態４に進む。

【０２１８】　　以前にパリティエラー又は境界検査状
態があった場合、ＲＣＶ／ＸＭＩＴビットがオンならば
ＤＭＡＲＱ２３に対するＤＭＡＣ＿ＲＣＶ＿ＲＥＳＥＴ
を肯定し、そうでなければＤＭＡＣ＿ＸＭＩＴ＿ＲＥＳ
ＥＴを肯定する。状態４に進む。

【０２１９】（ＲＢＣＡ　　ＲＥＧとＣＵＲＲＥＮＴ　
　ＡＤＤＲ　　ＲＥＧの比較の結果）境界検査状態が今
発生している場合、ＣＵＲＲＥＮＴ　　ＡＤＤＲ　　Ｒ
ＥＧのＲＢＣビットをセットし、ＤＭＡ＿Ｂ＿ＲＥＱビ
ットをセットし、ＦＲのＤＭＡ＿Ｂ＿ＯＰＣＯＤＥを０
１０にセットし、状態４に進む。

【０２２０】受信循環バッファ状態の終りが検出された
場合、受信バッファの始めが保護されているかどうかを
検査する。保護されている場合は、境界検査状態が指示
され、その状態に関連する上記処置が取られる。

【０２２１】受信循環バッファの終り及び保護されてい
ないバッファの始めの場合、ＲＦＡ＿ＮＤＡ＋１をＣＵ
ＲＲＥＮＴ　　ＡＤＤＲ　　ＲＥＧにロードし、ＤＭＡ
＿Ｂ＿ＲＥＱビットをセットし、ＤＭＡ＿Ｂ＿ＯＰＣＯ
ＤＥを００１にセットし、状態６に進む。

【０２２２】受信バッファの終りでない場合、ＣＵＲＲ
ＥＮＴ　　ＡＤＤＲ　　ＲＥＧの内容をＲＦＡ＿ＮＤＡ
に入れ、ＣＵＲＲＥＮＴ　　ＡＤＤＲ　　ＲＥＧを増分
し、ＤＭＡ＿Ｂ＿ＲＥＱビットをセットし、ＤＭＡ＿Ｂ
＿ＯＰＣＯＤＥを００１にセットし、状態６に進む。

【０２２３】ＤＭＡ＿Ｂ＿ＲＥＱもＤＭＡ＿Ｃ＿ＲＥＱ
ビットもオフでない場合、ＤＭＡ＿Ｂ状態機械又はＤＭ
Ａ＿Ｃ状態機械のいずれかがＤＯＮＥでない。この状態
にとどまって、待機する。

【０２２４】状態２：ＤＭＡ＿Ｂ状態機械及びＤＭＡ＿
Ｃ状態機械が共にこの送信チャネルについての制御情報
の取り出しを完了するのを待つ。

【０２２５】ＤＭＡ＿Ｂ＿ＲＥＱ及びＤＭＡ＿Ｃ＿ＲＥ
Ｑが共にオフの場合、ＦＩＦＯ　　ＲＡＭ１６及びＤＭ
ＡＣ　　ＲＡＭ２４内のパリティエラーの有無を検査す
る。 エラーがあった場合、ＩＮＴ２１に対するＤＭＡＣ＿Ｅ
ＲＲＯＲを肯定する。ＤＭＡＣＲ＿ＰＥビット及びＦＩ
ＦＯ＿ＰＥビットをＤＡＴＡ　　ＨＯＬＤ　　ＲＥＧの
ビット８及び９に転送する。ＤＡＴＡ　　ＨＯＬＤ　　
ＲＥＧの出力をＤＭＡＣ＿ＦＩＦＯ＿ＤＡＴＡバス上に
置き、ＤＭＡ＿Ｂ状態機械によってＦＩＦＯＲＡＭに記
憶する。 ＤＭＡ＿Ｂ＿ＲＥＱビットをオンにセットし、ＤＭＡ＿
Ｂ＿ＯＰＣＯＤＥを１１０にセットし、状態４に進む。

【０２２６】同じチャネルに対する以前のサービス中に
パリティエラーがあった場合、ＤＭＡＲＱ２３に対する
ＤＭＡＣ＿ＸＭＩＴ＿ＲＥＳＥＴを肯定し、状態４に進
む。

【０２２７】ＲＬＡ＿ＴＢＣレジスタの内容が０で、現
ＤＣＢ用の送信データバッファの空きを示す場合、ＤＭ
ＡＤＢ＿ＤＯＮＥ１を監視することにより、ＤＭＡＤＢ
２２ＡがＦＩＦＯ　　ＲＡＭ１６の当該チャネルのＴＤ
ＣＲ２空間に記憶する必要のある未処理の送信データを
有するかどうかを検査する。ＤＭＡＤＢ＿ＤＯＮＥ１が
活動状態の場合、ＤＭＡＤＢ＿ＤＡＴＡをＤＡＴＡ　　
ＨＯＬＤ　　ＲＥＧにロードし、ＤＭＡＣ＿ＣＨＮ＿Ｎ
ＢＲをＤＭＡＤＢ＿ＣＨＮ＿ＮＢＲとスワップし、ＤＭ
ＡＣ＿ＭＡＳＫをＤＭＡＤＢ＿ＭＡＳＫとスワップし、
ＦＲのＲＣＶ／ＸＭＩＴビットをリセットし、ＤＭＡＣ
＿ＤＭＡＤＢ＿ＯＰＣＯＤＥを１０にセットし（ＦＥＴ
ＣＨ　　ＤＣＢ、ＤＭＡＤＢ＿ＲＥＱはまだセットされ
ていないことに注意）、ＤＯＮＥ１　　ＩＮ　　ＤＭＡ
ＤＢをリセットするためにＤＭＡＣ＿ＤＲＳＴを肯定し
、ＤＭＡ＿Ｂ＿ＲＥＱビットをセットし、ＤＭＡ＿Ｂ＿
ＯＰＣＯＤＥを１０１データにセットし、状態５に進む
。

【０２２８】ＤＭＡＤＢ＿ＤＯＮＥ１がオフの場合、Ｄ
ＭＡＤＢ＿ＲＥＱ状態を監視することにより、ＤＭＡＤ
Ｂ２２Ａが使用中かどうかを検査する。ＤＭＡＤＢ＿Ｒ
ＥＱがオンの場合は、状態２にとどまって、ＤＭＡＤＢ
２２Ａが解放されるのを待つ。

【０２２９】ＤＭＡＤＢ２２Ａが使用中でない場合、Ｄ
ＭＡＤＢ＿ＲＥＱビットをセットし、ＤＭＡＣ＿ＤＭＡ
ＤＢ＿ＯＰＣＯＤＥを１０（フェッチＤＣＢ）にセット
し、ＤＭＡＤＢ＿ＡＤＤＲ１をＤＭＡＤＢ＿ＡＤＤＲ＿
ＲＥＧに入れ、ＤＭＡＣ＿ＭＡＳＫをＤＭＡＤＢ＿ＭＡ
ＳＫにロードし、ＤＭＡＣ＿ＭＡＳＫをリセットし、Ｄ
ＭＡＣ＿ＣＨＮ＿ＮＢＲをＤＭＡＤＢ＿ＣＨＮ＿ＮＢＲ
にロードし、状態８に進む。

【０２３０】送信バイトカウントが０でない場合、ＣＵ
ＲＲＥＮＴ　　ＡＤＤＲ　　ＲＥＧの内容をＲＦＡ＿Ｎ
ＤＡ　　ＲＥＧに入れ、ＣＵＲＲＥＮＴ　　ＡＤＤＲ　
　ＲＥＧを増分し、ＴＤＦＳＷのＴＯＰＱ及びＴＢＣを
セットし、送信バイトカウントを減分し、状態７に進む
。

【０２３１】ＤＭＡ＿Ｂ状態機械もＤＭＡ＿Ｃ状態機械
も実行されない場合、状態２にとどまり、後で実行され
るのを待つ。

【０２３２】状態３：ＤＭＡ＿Ｂ状態機械及びＤＭＡ＿
Ｃ状態機械が共に実行され、送信要求についての書込み
が行われるのを待つ。

【０２３３】ＤＭＡ＿Ｂ＿ＲＥＱ及びＤＭＡ＿Ｃ＿ＲＥ
Ｑが共にオフの場合、ＤＭＡＤＢ＿ＤＯＮＥ１を検査し
て、ＤＭＡＤＢ２２Ａが、ＤＭＡＣ２２に取り出される
のを待っている送信データをもつかどうかを調べる。Ｄ
ＭＡＤＢ＿ＤＯＮＥ１がオンの場合、ＤＭＡＣ＿ＤＭＡ
ＤＢ＿ＯＰＣＯＤＥを００（ＦＥＴＣＨ　　ＷＯＲＤ）
にセットし、ＤＭＡＤＢ＿ＡＤＤＲ１をＤＭＡＤＢ＿Ａ
ＤＤＲ＿ＲＥＧにロードし、ＤＭＡＤＢ＿ＤＯＮＥ１を
リセットし、ＦＲのＲＣＶ／ＸＭＩＴビットをリセット
し、ＤＭＡＤＢ＿ＲＥＱビットをオンにセットし、ＤＭ
ＡＣ＿ＭＡＳＫをＤＭＡＤＢ＿ＭＡＳＫとスワップし、
ＤＭＡＣ＿ＣＨＮ＿ＮＢＲをＤＭＡＤＢ＿ＣＨＮ＿ＮＢ
Ｒとスワップし、ＤＭＡＤＢ＿ＤＡＴＡをＤＭＡＣ　　
ＤＡＴＡ　　ＨＯＬＤ　　ＲＥＧにロードし、ＤＭＡ＿
Ｂ＿ＲＥＱビットをオンにセットし、ＤＭＡ＿Ｂ＿ＯＰ
ＣＯＤＥを１０１にセットし、状態９に進む。

【０２３４】ＤＭＡＤＢ＿ＤＯＮＥ１がオフであるが、
ＤＭＡＤＢ＿ＲＥＱがオンの場合、状態３にとどまり、
ＤＭＡＤＢ＿ＲＥＱがオフになるまで待つ。

【０２３５】ＤＭＡＤＢ＿ＤＯＮＥ１もＤＭＡＤＢ＿Ｒ
ＥＱもオンでない場合、ＤＭＡＣ＿ＤＭＡＤＢ＿ＯＰＣ
ＯＤＥを００にセットし、ＤＭＡＤＢ＿ＲＥＱビットを
オンにセットし、ＤＭＡＣ＿ＭＡＳＫをＤＭＡＤＢ＿Ｍ
ＡＳＫにロードしてＤＭＡＤＢ＿ＭＡＳＫをリセットし
、ＤＭＡＣ＿ＣＨＮ＿ＮＢＲをＤＭＡＤＢ＿ＣＨＮ＿Ｎ
ＢＲにロードし、ＤＭＡＤＢ＿ＡＤＤＲ１をＤＭＡＤＢ
＿ＡＤＤＲ＿ＲＥＧにロードし、状態０に進む。

【０２３６】状態４：ＤＭＡ＿Ｂ状態機械が実行されて
、エラー指示をＦＩＦＯＲＡＭ１６に書き込むのを待つ
。

【０２３７】ＤＭＡ＿ＲＥＱがオフの場合、ＤＭＡＤＢ
＿ＤＯＮＥ１がオン（未処理の送信データ）かどうかを
検査する。オンの場合、ＤＭＡＤＢ＿ＤＯＮＥ１をリセ
ットし、ＤＭＡＤＢ＿ＭＡＳＫをＤＭＡＣ＿ＭＡＳＫに
ロードしてＤＭＡＤＢ＿ＭＡＳＫをリセットし、ＤＭＡ
ＤＢ＿ＣＨＮ＿ＮＢＲをＤＭＡＣ＿ＣＨＮ＿ＮＢＲにロ
ードし、ＲＣＶ／ＸＭＩＴビットをリセットし、ＤＭＡ
ＤＢ＿ＤＡＴＡをＤＡＴＡ　　ＨＯＬＤ　　ＲＥＧにロ
ードし、ＤＭＡ＿Ｂ＿ＲＥＱビットをオンにセットし、
ＤＭＡ＿Ｂ＿ＯＰＣＯＤＥを１０１にセットし、状態４
にとどまる。

【０２３８】ＤＭＡＤＢ＿ＤＯＮＥ１がオフの場合、Ｄ
ＭＡＣ＿ＭＡＳＫをリセットし、状態０に進む。

【０２３９】状態５：ＤＭＡ＿Ａ状態機械は、ＤＭＡ＿
Ｂ状態機械が実行され送信データをそれぞれのＴＤＣＲ
２に記憶し、その結果、ＤＭＡ＿Ａ状態機械がＤＣＢ取
出し時にＤＭＡＤＢ２２Ａを起動できるようになるのを
待つ（この場合、送信データは以前のコマンドによって
指定された最後のデータであり、連鎖は終了していず、
このデータ取出しは送信バイトカウントを０に減少させ
て、ＤＣＢ取り出しを呼び出す）。ＤＣＢ取出しは、Ｄ
ＭＡ＿Ｂ状態機械が使用することのできたレジスタの使
用を必要とする。したがって、待つ必要がある。

【０２４０】ＤＭＡ＿Ｂ＿ＲＥＱがオフの場合、ＤＭＡ
ＤＢ＿ＲＥＱをオンにセットし、状態８に進む。

【０２４１】状態６：ＤＭＡ＿Ａ状態機械は、ＤＭＡ＿
Ｂ状態機械が実行されて、ＦＩＦＯ　　ＲＡＭ１６に対
する受信データ・バッファアドレスを更新するのを待つ
。

【０２４２】ＤＭＡ＿Ｂ＿ＲＥＱがオフの場合、ＤＭＡ
ＤＢ＿ＤＯＮＥ１ビットを検査して、当該チャネルのＴ
ＤＣＲ２に記憶すべき未処理の送信データがあるかどう
かを調べる。それがある場合、ＤＭＡＤＢ＿ＤＯＮＥ１
をリセットし、ＤＭＡＣ＿ＤＭＡＤＢ＿ＯＰＣＯＤＥを
０１（ＳＴＯＲＥ　　ＷＯＲＤ）にセットし、ＤＭＡＣ
＿ＭＡＳＫをＤＭＡＤＢ＿ＭＡＳＫとスワップし、ＤＭ
ＡＣ＿ＣＨＮ＿ＮＢＲをＤＭＡＤＢ＿ＣＨＮ＿ＮＢＲと
スワップし、ＤＭＡＤＢ＿ＤＡＴＡ＿ＲＥＧをＤＡＴＡ
　　ＨＯＬＤ　　ＲＥＧとスワップし、ＤＭＡＤＢ＿Ａ
ＤＤＲ１をＤＭＡＤＢ＿ＡＤＤＲ＿ＲＥＧに入れ、ＲＣ
Ｖ／ＸＭＩＴをリセットし、ＤＭＡＤＢ＿ＲＥＱをセッ
トし、ＤＭＡ＿Ｂ＿ＲＥＱをセットし、ＤＭＡ＿Ｂ＿Ｏ
ＰＣＯＤＥを１０１にセットし、状態４に進む。

【０２４３】ＤＭＡＤＢ＿ＤＯＮＥ１がオフであり、Ｄ
ＭＡＤＢ＿ＲＥＱがオンの場合、この状態にとどまり、
ＤＭＡＤＢ＿ＲＥＱがオフになるのを待つ。

【０２４４】ＤＭＡＤＢ＿ＤＯＮＥ１もＤＭＡＤＢ＿Ｒ
ＥＱもオンでない場合、ＤＭＡＣ＿ＤＭＡＤＢ＿ＯＰＣ
ＯＤＥを０１にセットし、ＤＡＴＡ　ＨＯＬＤ　ＲＥＧ
をＤＭＡＤＢ＿ＤＡＴＡ＿ＲＥＧに転送し、ＤＭＡＤＢ
＿ＡＤＤＲ１をＤＭＡＤＢ＿ＡＤＤＲ＿ＲＥＧに転送し
、ＤＭＡＣ＿ＭＡＳＫをＤＭＡＤＢ＿ＭＡＳＫに転送し
てＤＭＡＣ＿ＭＡＳＫをリセットし、ＤＭＡＣ＿ＣＨＮ
＿ＮＢＲをＤＭＡＤＢ＿ＣＨＮ＿ＮＢＲに転送し、状態
０に進む。

【０２４５】ＤＭＡ＿Ｂ＿ＲＥＱがオンの場合、それが
オフになるまでこの状態にとどまる。

【０２４６】状態７：ＤＭＡ＿Ａ状態機械は送信バイト
カウントを再検査する。カウントが０の場合、ＥＣＩ及
びＥＦＩをそれぞれＴＤＦＳＷのＥＣＤビット及びＥＦ
Ｃビットに転送する。そうでない場合、ＥＣＤ及びＥＦ
Ｄを０にセットする。ＤＭＡ＿Ｂ＿ＲＥＱ及びＤＭＡ＿
Ｃ＿ＲＥＱをオンにセットし、ＤＭＡ＿Ｂ＿ＯＰＣＯＤ
Ｅを１００にセットし、ＤＭＡ＿Ｃ＿ＯＰＣＯＤＥを１
１にセットし、ＲＬＡ＿ＴＢＣＲＥＧをＤＡＴＡ　　Ｈ
ＯＬＤ　　ＲＥＧに転送し、状態３に進む。

【０２４７】状態８：ＤＭＡＤＢからのＤＣＢ取出しを
待つ。

【０２４８】ＤＭＡＤＢ＿ＤＯＮＥ２がＤＭＡＤＢによ
って肯定された場合、ＭＩＯ＿ＤＭＡＣ＿ＰＥを検査し
てデータパリティ・エラー指示の有無を調べる。パリテ
ィエラーが指示された場合、ＤＭＡＤＢ＿ＭＡＳＫをＤ
ＭＡＣ＿ＭＡＳＫに転送してＤＭＡＤＢ＿ＭＡＳＫをリ
セットし、ＤＭＡＤＢ＿ＣＨＮ＿ＮＢＲをＤＭＡＣ＿Ｃ
ＨＮ＿ＮＢＲに転送し、ＤＡＴＡ　　ＨＯＬＤ　　ＲＥ
Ｇ内のＰＥビット（ビット９）をセットし、後者をＴＤ
ＣＲ１に記憶し、ＤＭＡ＿Ｂ＿ＲＥＱをセットし、ＤＭ
Ａ＿Ｂ＿ＯＰＣＯＤＥを１１０にセットし、状態４に進
む。

【０２４９】パリティエラーがない場合、新しいＤＣＢ
が空（送信バイトカウント０）かどうかを検査する。空
の場合、ＴＤＦＳＷ内のＮＤＩビットをセットし、状態
１０に進む。

【０２５０】新しいＤＣＢが空でない場合、ＤＭＡＤＢ
＿ＡＤＤＲ２をＤＭＡＤＢ＿ＡＤＤＲ＿ＲＥＧに転送し
、ＣＵＲＲＥＮＴ　　ＡＤＤＲ　　ＲＥＧの現アドレス
を増分し、ＲＬＡ＿ＴＢＣ＿ＲＥＧのバイトカウントを
減分し、ＤＭＡＤＢ＿ＭＡＳＫをＤＭＡＣ＿ＭＡＳＫに
転送し（ＤＭＡＤＢ＿ＭＡＳＫはリセットしない）、Ｄ
ＭＡＣ＿ＤＭＡＤＢ＿ＯＰＣＯＤＥを００にセットし、
ＤＭＡＤＢ＿ＣＨＮ＿ＮＢＲをＤＭＡＣ＿ＣＨＮ＿ＮＢ
Ｒに転送し、ＤＭＡＤＢ＿ＲＥＱビットをセットし、Ｔ
ＤＦＳＷのＴＯＰＱ及びＴＢＣをセットし、状態１１に
進む。

【０２５１】ＤＭＡＤＢ＿ＤＯＮＥ２が肯定されなかっ
た場合、肯定されるまでこの状態にとどまる。この状態
にある間に、ＤＭＡＤＢ＿ＤＭＡＣ＿ＡＣＫ０に反応し
て、ＤＭＡＤＢ＿ＤＡＴＡバス上の送信データバッファ
・アドレスをＣＵＲＲＥＮＴＡＤＤＲ　　ＲＥＧにロー
ドさせ、ＤＭＡＤＢ＿ＤＭＡＣ＿ＡＣＫ１に反応して、
ＤＭＡＤＢ＿ＤＡＴＡ（ＥＣＩ、ＥＦＩ、及び　Ｎｅｘ
ｔ　ＤＣＢ　Ａｄｄｒｅｓｓ）をＲＦＡ＿ＮＤＡ＿ＲＥ
Ｇにロードさせ、ＤＭＡＤＢ＿ＤＭＡＣ＿ＡＣＫ２に反
応して、ＤＭＡＤＢ＿ＤＡＴＡバス上の送信バイトカウ
ントをＲＬＡ＿ＴＢＣ＿ＲＥＧにロードさせる。

【０２５２】状態９：ＤＭＡ＿Ｂ状態機械が実行される
のを待つ。ＤＭＡ＿Ｂ＿ＲＥＱ及びＤＭＡ＿Ｃ＿ＲＥＱ
が共にオフの場合、状態０に進む。そうでない場合、こ
の状態にとどまり、両者がオフになるのを待つ。

【０２５３】状態１０：新しいＤＣＢの送信バイトカウ
ントが０のとき、ＥＣＩ、ＥＦＩの状態を検査する。Ｅ
ＣＩ又はＥＦＩがオンの場合、ＤＭＡ＿Ｂ＿ＯＰＣＯＤ
Ｅを１１０にセットし、ＥＣＩ及びＥＦＩをそれぞれＥ
ＣＤ及びＥＦＤに転送する。そうでない場合は、ＤＭＡ
＿Ｂ＿ＯＰＣＯＤＥを１００にセットし、ＥＣＤ及びＥ
ＦＤをリセットする。いずれの場合も、ＤＭＡ＿Ｂ＿Ｒ
ＥＱ及びＤＭＡ＿Ｃ＿ＲＥＱを共にオンにセットし、Ｄ
ＭＡ＿Ｃ＿ＯＰＣＯＤＥを１０にセットし、状態９に進
む。

【０２５４】状態１１：新しいＤＣＢの送信バイトカウ
ントが減分された後にそのカウントを再検査する。その
ときバイトカウントが０であり、かつＥＣＩ又はＥＦＩ
のいずれかがオンの場合、ＥＣＩ及びＥＦＩをそれぞれ
ＴＤＦＳＷのＥＣＤ及びＥＦＤに転送する。そうでない
場合は、ＥＣＤ及びＥＦＤを０にセットする。ＤＭＡ＿
Ｂ＿ＲＥＱ及びＤＭＡ＿Ｃ＿ＲＥＱを共にオンにセット
し、ＤＭＡ＿Ｂ＿ＯＰＣＯＤＥを１００にセットし、Ｄ
ＭＡ＿Ｃ＿ＯＰＣＯＤＥを１０にセットし、状態９に進
む。

【０２５５】１１．１．２　　ＤＭＡ　　Ｂ状態機械こ
の状態機械は、ＤＭＡ＿Ａ状態機械によってセットされ
たＤＭＡ＿Ｂ＿ＯＰＣＯＤＥ機能に従って、ＦＩＦＯ　
　ＲＡＭ１６に関するＤＭＡＣ動作を実行する。この状
態機械の状態、機能、及び状態遷移は以下の通りである
。

【０２５６】状態０：他の状態から、又はリセットされ
た場合に、この状態に入る。この状態では、ＤＭＡ＿Ｂ
＿ＲＥＱビットをポーリングする。ビットがオンの場合
、ＤＭＡＣ＿ＦＩＦＯ＿ＲＥＱを肯定し、状態１に進む
。そうでない場合、この状態にとどまる。

【０２５７】状態１：ＤＭＡ＿Ｂ＿ＯＰＣＯＤＥに従っ
て、ＦＩＦＯ　　ＲＡＭ１６にアクセスする。

【０２５８】ＦＩＦＯ＿ＤＭＡＣ＿ＡＣＫが肯定された
場合、ＤＭＡ＿Ｂ＿ＯＰＣＯＤＥを復号化し、関連する
動作要求をＦＩＦＯ　　ＲＡＭ１６に供給し、ＤＭＡ＿
Ｂ＿ＯＰＣＯＤＥが読出しアクセスのために呼び出され
た場合はＦＩＦＯ＿ＥＲＲＯＲの有無を検査する。

【０２５９】ＤＭＡ＿Ｂ＿ＯＰＣＯＤＥが０００の場合
、受信チャネル空間から２ワード読出しを要求し、ＦＩ
ＦＯ＿ＤＡＴＡをＣＵＲＲＥＮＴ　　ＡＤＤＲ　　ＲＥ
Ｇにロードし、ＦＩＦＯ＿ＥＲＲＯＲがオンの場合は機
能レジスタ内のＦＩＦＯ＿ＰＥビットをセットし、状態
２に進む。

【０２６０】ＯＰＣＯＤＥが００１の場合、受信チャネ
ル空間への１ワード書込みを要求し、ＤＭＡ＿Ｂ＿ＲＥ
Ｑをリセットし、状態０に進む。

【０２６１】ＯＰＣＯＤＥが０１０の場合、受信チャネ
ルへの１ワード書込みを要求し、ＤＭＡＲＱのそのチャ
ネルの要求ビットをリセットし、ＤＭＡ＿Ｂ＿ＲＥＱを
リセットし、ＤＭＡＣ＿ＤＭＡＲＱ＿ＲＣＶ＿ＲＥＳＥ
Ｔを肯定し、状態０に進む。

【０２６２】ＯＰＣＯＤＥが０１１の場合、読出し送信
チャネルＴＤＣＲ１を要求し、ＦＩＦＯ＿ＤＡＴＡをＲ
ＬＡ＿ＴＢＣ　　ＲＥＧにロードし、パリティエラーが
指示された場合はパリティ指示をＤＭＡ＿Ａ状態機械に
セットし、ＤＭＡ＿Ｂ＿ＲＥＱをリセットし、状態０に
進む。

【０２６３】ＯＰＣＯＤＥが１００の場合、更新送信バ
イトカウントを現チャネルのＴＤＣＲ１に書き込むため
に書込みアクセスを要求し、ＤＭＡ＿Ｂ＿ＲＥＱをリセ
ットし、状態０に進む。

【０２６４】ＯＰＣＯＤＥが１０１又は１１０の場合、
それぞれ送信データ又は送信バイトカウント（ＴＤＣＲ
２又はＴＤＣＲ１）の１ワード書込みを要求し、（ＤＭ
ＡＣ＿ＦＩＦＯ＿ＤＡＴＡにある）関連するデータ又は
バイトカウントを提示し、ＤＭＡ＿Ｂ＿ＲＥＱをリセッ
トし、ＤＭＡＣ＿ＤＭＡＲＱ＿ＸＭＩＴ＿ＲＥＳＥＴを
肯定する。状態０に行く。

【０２６５】状態２：２ワード読出し要求に関する第２
のＡＣＫ（肯定応答）を待つ。ＦＩＦＯ＿ＤＭＡＣ＿Ａ
ＣＫが肯定された場合、第２のワード読出し時にデータ
パリティの有無を検査する。パリティエラーが指示され
た場合、ＦＲのＦＩＦＯ＿ＰＥビットをオンにセットし
て（ＤＭＣ＿Ａ状態機械に通知する）。ＦＩＦＯ＿ＤＡ
ＴＡバスをＤＡＴＡ　　ＨＯＬＤ　　ＲＥＧに転送し、
ＤＭＡ＿Ｂ＿ＲＥＱをリセットし、状態０に進む。

【０２６６】１１．１．３　　ＤＭＡ　　Ｃ状態機械こ
の状態機械は、ＤＭＡ＿Ａ状態機械によってセットされ
たＤＭＡ＿Ｂ＿ＯＰＣＯＤＥ機能に従ってＦＩＦＯ　　
ＲＡＭ１６に関するＤＭＡＣ動作を実行する。この状態
機械の状態、機能、及び状態遷移は以下の通りである。

【０２６７】状態０：他の状態から、又はＤＭＡＣ２２
がリセットされると、この状態に入る。この状態では、
ＤＭＡ＿Ｃ＿ＲＥＱの状態をポーリングする。ビットが
オンの場合、ＤＭＡＣ＿ＤＭＡＣＲ＿ＲＥＱを肯定し、
状態１に進む。そうでない場合は、この状態にとどまる
。

【０２６８】状態１：ＤＭＡＣＲ＿ＤＭＡＣ＿ＡＣＫが
肯定された場合、ＤＭＡ＿Ｃ＿ＯＰＣＯＤＥを復号化し
て、ＤＭＡＣＲ２４に提示する要求を決定し、この要求
が読出し動作を呼び出す場合、パリティエラーの有無を
検査する。

【０２６９】ＯＰＣＯＤＥが００の場合、受信チャネル
空間に関する２ワード読出しを要求し、第１ＤＭＡＣＲ
＿ＤＡＴＡワードをＲＦＡ＿ＮＤＡ及びＲＬＡ＿ＴＢＣ
レジスタにロードする。パリティエラーが指示された場
合、ＦＲのＤＭＡＣＲ＿ＰＥビットをセットする。第２
ワードを処理するために状態２に進む。

【０２７０】ＯＰＣＯＤＥが０１の場合、送信チャネル
空間に関する２ワード読出しを要求し、ＤＭＡＣＲ＿Ｄ
ＡＴＡバスからの第１ワードをＣＵＲＲＥＮＴ　　ＡＤ
ＤＲＲＥＧにロードする。パリティエラーが指示された
場合、ＦＲのＤＭＡＣＲ＿ＰＥビットをセットする。状
態２に進む。

【０２７１】ＯＰＣＯＤＥが１０の場合、送信チャネル
に関する２ワード書込みを要求し、ＲＦＡ＿ＮＤＡの内
容をＣＵＲＲＥＮＴ　　ＡＤＤＲ　　ＲＥＧにロードし
、状態２に進む。

【０２７２】ＯＰＣＯＤＥが１１の場合、（送信データ
バッファ・アドレスＴＤＢＡを含む）送信チャネルＴＤ
ＣＲ３に関する１ワード書込みを要求し、ＤＭＡ＿Ｃ＿
ＲＥＱをリセットし、状態０に進む。

【０２７３】状態２：２ワード転送要求の第２ワード転
送を処理する。ＤＭＡＣＲ＿ＡＣＫが肯定された場合、
ＤＭＡ＿Ｃ＿ＯＰＣＯＤＥを復号化し、対応する要求を
ＤＭＡＣ　　ＲＡＭ２４に供給する。

【０２７４】ＯＰＣＯＤＥが００の場合（受信チャネル
に関する第２ワードを読み出す）、パリティエラーの有
無を検査し、エラーが指示された場合、ＦＲのＤＭＡＣ
Ｒ＿ＰＥビットをセットする。ＤＭＡＣＲ＿ＤＡＴＡを
ＲＢＣＡレジスタにロードし、一部（上位最終アドレス
）をＲＬＡ＿ＴＢＣ　　ＲＥＧにロードする。ＤＭＡ＿
Ｃ＿ＲＥＱをリセットし、状態０に進む。

【０２７５】ＯＰＣＯＤＥが０１の場合（送信チャネル
に関する第２ワードを読み出す）、パリティ・エラーの
有無を検査し、エラーが指示された場合、ＦＲ内のＤＭ
ＡＣＲ＿ＰＥビットをセットする。ＤＭＡＣＲ＿ＤＡＴ
ＡをＲＦＡ＿ＮＤＡ　　ＲＥＧにロードする。ＤＭＡ＿
Ｃ＿ＲＥＱをリセットし、状態０に進む。

【０２７６】ＯＰＣＯＤＥが１０（第２ワード書込み）
の場合、ＤＭＡ＿Ｃ＿ＲＥＱをリセットし、状態０に進
む。

【０２７７】１１．１．４　　ＲＣＶ　　ＡＲＢ状態機
械ＤＭＡＲＱ受信待ち行列２３の要求ビットをポーリン
グする。状態及び動作は以下の通りである。

【０２７８】状態０：状態１から、又はリセットされた
場合に、この状態に入る。この状態では、受信待ち行列
要求ビットを、内部ＲＶ＿ＣＮＴカウント（３ビット）
によって規定される順にポーリングする。ポーリングさ
れたビットが活動状態であり、マスクされていない場合
、状態１に進む。そうでない場合は、この状態にとどま
り、次のビットをポーリングするためにＲＶ＿ＣＮＴを
増分する。

【０２７９】状態１：ＤＭＡ＿Ａ状態機械による活動要
求ビットの受諾を指示するＤＭＡ＿Ａ肯定応答信号を待
ち、ＲＶ＿ＣＮＴを増分し、状態０に進む。

【０２８０】１１．１．５　　ＸＭＩＴ　　ＡＲＢ状態
機械ＤＭＡＲＱ送信待ち行列２３の要求ビットをポーリ
ングする。状態及び動作は以下の通りである。

【０２８１】状態０：状態１から、又はリセットされた
場合に、この状態に入る。この状態では、送信待ち行列
要求ビットを、内部ＴＸ＿ＣＮＴカウント（３ビット）
によって規定される順にポーリングする。ポーリングさ
れたビットが活動状態であり、マスクされていない場合
、状態１に進む。そうでない場合、この状態にとどまり
、内部カウントを増分し、次の要求ビットをポーリング
する。

【０２８２】状態１：ＤＭＡ＿Ａが要求の受諾を肯定応
答するのを待つ。肯定応答されたとき、内部カウントを
増分し、状態０に戻る。

【０２８３】１１．２　　ＤＭＡＤＢ状態機械ＤＭＡＤ
Ｂ２２Ａの動作を制御する。状態及び関連する動作は以
下の通りである。

【０２８４】状態０：リセット状態。この状態では、Ｄ
ＭＡＤＢ＿ＲＥＱビットが常時監視される。ビットがオ
ンの場合、要求されたタスクを規定するためにＤＭＡＣ
＿ＤＭＡＤＢ＿ＯＰＣＯＤＥを復号化する。

【０２８５】ＯＰＣＯＤＥがホストメモリから１ワード
を取り出すことを指示する場合、ＤＭＡＣ＿ＭＩＯ＿Ｒ
Ｄ１を肯定し、状態１に進む。

【０２８６】ＯＰＣＯＤＥがホストメモリに１ワードを
書き込むことを指示する場合、ＤＭＡＣ＿ＭＩＯ＿ＷＲ
１を肯定し、状態２に進む。

【０２８７】ＯＰＣＯＤＥがＤＣＢ取出し（３ワード）
を指示する場合、ＤＭＡＣ＿ＭＩＯ＿ＲＤ３を肯定し、
状態３に進む。

【０２８８】状態１：ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０が肯
定されたとき、ＭＩＯ＿ＤＡＴＡバス上のデータをＤＭ
ＡＤＢ＿ＤＡＴＡ＿ＲＥＧにラッチし、ＭＩＯによって
ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥが肯定されるのを待つ。後
者の指示を受け取ると、ＤＭＡＤＢ＿ＲＥＱをリセット
し、ＤＭＡＤＢ＿ＤＯＮＥ１をセットする（有効なデー
タがＤＭＡＤＢ＿ＤＡＴＡ＿ＲＥＧ内にラッチされたこ
とを指示する。これは、ＤＭＡＤＢが再使用可能になる
前にＤＭＡＣ２２に移動しなければならない）。次の状
態は状態０である。転送中にエラーが発生した場合、Ｍ
ＩＯ２５は再転送を要求する。このエラー状態が解決さ
れない場合、ハードエラー状態信号がホストプロセッサ
に返送される。

【０２８９】状態２：ＭＩＯ＿ＤＭＡＣ＿ＡＣＫが肯定
されると、ＤＭＡＣ＿ＭＩＯ＿ＤＡＴＡバス上のデータ
はホストメモリに転送され、ＤＭＡＣ　　ＦＲ内の対応
するマスクビットをリセットするためにＤＭＡＤＢ＿Ｍ
ＡＳＫ＿ＲＥＳＥＴは肯定される。また、当該受信チャ
ネル要求をリセットするためにＤＭＡＤＢ＿ＤＭＡＲＱ
＿ＲＥＳＥＴは肯定される。

【０２９０】状態３：３ワードＤＣＢ取出しを処理する
。各ＭＩＯ＿ＤＭＡＣ＿ＡＣＫｎ（ｎ＝０，１，２）を
受け取ると、それはＤＭＡＣ２２に渡され、ＭＩＯ＿Ｄ
ＡＴＡバス上のデータはＤＭＡＤＢ＿ＤＡＴＡ＿ＲＥＧ
にラッチされる（ＤＭＡＣ２２は折返しで３つのワード
を受け取る準備ができており、ＤＭＡＤＢ＿ＤＡＴＡ＿
ＲＥＧの内容を内部ＤＭＡＣレジスタに自動的に転送す
る）。

【０２９１】ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥが検出される
と、ＤＭＡＤＢ＿ＤＯＮＥ２を肯定し、ＤＭＡＤＢ＿Ｒ
ＥＱをリセットし、状態０に戻る。

【０２９２】１１．３　　ＭＩＯマイクロチャネル・バ
ス状態機械 マイクロチャネル及びＤＭＡＣ２２に関する状態、動作
、及び遷移は以下の通りである。

【０２９３】状態０：アイドル状態。バス制御が解放さ
れるか、又はＩＩＭがリセットされると、この状態に入
る。

【０２９４】ＤＭＡＣ２２からの要求を待つ（ＤＭＡＣ
＿ＭＩＯ＿ＲＤ１／ＷＲ１／ＲＤ３）。要求を得たとき
、バスは直ちに調停サイクルにないことを確認し、状態
１に進む。バス調停サイクルが進行中の場合、サイクル
終了を待ち、その後で状態１に進む。

【０２９５】状態１：調停状態。この状態では、ＡＲＢ
＿ＧＮＴがハイになると、ＭＩＯ２５は確かにバスの調
停をする。しかしながら、サイクルは１００マイクロ秒
程度の短時間でありうるので、ＭＩＯ２５はサイクルを
直ちに開始するためにＡＲＢ＿ＧＮＴをゲートする。バ
ス制御権が得られ、解放されるまでこの線をハイに維持
する。ＭＩＯ２５がバス制御権を得ると、このバス上に
状態が送出される。バス制御権が得られるまでこの状態
にとどまる。得られたら、状態２に進む。

【０２９６】状態２：スレーブ装置（システムメモリ・
ユニット）の可用性を決定する。

【０２９７】装置が１６ビット装置であり、バスに接続
されている場合は、継続する。そうでない場合、状態１
５に進み、ハードエラーを通知する。装置幅はＤＳ１６
＿ＲＴＮによって検査され、バス上のスレーブ装置の有
無は、ＦＤＢＫ＿ＲＴＮによって検査される。ＤＳ１６
＿ＲＴＮが許容タイムアウト内に肯定されない場合、ハ
ードエラー状態１５に進む。ＳＦＤＢＫ＿ＲＴＮが肯定
されない場合、状態１５に進む。そうでない場合は、状
態３に進む。

【０２９８】状態３：ＡＤＬ（アドレスデコード線）を
活動状態にストローブする。状態５に進む。

【０２９９】状態５：ＣＭＤをストローブする

【０３０
０】ＣＭＤ（コマンド線）を活動状態にストローブする
。ＣＨＲＤＹ＿ＲＴＮを待ち、ＣＭＤ及びＡＤＬを非活
動化し、ＤＰＡＲＥＮ（データパリティ・イネーブル）
を活動化する。ＣＨＲＤＹ＿ＲＴＮが検出されると、状
態６に進む。ＣＨＲＤＹ＿ＲＴＮを待っている間にタイ
ムアウト状態が発生した場合、エラー指示をＤＭＡＣ２
２にセットし、状態１５に進む。

【０３０１】状態６：ＣＭＤをストローブする

【０３０
２】要求されたバス時間（２内部クロックサイクル、す
なわち約９０ナノ秒）の間ＣＭＤをローにストローブし
、状態ビットを非活動化し、次の状態（状態７）に進む
。アドレスがこの状態で変更され、その後データがゲー
トアウトされる（アドレスに対する適切な保持時間を確
保する）。次の状態は、パリティが発生しなければ状態
７である（パリティが発生した場合、次の状態は状態１
５であり、ＤＭＡＣ＿ＰＥが活動化される）。

【０３０３】ＤＭＡＣ要求がＤＣＢ取出し（ＤＭＡＣ＿
ＭＩＯ＿ＲＤ３）であり、かつ有効ワードがスレーブ装
置から受け取ったばかりである場合（パリティエラーな
しで２つの１６ビット転送）、受け取ったワードの位置
に対応して肯定応答ＭＩＯ＿ＤＭＡＣ＿ＡＣＫｎ（ｎ＝
０、１、又は２）をＤＭＡＣ２２に返す（ＤＣＢ取出し
では、３ワードが折返しでシステムメモリから読み出さ
れ、それぞれＡＣＫ０、ＡＣＫ１、ＡＣＫ２で肯定応答
される）。

【０３０４】要求が１ワード送信データ取出し（ＤＭＡ
Ｃ＿ＭＩＯ＿ＲＤ１）又は１ワード受信データ記憶（Ｄ
ＭＡＣ＿ＭＩＯ＿ＷＲ１）であり、かつワードアクセス
が完了したばかりである（バス上の２つの１６ビット転
送）場合、ＭＩＯ＿ＤＭＡＣ＿ＡＣＫ０で肯定応答する
。

【０３０５】状態７に進む。

【０３０６】状態７：ＣＭＤを非活動化する

【０３０７
】ＣＭＤは非活動化されるが、書込み動作時にはデータ
は有効に保たれる。第２の１６ビットアクセスが必要な
場合、新しい状態が出される。第２のアクセスが必要な
場合、又はＤＣＢ取出しの途中である場合、状態３に進
み、状態３−７を循環する。そうでない場合は、状態８
に進む。

【０３０８】状態８：次のバス要求／解放を待つ（バス
保持動作）

【０３０９】タイマ、バスのＭＩＯ制御のこの期間中に
バスプリエンプト信号は最初に活動状態になって以降の
経過時間を示す。

【０３１０】ＤＭＡＣ２２が設定時間（４内部ＭＩＯク
ロックサイクル）内に別の要求を返す場合、経過時間が
４マイクロ秒未満ならばバス上で要求された動作を開始
する。経過時間が４〜６マイクロ秒の間である場合、要
求された動作がＤＣＢ取出しでない限り（すなわち、Ｄ
ＭＡＣ＿ＭＩＯ＿ＲＤ１又はＤＭＡＣ＿ＭＩＯ＿ＷＲ１
である場合に限り）、要求された動作を開始する。

【０３１１】ＤＭＡＣ２２が設定時間（４内部サイクル
）内に別の要求を返さない場合、又は経過時間が６マイ
クロ秒より大きい場合、バスを解放する。

【０３１２】ＩＩＭがバスアーキテクチャの「公平」規
則に従って動作している場合、状態９に進む。そうでな
い場合は、状態０に進み、適当なとき再調停する。

【０３１３】状態９：ホッグペン。他の装置からの以前
のすべてのバスアクセス要求が許可されるまで、ＭＩＯ
が待たなければならない状態。非同期ＩＩＭ論理回路は
バスを監視して、他のすべての装置がいつアクセスの機
会をもったかを決定し、その後ＥＸＩＴ＿ＨＯＧ＿ＰＥ
ＮをＭＩＯ２５に通知する。通知時に、状態０に進む。

【０３１４】状態１５：ハード障害／エラー状態。バス
は解放され、ＭＩＯ＿ＤＭＡＣ＿ＤＯＮＥは肯定される
。エラー状態は報告される。すべての要求が除去される
まで待ち、非活動状態に入るか、又は状態０に進み、別
の要求を待つ。

【図面の簡単な説明】

【図１】ＩＤＬＣ装置及びＩＩＭ装置の通信環境、及び
ＩＩＭの回路とＩＤＬＣの回路の間の機能的関係を示す
図である。

【図２】本発明によって構成されたＩＩＭ装置のブロッ
ク図である。

【図３】本発明によって解決される問題を生ずるＩＩＭ
の通信ポートインターフェースにおけるバスアクセス制
約と実時間スループット要件間の競合を説明するのに使
用される図である。

【図４】本発明によって構成されたＩＩＭのＤＭＡＣユ
ニット、ＤＭＡＤＢユニット、及びＭＩＯユニットが、
ＩＩＭのシステムバス・インターフェースにおいてＩＩ
Ｍの最大ワード転送スループットを有効に倍増するため
に、複数のチャネルに関してどのように時間的にオーバ
ーラップして動作するかを示す図である。

【図５】バス転送動作に関するデータ及び制御情報を保
持するために、ＩＩＭに統合されＩＩＭのＤＭＡＣユニ
ットによって使用される、ＦＩＦＯ　　ＲＡＭメモリ及
びＤＭＡＣ　　ＲＡＭメモリに記憶されるワード容量及
びワード形式を示す図である。

【図６】任意の通信チャネルの受信サブチャネル及び送
信サブチャネルに関するＩＩＭの同期部及び非同期部の
内部で実行される各チャネル動作を示す図である。

【図７】ＩＩＭ装置の非同期ＤＭＡＣユニットと同期部
分間をインターフェースするＩＩＭのＤＭＡＲＱユニッ
トを示す図である。

【図８】ＤＭＡＣによってそのチャネルサービス中にど
の通信データが取り出され、記憶されるかに関するＦＩ
ＦＯ　　ＲＡＭメモリのアクセス論理回路を示す図であ
る。

【図９】ＤＭＡＣの動作を制御するための情報が記憶さ
れるＤＭＡＣ　　ＲＡＭ（ＤＭＡＣＲ）メモリ及びＩＩ
Ｍ装置の非同期部の他のユニットのアクセス論理を示す
図である。

【図１０】ＤＭＡＣのレジスタ及び状態機械論理サブユ
ニットのブロック図である。

【図１１】ＩＩＭのＤＭＡＤＢユニットのレジスタ及び
状態機械論理回路のブロック図である。

【図１２】ＩＩＭのＭＩＯユニットのレジスタ及び状態
機械論理回路のブロック図である。

【図１３】ＩＩＭのＤＭＡＣユニット及びＤＭＡＤＢユ
ニットの、レジスタ経路とユニット間の信号流れの一部
の様態とを示す簡略化したブロック図である。

【図１４】ＦＩＦＯ　　ＲＡＭに記憶され、ＤＭＡＣに
よってその動作時に使用されるＴＤＣＲ制御ワードの形
式を示す図である。

【図１５】ＤＭＡＣＲに記憶され、ＤＭＡＣによってそ
の動作時に使用されるＲＤＣＲ制御ワードの形式を示す
図である。

【図１６】ＤＭＡＣの内部機能レジスタを示す図である
。

【符号の説明】

１　　統合データリンク・コントローラ（ＩＤＬＣ）装
置２　　データ処理システム（ホストシステム）２ａ　
　プロセッサ ２ｂ　　プロセッサＲＡＭ（ホストメモリ）３　　レベ
ル１（Ｌ１）回路 ４　　バースト時分割多重（ＢＴＤＭ）インターフェー
ス５　　ネットワークインターフェース ６　　統合ＩＳＤＮモジュール（ＩＩＭ）チャネル１１
　　ＩＩＭ同期部分 １２　　ＩＩＢ非同期部分 １３　　インターフェース １４　　受信（ＲＣＶ）回路 １５　　送信（ＸＭＩＴ）回路 １６　　先入れ先出し（ＦＩＦＯ）ＲＡＭ１７　　受信
ＦＩＦＯ管理（ＲＦＭ）ユニット１８　　送信ＦＩＦＯ
管理（ＴＦＭ）ユニット１９　　タイム・スワップ（Ｔ
Ｓ）ＲＡＭ（ＴＳＲメモリ） ２０　　資源管理（ＲＳＭ）ユニット ２１　　割込み管理（ＩＮＴ）ユニット２２　　直接メ
モリアクセス・コントローラ（ＤＭＡＣ）ユニット

Claims (12)

【特許請求の範囲】
1. 【請求項１】多重チャネルＤＭＡ（直接メモリアクセス
   ）コントローラを含む複数の装置に接続可能なシステム
   バスを介してデータ処理システムメモリへのアクセスを
   制御するための多重チャネルＤＭＡコントローラであっ
   て、前記コントローラによってサービスされ前記システ
   ムメモリ内に記憶されるべきデータを運ぶ複数の入力チ
   ャネル及び前記システムメモリから取り出されたデータ
   を運ぶ複数の出力チャネルを含む複数のチャネルに関す
   るデータ及び制御情報を記憶するためのランダムアクセ
   ス・バッファメモリ手段と、前記バスを調停しそれを制
   御するように、かつ前記の個々の入力チャネルに関する
   データを前記システムメモリに転送し、前記の個々の出
   力チャネルに関するデータを前記システムメモリから取
   り出すために前記バスを介して動作するように、前記バ
   スに結合されたバス制御手段と、前記チャネルのうちの
   任意の１本に関するデータ及び制御情報を記憶するため
   の内部レジスタを有し、かつ前記出力チャネルの任意の
   １本に関するデータを前記内部レジスタから前記バッフ
   ァメモリ手段に書き込み、前記入力チャネルの任意の１
   本に関するデータを前記バッファメモリから前記内部レ
   ジスタに取り出し、かつ前記チャネルの任意の１本に関
   する制御情報を前記バッファメモリ手段と前記内部レジ
   スタとの間で双方向に転送するように、前記バッファメ
   モリ手段に結合されており、前記チャネルに関連する前
   記レジスタ内の制御情報に応答して、前記関連チャネル
   に割り振られたシステムメモリ内のアドレスに関する前
   記バス制御手段の動作を指令する手段を含むＤＭＡ制御
   （ＤＭＡＣ）手段と、前記チャネルのいずれかに関連す
   るデータ及び制御情報を保持するための内部レジスタを
   有し、かつ前記ＤＭＡＣ手段と前記バス制御手段間で前
   記の個々のチャネルに関するデータ及び制御情報を転送
   するように前記バス制御手段と前記ＤＭＡＣ手段間をイ
   ンターフェースするＤＭＡデータバッファ（ＤＭＡＤＢ
   ）手段とを備え、前記ＤＭＡＤＢ手段とバス制御手段が
   緊密に結合されて同期的に動作し、両者は前記ＤＭＡＣ
   手段とは非同期的に動作し、前記ＤＭＡＤＢ手段が、前
   記ＤＭＡＣ手段から受け取った任意の前記チャネルに関
   する制御信号に応答して、前記ＤＭＡＣ手段の内部レジ
   スタからその内部レジスタ内にそのチャネルに関するデ
   ータ及び制御情報を受け取り、そのチャネルに関するデ
   ータ及び制御情報をその内部レジスタから前記ＤＭＡＣ
   手段の内部レジスタに転送させ、前記ＤＭＡＣ手段から
   有効に減結合される間に前記バス制御手段と協働して、
   前記バスを介して前記システムメモリに関する動作を実
   行するように動作し、これによって前記動作が前記シス
   テムメモリに関する前記ＤＭＡＤＢ手段及びバス制御手
   段によって実行されている間に、前記ＤＭＡＣ手段の前
   記内部レジスタが、別の前記チャネルに関するデータ及
   び制御情報を自由に受け取って、前記の別のチャネルに
   関する前記ＤＭＡＤＢ手段及びバス制御手段による以後
   の動作の準備をすることを特徴とする直接メモリアクセ
   ス・コントローラ。
2. 【請求項２】前記ＤＭＡＣ手段は、１本のチャネルに関
   する制御情報及びデータを前記ＤＭＡＣ手段の前記内部
   レジスタから前記ＤＭＡＤＢ手段の前記内部レジスタに
   転送し、同時に別のチャネルに関する制御情報及びデー
   タを前記ＤＭＡＤＢ手段の前記内部レジスタから前記Ｄ
   ＭＡＣ手段の前記内部レジスタに転送するためのスワッ
   プ制御手段を備え、これによって前記ＤＭＡＣ手段、Ｄ
   ＭＡＤＢ手段、及びバス制御手段が前記の１本のチャネ
   ル及び別のチャネルに関して時間的にオーバーラップし
   て動作して、前記両方のチャネルに関して同時に前記バ
   ッファメモリ手段と前記システムメモリ間のデータ転送
   動作を実行することができることを特徴とする請求項１
   記載の直接メモリアクセス・コントローラ。
3. 【請求項３】前記バッファメモリ手段は、前記バスと前
   記ＤＭＡコントローラとから分離された装置にアクセス
   可能で、前記コントローラは、前記入力チャネル及び出
   力チャネルに関する前記外部装置からのデータ転送要求
   を、前記外部装置と前記バッファメモリ手段の間のデー
   タ転送と関連して記憶するように前記外部装置に結合さ
   れたＤＭＡ要求待ち行列化（ＤＭＡＲＱ）手段を含み、
   前記ＤＭＡＣ手段は、前記ＤＭＡＲＱ手段に記憶された
   要求に応答して、前記バッファメモリ手段及び前記チャ
   ネルに関する前記ＤＭＡＣ手段による動作を開始する手
   段を含み、それによって、前記バッファメモリ手段間で
   前記外部装置の要件、及び前記バス上のタイミング制約
   条件で調製されたペースでデータが転送されることを特
   徴とする請求項１記載の直接メモリアクセス・コントロ
   ーラ。
4. 【請求項４】前記チャネルの少なくとも１本に関する記
   憶された前記制御情報は、前記システムメモリに記憶さ
   れた同じチャネルに関する別のコマンドと連鎖された関
   連するコマンドを含み、前記関連するコマンドの各々は
   関連するチャネルに割り振られた前記システムメモリの
   データ単位記憶空間のブロックに関する前記ＤＭＡＣ手
   段、ＤＭＡＤＢ手段、及びバス制御手段のデータ単位転
   送動作を規定し、かつ前記コマンドの各々は前記ブロッ
   クに関する転送されるデータ単位数を規定するデータ単
   位カウント情報を含み、前記ＤＭＡＣ手段は、前記バッ
   ファメモリ手段に記憶された関連コマンドを前記ＤＭＡ
   Ｃ手段の内部レジスタに取り出す手段と、関連するチャ
   ネルに割り振られたアドレス・ブロックのアドレスであ
   る、前記レジスタのコマンドに応答して、前記コマンド
   によって指定されたシステムメモリ・データ単位アドレ
   スに関する前記ＤＭＡＤＢ手段及びバス制御手段による
   動作を開始する手段と、前記動作が開始されている間に
   、前記レジスタに入れられたコマンドの前記アドレス及
   び単位カウントを修正するように動作する手段と、前記
   レジスタに入れられたコマンドを前記修正されたアドレ
   ス及び単位カウントと共に前記バッファメモリ手段に記
   憶する手段と、システムメモリ空間の前記ブロックが使
   い果された前記修正されたカウントからの情報と、前記
   レジスタに入れられた、別のコマンドに連鎖された関連
   するコマンドからの情報と、前記レジスタに入れられた
   、前記関連する別のコマンドのシステムメモリの位置を
   指定するコマンドの情報とに応答して、前記ＤＭＡＤＢ
   手段及びＤＭＡＣ手段の前記内部レジスタを介して前記
   システムメモリから前記の別のコマンドを逐次取り出す
   ための前記ＤＭＡＤＢ手段及びバス制御手段による動作
   を開始して、前記ＤＭＡＣ手段は、関連するチャネルに
   割り振られたシステムメモリのデータ単位空間の別のブ
   ロックに関する別のデータ転送動作を指令できるように
   する手段とを含むことを特徴とする請求項１記載の直接
   メモリアクセス・コントローラ。
5. 【請求項５】前記連鎖コマンドの各々は制御情報の複数
   のデータ単位からなるデータ制御ブロック（ＤＣＢ）を
   含み、その制御情報の検索にはＤＭＡＣ手段とＤＭＡＤ
   Ｂ手段の両方の内部レジスタを同時に使用することが必
   要であり、それによって、前記レジスタは、検索される
   コマンドのＤＣＢに関連するチャネル以外のチャネルへ
   のサービスのために利用できないことを特徴とする請求
   項４記載の直接メモリアクセス・コントローラ。
6. 【請求項６】連鎖コマンドを表すＤＣＢの最後の単位の
   検索の際に、前記ＤＭＡＣ手段の前記内部レジスタは、
   検索されたＤＣＢの単位のすべてによって規定される情
   報でセットされ、前記ＤＭＡＣ手段は、ＤＭＡＤＢ手段
   及びバス制御手段に、前記ＤＣＢによって規定されるデ
   ータ単位転送動作を開始するように直ちに指令できるこ
   とを特徴とする請求項５記載の直接メモリアクセス・コ
   ントローラ。
7. 【請求項７】前記バス制御手段は、前記チャネルの別の
   １本に関する別の動作要求を準備するために前記ＤＭＡ
   Ｃ手段が必要とする時間の一部分を表す所定の時間の間
   に、前記バス制御手段が、バス制御手段がバス制御権を
   有し、前記チャネルの１本に関する前記ＤＭＡＣ手段に
   よって要求された動作を完了し、前記ＤＭＡＣ手段から
   前記ＤＭＡＤＢ手段を介して別の動作要求を受け取って
   いない場合に発生するアイドル状態を検出する手段と、
   前記アイドル状態の検出に応答して、前記バス制御権を
   解放するように前記バス制御手段を条件づける手段とを
   備えていることを特徴とする請求項１記載の直接メモリ
   アクセス・コントローラ。
8. 【請求項８】前記ＤＭＡＣ手段は、中断なく連続して前
   記バス上での複数の制御データ単位転送を必要とする前
   記チャネルに関する連鎖コマンド取出し動作を開始する
   手段と、前記バス上での単一データ単位転送を必要とす
   る前記チャネルの各々に関する単一データ転送動作を開
   始する手段とを含み、前記バス制御手段は、前記バス制
   御手段が前記バス制御権を有する間に、前記バス上の、
   他の装置による前記バス制御権を求める外部送信権要求
   を指示するプリエンプト信号に応答して、所定の持続時
   間のタイムアウトを開始するためのタイマ手段と、第１
   の所定時間より短い経過時間を表す前記タイマの出力に
   応答して、前記ＤＭＡＣ手段から前記ＤＭＡＤＢ手段を
   介して提示された単一データ単位転送又は複数の単位連
   鎖コマンド転送要求に応答するように前記バス制御手段
   を条件づける手段と、前記の第１の所定の時間より大き
   く第２の所定の時間より小さい中間の経過時間を表す前
   記タイマの出力に応答して、連鎖コマンド転送要求には
   応答せず、単一データ単位転送要求にだけ応答するよう
   に前記バス制御手段を条件づける手段とを含み、前記バ
   ス制御権を解放するように前記バス制御手段を条件づけ
   る前記手段は、前記アイドル状態の検出に応答して、又
   は前記バス制御手段が動作を完了し、かつ前記タイマの
   経過時間が前記の第２の所定の時間より大きいことを検
   出したのに応答して、前記解放を条件づけるのに有効で
   あることを特徴とする請求項７記載の直接メモリアクセ
   ス・コントローラ。
9. 【請求項９】前記バッファメモリ手段は、第１及び第２
   の別々にアクセス可能なランダムアクセス・メモリ（Ｒ
   ＡＭ）を含み、前記第１のＲＡＭは、前記チャネルの各
   々に専用で、関連するチャネルに関するデータ単位及び
   制御情報単位を記憶するための１対の単位記憶空間を有
   し、前記制御情報単位は、それぞれのチャネルに関する
   動作を制御するためのコマンドの一部分からなり、前記
   コマンドは３つの制御情報単位からなり、前記の第２の
   ＲＡＭは、前記チャネルの各々に専用で、それぞれのチ
   ャネルに関連するコマンドの残りの部分を構成する２つ
   の制御情報単位を記憶するための１対の単位記憶空間を
   有し、前記ＤＭＡＣ手段は、前記バス制御手段が前記バ
   ス制御権を有する間に、前記バスを介して前記チャネル
   の別の１本に関する動作を実行するために前記ＤＭＡＤ
   Ｂ手段及びバス制御手段によって必要される時間と平均
   してほぼ同じ時間内に、前記チャネルの１本と関連する
   コマンドを構成する３つの制御情報単位すべての検索と
   、前記ＤＭＡＣ手段の内部レジスタへの前記単位の配置
   とを開始するようにとの要求を、前記の第１及び第２の
   ＲＡＭに同時に供給する手段を含み、それによって、前
   記ＤＭＡＣ手段は、前記ＤＭＡＤＢ手段及びバス制御手
   段が他のチャネルに関する動作を実行している時間とほ
   ぼ同じ時間内に、１本のチャネルに関する動作の準備を
   するように動作することができることを特徴とする請求
   項１記載の直接メモリアクセス・コントローラ。
10. 【請求項１０】前記ＤＭＡＣ手段は、前記ＤＭＡＣ手段
    の内部レジスタが１本のチャネルと関連するコマンド情
    報を準備すると、前記ＤＭＡＤＢ手段及びバス制御手段
    がいつ他のチャネルに関する動作を完了したかを検出す
    るのに有効である手段と、前記検出手段による前記完了
    の検出に応答して、前記ＤＭＡＣ手段と前記ＤＭＡＤＢ
    手段の内部レジスタ間のスワップ転送動作を制御して、
    前記ＤＭＡＤＢ手段の前記内部レジスタに、前記１本の
    チャネルに関するデータ及び制御情報を受け取らせ、前
    記ＤＭＡＣ手段の前記内部レジスタに、前記他のチャネ
    ルに関するデータ及び制御情報を受け取らせる手段とを
    備え、それによって、前記別のチャネルと前記第１及び
    第２のＲＡＭ間の動作は前記ＤＭＡＣ手段によって完了
    されることができ、同時に前記１本のチャネルと前記シ
    ステムメモリ手段間の動作は前記ＤＭＡＤＢ手段及びバ
    ス制御手段によって実行されることができることを特徴
    とする請求項９記載の直接アクセス・コントローラ。
11. 【請求項１１】前記第１及び第２のＲＡＭに記憶された
    前記１本のチャネルに関する前記の３つのコマンド情報
    単位は、前記システムメモリに記憶された前記１本のチ
    ャネルに関する他の３単位の情報ブロックに連鎖関係で
    関連づけられ、前記ＤＭＡＣ手段は、前記第１及び第２
    のＲＡＭに記憶された３単位で規定された前記１本のチ
    ャネルに関するデータ転送がいつすべて終了したかを検
    出する手段と、前記の転送がすべて終了したことの検出
    に応答して、前記ＤＭＡＤＢ手段及びＤＭＡＣ手段双方
    の内部レジスタを介して、前記システムメモリに記憶さ
    れた３単位の連鎖コマンド情報の３単位の連続検索を開
    始する手段とを備え、それによって、前記連鎖された３
    単位が検索されている間に、前記レジスタは、有効に専
    ら前記連鎖された３単位の検索専用であることを特徴と
    する請求項１０記載の直接アクセス・コントローラ。
12. 【請求項１２】実時間制約を有するデータ転送チャネル
    に関するデータ処理システムのメモリへのアクセスを制
    御し、前記チャネルが時間的オーバーラップなしでコン
    トローラからサービスを受ける場合に、前記実時間制約
    と競合し得るアクセス時間制約を有するバスを介して前
    記システムメモリに関するデータ転送を実行するための
    、直接メモリアクセス・コントローラであって、各前記
    チャネルに割り振られ、各チャネルに関する制御情報及
    びデータを記憶するための空間を有するＲＡＭバッファ
    記憶手段と、前記バッファ記憶手段に結合され、いつで
    も前記チャネルの任意の１本に関連する制御情報及びそ
    のチャネルに関する転送途中のデータを保持するように
    前記チャネルに関して時分割されたレジスタを含み、個
    々の前記チャネルに関する前記記憶手段にアクセスし、
    かつそれぞれのチャネルに関する制御情報及びデータを
    前記記憶手段との間で転送するための第１手段と、前記
    第１手段と前記バス間に結合され、前記チャネルの１本
    に関連する制御情報及びそのチャネルに関する転送途中
    のデータを保持するように前記チャネルに関して時分割
    されたレジスタを含み、前記第１手段から前記制御情報
    の一部分を受け取り、かつ前記制御情報に応答して前記
    バスを制御し、前記第１手段と前記システムメモリ間で
    前記バスを介してデータを転送するように動作する第２
    手段と、前記の第１手段及び第２手段に関して、離別的
    な瞬時に前記の第１手段及び第２手段に前記の２本のチ
    ャネルに関する制御情報とデータをスワップさせるよう
    に動作する第３手段とを備え、前記の第１手段及び第２
    手段の前記レジスタが、複数の前記チャネルに関してデ
    ータが同時に転送できるパイプラインを形成し、それに
    よって前記第１手段及び第２手段は、前記パイプライン
    のそれぞれの部分に関して時間的にオーバーラップして
    、前記２本のチャネルに関して同時に前記バッファ記憶
    手段と前記システムメモリ間でデータ転送動作を実行す
    るように動作でき、それによって前記２本のチャネルに
    関する前記動作を、それらの２本のチャネルに関するデ
    ータ転送が順次実行される場合に必要な時間より少ない
    時間で完了されることを特徴とする直接メモリアクセス
    ・コントローラ。