JPH0450622B2 - - Google Patents
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- JPH0450622B2 JPH0450622B2 JP61136402A JP13640286A JPH0450622B2 JP H0450622 B2 JPH0450622 B2 JP H0450622B2 JP 61136402 A JP61136402 A JP 61136402A JP 13640286 A JP13640286 A JP 13640286A JP H0450622 B2 JPH0450622 B2 JP H0450622B2
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- G—PHYSICS
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- G06F13/34—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer with priority control
Description
Ａ 産業上の利用分野
本発明は複数のポートを有する多重ポート通信
システムに関し、さらに詳しくいえば、多重多様
なポートをサービスできる多重ポート通信技術に
関する。 Ｂ 従来技術および問題点 先行技術では、様々な通信制御装置が知られて
いる。IBMモデル3705通信制御装置およびIBM
モデル3710通信制御装置がその例である。かかる
装置は、それに接続された大量の通信ポートを一
つまたは複数の標準プロトコルによりサービスす
ることができるが、そのポートに対して一律に、
割り込みデータ転送モード、走査式データ転送モ
ードまたはDMAデータ転送モードのいずれか１
つしか利用しない。この設計思想は、高速ネツト
ワークや一律な構成のネツトワークに対して効率
的である。ところが所与の端末装置やプロトコル
に対して効率的なサービスモードは、それに最適
な形式以外の別の形式の通信リンク上でのサービ
スに利用された場合は全く効果がないか又は少な
くとも余り望ましくないことがあるので、使用す
る端末装置の型や通信プロトコルが多種多様であ
るようなネツトワークには、上記の設計思想は有
用でない。 また、通信制御装置とそれに接続された通信ポ
ートまたは通信ラインの間のインターフエースに
様々なプロトコル・コンバータやアダプタが利用
されている。それらは、通常は、ユーザに関する
限り通信システムを特定の端末プロトコルおよび
通信技術に対してトランスペアレントなものにす
る目的であるプロトコルまたはフオーマツトを別
のものに交換するためのみ用いられる専用の手段
である。かかる装置はよく機能するが、通常は１
つのプロトコルともう一つのプロトコルの間の単
一変換機能用に設計されているので適用範囲が限
られている。 Ｃ 問題点を解決するための手段 したがつて本発明は、多種多様なプロトコルを
有するポートを効率よくサービスできる通信シス
テムを提供することを目的としている。 この目的を達成するため本発明の多重ポート通
信アダプタは、(a)複数のポートにそれぞれ接続さ
れ、通信プロトコルの変換を行う複数のポートイ
ンターフエース手段と、(b)各ポートに対応してそ
れぞれ設定された複数の通信プロトコル変換命令
を記憶するメモリと、(c)データ転送要求を発した
ポートインターフエース手段に対応する通信プロ
トコル変換命令を選択する手段と、(d)この選択さ
れた通信プロトコル変換命令を実行するプロセツ
サと、を具備することを特徴とする。 以下、本発明の作用を実施例と共に説明する。 Ｄ 実施例 D1 実施例の概要 はじめに本発明の実施例の概要を述べる。 本実施例は多重ポート通信コントローラおよ
びプロトコルコンバータを有する通信アダプタ
である。この通信アダプタは個々の通信ポート
のデータサービス特性を定めるためユーザによ
りプログラムすることができる取外し可能なプ
ログラミングカートリツジを利用する。そのポ
ートのデータサービス特性は、ポート、メモリ
およびホストシステムの相互間の情報変換を管
理するプロセツサにより解釈される。DMAモ
ードまたは割込み駆動式メモリアクセスモード
のオペレーシヨンはインバウントおよびアウト
バウンドの通信チヤネルの各々に対して個別的
に選択することができる。各ポートで用いられ
る通信プロトコルはいかなるタイプのものでも
よい。通信速度は自動的に認識され各ポートに
対して整合させることができる。 後で詳しく説明するように、DMAデータ転
送及び割込みデータ転送をサービス要求を調停
する要求処理装置により、データサービスを要
求したポートに対して最適のモードでデータ転
送をサービスルすることができる。 本実施例では、各ポートごとに次のようなデ
ータサービスモードを選択的にプログラムする
ことができる。すなわち、プロセツサの介入を
極力減らしたDMAモードの高速のブロツク転
送もしくはキヤラクタ転送、又はプロセツサと
メモリとの各キヤラクタの授受の先立つてキヤ
ラクタを個別的に受け取つてチエツクすること
ができるようなキヤラクタ割込みモードの転送
である。以上の如く、本通信アダプタによれ
ば、多種多様な通信プロトコル及び多種多様な
データ転送モードを各ポートごとに設定し、ど
のポートから要求があつたかに応じて、そのポ
ートに適した通信プロトコル及びデータ転送モ
ードを選択することで、最適の通信システムを
構成することが可能となる。 上記要求処理装置は、競合する優先順位最高
のサービス要求を選択し、ユーザによりプログ
ラムされた所与のポートにサービスを提供する
ための命令に応じて、そのプロトコルと競合に
勝つた時与のポートのニーズに適した最適のモ
ードのデータ転送サービスが実現されるよう制
御通信経路を構成する。サービス要求オペレー
シヨンとデータ転送モード選択し、専用のデー
タ転送プロセツサにより行われる。このプロセ
ツサは、制御／データ・バスならびにアドレ
ス・バスを介してメインRAMおよび主プロセ
ツサとインターフエースされる内部RAMを含
んでいる。一方、主プロセツサは、必要なプロ
トコル変換、データの待ち行列化またはブロツ
キング、およびデータ転送機構や競合するサー
ビス要求間の調停に特に関係しないその他の通
信関連サービスを実行する。上記専用のプロセ
ツサを別個に設けることにより、メイン・シス
テムの主プロセツサおよびメモリはそのタスク
の負担から解放されるので主プロセツサは各種
のポート・インターフエースとその要求を管理
する関連の「ハウスキーピング」の雑用にかか
わらずに済む。したがつて主プロセツサをデー
タ変換またはプロトコル変換およびメツセージ
のブロツク化等のオペレーシヨンに最大限に利
用できる。さらにその全体的スループツトを増
加させるために、上記専用のプロセツサにおい
て制御タスクをパイプライン化することができ
る。 この設計では、要求処理装置は、10個のポー
ト（それぞれ１個ずつ受信チヤネルおよび送信
チヤネルを有するので20個のチヤネル）に対す
るサービス要求を処理する。各ポート・インタ
ーフエースで使用するドライバ・レシーバは、
それぞれ２個のポートまたは４個のチヤネルを
取り扱うことができる標準的汎用同期／非同期
送受信モジユール（以下USARTともいう）で
ある。要求処理装置は、24ビツト・アドレス・
レジスタを備えており、また局所的なRAMの
形をとる20個の各チヤネル用の個別の16ビツ
ト・バイト・カウント・レジスタを備えてい
る。これらの各レジスタは、制御ブロツクの一
部であり、サービスの形式、通信速度、および
個々のポート中の各チヤネルに関連するその他
の機能に関連する構成パラメータおよび制御パ
ラメータをそこにプログラム記憶式に記憶する
ことができる。したがつて、要求処理装置によ
り各チヤネルごとに選択的に直接メモリ・アク
セス（DMA）モードまたはキヤラクタサービ
ス割り込み駆動モード（割り込みモード）でポ
ートとメインRAMとの間のデータ転送を処理
することができる。DMAモードでは、
USARTと多重ポート通信アダプタのメイン
RAMとの間でのキヤラクタ転送は要求処理装
置の制御下で行われる。一方、割り込みモード
では、USARTのメイン・RAMの間でのキヤ
ラクタの転送は、主プロセツサ自体によつて制
御され、主プロセツサはキヤラクタ毎に例えば
情報を正確に受信したかどうかをチエツクする
ことができる。要求処理装置に独自の内部
RAMを設けたことも本実施例の特徴である。 以下、詳細に説明する前に本発明の幾つかの
実施例を簡単に列挙しておく。 (イ) 下記の(a)ないし(e)の手段を具備する多重ポ
ート通信アダプタ。 (a) データ・バス及びアドレス・バスが接続
されているプロセツサ (b) DMAデータ転送要求および割り込みデ
ータ転送要求を調停し制御する要求処理装
置 (c) 各ポートにそれぞれ接続されるポート・
インターフエース手段 (d) 上記プロセツサおよび上記要求処理装置
に接続される割り込み制御論理手段 (e) 上記データ・バスおよびアドレス・バス
に接続されている記憶手段 ここで上記ポート・インターフエース手段
は、信号の送受信のため通信リンクに接続さ
れ、上記要求処理装置にデータ転送サービス要
求信号を与える手段を具備し、上記要求処理装
置は、上記データ・バスおよびアドレス・バス
を介して上記プロセツサに接続されており、上
記要求処理装置が、上記データ転送サービス要
求を調停し、そのポートを識別し、その中から
現在要求を出している優先順位最高のポートの
サービス要求を選択し、それに応じて、上記プ
ロセツサから受け取つたモード情報に基づいて
割り込み要求またはDMA要求を出す（上記モ
ード情報はポートごとにあらかじめ設定された
もので、要求のタイプを示す情報である）こと
を特徴とする。 (ロ) 下記の(a)ないし(d)の手段を具備する多重ポ
ート通信アダプ (a) 複数の汎用同期／非同期送受装置（以下
USARTという） (b) 上記各USARTに接続されているサービ
ス要求信号手段 (c) 上記複数のサービス要求信号手段が接続
されている要求処理装置 (d) プロセツサ、メモリ、ならびにデータ・
バスおよびアドレス・バス（要求の優先順
位及びそれにより選択された要求のタイプ
に応じて、上記プロセツサ、上記
USART、および上記メモリ間でデータが
通信される） (ハ) 下記の(a)ないし(b)を具備する多重ポート通
信アダプタ (a) 複数のポートにそれぞれ接続され、通信
プロトコルの交換を行うため少なくとも信
号レベル変換手段を具備する複数のポート
インターフエース手段 (b) 上記各ポートに対応してそれぞれ設定さ
れた通信プロトコル交換命令を記憶するメ
モリ (c) ポートインターフエース手段からのデータ
転送要求を受け取つてこれらを調停しその中
から優先順位最高のものを選んで、該選択さ
れたデータ転送要求を発したポートインター
フエース手段に対応する通信プロトコル交換
命令のメモリアドレスを発生する手段 (d) 上記手段により発生されるメモリアドレ
スに応答して通信プロトコル変換命令を実
行するプロセツサ ここで上記ポートインターフエース手段は
さらに次のものを含む。 通信プロトコル変換命令に基づく制御信号
により制御される汎用の同期／非同期式送受
信装置。 ここで上記(イ)ないし(ハ)の多重ポート通信ア
ダプタはさらに次のものを含む。（）上記
データ・バスに接続されたプログラム可能な
タイマと、（）上記タイマを用いて、上記
複数のポートインターフエースの１つから発
せられる少なくとも２つの連続するサービス
要求の時間間隔を測定する手段と、から成る
伝送速度測定手段 ここで上記が要求処理装置は次のものを含
む。 () DMAモードプロセツサ () 割り込みモードプロセツサ () 上記各ポートインターフエース通信手
段からの要求を上記DMAモードプロセツ
サ又は割込みモードプロセツサのいずれに
処理させるかを選択する手段 D2 プログラム可能な多重ポート通信アダプタ 本節で説明する全体的な構成は、プログラム
記憶式に調節可能なプロトコル・アダプタおよ
びポート・インターフエースを含む通信コント
ローラ（以下、「多重ポート通信アダプタ」と
いう）である。これは、マイクロプロセツサを
ベースとするマシンであり、プロトコル変換、
データブロツク化、エラー処理、エラー回復、
システム通信制御等の様々な機能をプログラム
記憶式に制御することができるものである。こ
の多重ポート通信アダプタは、複数のDMA要
求および複数の割り込み要求の競合を調整する
要求処理装置（以下、「DIAC」という）を含
む。さらに、この多重ポート通信アダプタにイ
ンターフエース制御論理を付加することにより
無走査式（scanless）の他の通信コントローラ
を介してホスト・システムとの相互接続が可能
となる。 この多重ポート通信アダプタは、それぞれ送
信チヤネルと受信チヤネルとを備えた10個のポ
ート（すなわち合計20本のチヤネル）に関して
ポートごとにDMA要求および割り込み要求の
個別的調停機能を備えている。その他に、送信
モードまたは受信モードで同じ10個のポートお
よび20本のチヤネルにDMA／割り込み要求信
号手段が設けられている。各チヤネルに対する
キヤラクタサービスモードも、プログラム制御
下で選択できる。これは、プロセツサに割り込
むことなく直接メモリ・アクセスによつて、同
期式／非同期式送受信モジユール（以下、
「USART」という）の受信バツフアと、プロ
グラム記憶式に調節できる多重ポート通信アダ
プタに含まれているRAMとの間のキヤラクタ
転送で可能となる。別法として、受信または送
信されたキヤラクタをDMAによつて転送する
ことができ、割り込みがプロセツサに提示され
る。もう一つの別法では、DMAを使わず、そ
の代りに割り込みがプロセツサに提示され、プ
ロセツサが割り込みサービス・ルーチンを呼び
出して、所与の受信側USARTまたは送信側
USARTにUSARTのバツフアの読取りまたは
書込みのためのメモリマツプ式入出力オペレー
シヨンをサービスするようにプロセツサに指示
する。 このアーキテクチヤには融通性があるので、
プログラマはハードウエア・パフオーマンスが
最大になるように各通信チヤネルごとにオペレ
ーシヨンをカストマイズすることができる。た
とえば、所与のポート調歩式プロトコルで動作
させる場合、プログラマは、各キヤラクタを受
け取つたとき多重ポート通信アダプタのプロセ
ツサが割り込まれる受信モードで所与のそのポ
ートのオペレーシヨンを選択することができ
る。一方、同じポートの送信チヤネルは、
DMAモードおよび調歩式プロトコルで動作す
るようにプログラミングすることができる。す
なわち、チヤネルごとにプログラムすることが
できる。したがつて、プロセツサ中のプログラ
ムによつて、受信した各キヤラクタの妥当性、
正確さ、パリテイなどを検査することができ、
訂正されたアウトバウンド・メツセージは、メ
ツセージ全体が送信されるまでプロセツサに割
り込むことなく直接に送信できる。 もう一つの例として、SDLCプロトコルでは
送受信両方のチヤネルで高速のブロツク転送を
使用しているので、SDLCプロトコルに基づく
ポートを送受信両チヤネルに対しDMAモード
でサービスすることもできる。 一般に、データ転送手段、すなわち20本のチ
ヤネルのいずれかを介するプロトコルおよびメ
モリ・アクセスの方法は、プログラム記憶式命
令によつてメモリマツプ式入出力キヤラクタサ
ービス割り込みモードまたは直接メモリ・アク
セスモードのいずれも選択できる。直接メモ
リ・アクセスモードを選択した場合、さらに、
DMAによつて転送される各キヤラクタに関す
る割り込みをプロセツサに提示すべきかどうか
もプログラムで選択できる。DMAオペレーシ
ヨンは、ある時間にあるキヤラクタをUSART
（汎用同期／非同期送受信モジユール）から
RAMにまたはメモリからUSARTに転送する
ように指示するDIACによつて制御される。 たとえばDMAモードのオペレーシヨンを呼
び出したと仮定すると、USARTはその受信バ
ツフア中においてあるキヤラクタを受け取つた
とき、DMA受信要求を活動化し、送信バツフ
アが空のときDMA送信要求を活動化する。プ
ログラムがDIACをどのように構成したかに応
じて、DMA要求は、DIACによつて、DMA要
求、割り込み要求またはその双方の要求として
処理される。 すなわち、各通信ポート上の受信チヤネルと
送信チヤネルは、メモリマツプ式入出力コマン
ドの実行によつて別のキヤラクタまたはキヤラ
クタブロツクを転送するようプロセツサに合図
するために、DMAデータ転送または割り込み
方式転送を使つて動作するように構成できる。 所与のチヤネルがDMAモードで動作する場
合、そのチヤネルに対する起点アドレスとバイ
ト・カウントをセツトアツプするようにプログ
ラムを構成する。次にDIACは、受信バイト・
カウントがゼロになつたとき、または送信バイ
ト・カウントがゼロになつたとき、割り込みに
よつてプロセツサにこれを合図する。あるメツ
セージに関するフアイルキヤラクタの終りを受
信すると、上流のUSARTが割り込みによつて
プロセツサに、メツセージの送信または受信が
完了したことを合図する。データ・ブロツクの
全体が下流のUSARTで組み立てられると、
DMAプロセツサはプロセツサから通知を受け
て、プロセツサが指定したメモリのバツフア・
アドレスから上流送信をスタートする。DIAC
は、プロセツサからのメモリマツプ式入出力オ
ペレーシヨンによつてセツトアツプされる。 D2.1 データ流れ全体の初期設定 第１図（すなわち第１Ａ図および第１Ｂ
図）に移つて、次に受信チヤネル10本と、送
信チヤネル10本からなる20本までのチヤネル
からのサービス要求を処理する多重ポート通
信アダプタの構成について説明する。DIAC
３は、EIAドライバ・レシーバの存するポー
ト１からの20本までの送受信チヤネルの各々
のサービス要求を処理する。ポート＃１、ポ
ート＃２等のEIAドライバ・レシーバで対表
される10個のポートの各々に、受信チヤネル
と送信チヤネルが１本ずつある。複数個の
USART２が、ポート１でEIAドライバ・レ
シーバに接続されている。各USART２は、
２個のポートを処理し、したがつて２個のド
ライバ・レシーバ対を処理できる。DIAC３
は後でより詳しく説明するように20本の各チ
ヤネル用に、24ビツト・アドレス・レジスタ
と16ビツト・バイト・カウント・レジスタを
備えている。レジスタは、後で説明するよう
にDIAC３の内部に含まれる局所的なメモリ
の形をとる。 各チヤネルは、制御プログラムによつて
DMAモードまたはキヤラクタサービス割込
みモードで選択的に動作できる。DMAモー
ドでは、所与のUSART２とRAM６の間で
のキヤラクタ転送は、DIAC３の制御下で行
われる。キヤラクタサービスモードでは、
USARTとRAM６の間でのキヤラクタ転送
は、プロセツサ５で制御される。プロセツサ
５は、どんな形もとれるが、良好な実施例で
は、モトローラMC68000マイクロプロセツ
サを使用したので、ここでは実例としてこれ
を使うことにする。 初期設定は、システム・リセツト機能から
始まり、次にプロセツサ５で動作する制御プ
ログラムを使つて、各チヤネルのオペレーシ
ヨンをプログラマの選択に応じてDMAモー
ドまたはキヤラクタサービス割り込みモード
で初期設定する。DMAモードで動作する構
成の各チヤネルでは、そのチヤネルのアドレ
ス・レジスタを起点アドレスにセツト・アツ
プし、そのチヤネルのバイト・カウント・レ
ジスタにバイト・カウントを与えるために、
制御プログラムをコード化しなければならな
い。これらのレジスタは、上記のように
DIAC３の内部に含まれるDIAC３の局所的
なメモリの一部分である。これについては、
後でより詳しく説明する。 所与のチヤネルのバイト・カウント・レジ
スタが受信オペレーシヨンまたは送信オペレ
ーシヨンで０まで減分されると、第１図のレ
ベル４割り込み線LVL４で示されるように
レベル４の割り込みがDIAC３によつて発生
される。次に、プロセツサ５が、レベル４の
割り込み肯定応答サイクルを実行し、割り込
み制御論理４にレベル４割り込み肯定応答信
号を出させる。同時に、DIAC３が割り込み
肯定応答信号に応答して、そのバイト・カウ
ントが０まで増分された特定のチヤネルを識
別するため、システム・データ・バス上に一
意的なベクトル値を置く。これによつて、プ
ロセツサ５中の制御プログラムがDIAC３で
発生されたベクトル値にもとづいて、特定の
チヤネルにサービスできるようになる。この
ベクトル値でRAM６中の起点アドレスが識
別されるので、各ポートで所与のタイプのチ
ヤネルオペレーシヨンに対して、様々な事前
プログラム式制御ルーチンおよびサービス・
ルーチンを選択的に実現できる。このため、
インバウンドキヤラクタまたはアウトバウン
ドキヤラクタに対する適当な処理ルーチンを
選択することによつて、たとえば調歩式もし
くはSDLCから２進テープ同期式もしくは調
歩式へのプロトコル交換又はその逆のプロト
コル変換のように、同期式相互間、非同期式
相互間および同期式、非同期式相互間のプロ
トコル交換が容易にできるようになる。 キヤラクタサービス割り込みモードで動作
するチヤネルは、USART２がその特定チヤ
ネルに関するキヤラクタサービスを要求する
毎に、DIAC３によつてレベル３の割り込み
を生成させる。次にプロセツサ５がレベル３
の割り込み肯定応答サイクルを実行し、割り
込み制御論理回路４にレベル３割り込み肯定
応答信号を出させる。それに応答して、
DIAC３が、そのときキヤラクタサビスが要
求されている特定チヤネルを識別するため、
システム・データ・バス上に一意的なベクト
ル値を載せる。これによつてプロセツサ５の
制御プログラムが、DIAC３により生成され
るベクトル値にもとづいてそのチヤネルにサ
ービスできるようになる。 D2.2 受信オペレーシヨンのデータ流れ 第１図に示すように、各ポート毎にEIAレ
シーバ・ドライバ対が存在する。この回路構
成では、調歩式通信ラインなどを使つてモデ
ムまたは直接付加信号からデータ信号を受け
取り、EIA RS−232C電圧レベルからTTL
電圧レベルにデータを変換する。USART２
は、逐次データを受け取り、８ビツト・バイ
トのデータを蓄積する。次にUSART２は所
与の受信チヤネルに関するその要求線を活動
化して、データ・バイトが使用可能なことを
DIAC３に指示する。DIAC３は、要求を
DMA要求として処理するようにあらかじめ
プログラミングすることもできるし、要求を
割り込み要求として処理するようにあらかじ
めプログラミングすることもできる。 まず、DIAC３が所与のチヤネルの要求を
DMA要求として処理するようにプログラミ
ングされている場合について考察する。
DIAC３に含まれているDMA要求アービタ
（後出）が、20本までのチヤネルに関する要
求を受け取る。いずれかのチヤネルがDMA
データ転送に関するアクテイブな要求をもつ
ている場合、DIACはプロセツサ５に通じる
DMAバス要求信号を活動化する。プロセツ
サ５がDMA許可信号を活動化し、DIAC３
は、自分がバス・マスターであることを示す
DMAバス許可肯定応答信号を出して応答す
る。これによりプロセツサ５は、システム・
バス上にデータを出せなくなる。バス許可が
アクテイブな間に以前のマシンサイクルから
のストローブがアクテイブでなくなると、
DIACからDAMバス許可肯定応答信号が出
る。 所与のUSART２、優先順位が最高の要求
とみなされる受信要求をもつている場合、
DIACは、次のようにしてUSART２の受信
データの転送を処理するように構成される。
DIACは、まず自分のRAM（以下、内部
RAMという）からDMAアドレスを取り出
す。これは、RAM６でUSART２の受信キ
ヤラクタデータが記憶される起点位置のアド
レスである。DIAC３は、このアドレスを使
つてシステム・アドレス・バスを活動化す
る。DIAC３は、アドレスが偶数であれば
USARTの１バイト幅のデータ・バスがシス
テムの上位バイト・アドレス・バスに接続さ
れ、アドレスが奇数であればシステムの下位
バイト・アドレス・バスに接続されるよう
に、バイト選択論理９を条件付ける。データ
はUSART２からRAM６に転送されるので、
データをUSART２からRAM６に向けるよ
うにバイト選択論理９の方向制御情報がセツ
トされる。次に、DIAC３はUSART２に関
する読取りオペレーシヨンを実行する。これ
によりUSARTはそのバツフアの内容を、受
信したデータ・バイトとしてデータ・バス上
に載せる。次にDIAC３はRAM６への書込
みサイクルを実行する。これによりUSART
２からのデータがRAM６の以前に与えられ
た選択されたアドレスに書き込まれる。次に
DIAC３は、その内部RAMに記憶されてい
るDMAアドレスを増分し、その中に記憶さ
れているそのチヤネルに関するDMAバイ
ト・カウントを減分する。これらのアドレ
ス・フイールドおよびバイト・カウント・フ
イールドは、DIAC３の内部RAMにおける
所与のチヤネルに関する制御ブロツクとして
指定されているセクシヨンに位置指定され
る。これについては後で説明する。USART
２からRAM６へのデータ転送が完了する
と、DIAC３はプロセツサ５へのDMAバス
許可肯定応答信号を非活動化する。DIAC３
中にDMA要求アービタは、USART２から
の要求信号を監視し続ける。 処理されるUSARTが、待機中の優先順位
が最高の要求を待つと仮定したことに留意さ
れたい。優先順位を判定する手段についても
後でより詳しく説明するが、簡単にいえば、
これはDIAC３との接続の物理的な位置関係
に基づくもので、現在の要求を有する最高の
数を要求線が最高の優先順位となるものであ
る。 次に、DIAC３がそのチヤネルに関する所
与のUSARTの受信要求をキヤラクタサービ
ス割り込み要求として処理するようにプログ
ラミングされている場合について考察する。
DIAC３に含まれる割り込み要求アービタ
（後出）は、割り込み要求用としてプログラ
ミングされている20本までのチヤネルに関す
る要求を受け取る。いずれれかのチヤネルが
アクテイブな割り込み要求を待つている場
合、DIAC３は割り込み制御論理４へのレベ
ル３割り込み要求信号を活動化する。レベル
３の割り込み要求が、プロセツサ５へのアク
テイブな最高レベルの割り込みになると、プ
ロセツサ５はレベル３の割り込みに関する割
り込み肯定応答サイクルを実行する。レベル
３割り込み肯定応答信号は、割り込み制御論
理４が出し、DIAC３に送られる。次に、
DIAC３はシステム・データ・バスに優先順
位最高の割り込みチヤネルを直接指示するベ
クトル値を置く。次にそのUSARTのキヤラ
クタサービス要求を処理するため、プロセツ
サ５中で動作する制御プログラムが、RAM
６、EPROM８またはEEPROM７中の、そ
のコードが常駐する起点位置に向けられる。
次にプロセツサ５がUSART２に関する読取
りオペレーシヨンを実行し、そのUSARTの
バツフアからデータ・バイトを読み取る。次
にプロセツサ５はこのデータ・バイトを
RAM６中に記憶する。 受信オペレーシヨンにおけるデータ流れに
ついて簡単に説明したので、次に送信オペレ
ーシヨンにおけるデータ流れについて説明す
る。 D2.3 送信オペレーシヨンのデータ流れ 所与のUSART２の送信バツフアが空のと
き、USART２は当該のチヤネルに関する送
信オペレーシヨンの要求線を活動化する。前
述の如く、DIAC３は要求をDMA要求とし
て処理するようにあらかじめプログラミング
することもできるし、要求をキヤラクタサー
ビス割り込み要求として処理するようにプロ
グラミングしておくこともできる。 まず、DIAC３がチヤネル要求をDMA要
求として処理するようにプログラミングされ
ている場合を考察すると、DIAC３に含まれ
るDMA要求アービタは、20本までのチヤネ
ルの要求を受け取り、優先順位最高のチヤネ
ルを選択する。いずれかのチヤネルがDMA
転送に関してアクテイブな要求をもつている
場合、DIAC３はプロセツサ５へのDMAバ
ス要求信号を活動化する。プロセツサ５は、
DIAC３に戻るDMAバス許可信号を活動化
し、プロセツサ５の以前のマシンサイクルの
ストローグ期間がアクテイブでなくなつたと
き、DIAC３はDMAバス許可肯定応答信号
を出して応答する。DIAC３がDMAバス許
可肯定応答信号を活動化すると、DIACがバ
ス・マスターであることが指示されるので、
プロセツサ５はシステム・バスにデータを出
さない。 所与のUSART２の送信要求がたまたまそ
のとき待機中の最高の優先順位をもつ場合、
DIAC３は、そのUSARTの送信データ転送
オペレーシヨンを処理するように構成され
る。DIAC３がその内部RAMからDMAアド
レスを取り出し、このアドレスを使つてシス
テム・アドレス・バスを活動化する。DMA
アドレスは、RAM６中でUSART２の送信
されるキヤラクタまたはデータが取り出され
るところのアドレスである。DIAC３はま
た、提示されるアドレスが偶数であれば所与
のUSART２の１バイト幅のデータ・バスを
システムの上位バイトに接続し、アドレスが
奇数であればシステムの下位バイトに接続す
るように、バイト選択論理９を活動化する。
データはRAMからUSART２に転送される
ので、データをRAM６からUSART２に向
けるために、バイト選択論理９の方向制御情
報がセツトされる。次にDIAC３はRAM６
に対する読取りオペレーシヨンを実行し、転
送される１データ・バイトをUSART２のデ
ータ・バスに向ける。次にDIAC３は
USART２への書込みサイクルを実行する。
これによりRAM６からのデータはUSART
２のバツフアに書き込まれる。次にDIAC３
はDMAアドレスを増分し、そのチヤネルに
関するDMAバイト・カウントを減分し、制
御情報をDIACの内部RAM中にあるそのチ
ヤネルに関する制御ブロツクに記憶する。
AM６からUSART２へのデータの転送が完
了すると、DIAC３はプロセツサ５への
DMAバス許可肯定応答信号を非活動化す
る。DIACに含まれているDMA要求アービ
タは、今サービスされたものを含めて
USARTからの要求信号を監視し続ける。 次に、DIAC３が所与のUSART２の送信
チヤネル要求をキヤラクタサービス割り込み
要求として処理するようにプログラミングさ
れている場合について考察する。DIAC３中
の割り込み要求アービタは、割り込み要求と
してプログラミングされる20本までのチヤネ
ルに関する要求を受け取る。いずれかのチヤ
ネルがアクテイブな割り込み要求をもつてい
る場合、DIAC３は、割り込み制御論理４へ
のレベル３の割り込み要求信号を活動化す
る。レベル３の割り込み要求が、プロセツサ
５に提示されアクテイブとなつている最高の
レベルの割り込みになると、プロセツサ５は
レベル３の割り込み肯定応答サイクルを実行
する。次に割り込み制御論理４によつてレベ
ル３割り込み肯定応答信号が活動化され、
DIAC３に提示される。DIAC３がシステ
ム・データ・バス上に優先順位最高の割り込
みチヤネルを直接指示するベクトル値を載せ
る。次にそのUSART２のキヤラクタサービ
ス要求を処理するコードをアクセスするた
め、プロセツサ５中で動作する制御プログラ
ムは、バス上のアドレスで指定される位置に
直接向かう。プロセツサ５は、RAM６中で
読取りオペレーシヨンを実行して、RAM６
からデータ・バイトを得る。次にプロセツサ
５は書込みオペレーシヨンを実行して、デー
タ・バイトをUSART２の送信バツフアに転
送する。 以上の説明は、最も広範なものであり、良
好な実施例として第１図に示した、プログラ
ム記憶式に調節できる多重ポート通信アダプ
タの全体的データ流れおよびアーキテクチヤ
として最も一般的なものである。各ポートで
使用される特定のプロトコルは、所与のポー
トからの要求に応答してEPROM８などの記
憶装置中のどのコード・ルーチンがアクセス
されるかによつて決定される。各チヤネルご
とにこれが割り当てられたとき、この選択を
行うのは、プロセツサ５で動作する制御プロ
グラムである。プログラマは、この選択をメ
ニユーまたはその他の適当な提示手段で事前
に行なうことができる。あるプロトコルから
別のプロトコルへの変換は、ヘツダの生成、
バイト形式の変換、SDLCの制御フイールド
とフラグ・フイールド、２進データ同期制御
キヤラクタおよび調歩式制御キヤラクタの生
成、ならびにそれらをそのポートに割り当て
られたプロトコルにもとづいて任意のポート
での送信または受信に適合できるよう適切な
順序で提示するために、EPROR８または
RAM６から適当なコード列を呼び出すこと
によつて同様に処理される。したがつて、こ
のアーキテクチヤ構造を使うと、高い融通性
が得られ、特定のタイプのキヤラクタサービ
スおよびポート・プロトコルを各チヤネルご
とに割り当てる際に大幅な選択の自由が与え
られる。先に指摘したように、それは送信チ
ヤネルと受信チヤネルで異なつていてもよ
い。このため、上記の論理によつてさらに高
い融通性が得られ、したがつてこのアーキテ
クチヤによれば、多重ポート通信アダプタを
一律に調節することができる。 第２図には、第１図に示したシステムとの
相互接続として示されたものの一部分となつ
ている追加的なデータ流れ制御が示されてい
る。マシン・チエツク・レジスタ１１には、
後述するように様々なソースからくるビツ
ト・エラー線１〜６が具備されている。マシ
ン・チエツク・レジスタ１１は、第１図の割
り込み制御論理４に、レベル７のマシン・チ
エツク割り込みまたはバス・エラー割り込み
を発する。第１図の割り込み制御論理４から
は、レベル７の割り込み肯定応答が戻され
る。マシン・チエツク・レジスタ１１は、シ
ステム・データ・バスに接続される。これに
ついては後で説明する。 アドレス比較、データ比較およびその他の
諸機能を有する比較機能レジスタ１２も、シ
ステム・データ・バスに接続され、レベル６
のアドレス／データ比較割り込みを生成し
（この割り込みは第１図の割り込み制御論理
４に提示されるものである）それに対するレ
ベル６の割り込み肯定応答信号を受け取る。
アドレスおよびデータを比較する機能は、プ
ログラムのデバツグのためプログラマがセツ
ト・アツプできる。 プログラム記憶式のタイマ１３がシステ
ム・データ・バスに接続されているが、これ
には、レベル４のタイミング割り込みを周期
的に出すよう所定のタイミングパラメータを
書き込むことができる。プログラム記憶式タ
イマ１３は、開始カウントがロードされ、内
部発振器によつて固定速度でそれを減分する
カウンタを含んでいる。比較回路がそのカウ
ントが０まで減分されたことを検出し、当業
者には自明のように開始カウントの大きさと
減分速度にもとづいて周期的にレベル４の割
り込みを行う。レベル１の1/4秒タイムアウ
ト割り込みを行うには、固定式の1/4秒タイ
マ１４が有用である。後でより詳しく説明す
るように、このプログラム記憶式のタイマ１
３を使つて、所与のチヤネルでの遷移間時間
を伝送速度の目安として測定する。 マシン・チエツク・レジスタ１１、比較機
能レジスタ１２、タイマ１３および1/4秒タ
イマ１４は、マイクロプロセツサをベースと
するシステムで一般に使用される構成要素で
あり、したがつてここでは詳しい説明は行わ
ない。 D2.4 多重ポート通信アダプタに関する基本的
構成の説明 プログラム記憶式に調節できる多重ポート
通信アダプタは、可能な限り市販のコンポー
ネントを使うように設計されている。多くの
ベンダーが類似の相当装置を供給しているの
で、これから挙げるリストは限定的なもので
はない。図面に示す良好な実施例では、プロ
セツサ５は、モトローラ社の68000マイクロ
プロセツサである。システム制御論理回路お
よび割り込み制御論理回路４は、高密度
VLSI回路である。その機能については、後
で詳しく説明する。 USART２は、アドヴアンスト・マイク
ロ・デバイス社の8530二重ポート通信制御装
置モジユールであり、その名前が示すよう
に、それぞれ２個のEIAドライバ・レシー
バ・ポートを処理することができる。 電気的に消去可能なPROM（EEPROM）
は、市販の8K×８モジユールである。 消去可能PROM（EPROM）は、市販の
32K×８紫外線消去可能PROMである。 ダイナミツクRAM６は、市販の64K×１
モジユールおよび64K×４モジユールであ
る。EIA RS 232Cインターフエース・ドラ
イバ・レシーバは、各ベンダーから市販され
ており、EIA RS 422インターフエース・ド
ライバ・レシーバも使用できる。 以上の構成要素は、直接リンクまたはモデ
ムを介してEIAドライバ・レシーバのポート
に接続できるエンドユーザー装置から、別の
ポートを介して接続できるホスト・コンピユ
ータに至るデータ・パスを提供する。 先に指摘したように、ポート１は、SDLC
プロトコル、ASCIIプロトコル、２進データ
同期プロトコル、調歩式プロトコルまたは適
当なその他のプロトコルなどのオペレーシヨ
ン用に構成でき、最高速度19200bpsまでの
速度で動作できる。内部クロツク、モデム・
クロツクまたはデータ誘導クロツクは、すべ
て提供されるモジユールでサポートされる。
最大伝送速度は、EIAドライバ・レシーバの
能力によつて決まる。 平面状回路板を使つて、マイクロプロセツ
サ、制御論理回路、USARTモジユール、ダ
イナミツクRAMモジユール、および
EEPROMを格納する。紫外線消去可能
EPROMは、後でより詳しく説明するよう
に、カストマの差し込み式カトーリツジに含
まれる。図面には示してないが、適当な論理
レベル電圧と読み書き電圧を供給するための
電源も回路板に含まれる。このシステムのア
ーキテクチヤは、次に説明するシステム可用
性、エラー検出、エラー分離、およびエラー
回復の諸機能を提供する。 プロセツサ５ モトローラMC68000マイクロプロセツサ
は、8MHzでプロツク化される16ビツト双方
向データ・バスおよび23ビツト・アドレス・
バス付きマシンである。上側データ・ストロ
ーブ信号と下側データ・ストローグ信号が、
16メガバイト以上のメモリ・アドレス範囲を
提供する。プロセツサ５は、32ビツト・デー
タ・レジスタ８個、32ビツト・アドレス・レ
ジスタ７個、ユーザ用スタツク・ポインタ、
監視用スタツク・ポインタ、32ビツト・プロ
グラム・カウンタおよび16ビツト・ステータ
ス・レジスタを提供する。データ・レジスタ
は、８ビツト・バイト・データ、16ビツト・
ワード・データおよび32ビツト・ロングワー
ド・データのオペレーシヨンに使用される。
アドレス・レジスタとシステム・スタツク・
ポインタは、ソフトウエア・スタツク・ポイ
ンタおよび基底アドレス・レジスタとして使
用できる。各レジスタは、ワード・アドレス
のオペレーシヨンにもロングワード・アドレ
スのオペレーシヨンにも使用できる。すべて
のレジスタは、インデツクス・レジスタとし
て使用できる。MC68000の完全な説明は、
ベンダーから入手できる。 システム制御論理回路 システム制御論理回路は、各サブシステム
やモジユールを互いに結合して、プロセツサ
５、EPROM８、EEPROM７、ダイナミツ
クRAM６、およびUSART２とのインター
フエースを行うために必要なすべての機能を
実行する。 システム論理回路は、論理回路で使用され
るＣクロツクおよびＢクロツク、プロセツ
サ・サイクル・クロツク、ならびにUSART
クロツクのクロツク生成機能を含んでいる。
付勢されているとき1/4秒毎に割り込み制御
論理４へ割り込みを発する1/4秒タイマも含
まれている。タイマ割り込みが２秒以内に肯
定応答されない場合、マシン・チエツク・レ
ベル７の割り込みがセツトされる。プロセツ
サのプログラムの実行にあつては、1/4秒タ
イマを周期284.4ミル秒、解像度8.68マイク
ロ秒の経過時間インジケータとして利用され
る。 また、プログラム記憶式タイマ１３も含ま
れている。このタイマは、プログラムで付勢
されたとき選定した時間で割り込み制御論理
４に割り込みを発するようプログラミングで
きる。プロセツサ５で動作するプログラム
は、このタイマで16ビツトの情報を読み取る
ことができる。 システム初期設定論理回路は、リセツト制
御論理回路、システム初期設定ラツチ、マシ
ン作動不能ラツチ、EPROM基本保証テス
ト・ラツチおよびインターフエース付勢ラツ
チで構成されている。ブロツク４の割り込み
制御論理は、割り込みレベル・エンコーダ、
割り込み肯定応答デコーダおよび割り込み禁
止ラツチを含んでおり、システム初期設定論
理回路、プログラム記憶式タイマ、1/4秒タ
イマおよびクロツク生成回路と同じく、様々
なベンダから市販されている標準設計のもの
である。これらすべてのものは標準設計であ
り、したがつてここでは詳しく示さないが、
当業者にはこれらの構成要素の使い方は自明
であろう。 システム制御論理回路には、バス・エラ
ー／マシンチエツク・レジスタも使用されて
いる。パリテイ生成・検査装置、DIACチツ
プ自体、ダイナミツクRAMのインターフエ
ース論理回路、EPROMのインターフエース
論理回路、EEPROMのインターフエース論
理回路、メモリマツプ式入出力制御装置、
USART２のインターフエース制御装置、操
作盤制御論理回路および比較機能レジスタも
同様である。これらのうち、パリテイ生成検
査装置、メモリ・インターフエース論理回
路、メモリマツプ式入出力制御装置、
USARTインターフエース制御装置および操
作盤制御論理回路は、すべて標準品であり、
主として本システムの組み立てに使用する市
販のモジユールの論理レベルとピン指定によ
つて定める。しかし、DIACチツプは、独自
であるので後で詳しく説明する。次に、第２
図に示したアドレスおよびデータの比較およ
びその他の諸機能を、マシンチエツク・レジ
スタ１１、比較機能レジスタ１２、プログラ
ム記憶式のタイマ１３および1/4秒タイマ１
４と共に説明する。 図面に示してないクロツク生成論理回路中
のシステム用基本クロツクは、14.7456MHz
の水晶式発振器からなる。これはカウンタに
よつて7.3728MHzの周波数に分割され、プロ
セツサ５用の基本クロツクとなる。論理シス
テム制御クロツクは同じ周波数およびカウン
ト・ダウンされた3.6864MHzの周波数で生成
され、システム論理回路内のラツチオペレー
シヨンを制御するためのＣ論理クロツクとＢ
論理クロツクを提供する。Ｃクロツクおよび
Ｂクロツクは重なり合わず、各論理回路の各
種ラツチをクロツクするのに使用される。Ｂ
クロツクは通常論理回路の出力信号のクロツ
キングと関連するレジスタをラツチするのに
使用される。Ｃクロツクは、レジスタ・ラツ
チをシフトさせるための入力をラツチし、一
般に各論理回路への入力バイト信号のクロツ
キングと関連している。3.6864MHzのクロツ
クは、USARTをもつクロツクするために生
成される。 システム・タイマ。1/4秒タイマは、プロ
セツサ５からのメモリマツプ式入出力命令に
よつて付勢または威勢される。このタイマ
は、タイム・アウトしたとき、割り込み制御
論理４へのレベル１に割り込む。その後すべ
ての割り込みの初期タイミング割り込みは、
このタイマが最初に付勢されたときに対する
ものとなる。初期割り込みは、タイマが付勢
されてから約1/4秒後に発生し、その後の割
り込みは、タイマが付勢されている限り1/4
秒間隔で発生する。システムは、２秒以内に
割り込みが肯定応答されなかつたとき、レベ
ル７のマシン・チエツク割り込みが割り込み
制御論理４に送られるように設計されてい
る。プロセツサ５の制御プログラムは、メモ
リマツプ式入出力命令によつてタイマ回路中
のカウンタのビツト５〜20を読み取るように
設計されている。このタイマがメモリマツプ
式入出力命令によつて読み取られるとき、こ
のカウントのビツト５〜20は、システム・デ
ータ・バスにビツト０〜15として載せられ
る。 第２図では、1/4秒タイマは論理ブロツク
としてしか示してないが、発振器によつて駆
動されるカウンタならびにメモリマツプ式入
出力命令を読み取りデータをデータ・バスに
置くために必要なインターフエース・ラツチ
および制御装置は当業者には自明の技術であ
る。 プログラム記憶式タイマ１３は、カウン
ト・モジユールをプロセツサ５において動作
する制御プログラムでプログラム記憶式にセ
ツトできる点以外は、同様の設計である。こ
の制御プログラムは、メモリマツプ式入出力
命令を供給し、このタイマの16ビツトをプロ
グラム記憶式タイマ１３からのシステム・デ
ータ・バスに載せることによつて、その16ビ
ツトを読み取ることもできる。 次に、システム全体の初期設定について簡
単に説明する。各種のラツチヤレジスタが出
てくるが、当業者なら理解できるようにそれ
らは標準設計のものであり、その機能や各種
コンポーネントへの接続は全く標準のもので
よいので、図面に示していない。 システムの初期設定は、電源投入リセツト
から始まる。それによつてプロセツサ５はシ
ステムをステツプ毎に動作させるための基本
保証テスト・プログラムを実行するために、
ダイナミツクRAM６またはEPROM８の固
定位置のアクセスを開始する。まずシステム
リセツトが起こり、次にすべてのDMA要
求、割り込み要求、レジスタおよびUSART
は、プログラムが各インターフエースを付勢
するまではゲートされない。 電源投入リセツトでプロセスが始まる。シ
ステム制御論理回路がプロセツサ５に対する
リセツト／停止信号を活動化して、少なくと
も100ミリ秒間それをオフに保つ。電源自体
は、少くとも100ミリ秒間電源投入リセツト
信号を出す。システム制御論理回路は、電源
投入リセツト中少くとも100ミリ秒間システ
ム・リセツト信号を活動化する。 電源がオンのとき前述のカストマの差し込
み式EPROMカートリツジを差し込むことは
できない。そうでないときは、後で説明する
ようにカートリツジを挿入するまで、マシン
はリセツト状態に保たれる。電源がオンのと
きカートリツジを取り外すと、マシンはリセ
ツトされ、カートリツジを再挿入するまでリ
セツト状態に保たれる。 電源から電源投入リセツトは、またダイナ
ミツクRAM６の制御論理回路に短いリセツ
ト信号を出す。これによつてそれよりも長い
電源投入リセツトがまだアクテイブなとき
に、RAM６は再生オペレーシヨンを開始で
きる。短いリセツト信号は、少くとも500ナ
ノ秒の長さであり、当該技術ではDRAM制
御リセツトと呼ばれている。RAM６用のリ
セツト・ラツチのソースはシステム制御論理
回路であり、電源投入リセツトが起こると、
ラツチ・セツトを実現する。これは、基本保
証テスト・プログラムでセツトされ、マシン
が「作動不能」のときリセツトされる。 第２図のマシン・チエツク・レジスタ１１
に含まれるステータス・レジスタのビツト７
はこの条件を示す。マシンの動作の準備が完
了していないことを示す「マシン作動不能」
ラツ・チも設けられているが、図には示して
いない。このラツチを使用して、マシンが基
本保証テスト・モードにあることを示す。こ
れは、電源投入リセツト信号、システム・リ
セツト・メモリマツプ式入出力信号、または
特定のメモリマツプ式入出力命令によつてオ
ンになる。基本保証テスト・プログラムは、
基本保証テストの最後のオペレーシヨンとし
て、メモリマツプ式入出力命令によつてラツ
チをリセツトする。 EPROM基本保証テスト・ラツチも論理回
路中に設けられているが、図には示してな
い。このラツチは電源投入リセツト信号によ
つてセツトされ、システム・リセツトのため
のメモリマツプ式入出力またはEPROM基本
保証テスト・ラツチをオンにするためのメモ
リマツプ式入出力命令によつてリセツトされ
る。またメモリマツプ式入出力命令を使つて
リセツトすることもできる。プロセツサ５中
で動作する基本保証テスト・プログラムは、
差込み式EPROMカートリツジのオペレーシ
ヨンが確認されたとき、このラツチをリセツ
トする。 システム初期設定ラツチ。システム初期設
定ラツチも設けられているが、図には示して
いない。電源からの電源投入リセツトまたは
プロセツサ５からのメモリマツプ式入出力に
よつてマシンがリセツトされると、プロセツ
サ５は16進数000000で始まるその最初のアド
レスのアクセスを開始する。16進数00000に
対応するマツピングされた開始アドレスがあ
る。これはEPROM８中のシステム初期設定
のための最初の命令が存在する場所である。 割り込み制御論理。第１図のブロツク４に
示した割り込み制御論理は、割り込み禁止ラ
ツチを備えているが、図には特に示してな
い。この割り込み禁止ラツチはバス・エラー
が起こると、DIAC３、プロセツサ５、およ
び割り込み制御論理回路４へのレベル７の割
り込みに接続されている。第２図のマシン・
チエツク・レジスタ１１から供給される信号
によつてセツトされる。割り込み禁止ラツチ
をセツトすると、バス・エラーが検出された
後プロセツサ５への割り込みはブロツクされ
る。これはモトローラ68000がエラー発生時
にアクテイブな割り込みレベルでのバス・エ
ラー処理を実現するために必要である。割り
込み禁止ラツチ機能がないと、より高いレベ
ルの割り込みがバス・エラー例外処理に割り
込むことが起こり得る。その割り込みを処理
すれば、モトローラ68000中の例外処理コー
ドによつて割り込み禁止ラツチがリセツトさ
れ、その後に新しい割り込みが可能になる。 割り込みレベル。割り込みレベルには次の
ようなものがある。バス・エラーは最高レベ
ルの割り込みであり、プロセツサ５がバス・
マスターのときパリテイ・エラーまたはデー
タ転送肯定応答のタイムアウトが起こつた場
合に、データ転送肯定応答の代りにプロセツ
サ５に対して活動化される。エラー・ビツト
がマシン・チエツク・レジスタ１１中でセツ
トされ、図に示すようにDIAC３へのエラー
信号が活動化される。このエラー信号は
DIAC３からのDMA／メモリマツプ式入出
力インターフエースを威勢して、バス・エラ
ー／マシン・チエツク・レジスタ１１が０に
リセツトされるまで、バス要求がプロセツサ
５に発せられないようにする。すなわちバ
ス・エラーが発生したとき、プロセツサ中の
エラー例外処理はアクテイブなどのレベルで
も行われる。割り込み制御論理４は、バス・
エラーの発生後に割り込みが起こることを阻
止し、プロセツサ中で動作する例外処理コー
ド・ルーチンによつて割り込み禁止ラツチを
再度リセツトしないと、新しい割り込みは許
されない。 レベル７の割り込み。レベル７ではいくつ
かの割り込みが起こる。DIAC３がバス・マ
スターである場合にパリテイ・エラーが検出
されたとき、またはデータ転送肯定応答のタ
イムアウトやDMAのタイムアウトが起こつ
たとき、マシン・チエツク割り込みがセツト
される。またプロセツサ５またはプロセツサ
３がバス・マスターであり、プログラム記憶
式タイマ１３または1/4秒タイマ１４から
「タイマ割り込み非リセツト」エラーが発生
した場合にも、マシン・チエツク割り込みが
セツトされる。どちらの条件でもマシン・チ
エツク・レジスタ１１中でマシン・チエツク
割り込みがセツトされる。かかる割り込み
は、プロセツサ５からのメモリマツプ式入出
力命令によつて、またはマシン・チエツク・
レジスタ１１に０を書き込むことによつてリ
セツトされる。DMAおよびメモリマツプ式
入出力インターフエースは、前述のようにマ
シン・チエツク・レジスタ１１がリセツトさ
れるまで威勢されている。ユーザはテスト機
能を外部で実現したい場合には、テスト・ツ
ール割り込みもレベル７に割り当てられる。 レベル６の割り込みは、比較機能レジスタ
１２からのアドレス比較又はデータ比較割り
込みである。これにより、割り込み発生の際
に進行中のどんなレベルでもプロセツサ５で
エラーを処理できるよう自動ベクトルが生成
される。 レベル５の割り込みは、データ遷移割り込
みであり、後で説明するように各ポート用の
ポート・インターフエース制御装置１０によ
つて一意的なベクトル値が与えられる。 レベル４の割り込みは、タイマ機能を処理
するために自動ベクトルをセツトするプログ
ラム記憶式タイマ割り込みであり、DIAC３
の割り込みよりも優先順位が高い。このタイ
マ割り込みは、タイマ割り込み肯定応答サイ
クル中にハードウエアによつてリセツトされ
る。DIAC３の割り込みもレベル４で起こ
る。割り込みを起こす可能性のある20本の各
チヤネルに対して、一意的なベクトル値が
DIAC３から供給される。20本のうちのいず
れかのチヤネルのバイト・カウントが０まで
減分され、サービス要求されると、DIACが
割り込む。 レベル３の割り込み。USART２のキヤラ
クタサービス割り込みにこのレベルが割り当
てられている。20本の各チヤネルに対して、
一意的なベクトル値がDIAC３から供給され
る。レベル３の割り込み肯定応答サイクル中
にDIAC３は、アクテイブな割り込み要求に
よつて優先順位最高のチヤネルに対応する一
意的なベクトル値を与える。このベクトル値
で、プロセツサ５を特定チヤネルに対して適
切なデータ転送を実現できる適当なサービ
ス・ルーチンに振り向ける。 レベル２の割り込み。USART２およびポ
ート・インターフエース制御装置１０のポー
ト・インターフエース用のレジスタにこのレ
ベルが割り当てられている。USART２また
はポート・インターフエース制御装置１０か
ら供給されるベクトル値は、割り込みの原因
を示し、どのポートが注目されているかを示
す。 レベル１の割り込みは、1/4秒タイマであ
り、1/4秒タイマのリセツトおよび割り込み
肯定応答を処理するためにプロセツサ５に自
動ベクトルを供給する。 レベル０は、通常の背景状態に対する適用
業務タスク・レベルである。 割り込みベクトル値の生成はどんな方法で
もよく、当業者には周知のものである。ベク
トル値は、プロセツサ５が、供給されたベク
トル値にもとづいて各種の割り込みを処理す
るために開始アドレスとして使用されるメモ
リ・アドレスである。 ここで第２図に戻つて、マシン・チエツ
ク・レジスタ１１についてやや詳しく考察す
る。 図に示した設計では、このレジスタ１１は
１バイト構成になつている。エラーが検出さ
れると、レジスタ１１中で一つのビツトがセ
ツトされる。プロセツサ５がバス・マスター
であり、エラーがパリテイ・エラーまたはデ
ータ転送肯定応答タイムアウト・エラーであ
る場合、レジスタ１１からのバス・エラー出
力信号で示されるバス・エラーがプロセツサ
５に提示される。DIAC３がバス・マスター
であり、エラーがパリテイ・エラー、データ
転送肯定応答タイムアウト・エラー、または
DMAタイム・アウト・エラーの場合は、レ
ジスタ１１からの出力で示されるようにマシ
ン・チエツク割り込み（レベル７）がセツト
される。プロセツサ５またはDIAC３がバ
ス・マスターであり、タイム割り込み非リセ
ツト・エラーが発生した場合、マシン・チエ
ツク割り込みもセツトされる。DIAC３がバ
ス・マスターであり、あるエラーが検出され
ると、DIAC３へのエラー信号が活動化され
る。この設計では、マシン・チエツク・レジ
スタのビツトがセツトされると、DMA機能
がブロツクされる。プロセツサ５中で動作す
るエラー回復プログラムがすべての０を書き
込んでマシン・チエツク・レジスタのビツト
０〜３をリセツトした後でないと、DMAオ
ペレーシヨンを進め、DIAC３、USART２
またはキヤラクタサービスおよびポート・レ
ジスタ割り込みを受諾することはできない。
また、バス・エラーが検出されると割り込み
禁止ラツチがリセツトされる。このラツチを
プロセツサ５からのメモリマツプ式入出力命
令によつてリセツトした後でないと、割り込
みを再びマイクロプロセツサ５に提示するこ
とはできない。バイト読み取りオペレーシヨ
ンでレジスタ１１のビツト０〜５を読み取る
ことができ、またバイト書き込みオペレーシ
ヨンでメモリマツプ式入出力書き込みが実行
できる。バス・マシン・チエツク・レジスタ
１１の各ビツトは、次のように定義される。 ビツト０は、パリテイ・エラー・ビツトで
ある。RAM６またはEPROM８からの読み
取りオペレーシヨンに対するパリテイ・チエ
ツクが、このビツトをセツトする。このエラ
ーが発生したときにプロセツサ５とDIAC３
のどちらがバス・マスターであつたかを示す
ため、ビツト４がセツトされる。 ビツト１は、アクセス・エラーまたはデー
タ転送肯定応答タイムアウト・エラーであ
る。このビツトは、DIAC３によるRAM６
の保護区域への書き込み試行、監視データ・
モードでない場合のプロセツサ５による保護
RAMスペースへの書き込み、DIAC３によ
るメモリマツプ式入出力スペースへのアクセ
ス、監視データ・モードでないときDIAC３
またはプロセツサ５によるEEPROM７への
アクセス、設けられていない記憶スペースへ
の読み取りまたは書き込み、EPROM８への
書き込み、あるいは８マイクロ秒以内にプロ
セツサ５に戻らないデータ転送肯定応答など
様々な条件のもとでセツトされ、さらに
DIAC３がバス・マスターになり８マイクロ
秒以内にそのストローブを非活動化しない場
合にもセツトされる。これらのどの条件でも
ビツト１がセツトされ、このレベルのエラー
処理ルーチンが開始される。 ビツト２は、タイマ割り込み非リセツト・
ビツトである。これはレベル７でマシン・チ
エツク割り込みを発生させる。 ビツト３はDMAタイムアウト・ビツトで
ある。これは、DIAC３がバス許可信号を受
け取つて、４マイクロ秒以内にバス許可肯定
応答信号を戻さない場合にセツトされる。ま
た、DIAC３がバス・マスターとなり、２マ
イクロ秒以内にDMAオペレーシヨンを実行
しない場合にもセツトされる。 ビツト４は、上記のバス・マスター指示ビ
ツトである。このビツトは、DIAC６がバ
ス・マスターであり、エラーが検出されたと
きにセツトされる。バス・エラーが発生した
ときこのビツトが既にセツトされている場
合、それはセツトされたままとなり、マシ
ン・チエツク割り込みが処理される前にバ
ス・エラーが発生したことを示す。 ビツト５は、アクセス形式指示ビツトであ
り、このビツトがセツトされたときオペレー
シヨンが読み取りオペレーシヨンであつたこ
と、またはこのビツトがセツトされていない
とき書き込みオペレーシヨンが試行されたこ
とを示す。 ビツト６は、この設計では使用しない。ビ
ツト７は実験室での外部テスト・ツールとし
てのみ使用されるテスト・ツール割り込みで
ある。 ソフトウエアのデバツグおよびエラー処理
用に、比較機能レジスタ１２が設けられてい
る。アドレス比較レジスタ、データ比較レジ
スタおよび機能レジスタを含むアドレス検出
アダプタが存在するが、各レジスタはすべて
比較機能レジスタ１２の内部に含まれてい
る。比較の一つが選択されたとき、レベル６
で割り込みがなされる。機能レジスタの各ビ
ツトは、次のように定義される。 ビツト８がセツトされ、下側データ・スト
ローブがアクテイブのとき、選択された比較
機能が付勢される。ビツト９がセツトされ、
上側データ・ストローブがアクテイブな場
合、選択された比較機能が付勢される。ビツ
ト10がセツトされない場合、選択される比較
機能は、プロセツサ５またはDMA用であ
る。このビツトがセツトされている場合、選
択される比較機能はDMAオペレーシヨン専
用である。ビツト11は命令取り出し時の比較
である。ビツト12はデータ取り出し時の比較
であり、ビツト13はデータ記憶時の比較であ
る。ビツト14がセツトされると、データ・パ
ターンの比較が開始され、指定したアドレス
比較中にデータ比較レジスタに含まれるパタ
ーンがデータ・バスのものと比較される。指
定されたアドレス比較および指定されたデー
タ比較が行われる場合にのみ、割り込みが発
生する。 パリテイの生成と検査。パリテイ生成装置
と検査装置は標準品であり、ダイナミツク
RAM６およびEPROM８に具備されるイン
ターフエースに設けられるが、割り込み制御
論理４がこれらのインターフエース用のパリ
テイ生成・検査装置を実現する。プロセツサ
５またはDIAC３がバス・マスターのとき、
RAM６への書き込みオペレーシヨン中に各
バイトごとに奇数パリテイが生成される。プ
ロセツサ５またはDIAC３がバス・マスター
のとき、RMA６およびEPROM８からの読
み取りオペレーシヨン中に各バイトについて
奇数パリテイが検査される。 メモリ・データ流れ。プロセツサ５と
RAM６との間のインターフエースは、16デ
ータ・ビツトと２パリテイ・ビツトからなる
18ビツト幅のインターフエースである。書き
込みオペエレーシヨン中、単一バイトまたは
２バイト幅のワードからなるデータがプロセ
ツサ５から記憶できる。DIACP３は
USART２からのデータを単一バイトとして
記憶する。プロセツサ命令がバイトオペレー
シヨンを指定すると、プロセツサ５は内部の
最下位アドレス・ビツトを使つて、どのバイ
トが書き込まれるかを決定し、そのバイトに
対して上側または下側データ・ストローブを
出す。最下位アドレス・ビツトが０の場合の
バイトオペレーシヨンでは、上側データ・ス
トローブが出され、そのビツトが１の場合
は、下側データ・ストローブが出る。書き込
みオペレーシヨンがDIAC３からのDMA書
き込みオペレーシヨンのときは、システム制
御論理回路がDMAオペレーシヨンに対する
最下位アドレス・ビツトの状態をデコード
し、最下位ビツトが０であれば上側データ・
ストローブを、またそのビツトが１であれば
下側データ・ストローブを生成する。すなわ
ち、バス許可肯定応答信号のステータスだけ
によつて、各書き込みオペレーシヨンでのプ
ロセツサ５とDIAC３のどちらがバス・マス
ターであつたかが決定できる。 先に示唆したように、プロセツサ５は監視
データ・モードのときだけ、メモリ中のメモ
リマツプ式入出力スペースにアクセスでき
る。DIAC３はプロセツサ５のメモリマツプ
式入出力スペースにアクセスできないので、
DIAC３がメモリマツプ式入出力スペースに
アクセスを試みると、マシン・チエツク・レ
ジスタ１１のビツトが１にセツトされる。保
護スペースへの違反書き込みを試みた場合、
書き込みオペレーシヨンはブロツクされ、ア
ドレス位置にあるデータは変更されない。 読み取りオペレーシヨン。データはプロセ
ツサ５によつて単一バイトまたは２バイト・
ワードとして読み取ることができる。DIAC
３は、単一バイトのみを読み取る。この場合
も、内部の最下位アドレス・ビツトを使つ
て、どのバイトが読み取られるかを決定し、
プロセツサ５がそのバイトに対するデータ・
ストローブを出す。DIAC３で制御される
DMA読み取りオペレーシヨンのときは、メ
モリ制御論理回路がデータの１バイトをデー
タ・バスに載せ、DIAC３が受信アドレス・
カウンタ中の最下位アドレス・ビツトの状態
にもとづいて上側または下側データ・バイト
を選択する。 USARTインターフエース。第３図には所
与のポートに対するUSARTのインターフエ
ースが示してある。ポート用のEIAレシーバ
は、どのインターフエース線信号が処理中で
あるかに応じて、２つのセクシヨンに分かれ
る。ポート・インターフエース制御装置１０
は、USART２がデータ・セツト作動状態
（DSR）およびリング・インジケータまたは
受信データ（RD）などの受信信号を処理す
るのを助ける。 USART２は、受信データ、送信クロツ
ク、受信クロツク、送信可（CTS）および
受信線信号検出（RLSD）信号を受け取る。
EIAレシーバ回路は、例示しとて２ブロツク
に分けてあるだけであり、各ポートのEIAイ
ンターフエース中のすべての標準受信信号ピ
ンを含んでいることを理解されたい。同様に
送信またはEIAドライバについては、ポー
ト・インターフエース制御装置１０は、第３
図に示すようにある種の信号をEIAドライバ
に与え、USARTは必要な残りの信号をドラ
イバに与える。プロセツサ５およびDIAC３
の側からポート・インターフエース制御装置
１０およびUSART２へのインターフエース
は、システム・データ・バス、システム・ア
ドレス・バスおよび第３図の左側に示す様々
な要求線と制御線を介している。次にそれら
について少し詳しく説明する。 USART２チツプ選択信号は、第３図に示
すようにチツプ付勢線を含んでいる。第１図
に示すように５個のUSARTが使われている
ので、異なる５本のチツプ選択線１−５が使
用される。これらは第１図には示しておら
ず、２個のポートを処理するのにUSARTが
１個あればよいので、第３図に１つだけ示し
てある。第２のポートに対するUSARTの接
続は、簡単のため第３図に示してない。プロ
セツサ５がUSART２に対するメモリマツプ
式入出力機能を実行したい場合、システム制
御論理回路が選択された個別のUSART２の
読み取りまたは書き込みオペレーシヨンのた
めにUSARTを選択するチツプ付勢線を活動
化する。DIAC３がDMAオペレーシヨンを
実行するときは、やはりシステム制御論理回
路が選択された付勢線を活動化する。第１図
のDIAC３からプロセツサ５へのバス許可肯
定応答信号がアクテイブのときは、DIAC３
がUSARTチツプ付勢線を制御する。 チヤネルＡ／Ｂ選択線は、ポート付勢信号
である。これは、USART２でサービスされ
る２本のチヤネルのどちらを読み取りまたは
書き込みオペレーシヨンで処理するかを選択
する分岐信号である。たとえば、その信号が
正のとき、USART２でサービスされる２本
のうちのチヤネルＡが選択される。信号が負
のときは、チヤネルＢが選択される。第３図
に前述のように１本のチヤネルしか示してい
ない。プロセツサ５がバス・マスターであ
り、USART２を選択するためにメモリマツ
プ式入出力機能を実行したいとき、システ
ム・アドレス・ビツト２が第３図のＡ／Ｂ選
択線にゲートされる。DMAオペレーシヨン
では、DIAC３が選択すべきチヤネルを識別
する信号を出すとき、この信号はDIAC
Ａ／Ｂ信号であり、すなわち第３図のポート
Ａ／Ｂ信号である。簡単のため、第３図で
USART２に接続されているものとして示し
てある制御線は、第１図には示してないが、
第３図からわかるように第１図でもDIAC３
から制御ラインが出ていることを理解された
い。この場合も、DIAC３からプロセツサ５
へのバス許可肯定応答信号がアクテイブな場
合、DIAC３がチヤネル選択を制御する。 データ／制御選択信号も第３図のUSART
２に供給される。これは、選択された
USART２を使つて行われるオペレーシヨン
のタイプを定義する分岐信号である。正なら
データオペレーシヨンを示し、負なら制御オ
ペレーシヨンを示す。正の信号は、読み取り
オペレーシヨンが実行されるとき受信デー
タ・バツフアが選択されることを示す。正の
信号は、書き込みオペレーシヨンが実行され
るとき送信データ・バツフアが選択されるこ
とを示す。負の信号は制御オペレーシヨンを
示すプロセツサ５がバス・マスターの場合、
システム・アドレス・ビツト１がデータ／制
御線にゲートされる。DIAC３がバス・マス
ターの場合、そのオペレーシヨンは、
USART中の受信データ・バツフアの読み取
りオペレーシヨンまたは送信データ・バツフ
アの書き込みオペレーシヨンであると解釈さ
れる。バス許可肯定応答がアクテエイブでな
いとき、プロセス５がバス・マスターであ
り、データ／制御選択はUSART選択オペレ
ーシヨン中システム・アドレス・ビツト１の
状態によつて直接制御される。 読み取りオペレーシヨンの場合、第３図に
示す読み取り信号は、USART２が選択され
てUSARTバス・ドライを付勢するとき、読
み取りオペレーシヨンを示す。USART２が
そのとき割り込みを要求している中で最高の
優先順位を有するものであるとき、レベル２
の割り込み肯定応答サイクル中、この信号に
より、割り込みベクトルはUSART２からバ
ス上にゲートされる。優先順位はUSARTの
位置によつて決まる。読み取りと書き込みが
一致するときは、リセツトと解釈される。 書き込みオペレーシヨン。第３図に示した
この書き込み信号は、USART２が選択され
るとき書き込みオペレーシヨンを示す。先に
説明した特別レベル２のUSART割り込み要
求は、ポート・インターフエース制御装置１
０によつて供給されるものとして示してあ
る。この割り込み要求信号は、いずれかの
USART２がアクテイブなレベル２の割り込
み要求をもつとき、割り込み制御論理４への
分岐信号として活動化される。またレベル２
の割り込みサイクルに肯定応答するため、
USARTのレベル２の割り込み肯定応答
IACKがポート・インターフエース制御装置
１０およびUSART２に供給される。IACK
サイクル中、優先順位が最高のUSART２ま
たは待機中のレベル２の割り込みをもつポー
トのポート・インターフエース制御装置１０
は、システム制御論理回路がUSART２の読
み取り信号を活動化するとき、USART２ま
たはポート・インターフエース制御装置１０
によつてベクトル値をシステム・データ・バ
スの下位バイトに載せる。USART２からの
割り込み「付勢アウト」信号は、優先順位が
次に低いUSART割り込み「付勢イン」信号
に接続されている。この相互接続は第３図に
は示していないが、割り込みを有する優先順
位のより高い装置が優先順位のより低い装置
から割り込みを禁止するか、または割り込み
がない場合それらの装置を付勢するようデイ
ジー・チエーンオペレーシヨンを形成するの
に使われる。USART５は、任意的に最高の
優先順位を割り当てられ、ポート・レジスタ
は、レベル２の割ち込みに関するチエーンの
最低末端に接続されている。割り込み付勢線
またはチツプ付勢線が、DIAC３から
USART２に供給される。この信号は、優先
順位がより高い他のUSART２が、サービス
中または要求中の割り込みをもつことを示
す。この信号は正でアクテイブであり、上記
の割り込みデイジー・チエーンを形成するの
に使われる。優先順位が最高のUSART２
は、その割り込み「付勢イン」が＋５ボルト
の論理レベルに接続されている。優先順位が
最高のUSARTが待機中の割り込みをもつ場
合、上記のように、デイジー・チエーンに関
する割り込み「付勢アウト」相互接続を活動
化しない。待機中の割り込みをもたない場
合、このピンを活動化して、現在の割り込み
に関して優先順位が次に低いUSART２を付
勢する。 システム・データ・バスのビツト０−７
も、USART２およびポート・インターフエ
ース制御装置１０に接続されている。ポー
ト・インターフエース制御装置１０のポー
ト・レジスタを図には示してないが、このバ
スの下位バイト位置に直接接続されている。
USARTのインターフエースではポリテイは
使用しない。しかし、このデータ・バスは、
16データ・ビツトと２パリテイ・ビツトを含
む18ビツト幅の双方向分岐バスである。下位
バイトは、奇数アドレスをアドレスするとき
使用され、ビツト０−７と下位パリテイを含
んでいる。ビツト０は、下位バイトの最下位
ビツトであり、ビツト７は最上位ビツトであ
る。上位バイトは、偶数アドレスをアドレス
するとき使用され、ビツト８〜15とデーサ用
の上位パリテイを含んでいる。ビツト８は上
位バイトの最下位ビツトであり、ビツト15は
最上位ビツトである。テータ・バスは、正で
アクテイブである。プロセツタ５から
USART２へのメモリマツプ式入出力書き込
みオペレーシヨン中、データ・バスがプロセ
ツサ５によつてドライブされる。プロセツサ
５からUSART２へのメモリマツプ式入出力
読み取りオペレーシヨン中、データ・バスの
下位バイトがUSART２でドアイブされる。
レベル２の割り込みに関する割り込み肯定応
答サイクル中、USART２またはポート・イ
ンターフエース制御装置１０のデータ・レジ
スタが、割り込みベクトル値をデータ・バス
の下位バイトに載せる。レベル５の割り込み
の割り込み肯定応答サイクル中、ポート・イ
ンターフエース制御装置１０が、その割り込
みベクトル値をデータ・バスの下位バイトに
載せる。 ポート・レジスタ。ポート・レジスタは、
10個の各ポートがEIA RS232インターフエ
ース信号ならびにデータ遷移の検出、デー
タ・セツト・レデイ遷移の検出、リング・イ
ンジケータ遷移の検出、およびUSART２で
供給されない関連する割り込みベクトル値の
生成などの機能を提供するために、システム
制御論理回路に含まれている。これらのレジ
スタは、ポート・インターフエース制御装置
１０の形で実現されており、レジスタ自体は
図示していないが、下記のビツトを含んでい
る。 ビツト０は、RA232インターフエース・
レシーバからのデータ・セツト・レデイ信号
である。このビツトは読み取り専用でもよ
い。ビツト１は、EIA RS232インターフエ
ースから受け取つたリング・インジケータ・
ビツトであり、読み取り専用ビツトである。 ビツト２は、EIA RS232インターフエー
スに向けられるテスト要求である。プロセツ
サ５はこのビツトを書き込んだり読み取つた
りすることができ、それが１にセツトされる
と、インターフエースに対してテスト要求が
活動化される。システム・リセツトによつ
て、このビツトが０にセツトされる。 ビツト３は、データ速度選択信号である。
この信号はEIA RS232インターフエースに
向けられるもので、プロセツサ５により読み
取りまたは書き込み可能である。このビツト
が１にセツトされると、EIA RS232インタ
ーフエースに対してデータ速度選択が活動化
され、システム・リセツト信号によつて、こ
のビツトが０にセツトされる。 ポート・レジスタのビツト４は、データ端
末レデイ信号である。この信号はEIA
RS232インターフエースに向けられる。これ
も読み取りまたは書き込み可能である。この
ビツトが１のとき、EIAインターフエースに
対してデータ端末レデイ信号がアクテイブで
ある。やはりシステム・リセツトによつて、
このビツトがリセツトされる。 ビツト５は、外部クロツク制御ビツトであ
る。このレジスタ・ビツトは、EIA RS232C
インターフエースでの外部クロツク信号のゲ
ーテイングを選択するのに使われる。このビ
ツトも、プログラムで読み取りおよび書き込
むことができる。１にセツトされると、遷移
クロツクがEIA RS232インターフエースが
らUSART２の送信クロツク・ピンの入力部
にゲートされる。このビツトが０のとき、
EIA RS232インターフエースのピン１５か
らの送信クロツクがゲート解除され、次に
USARTをその送信クロツク・ピンにクロツ
クをもたらすようにプログラミングすること
ができる。これによつて、EIA RS232イン
ターフエースにクロツクを供給するような端
末装置の直線接続が可能になる。ビツト５
も、システム・リセツトによつて０にセツト
される。 ビツト６は、モデムの制御による遷移割り
込みレデイ信号である。このビツトがセツト
されると、データ・セツト・レデイ・ビツト
に遷移が起こつたとき、またはリング・イン
ジケータ・ビツトがオフからオンに変つた場
合に、レベル２の割り込みがセツトされる。
このビツトは、プロセツサ５のプログラムで
書き込みまたは読み取りすることができ、シ
ステム・リセツトによつて０にセツトされ
る。 ビツト７はデータ遷移割り込み可能信号で
ある。このビツトが１にセツトされると、
EIA RS232C受信データ線で遷移が起こつた
とき、レベル５の割り込みがセツトされる。
このビツトはプログラムで書き込みまたは読
み取ることができ、リセツトによつて０にセ
ツトされる。 また、ポート・インターフエース制御装置
１０には、ステータス変更ポート・レジスタ
が含まれている。このレジスタは、システム
制御論理回路に供給できる受信データ遷移、
データ・セツト・レデイ遷移、およびリン
グ・インジケータのオフ・オン遷移によつて
起こる割り込みのステータスを供給する。１
バイト・レジスタは、ポート・インターフエ
ース制御装置１０でサービスされる２個のポ
ートのステータスを与える。各ビツトは、次
の形をとる。 ビツト０は、ポートＢに対する「データ・
セツト・レデイ」（DSR）オフ・オン遷移で
ある。ビツト１は、ポートＢの「データ・セ
ツト・レデイ」オン・オフ遷移であり、ビツ
ト３はポートＢのデータ遷移である。ビツト
４は、ポートＡの「データ・セツト・レデ
イ」オフ・オン遷移であり、ビツト５はポー
トＡの「データ・セツト・レデイ」オン・オ
フ遷移である。ビツト６はポートＡのリン
グ・インジケータ・オフ・オン遷移であり、
ビツト７はポートＡのデータ遷移である。 プロセツサ５は、ポート・インターフエー
ス制御装置１０のレジスタを読み取りまたは
書き込むことができ、レジスタ中の選択され
たビツトを単独でリセツトできるように、マ
スクオペレーシヨンで各レジスタをリセツト
できる。プログラムは、マスクの下で各ビツ
トをリセツトして、これらの遷移によつて起
こる割り込みをリセツトしなければならな
い。これによつてそのレジスタに含まれるか
又はレジスタが実際にリセツトされるときに
起こる他の非同期割り込みに影響を与えず
に、ある割り込みをリセツトすることが可能
になる。 これで第１図から第３図までに示した本実
施例のオペレーシヨンと制御の詳細および概
要の説明は終わる。この設計の中心は、サー
ビスとオペレーシヨンに大きなフレキシビリ
テイを与えるシステム制御論理回路および
DIAC３である。本明細書の各所で指摘する
ように、第１図に示すように設けられた20本
の各チヤネル上でのデータ転送手段は、プロ
グラマが個別にメモリマツプ式入出力キヤラ
クターサービス割り込みモードまたは直接メ
モリ・アクセスモードのいずれをも選択する
ことができる。DMAモードを選んだ場合、
さらに次の選択レベルを選んで、DMAによ
つて転送される各キヤラクタについてプロセ
ツサに割り込みをかけるかどうかを決定する
ことができる。DMAオペレーシヨンは、
DIAC３で制御される。DIAC３は、
USART２からRAM６からUSART２に一
時に１つのキヤラクタを転送するように指定
する。USART２は、その受信バツフアがあ
るキヤラクタを含むとき、受信DMA要求を
活動化する。USARTは、その送信バツフア
が空のとき、送信DMA要求を活動化する。
DMA要求は、プロウラマがどのように構成
を選択したかに応じて、DIAC３によつて
DMA要求、割り込み要求またはその双方と
して処理される。各ポートは、受信チヤネル
と送信チヤネルをもつており、これらのチヤ
ネルは、DMA転送モードまたは割り込みモ
ードで作動し、プロセスサ５にメモリマツプ
式入出力操作によつてキヤラクタを転送する
ことを合図するように、個別に構成できる。
チヤネルDMAモードで動作するとき、制御
プログラムはそのチヤネルの起点アドレスと
バイト・カウンタを開始する。DIAC３は、
受信バイト・カウントが０になつたとき、ま
たは送信バイト・カウントが０になつたと
き、割り込みによつてプロセツサ５に合図す
る。フアイル・メツセージの終りを受け取る
と、上流のUSARTは、終了割り込みによつ
てプロセツサ５にメツセージが完了したと合
図する。データ・ブロツク全体が下流
USARTで組み立てられたとき、プロセツサ
５はDIAC３に、RAMにおいて指定された
バツフア・アドレスから上流送信を開始する
ように指令する。DIAC３は、プロセツサ５
からのメモリマツプ式入出力オペレーシヨン
によつて制御されセツトされる。 先に指摘したように、USARTは接続され
ているモデムまたは局所接続されている端末
装置とのプロトコル・インターフエースを維
持するが、プロセツサ５中で動作する制御プ
ログラムは、希望に応じてプロトコル変換、
集線およびデータオペレーシヨン機能を実行
する。 D3 多重ポート通信システム 第４図（すなわち第４Ａ図および第４Ｂ図）
は、多重ポート通信アダプタと無走査式
（scanless）の通信コントローラ（以下、単に
「通信コントローラ」という）のシステム・バ
スとの接続を行うため付加的なインターフエー
ス制御論理を設けた本発明の実施例である。こ
れは、すなわち、多重ポート通信アダプタ、通
信コントローラ、およびこれらを接続するイン
ターフエース制御論理から成る多重ポート通信
システムである。この構成によれば、多重ポー
ト通信アダプタを他の通信コントローラのシス
テム・アドレス・バスおよびシステム・デー
タ・バスに接続することができる。これを制御
するプログラムはEPROM８およびRAM６に
入つている。 通信コントローラは、16個までの接続インタ
ーフエースを有する。したがつて複数の多重ポ
ート通信アダプタをこれに接続すれば、システ
ム全体ではさらに多くのポートがサービスされ
る。たとえば、８ポート式の多重ポート通信ア
ダプタを16個つなぐと、128個のポートをサー
ビスできる多重ポート通信システムが提供され
る。 かくして本実施例は多重ポート通信アダプタ
のプロトコル変換機能および集線機能の負担を
なくした通信コントローラのために新しいアー
キテクチヤを提供する。 こうした新しいアーキテクチヤにおいては、
競合するDMA要求および割り込み要求の調
停、ポートのアクセスに関するDMA制御と割
り込み制御、および各チヤネルのモードの選択
は、多重ポート通信アダプタで全て処理するこ
とができる。さらに、多重ポート通信アダプア
のRAMまたは通信コントローラのRAMから
読み取りまたは書き込みをDIACに指令でき、
いずれの機能も、プロセツサ５または通信コン
トローラ中に常駐するプロセツサへの割り込み
を伴つてまたは伴わずに実行することができ
る。すなわち、各受信チヤネルおよび送信チヤ
ネル毎に少くとも５種のキヤラクタサービスモ
ードをプログラム制御下で選択できるのであ
る。プログラムは、第４図に示すように通信コ
ントローラに接続するために必要なインターフ
エース制御論理１５を含めて構成されている多
重ポート通信アダプタに常駐している。 キヤラクタサービスモードを列挙すると、プ
ロセツサ５の割り込みなしに単にDMAにより
USARTの受信バツフアから多重ポート通信ア
ダプタのRAM（以下、本節においては説明の
都合上、多重ポート通信アダプタのRAMを特
に「ローカルRAM」、通信コントローラ側の
RAMを特に「メインRAM」を区別する場合
がある）６に転送すべき受信キヤラクタに関す
る直接メモリアクセスモード、プロセツサ（以
下、本節においては説明の都合上、通信コント
ローラ側のプロセツサを特に「主プロセツサ」
という場合がある）の割り込みなしにUSART
の受信バツフアから通信コントローラのRAM
（メインRAM）に転送すべき受信キアラクタ
に関する直接メモリアクセスモード、プロセツ
サ５に割込み指示を与えて且つDMAにより
USARTの受信バツフアからローカルRAM６
に転送すべき受信キヤラクタに関する直接メモ
リアクセスモードがある。この他、通信コント
ローラの主プロセツサに割込みを与えて且つ
DMAによつてUSARTの受信バツフアから通
信コントローラのメインRAMに転送すべきキ
ヤラクタに関する直接メモリアクセスモードが
ある。さらに、DMAを全く使わず、プロセツ
サ５に割り込みを与えて割り込みサービス・ル
ーチンを呼び出し、メモリマツプ式入出力オペ
レーシヨンでUSARTにサービスしてUSART
の受信バツフアを読み取るモードもある。以上
は、USARTの受信チヤネル用のものである
が、送信チヤネルに対してもこれらと同じモー
ドがある（ただしデータの転送の方向は以上に
列記したものと逆になる）。 DIAC３によつて高い融通性が得られるの
で、プログラムはハードウエアから最大限のパ
フオーマンスが得られるように128本の通信チ
ヤネルの各々のオペレーシヨンをカストマイズ
することができる。たとえば、所与のポートを
調歩式で動作させる場合、プログラマは、その
ポートの受信チヤネルが各キヤラクタを受け取
つたときプロセツサ５に割り込むように動作さ
せることが選択できる。それによつて、プロセ
ツサ５が受信エラーを監視し、必要ならキヤラ
クタを一時に一つずつ新しいフオーマツトまた
はプロトコルに変換することができる。同じポ
ートに関する転送チヤネルを、DMAモードで
動作するようにプログラミングして、完成した
メツセージが送信されるまでプロセツサ５に割
り込むことなく、アウトバンド・メツセージを
直接送信して、プロセツサのサイクル効率の高
いアウトバウンド高速オペレーシヨンを実行す
ることができる。この方法により、どちらかの
プロセツサに割り込みをかけて、またはかけず
に、プログラムによつて20本の任意のチヤネル
によるデータ転送をメモリマツプ式入出力また
はDMAのいずれにも個別的に選択することが
できる。 通常コントローラを含むデータ流れの構成 通信コントローラを接続した多重ポート通信シ
ステムのデータ流れば、基本的に今まで多重ポー
ト通信アダプタについて説明したものと同じであ
るが多重ポート通信システムではその他に、デー
タを多重ポート通信アダプタから通信コントロー
ラ中のメインRAMに転送することができる。
DIAC３またはプロセツサ５が、そのローカル
RAM６または通信コントローラ中のメイン
RAMをアドレス指定することができる。どちら
のRAMにアドレスするかの選択には、アドレ
ス・ビツト23を使う。多重ポート通信アダプタの
マシン・サイクル中でアドレス・ビツト23が活動
化される場合、インターフエース制御論理１５
は、通信コントローラの調停回路へのDMA要求
を活動化する。通信コントローラの主プロセツサ
は、バス・マスター権を優先順位に多重ポート通
信アダプタに与え、インターフエース制御論理１
５が、通信コントローラのメインRAMとの間で
の転送を指令する。データを直接USART２から
多重ポート通信アダプタのローカルRAM６にま
たはそのローカルRAMから通信コントローラの
メインRAMにまたはメインRAMから転送させ
る能力もある。データの転送は、またDIAC３ま
たはプロセツサ５の制御下で実行できる。以下の
説明では、多重ポート通信アダプタのことを単に
アダプタという。 スシテム・データ流れの開始 多重ポート通信システムにおける各アダプタ
は、通信コントローラのメインRAMにそれぞれ
通信域をもつている。通信域は、各アダプタ用の
装置ステータス・ワード（DSW）と装置制御ワ
ード（DCW）を含んでいる。メインRAM中で
のDCWとDSWの位置は、通信コントローラのポ
ート階層中でのアダプタの物理的位置によつて決
まる。通信コントローラがリセツトされると、そ
れによつて制御プログラムが動作して、導入され
ている各アダプタ用のDSWとDWを初期設定す
る。DCWは、通信コントローラの主プロセツサ
のマイクロコードによつて作成され、アダプタの
プロセツサ５によつて読み取られる。DCWは、
コマンド・バイトとアウトバウンドバツフアアド
レスと、インバウンドバツフアアドレスと、コマ
ンドによつて変わるその他のフイールドとを含ん
でいる。DSWはプロセツサ５中で動作するアダ
プタのマイクロプロセツサ・コードによつて作成
される。プロセツサ５のステータス、データ受信
の品質、現実行シーケンス、およびデータ転送用
に使われた最後のバツフアのアドレスを報告する
フイールドは、プロセツサ５によつて作成され
る。プロセツサ５が通信コントローラからの割り
込みを検出すると、DCWを制御ユニツトのメイ
ンRAM中のそれに割り当てられた通信域から
DMAによつてそれ自体のメモリまたはレジスタ
に転送し、次にコマンド・バイトを問合わせる。 考えられる多数のコマンドのうちの一つは、初
期プログラム・ロード（IPL）コマンドである。
このコマンドは、通信コントローラのメイン
RAMからDAM転送を使つて、アダプタにその
オペレーシヨンコーオの初期設定と行わしめる。
IPLコード用のメインRAMの起点アドレスは、
初期設定時に通信コントローラのプロセツサで作
成されるDSWに含まれる。 あるコマンドが実行されると、プロセツサ５
は、DMA転送によつて通信コントローラのメイ
ンRAM中のその関連するDSWに終了ステータス
を書き込む。 要するに、通信コントローラの主プロセツサ中
で動作するマイクロコードがDCWを作成し、次
にプロセツサ５に割り込む。プロセツサ５は、
DMAオペレーシヨンによつてDCWを読み取る。
プロセツサ５のマイクロコードは、DMA書き込
みオペレーシヨンでDSWをメインRAMに書き込
み、次に通信コントローラの主プロセツサに割り
込む。通信コントローラの主プロセツサは、その
メインRAMかDSWを読み取る。したがつて、プ
ロセツサ５と通信コントローラの主プロセツサ
は、個々の各アダプタに割り当てられた通信域を
介して互いに通信できる。 データ・バツフア データ・バツフアはDCW中でアドレスされ、
通信ユニツトのメインRAMに常駐している。こ
れらのバツフアは、DMA転送を使つてプロセツ
サ５からアドレスされる。バツフアのサイズは、
この設計では制御用接頭部を含めて288データ・
バツイトに固定されている。それよりも大きなブ
ロツクを送信または受信する場合、通信コントロ
ーラの主プロセツサへの要求によつて、プロセツ
サ５に複数のバツフアを設けることができる。各
バツフアの始めの接頭部フイールドは、所有タス
ク識別、順方向ポインタ、データ開始オフセツト
およびバイト・カウントを含んでいる。順方向ポ
インタの内容が正の場合、プロセツサ５が送信し
なければならない（または受信できる）チエーン
中の次のバツフアのアドレスを供給する。データ
開始オフセツトは、データがそのバツフアの初期
アドレスないし先頭アドレス以外の所から始まる
ことができるようにし、プロトコル変換の必要に
応じてのライン・プロトコル制御キヤラクタの接
頭部としてスペースを残す。 DCWコマンド プロセツサ５が通信コントローラからの割り込
みを検出すると、DCWの割り当てられた通信域
からDMAによつて転送し、コマンド・バイトを
問い合わせなければならない。実行されるコマン
ドの例は、次の通りである。 書き込み。その最初のアドレスがDCW中に現
われるようなバツフアの内容が、通信線に送出さ
れる。バイト数は、バイト・データ・カンウント
で指定される。 読み取り。アダプタは受信するように条件付け
られ、結果として得られるデータがDCW中で識
別されるバツフアに記憶される。記憶されるバイ
ト数は、データ・カウントまたはブロツク検出の
終りのどちらか先に起こつた方によつて制限され
る。 インターフエース制御論理 ここでは、第４図の直接メモリ・アクセス／メ
モリマツプ式入出力インターフエースと、アダプ
タを通信コントローラバスに接続するためのイン
ターフエース制御論理１５について説明する。 通信コントローラのDMAバスは、そのメモリ
と接続されているアダプタとの間に18ビツト（16
データ・ビツト＋２パリテイ・ビツト）の双方向
データ・バスを提供する。このインターフエース
ではバイトまたはワード（２バイト）転送をサポ
ートする。 DMAデータ・バスの保全性は、データ・バス
の各バイトに関連してパリテイ・ビツトを使用す
ることによつて保証される。正しいパリテイは、
必ず奇数である（すなわち各バイトについてパリ
テイ・ビツトおよびデータ・ビツト“１”の数が
奇数でなければならない）。パリテイの生成と検
査の機能は、インターフエース制御論理１５に含
まれている。 インターフエース制御論理と信号の説明 インターフエース制御論理１５は、制御コント
ローラとの間で信号をゲートするためのタイミン
グと制御を提供する。第１４図に示したインター
フエース制御部９０は、通信コントローラメイン
RAMとの間でのデータ転送中に下記のインター
フエース信号を制御するための、トライステー
ト・ドライバ・レシーバ９にタイミングおよび方
向制御を提供する。 データ・バス信号 データ・バスは、18ビツト（16データ・ビツト
＋２パリテイ・ビツト）双方向分岐バスである。
下位バイトは、奇数アドレスをアドレスする際に
使い、ビツト０−７とデータの下位パリテイ・ビ
ツトとを含んでいる。ビツトは下位バイトの最下
位ビツトであり、ビツト７は最上位ビツトであ
る。上位バイトは、偶数アドレス（ワード・アド
レスと同じアドレス）をアドレスする際に使い、
ビツト８−15とデータの（上位パリテイ・ビツト
とを含んでいる。ビツト８は上位ビツトの最下位
ビツトであり、ビツト15は最上位ビツトである。
データ・バスは正でアクテイブである。通信コン
トローラからアダプタへのDMA読み取りオペレ
ーシヨン中またはメモリマツプ式入出力書き込み
オペレーシヨン中、データ・バスは通信コントロ
ーラによつてドライブされる。また、BMAオペ
レーシヨンが進行中でないとき、データ・バス
は、テスト・ツール・アダプタで監視できるよう
に通信コントローラによつてドライブされる。 アドレス・バス DMAアドレス・バスは、すべつのDMAオペ
レーシヨンについてバス・マスタでドライブされ
る分岐バスである。アドレス・バスは、メモリ・
スペース中においてアクセスされる位置のアドレ
スを含んでいる。アドレス・バスは23ビツト・バ
スであり、A1がその最下位ビツト、A23が最上
位ビツトである。アドレス・バスは、正でアクテ
イブである。23ビツト・アドレス・バスは、上側
データ・ストローブおよび下側データ・ストロー
ブと共に、単一バイト・アドレスまたはワード・
アドレスを選択するのに使われる。データ・スト
ローブだけがアクテイブな場合、バイトオペレー
シヨンとなる。両方のデータ・ストローブがアク
テイブなとき、ワード（２バイト）オペレーシヨ
ンとなる。DMAオペレーシヨンが進行中でない
とき、アドレス・バスは、テスト・ツールで監視
できるように通信コントローラによつてドライブ
される。このバスも、通信コントローラからアダ
プタへのメモリマツプ式入出力制御オペレーシヨ
ンに通信コントローラによつてドライブされる。 制御バス書き込み信号 この分岐信号は、すべての入出力オペレーシヨ
ンについてデータ・バス上での転送方向を示すた
め、バス・マスターによつてドライブされる。
DMAオペレーシヨン中、この信号が活動化する
と、データ転送がバス・マスターからメモリへの
転送であることを示す。DMAオペレーシヨン
中、この信号が活動化してないとき、データ転送
がメモリからバス・マスターへの転送であり、読
み取りオペレーシヨンに関連するものであること
を示す。DMAオペレーシヨンが進行中でない場
合、この信号は通信コントローラの制御下にあ
る。通信コントローラは、書き込みオペレーシヨ
ンを実行する際にこの信号を活動化する。書き込
み信号は、負でアクテイブな信号である。 レベル１割り込み信号 レベル１割り込み信号は、通信コントローラへ
の待機中のレベル１の割り込みをもつアダプタに
よつてドライブされる分岐信号である。アダプタ
は、データ割り込みまたはアダプタのマシン・チ
エツク割り込みをもつとき、この信号を活動化す
る。レベル１割り込み信号は、負でアクテイブな
信号である。 レベル６割り込み信号 レベル６割り込み信号は、通信コントローラへ
の待機中のレベル６の割り込みもつアダプタによ
つてドライブされる分岐信号である。制御割り込
みをもつアダプタが、この信号を活動化する。レ
ベル６割り込みは負でアクテイブな信号である。 レベル１割り込み肯定応答信号（L1IACK） L1IACKは、プロセツサ５がアダプタからのレ
ベル１割り込みに対する割り込み肯定応答サイク
ルを実行するとき、通信コントローラ中の主処理
装置によつて活動化される分岐信号である。
L1IACKは、負でアクテイブな信号である。 レベル６割り込み肯定応答信号（L6IACK） L6IACKは、プロセツサ５がアダプタからのレ
ベル６の割り込みに対する割り込みを肯定応答サ
イクルを実行するとき、通信コントローラ中の主
処理装置によつて活動化される分岐信号である。
L6IACKは負でアクテイブな信号である。 バス要求／割り込み要求バス これは、各アダプタ位置に線が１本ずつ割り当
てられた、18個の信号のバスである。このバス
は、バス要求およびアダプタ割り込みを処理でき
るように多重化されている。通信コントローラ中
の主プロセツサが、レベル１の割り込みに対する
割り込み肯定応答サイクルを実行するとき、通信
コントローラのシステム論理が、アダプタに対す
るレベル１割り込み肯定応答（L1IACK）信号を
活動化する。通信コントローラ中の主プロセツサ
がレベル６の割り込みに対する割り込み肯定応答
サイクルを実行するとき、通信コントローラのシ
ステム論理が、アダプタに対するレベル６割り込
み肯定応答（L6IACK）信号を活動化する。
L2IACKがアクテイブのとき、アダプタが通信コ
ントローラに提示されるレベル６の割り込みをも
つ場合、そのバス要求／割り込み肯定応答線を活
動化する。L1IACKとL6IACKがアクテイブでな
いとき、アダプタは、DMA要求をもつ場合、そ
の要求／割り込み肯定応答線を活動化する。バス
要求／割り込み肯定応答は、負でアクテイブな信
号である。 バス要求オペレーシヨン。L1IACKとL6IACK
がアクテイブでないとき、DMA要求をもつアダ
プタが、そのバス要求／割り込み肯定応答線を活
動化する。バス要求／割り込み肯定応答は、入出
力オペレーシヨンのためにバスの制御を要求する
任意の装置によつてドライブされる。アダプタ
は、バス要求に対するそのバス要求／割り込み肯
定応答線を活動化するとき、それがバス・マスタ
ー権を得るまでそれをアクテイブに保たなければ
ならない。L1IACKまたはL6IACKがアクテイブ
になる場合、もしくはアダプタが威勢される場
合、バス要求を取り下げなければならない。装置
が威勢されない限り、バス要求を早期に取下げる
必要はない。あるバス・マスターがそのバス・マ
スター権を得て、その最後のまたは唯一の転送を
行う準備ができているとき、そのバス要求信号
は、それがアドレス・ストローブを活動化する前
に威勢され安定でなければならない。最後の転送
を完了したバス・マスターは、進行中の転送に対
するアドレス・ストローブを威勢するまで、その
バス要求を再活動化する必要はない。 割り込み肯定応答オペレーシヨン。通信コント
ローラの主プロセツサがレベル１の割り込みに対
する割り込み肯定応答サイクルを実行していると
き、それらのアダプタに対するL1IACK線が活動
化される。通信コントローラのプロセツサがレベ
ル６の割り込みに対する割り込み肯定応答サイク
ルを実行しているとき、それらのアダプタに対す
るL6IACK線が活動化される。L1IACK信号また
はL6IACK信号が活動されると、アダプタにその
バス要求をバス要求／割り込み肯定応答バスから
取り除くように合図が出る。L1IACKがアクテイ
ブな場合、通信コントローラにレベル１の割り込
みが提示されたアダプタが、そのバス要求／割り
込み肯定応答線を活動化することになる。
L6IACKがアクテイブな場合、通信コントローラ
にレベル６の割り込みが提示されたアダプタが、
そのバス要求／割り込み肯定応答線を活動化する
ことになる。割り込みは、通信コントローラの調
停論理回路でコード化され、通信コントローラの
主プロセツサに優先権を与えられた割り込みベク
トル値として提示される。生成されるベクトル値
は、アダプタがL1IACKまたはL6IACK中にアク
テイブなそのバス許可／割り込み受入れ信号を認
識するとき、アダプタがコード化された３本の割
り込みタイプ線に載せるコードによつて決まる。 バス許可／割り込み許可バス これは、各アダプタ位置に１本ずつ線が割り当
てられた18個の信号のバスである。このバスは、
バス許可を処理し、割り込み中のアダプタにその
割り込みが通信コントローラによつて受け入れら
れていることを合図できるように多重化されてい
る。アダプタがL1IACKまたはL6IACK中にアク
テイブなそのバス許可／割り込み受入れ信号を認
識するとき、アダプタは、コード化された割り込
みタイプの線を、通信コトローラに提示中の割り
込みタイプ（データ割り込み、アダプタのマシ
ン・チエツク割り込みまたは制御割り込み）に対
応して活動化する。アダプタはまた、割り込み線
上に掲示されている割り込みをリセツトしなけれ
ばならない。バス許可／割り込み受け入れ信号
は、負でアクテイブな信号である。 バス許可オペレーシヨン。この信号は、そのバ
ス・マスター権をとるはずの装置のための通信コ
ントローラのバス調停論理回路でドライブされ
る。バス・マスター権を要求している装置が複数
個あるので、本システムではどの装置にバス制御
を許すかを決定する調停論理回路を設けれある。
たとえば、その位置にもとづいて優先順位を決定
するスター調停法を採用する。位置１に導入され
たアダプタが、優先順位の高いアダプタとなり、
最後の位置に導入されたアダプタの優先順位は最
低となる。バス許可は、バス許可肯定応答および
アドレス・ストローブが活動化された後、または
バス許可が受諾されなかつたことが検出されるま
で、一度活動化されれば非活動化されない。バス
許可は、アドレス・ストローブが活動化された直
後に非活動化される。これは、調停の解決および
バスの最大利用のために最大の時間が得られるよ
うにするためである。アダプタは、それがアクテ
イブなバス要求をもつとき、バス許可が活動化さ
れたことを権出するまで、バス・マスターとして
バス上のどの信号も活動化する必要がない。さら
に、アドレス・ストローブ、データ転送肯定応答
およびバス許可肯定応答は、次のバス・マスター
がインターフエース上の信号を活動化する前に以
前のバス・マスターによつて非活動化されていな
ければならない。 割り込み受け入れオペレーシヨン。L1IACKま
たはL6IACKがアクテイブなとき、通信コントロ
ーラの制御論理回路は、その割り込みが肯定応答
されているアダプタに対するバス許可／割り込み
受け入れ信号を活動化する。あるアダプタが、
L1IACKまたはL6IACKがアクテイブな間にアク
テイブであるそのバス許可／割り込み受け入れ線
を認識すると、そのアダプタは、通信コントロー
ラに提示されている割り込みのタイプ（データ割
り込み、アダプタのマシン・チエツク割り込みま
たは制御割り込み）に対応するコード化された割
り込みタイプ線を活動化する。通信コントローラ
中で各アダプからの３種の割り込みタイプに対応
する一意的な割り込みベクトル値が生成される。
アダプタは、また割り込み線上に提示された割り
込みをリセツトしなければならない。 コード化割り込みのタイプ（ビツト０〜２） これらの負でアクテイブな分岐信号は、その割
り込みが肯定応答されているアダプタによつて通
信コントローラに提示されている割り込みのタイ
プを示すようにコード化されている。あるアダプ
タが、L1IACKまたはL6IACKがアクテイブな間
にアクテイブであるがそのバス許可／割り込み受
け入れ線を認識すると、そのアダプタは、通信コ
ントローラに提示されている割り込みのタイプ
（データ書き込み、アダプタのマシン・チエツク
割り込み、または制御割り込み）に対応するコー
ド化された割り込みタイプ線を活動化する。通信
コントローラ中で、各アダプタからの３種の割り
込みタイプに対応する一意的な割り込みベクトル
値が生成される。アダプタはまた割り込み線上に
提示された割り込みをリセツトしなければならな
い。 コード化割り込みのタイプ（ビツト０〜２） これらの負でアクテイブな分岐信号は、その割
り込みが肯定応答されているアダプタによつて通
信コントローラに掲示されている割り込みのタイ
プを示すようにコード化されている。L1IACKま
たはL6IACK中にバス許可／割り込み受け入れ信
号を受け取つたアダプタは、コード化割り込みタ
イプ・ビツト０、１、２にそのコード化された割
り込みタイプを載せる。割り込みのタイプは、デ
ータ割り込み、アダプタのマシン・チエツク割り
込み、およびアダプタ制御割り込みである。通信
コントローラ中のシステム論理回路が、どのアダ
プタの割り込みが肯定応答されているかおよび肯
定応答中の割り込みタイプにもとづいて一意的な
割り込みベクトル数を生成する。割り込みタイプ
のコード化は、次の通りである。
システムに関し、さらに詳しくいえば、多重多様
なポートをサービスできる多重ポート通信技術に
関する。 Ｂ 従来技術および問題点 先行技術では、様々な通信制御装置が知られて
いる。IBMモデル3705通信制御装置およびIBM
モデル3710通信制御装置がその例である。かかる
装置は、それに接続された大量の通信ポートを一
つまたは複数の標準プロトコルによりサービスす
ることができるが、そのポートに対して一律に、
割り込みデータ転送モード、走査式データ転送モ
ードまたはDMAデータ転送モードのいずれか１
つしか利用しない。この設計思想は、高速ネツト
ワークや一律な構成のネツトワークに対して効率
的である。ところが所与の端末装置やプロトコル
に対して効率的なサービスモードは、それに最適
な形式以外の別の形式の通信リンク上でのサービ
スに利用された場合は全く効果がないか又は少な
くとも余り望ましくないことがあるので、使用す
る端末装置の型や通信プロトコルが多種多様であ
るようなネツトワークには、上記の設計思想は有
用でない。 また、通信制御装置とそれに接続された通信ポ
ートまたは通信ラインの間のインターフエースに
様々なプロトコル・コンバータやアダプタが利用
されている。それらは、通常は、ユーザに関する
限り通信システムを特定の端末プロトコルおよび
通信技術に対してトランスペアレントなものにす
る目的であるプロトコルまたはフオーマツトを別
のものに交換するためのみ用いられる専用の手段
である。かかる装置はよく機能するが、通常は１
つのプロトコルともう一つのプロトコルの間の単
一変換機能用に設計されているので適用範囲が限
られている。 Ｃ 問題点を解決するための手段 したがつて本発明は、多種多様なプロトコルを
有するポートを効率よくサービスできる通信シス
テムを提供することを目的としている。 この目的を達成するため本発明の多重ポート通
信アダプタは、(a)複数のポートにそれぞれ接続さ
れ、通信プロトコルの変換を行う複数のポートイ
ンターフエース手段と、(b)各ポートに対応してそ
れぞれ設定された複数の通信プロトコル変換命令
を記憶するメモリと、(c)データ転送要求を発した
ポートインターフエース手段に対応する通信プロ
トコル変換命令を選択する手段と、(d)この選択さ
れた通信プロトコル変換命令を実行するプロセツ
サと、を具備することを特徴とする。 以下、本発明の作用を実施例と共に説明する。 Ｄ 実施例 D1 実施例の概要 はじめに本発明の実施例の概要を述べる。 本実施例は多重ポート通信コントローラおよ
びプロトコルコンバータを有する通信アダプタ
である。この通信アダプタは個々の通信ポート
のデータサービス特性を定めるためユーザによ
りプログラムすることができる取外し可能なプ
ログラミングカートリツジを利用する。そのポ
ートのデータサービス特性は、ポート、メモリ
およびホストシステムの相互間の情報変換を管
理するプロセツサにより解釈される。DMAモ
ードまたは割込み駆動式メモリアクセスモード
のオペレーシヨンはインバウントおよびアウト
バウンドの通信チヤネルの各々に対して個別的
に選択することができる。各ポートで用いられ
る通信プロトコルはいかなるタイプのものでも
よい。通信速度は自動的に認識され各ポートに
対して整合させることができる。 後で詳しく説明するように、DMAデータ転
送及び割込みデータ転送をサービス要求を調停
する要求処理装置により、データサービスを要
求したポートに対して最適のモードでデータ転
送をサービスルすることができる。 本実施例では、各ポートごとに次のようなデ
ータサービスモードを選択的にプログラムする
ことができる。すなわち、プロセツサの介入を
極力減らしたDMAモードの高速のブロツク転
送もしくはキヤラクタ転送、又はプロセツサと
メモリとの各キヤラクタの授受の先立つてキヤ
ラクタを個別的に受け取つてチエツクすること
ができるようなキヤラクタ割込みモードの転送
である。以上の如く、本通信アダプタによれ
ば、多種多様な通信プロトコル及び多種多様な
データ転送モードを各ポートごとに設定し、ど
のポートから要求があつたかに応じて、そのポ
ートに適した通信プロトコル及びデータ転送モ
ードを選択することで、最適の通信システムを
構成することが可能となる。 上記要求処理装置は、競合する優先順位最高
のサービス要求を選択し、ユーザによりプログ
ラムされた所与のポートにサービスを提供する
ための命令に応じて、そのプロトコルと競合に
勝つた時与のポートのニーズに適した最適のモ
ードのデータ転送サービスが実現されるよう制
御通信経路を構成する。サービス要求オペレー
シヨンとデータ転送モード選択し、専用のデー
タ転送プロセツサにより行われる。このプロセ
ツサは、制御／データ・バスならびにアドレ
ス・バスを介してメインRAMおよび主プロセ
ツサとインターフエースされる内部RAMを含
んでいる。一方、主プロセツサは、必要なプロ
トコル変換、データの待ち行列化またはブロツ
キング、およびデータ転送機構や競合するサー
ビス要求間の調停に特に関係しないその他の通
信関連サービスを実行する。上記専用のプロセ
ツサを別個に設けることにより、メイン・シス
テムの主プロセツサおよびメモリはそのタスク
の負担から解放されるので主プロセツサは各種
のポート・インターフエースとその要求を管理
する関連の「ハウスキーピング」の雑用にかか
わらずに済む。したがつて主プロセツサをデー
タ変換またはプロトコル変換およびメツセージ
のブロツク化等のオペレーシヨンに最大限に利
用できる。さらにその全体的スループツトを増
加させるために、上記専用のプロセツサにおい
て制御タスクをパイプライン化することができ
る。 この設計では、要求処理装置は、10個のポー
ト（それぞれ１個ずつ受信チヤネルおよび送信
チヤネルを有するので20個のチヤネル）に対す
るサービス要求を処理する。各ポート・インタ
ーフエースで使用するドライバ・レシーバは、
それぞれ２個のポートまたは４個のチヤネルを
取り扱うことができる標準的汎用同期／非同期
送受信モジユール（以下USARTともいう）で
ある。要求処理装置は、24ビツト・アドレス・
レジスタを備えており、また局所的なRAMの
形をとる20個の各チヤネル用の個別の16ビツ
ト・バイト・カウント・レジスタを備えてい
る。これらの各レジスタは、制御ブロツクの一
部であり、サービスの形式、通信速度、および
個々のポート中の各チヤネルに関連するその他
の機能に関連する構成パラメータおよび制御パ
ラメータをそこにプログラム記憶式に記憶する
ことができる。したがつて、要求処理装置によ
り各チヤネルごとに選択的に直接メモリ・アク
セス（DMA）モードまたはキヤラクタサービ
ス割り込み駆動モード（割り込みモード）でポ
ートとメインRAMとの間のデータ転送を処理
することができる。DMAモードでは、
USARTと多重ポート通信アダプタのメイン
RAMとの間でのキヤラクタ転送は要求処理装
置の制御下で行われる。一方、割り込みモード
では、USARTのメイン・RAMの間でのキヤ
ラクタの転送は、主プロセツサ自体によつて制
御され、主プロセツサはキヤラクタ毎に例えば
情報を正確に受信したかどうかをチエツクする
ことができる。要求処理装置に独自の内部
RAMを設けたことも本実施例の特徴である。 以下、詳細に説明する前に本発明の幾つかの
実施例を簡単に列挙しておく。 (イ) 下記の(a)ないし(e)の手段を具備する多重ポ
ート通信アダプタ。 (a) データ・バス及びアドレス・バスが接続
されているプロセツサ (b) DMAデータ転送要求および割り込みデ
ータ転送要求を調停し制御する要求処理装
置 (c) 各ポートにそれぞれ接続されるポート・
インターフエース手段 (d) 上記プロセツサおよび上記要求処理装置
に接続される割り込み制御論理手段 (e) 上記データ・バスおよびアドレス・バス
に接続されている記憶手段 ここで上記ポート・インターフエース手段
は、信号の送受信のため通信リンクに接続さ
れ、上記要求処理装置にデータ転送サービス要
求信号を与える手段を具備し、上記要求処理装
置は、上記データ・バスおよびアドレス・バス
を介して上記プロセツサに接続されており、上
記要求処理装置が、上記データ転送サービス要
求を調停し、そのポートを識別し、その中から
現在要求を出している優先順位最高のポートの
サービス要求を選択し、それに応じて、上記プ
ロセツサから受け取つたモード情報に基づいて
割り込み要求またはDMA要求を出す（上記モ
ード情報はポートごとにあらかじめ設定された
もので、要求のタイプを示す情報である）こと
を特徴とする。 (ロ) 下記の(a)ないし(d)の手段を具備する多重ポ
ート通信アダプ (a) 複数の汎用同期／非同期送受装置（以下
USARTという） (b) 上記各USARTに接続されているサービ
ス要求信号手段 (c) 上記複数のサービス要求信号手段が接続
されている要求処理装置 (d) プロセツサ、メモリ、ならびにデータ・
バスおよびアドレス・バス（要求の優先順
位及びそれにより選択された要求のタイプ
に応じて、上記プロセツサ、上記
USART、および上記メモリ間でデータが
通信される） (ハ) 下記の(a)ないし(b)を具備する多重ポート通
信アダプタ (a) 複数のポートにそれぞれ接続され、通信
プロトコルの交換を行うため少なくとも信
号レベル変換手段を具備する複数のポート
インターフエース手段 (b) 上記各ポートに対応してそれぞれ設定さ
れた通信プロトコル交換命令を記憶するメ
モリ (c) ポートインターフエース手段からのデータ
転送要求を受け取つてこれらを調停しその中
から優先順位最高のものを選んで、該選択さ
れたデータ転送要求を発したポートインター
フエース手段に対応する通信プロトコル交換
命令のメモリアドレスを発生する手段 (d) 上記手段により発生されるメモリアドレ
スに応答して通信プロトコル変換命令を実
行するプロセツサ ここで上記ポートインターフエース手段は
さらに次のものを含む。 通信プロトコル変換命令に基づく制御信号
により制御される汎用の同期／非同期式送受
信装置。 ここで上記(イ)ないし(ハ)の多重ポート通信ア
ダプタはさらに次のものを含む。（）上記
データ・バスに接続されたプログラム可能な
タイマと、（）上記タイマを用いて、上記
複数のポートインターフエースの１つから発
せられる少なくとも２つの連続するサービス
要求の時間間隔を測定する手段と、から成る
伝送速度測定手段 ここで上記が要求処理装置は次のものを含
む。 () DMAモードプロセツサ () 割り込みモードプロセツサ () 上記各ポートインターフエース通信手
段からの要求を上記DMAモードプロセツ
サ又は割込みモードプロセツサのいずれに
処理させるかを選択する手段 D2 プログラム可能な多重ポート通信アダプタ 本節で説明する全体的な構成は、プログラム
記憶式に調節可能なプロトコル・アダプタおよ
びポート・インターフエースを含む通信コント
ローラ（以下、「多重ポート通信アダプタ」と
いう）である。これは、マイクロプロセツサを
ベースとするマシンであり、プロトコル変換、
データブロツク化、エラー処理、エラー回復、
システム通信制御等の様々な機能をプログラム
記憶式に制御することができるものである。こ
の多重ポート通信アダプタは、複数のDMA要
求および複数の割り込み要求の競合を調整する
要求処理装置（以下、「DIAC」という）を含
む。さらに、この多重ポート通信アダプタにイ
ンターフエース制御論理を付加することにより
無走査式（scanless）の他の通信コントローラ
を介してホスト・システムとの相互接続が可能
となる。 この多重ポート通信アダプタは、それぞれ送
信チヤネルと受信チヤネルとを備えた10個のポ
ート（すなわち合計20本のチヤネル）に関して
ポートごとにDMA要求および割り込み要求の
個別的調停機能を備えている。その他に、送信
モードまたは受信モードで同じ10個のポートお
よび20本のチヤネルにDMA／割り込み要求信
号手段が設けられている。各チヤネルに対する
キヤラクタサービスモードも、プログラム制御
下で選択できる。これは、プロセツサに割り込
むことなく直接メモリ・アクセスによつて、同
期式／非同期式送受信モジユール（以下、
「USART」という）の受信バツフアと、プロ
グラム記憶式に調節できる多重ポート通信アダ
プタに含まれているRAMとの間のキヤラクタ
転送で可能となる。別法として、受信または送
信されたキヤラクタをDMAによつて転送する
ことができ、割り込みがプロセツサに提示され
る。もう一つの別法では、DMAを使わず、そ
の代りに割り込みがプロセツサに提示され、プ
ロセツサが割り込みサービス・ルーチンを呼び
出して、所与の受信側USARTまたは送信側
USARTにUSARTのバツフアの読取りまたは
書込みのためのメモリマツプ式入出力オペレー
シヨンをサービスするようにプロセツサに指示
する。 このアーキテクチヤには融通性があるので、
プログラマはハードウエア・パフオーマンスが
最大になるように各通信チヤネルごとにオペレ
ーシヨンをカストマイズすることができる。た
とえば、所与のポート調歩式プロトコルで動作
させる場合、プログラマは、各キヤラクタを受
け取つたとき多重ポート通信アダプタのプロセ
ツサが割り込まれる受信モードで所与のそのポ
ートのオペレーシヨンを選択することができ
る。一方、同じポートの送信チヤネルは、
DMAモードおよび調歩式プロトコルで動作す
るようにプログラミングすることができる。す
なわち、チヤネルごとにプログラムすることが
できる。したがつて、プロセツサ中のプログラ
ムによつて、受信した各キヤラクタの妥当性、
正確さ、パリテイなどを検査することができ、
訂正されたアウトバウンド・メツセージは、メ
ツセージ全体が送信されるまでプロセツサに割
り込むことなく直接に送信できる。 もう一つの例として、SDLCプロトコルでは
送受信両方のチヤネルで高速のブロツク転送を
使用しているので、SDLCプロトコルに基づく
ポートを送受信両チヤネルに対しDMAモード
でサービスすることもできる。 一般に、データ転送手段、すなわち20本のチ
ヤネルのいずれかを介するプロトコルおよびメ
モリ・アクセスの方法は、プログラム記憶式命
令によつてメモリマツプ式入出力キヤラクタサ
ービス割り込みモードまたは直接メモリ・アク
セスモードのいずれも選択できる。直接メモ
リ・アクセスモードを選択した場合、さらに、
DMAによつて転送される各キヤラクタに関す
る割り込みをプロセツサに提示すべきかどうか
もプログラムで選択できる。DMAオペレーシ
ヨンは、ある時間にあるキヤラクタをUSART
（汎用同期／非同期送受信モジユール）から
RAMにまたはメモリからUSARTに転送する
ように指示するDIACによつて制御される。 たとえばDMAモードのオペレーシヨンを呼
び出したと仮定すると、USARTはその受信バ
ツフア中においてあるキヤラクタを受け取つた
とき、DMA受信要求を活動化し、送信バツフ
アが空のときDMA送信要求を活動化する。プ
ログラムがDIACをどのように構成したかに応
じて、DMA要求は、DIACによつて、DMA要
求、割り込み要求またはその双方の要求として
処理される。 すなわち、各通信ポート上の受信チヤネルと
送信チヤネルは、メモリマツプ式入出力コマン
ドの実行によつて別のキヤラクタまたはキヤラ
クタブロツクを転送するようプロセツサに合図
するために、DMAデータ転送または割り込み
方式転送を使つて動作するように構成できる。 所与のチヤネルがDMAモードで動作する場
合、そのチヤネルに対する起点アドレスとバイ
ト・カウントをセツトアツプするようにプログ
ラムを構成する。次にDIACは、受信バイト・
カウントがゼロになつたとき、または送信バイ
ト・カウントがゼロになつたとき、割り込みに
よつてプロセツサにこれを合図する。あるメツ
セージに関するフアイルキヤラクタの終りを受
信すると、上流のUSARTが割り込みによつて
プロセツサに、メツセージの送信または受信が
完了したことを合図する。データ・ブロツクの
全体が下流のUSARTで組み立てられると、
DMAプロセツサはプロセツサから通知を受け
て、プロセツサが指定したメモリのバツフア・
アドレスから上流送信をスタートする。DIAC
は、プロセツサからのメモリマツプ式入出力オ
ペレーシヨンによつてセツトアツプされる。 D2.1 データ流れ全体の初期設定 第１図（すなわち第１Ａ図および第１Ｂ
図）に移つて、次に受信チヤネル10本と、送
信チヤネル10本からなる20本までのチヤネル
からのサービス要求を処理する多重ポート通
信アダプタの構成について説明する。DIAC
３は、EIAドライバ・レシーバの存するポー
ト１からの20本までの送受信チヤネルの各々
のサービス要求を処理する。ポート＃１、ポ
ート＃２等のEIAドライバ・レシーバで対表
される10個のポートの各々に、受信チヤネル
と送信チヤネルが１本ずつある。複数個の
USART２が、ポート１でEIAドライバ・レ
シーバに接続されている。各USART２は、
２個のポートを処理し、したがつて２個のド
ライバ・レシーバ対を処理できる。DIAC３
は後でより詳しく説明するように20本の各チ
ヤネル用に、24ビツト・アドレス・レジスタ
と16ビツト・バイト・カウント・レジスタを
備えている。レジスタは、後で説明するよう
にDIAC３の内部に含まれる局所的なメモリ
の形をとる。 各チヤネルは、制御プログラムによつて
DMAモードまたはキヤラクタサービス割込
みモードで選択的に動作できる。DMAモー
ドでは、所与のUSART２とRAM６の間で
のキヤラクタ転送は、DIAC３の制御下で行
われる。キヤラクタサービスモードでは、
USARTとRAM６の間でのキヤラクタ転送
は、プロセツサ５で制御される。プロセツサ
５は、どんな形もとれるが、良好な実施例で
は、モトローラMC68000マイクロプロセツ
サを使用したので、ここでは実例としてこれ
を使うことにする。 初期設定は、システム・リセツト機能から
始まり、次にプロセツサ５で動作する制御プ
ログラムを使つて、各チヤネルのオペレーシ
ヨンをプログラマの選択に応じてDMAモー
ドまたはキヤラクタサービス割り込みモード
で初期設定する。DMAモードで動作する構
成の各チヤネルでは、そのチヤネルのアドレ
ス・レジスタを起点アドレスにセツト・アツ
プし、そのチヤネルのバイト・カウント・レ
ジスタにバイト・カウントを与えるために、
制御プログラムをコード化しなければならな
い。これらのレジスタは、上記のように
DIAC３の内部に含まれるDIAC３の局所的
なメモリの一部分である。これについては、
後でより詳しく説明する。 所与のチヤネルのバイト・カウント・レジ
スタが受信オペレーシヨンまたは送信オペレ
ーシヨンで０まで減分されると、第１図のレ
ベル４割り込み線LVL４で示されるように
レベル４の割り込みがDIAC３によつて発生
される。次に、プロセツサ５が、レベル４の
割り込み肯定応答サイクルを実行し、割り込
み制御論理４にレベル４割り込み肯定応答信
号を出させる。同時に、DIAC３が割り込み
肯定応答信号に応答して、そのバイト・カウ
ントが０まで増分された特定のチヤネルを識
別するため、システム・データ・バス上に一
意的なベクトル値を置く。これによつて、プ
ロセツサ５中の制御プログラムがDIAC３で
発生されたベクトル値にもとづいて、特定の
チヤネルにサービスできるようになる。この
ベクトル値でRAM６中の起点アドレスが識
別されるので、各ポートで所与のタイプのチ
ヤネルオペレーシヨンに対して、様々な事前
プログラム式制御ルーチンおよびサービス・
ルーチンを選択的に実現できる。このため、
インバウンドキヤラクタまたはアウトバウン
ドキヤラクタに対する適当な処理ルーチンを
選択することによつて、たとえば調歩式もし
くはSDLCから２進テープ同期式もしくは調
歩式へのプロトコル交換又はその逆のプロト
コル変換のように、同期式相互間、非同期式
相互間および同期式、非同期式相互間のプロ
トコル交換が容易にできるようになる。 キヤラクタサービス割り込みモードで動作
するチヤネルは、USART２がその特定チヤ
ネルに関するキヤラクタサービスを要求する
毎に、DIAC３によつてレベル３の割り込み
を生成させる。次にプロセツサ５がレベル３
の割り込み肯定応答サイクルを実行し、割り
込み制御論理回路４にレベル３割り込み肯定
応答信号を出させる。それに応答して、
DIAC３が、そのときキヤラクタサビスが要
求されている特定チヤネルを識別するため、
システム・データ・バス上に一意的なベクト
ル値を載せる。これによつてプロセツサ５の
制御プログラムが、DIAC３により生成され
るベクトル値にもとづいてそのチヤネルにサ
ービスできるようになる。 D2.2 受信オペレーシヨンのデータ流れ 第１図に示すように、各ポート毎にEIAレ
シーバ・ドライバ対が存在する。この回路構
成では、調歩式通信ラインなどを使つてモデ
ムまたは直接付加信号からデータ信号を受け
取り、EIA RS−232C電圧レベルからTTL
電圧レベルにデータを変換する。USART２
は、逐次データを受け取り、８ビツト・バイ
トのデータを蓄積する。次にUSART２は所
与の受信チヤネルに関するその要求線を活動
化して、データ・バイトが使用可能なことを
DIAC３に指示する。DIAC３は、要求を
DMA要求として処理するようにあらかじめ
プログラミングすることもできるし、要求を
割り込み要求として処理するようにあらかじ
めプログラミングすることもできる。 まず、DIAC３が所与のチヤネルの要求を
DMA要求として処理するようにプログラミ
ングされている場合について考察する。
DIAC３に含まれているDMA要求アービタ
（後出）が、20本までのチヤネルに関する要
求を受け取る。いずれかのチヤネルがDMA
データ転送に関するアクテイブな要求をもつ
ている場合、DIACはプロセツサ５に通じる
DMAバス要求信号を活動化する。プロセツ
サ５がDMA許可信号を活動化し、DIAC３
は、自分がバス・マスターであることを示す
DMAバス許可肯定応答信号を出して応答す
る。これによりプロセツサ５は、システム・
バス上にデータを出せなくなる。バス許可が
アクテイブな間に以前のマシンサイクルから
のストローブがアクテイブでなくなると、
DIACからDAMバス許可肯定応答信号が出
る。 所与のUSART２、優先順位が最高の要求
とみなされる受信要求をもつている場合、
DIACは、次のようにしてUSART２の受信
データの転送を処理するように構成される。
DIACは、まず自分のRAM（以下、内部
RAMという）からDMAアドレスを取り出
す。これは、RAM６でUSART２の受信キ
ヤラクタデータが記憶される起点位置のアド
レスである。DIAC３は、このアドレスを使
つてシステム・アドレス・バスを活動化す
る。DIAC３は、アドレスが偶数であれば
USARTの１バイト幅のデータ・バスがシス
テムの上位バイト・アドレス・バスに接続さ
れ、アドレスが奇数であればシステムの下位
バイト・アドレス・バスに接続されるよう
に、バイト選択論理９を条件付ける。データ
はUSART２からRAM６に転送されるので、
データをUSART２からRAM６に向けるよ
うにバイト選択論理９の方向制御情報がセツ
トされる。次に、DIAC３はUSART２に関
する読取りオペレーシヨンを実行する。これ
によりUSARTはそのバツフアの内容を、受
信したデータ・バイトとしてデータ・バス上
に載せる。次にDIAC３はRAM６への書込
みサイクルを実行する。これによりUSART
２からのデータがRAM６の以前に与えられ
た選択されたアドレスに書き込まれる。次に
DIAC３は、その内部RAMに記憶されてい
るDMAアドレスを増分し、その中に記憶さ
れているそのチヤネルに関するDMAバイ
ト・カウントを減分する。これらのアドレ
ス・フイールドおよびバイト・カウント・フ
イールドは、DIAC３の内部RAMにおける
所与のチヤネルに関する制御ブロツクとして
指定されているセクシヨンに位置指定され
る。これについては後で説明する。USART
２からRAM６へのデータ転送が完了する
と、DIAC３はプロセツサ５へのDMAバス
許可肯定応答信号を非活動化する。DIAC３
中にDMA要求アービタは、USART２から
の要求信号を監視し続ける。 処理されるUSARTが、待機中の優先順位
が最高の要求を待つと仮定したことに留意さ
れたい。優先順位を判定する手段についても
後でより詳しく説明するが、簡単にいえば、
これはDIAC３との接続の物理的な位置関係
に基づくもので、現在の要求を有する最高の
数を要求線が最高の優先順位となるものであ
る。 次に、DIAC３がそのチヤネルに関する所
与のUSARTの受信要求をキヤラクタサービ
ス割り込み要求として処理するようにプログ
ラミングされている場合について考察する。
DIAC３に含まれる割り込み要求アービタ
（後出）は、割り込み要求用としてプログラ
ミングされている20本までのチヤネルに関す
る要求を受け取る。いずれれかのチヤネルが
アクテイブな割り込み要求を待つている場
合、DIAC３は割り込み制御論理４へのレベ
ル３割り込み要求信号を活動化する。レベル
３の割り込み要求が、プロセツサ５へのアク
テイブな最高レベルの割り込みになると、プ
ロセツサ５はレベル３の割り込みに関する割
り込み肯定応答サイクルを実行する。レベル
３割り込み肯定応答信号は、割り込み制御論
理４が出し、DIAC３に送られる。次に、
DIAC３はシステム・データ・バスに優先順
位最高の割り込みチヤネルを直接指示するベ
クトル値を置く。次にそのUSARTのキヤラ
クタサービス要求を処理するため、プロセツ
サ５中で動作する制御プログラムが、RAM
６、EPROM８またはEEPROM７中の、そ
のコードが常駐する起点位置に向けられる。
次にプロセツサ５がUSART２に関する読取
りオペレーシヨンを実行し、そのUSARTの
バツフアからデータ・バイトを読み取る。次
にプロセツサ５はこのデータ・バイトを
RAM６中に記憶する。 受信オペレーシヨンにおけるデータ流れに
ついて簡単に説明したので、次に送信オペレ
ーシヨンにおけるデータ流れについて説明す
る。 D2.3 送信オペレーシヨンのデータ流れ 所与のUSART２の送信バツフアが空のと
き、USART２は当該のチヤネルに関する送
信オペレーシヨンの要求線を活動化する。前
述の如く、DIAC３は要求をDMA要求とし
て処理するようにあらかじめプログラミング
することもできるし、要求をキヤラクタサー
ビス割り込み要求として処理するようにプロ
グラミングしておくこともできる。 まず、DIAC３がチヤネル要求をDMA要
求として処理するようにプログラミングされ
ている場合を考察すると、DIAC３に含まれ
るDMA要求アービタは、20本までのチヤネ
ルの要求を受け取り、優先順位最高のチヤネ
ルを選択する。いずれかのチヤネルがDMA
転送に関してアクテイブな要求をもつている
場合、DIAC３はプロセツサ５へのDMAバ
ス要求信号を活動化する。プロセツサ５は、
DIAC３に戻るDMAバス許可信号を活動化
し、プロセツサ５の以前のマシンサイクルの
ストローグ期間がアクテイブでなくなつたと
き、DIAC３はDMAバス許可肯定応答信号
を出して応答する。DIAC３がDMAバス許
可肯定応答信号を活動化すると、DIACがバ
ス・マスターであることが指示されるので、
プロセツサ５はシステム・バスにデータを出
さない。 所与のUSART２の送信要求がたまたまそ
のとき待機中の最高の優先順位をもつ場合、
DIAC３は、そのUSARTの送信データ転送
オペレーシヨンを処理するように構成され
る。DIAC３がその内部RAMからDMAアド
レスを取り出し、このアドレスを使つてシス
テム・アドレス・バスを活動化する。DMA
アドレスは、RAM６中でUSART２の送信
されるキヤラクタまたはデータが取り出され
るところのアドレスである。DIAC３はま
た、提示されるアドレスが偶数であれば所与
のUSART２の１バイト幅のデータ・バスを
システムの上位バイトに接続し、アドレスが
奇数であればシステムの下位バイトに接続す
るように、バイト選択論理９を活動化する。
データはRAMからUSART２に転送される
ので、データをRAM６からUSART２に向
けるために、バイト選択論理９の方向制御情
報がセツトされる。次にDIAC３はRAM６
に対する読取りオペレーシヨンを実行し、転
送される１データ・バイトをUSART２のデ
ータ・バスに向ける。次にDIAC３は
USART２への書込みサイクルを実行する。
これによりRAM６からのデータはUSART
２のバツフアに書き込まれる。次にDIAC３
はDMAアドレスを増分し、そのチヤネルに
関するDMAバイト・カウントを減分し、制
御情報をDIACの内部RAM中にあるそのチ
ヤネルに関する制御ブロツクに記憶する。
AM６からUSART２へのデータの転送が完
了すると、DIAC３はプロセツサ５への
DMAバス許可肯定応答信号を非活動化す
る。DIACに含まれているDMA要求アービ
タは、今サービスされたものを含めて
USARTからの要求信号を監視し続ける。 次に、DIAC３が所与のUSART２の送信
チヤネル要求をキヤラクタサービス割り込み
要求として処理するようにプログラミングさ
れている場合について考察する。DIAC３中
の割り込み要求アービタは、割り込み要求と
してプログラミングされる20本までのチヤネ
ルに関する要求を受け取る。いずれかのチヤ
ネルがアクテイブな割り込み要求をもつてい
る場合、DIAC３は、割り込み制御論理４へ
のレベル３の割り込み要求信号を活動化す
る。レベル３の割り込み要求が、プロセツサ
５に提示されアクテイブとなつている最高の
レベルの割り込みになると、プロセツサ５は
レベル３の割り込み肯定応答サイクルを実行
する。次に割り込み制御論理４によつてレベ
ル３割り込み肯定応答信号が活動化され、
DIAC３に提示される。DIAC３がシステ
ム・データ・バス上に優先順位最高の割り込
みチヤネルを直接指示するベクトル値を載せ
る。次にそのUSART２のキヤラクタサービ
ス要求を処理するコードをアクセスするた
め、プロセツサ５中で動作する制御プログラ
ムは、バス上のアドレスで指定される位置に
直接向かう。プロセツサ５は、RAM６中で
読取りオペレーシヨンを実行して、RAM６
からデータ・バイトを得る。次にプロセツサ
５は書込みオペレーシヨンを実行して、デー
タ・バイトをUSART２の送信バツフアに転
送する。 以上の説明は、最も広範なものであり、良
好な実施例として第１図に示した、プログラ
ム記憶式に調節できる多重ポート通信アダプ
タの全体的データ流れおよびアーキテクチヤ
として最も一般的なものである。各ポートで
使用される特定のプロトコルは、所与のポー
トからの要求に応答してEPROM８などの記
憶装置中のどのコード・ルーチンがアクセス
されるかによつて決定される。各チヤネルご
とにこれが割り当てられたとき、この選択を
行うのは、プロセツサ５で動作する制御プロ
グラムである。プログラマは、この選択をメ
ニユーまたはその他の適当な提示手段で事前
に行なうことができる。あるプロトコルから
別のプロトコルへの変換は、ヘツダの生成、
バイト形式の変換、SDLCの制御フイールド
とフラグ・フイールド、２進データ同期制御
キヤラクタおよび調歩式制御キヤラクタの生
成、ならびにそれらをそのポートに割り当て
られたプロトコルにもとづいて任意のポート
での送信または受信に適合できるよう適切な
順序で提示するために、EPROR８または
RAM６から適当なコード列を呼び出すこと
によつて同様に処理される。したがつて、こ
のアーキテクチヤ構造を使うと、高い融通性
が得られ、特定のタイプのキヤラクタサービ
スおよびポート・プロトコルを各チヤネルご
とに割り当てる際に大幅な選択の自由が与え
られる。先に指摘したように、それは送信チ
ヤネルと受信チヤネルで異なつていてもよ
い。このため、上記の論理によつてさらに高
い融通性が得られ、したがつてこのアーキテ
クチヤによれば、多重ポート通信アダプタを
一律に調節することができる。 第２図には、第１図に示したシステムとの
相互接続として示されたものの一部分となつ
ている追加的なデータ流れ制御が示されてい
る。マシン・チエツク・レジスタ１１には、
後述するように様々なソースからくるビツ
ト・エラー線１〜６が具備されている。マシ
ン・チエツク・レジスタ１１は、第１図の割
り込み制御論理４に、レベル７のマシン・チ
エツク割り込みまたはバス・エラー割り込み
を発する。第１図の割り込み制御論理４から
は、レベル７の割り込み肯定応答が戻され
る。マシン・チエツク・レジスタ１１は、シ
ステム・データ・バスに接続される。これに
ついては後で説明する。 アドレス比較、データ比較およびその他の
諸機能を有する比較機能レジスタ１２も、シ
ステム・データ・バスに接続され、レベル６
のアドレス／データ比較割り込みを生成し
（この割り込みは第１図の割り込み制御論理
４に提示されるものである）それに対するレ
ベル６の割り込み肯定応答信号を受け取る。
アドレスおよびデータを比較する機能は、プ
ログラムのデバツグのためプログラマがセツ
ト・アツプできる。 プログラム記憶式のタイマ１３がシステ
ム・データ・バスに接続されているが、これ
には、レベル４のタイミング割り込みを周期
的に出すよう所定のタイミングパラメータを
書き込むことができる。プログラム記憶式タ
イマ１３は、開始カウントがロードされ、内
部発振器によつて固定速度でそれを減分する
カウンタを含んでいる。比較回路がそのカウ
ントが０まで減分されたことを検出し、当業
者には自明のように開始カウントの大きさと
減分速度にもとづいて周期的にレベル４の割
り込みを行う。レベル１の1/4秒タイムアウ
ト割り込みを行うには、固定式の1/4秒タイ
マ１４が有用である。後でより詳しく説明す
るように、このプログラム記憶式のタイマ１
３を使つて、所与のチヤネルでの遷移間時間
を伝送速度の目安として測定する。 マシン・チエツク・レジスタ１１、比較機
能レジスタ１２、タイマ１３および1/4秒タ
イマ１４は、マイクロプロセツサをベースと
するシステムで一般に使用される構成要素で
あり、したがつてここでは詳しい説明は行わ
ない。 D2.4 多重ポート通信アダプタに関する基本的
構成の説明 プログラム記憶式に調節できる多重ポート
通信アダプタは、可能な限り市販のコンポー
ネントを使うように設計されている。多くの
ベンダーが類似の相当装置を供給しているの
で、これから挙げるリストは限定的なもので
はない。図面に示す良好な実施例では、プロ
セツサ５は、モトローラ社の68000マイクロ
プロセツサである。システム制御論理回路お
よび割り込み制御論理回路４は、高密度
VLSI回路である。その機能については、後
で詳しく説明する。 USART２は、アドヴアンスト・マイク
ロ・デバイス社の8530二重ポート通信制御装
置モジユールであり、その名前が示すよう
に、それぞれ２個のEIAドライバ・レシー
バ・ポートを処理することができる。 電気的に消去可能なPROM（EEPROM）
は、市販の8K×８モジユールである。 消去可能PROM（EPROM）は、市販の
32K×８紫外線消去可能PROMである。 ダイナミツクRAM６は、市販の64K×１
モジユールおよび64K×４モジユールであ
る。EIA RS 232Cインターフエース・ドラ
イバ・レシーバは、各ベンダーから市販され
ており、EIA RS 422インターフエース・ド
ライバ・レシーバも使用できる。 以上の構成要素は、直接リンクまたはモデ
ムを介してEIAドライバ・レシーバのポート
に接続できるエンドユーザー装置から、別の
ポートを介して接続できるホスト・コンピユ
ータに至るデータ・パスを提供する。 先に指摘したように、ポート１は、SDLC
プロトコル、ASCIIプロトコル、２進データ
同期プロトコル、調歩式プロトコルまたは適
当なその他のプロトコルなどのオペレーシヨ
ン用に構成でき、最高速度19200bpsまでの
速度で動作できる。内部クロツク、モデム・
クロツクまたはデータ誘導クロツクは、すべ
て提供されるモジユールでサポートされる。
最大伝送速度は、EIAドライバ・レシーバの
能力によつて決まる。 平面状回路板を使つて、マイクロプロセツ
サ、制御論理回路、USARTモジユール、ダ
イナミツクRAMモジユール、および
EEPROMを格納する。紫外線消去可能
EPROMは、後でより詳しく説明するよう
に、カストマの差し込み式カトーリツジに含
まれる。図面には示してないが、適当な論理
レベル電圧と読み書き電圧を供給するための
電源も回路板に含まれる。このシステムのア
ーキテクチヤは、次に説明するシステム可用
性、エラー検出、エラー分離、およびエラー
回復の諸機能を提供する。 プロセツサ５ モトローラMC68000マイクロプロセツサ
は、8MHzでプロツク化される16ビツト双方
向データ・バスおよび23ビツト・アドレス・
バス付きマシンである。上側データ・ストロ
ーブ信号と下側データ・ストローグ信号が、
16メガバイト以上のメモリ・アドレス範囲を
提供する。プロセツサ５は、32ビツト・デー
タ・レジスタ８個、32ビツト・アドレス・レ
ジスタ７個、ユーザ用スタツク・ポインタ、
監視用スタツク・ポインタ、32ビツト・プロ
グラム・カウンタおよび16ビツト・ステータ
ス・レジスタを提供する。データ・レジスタ
は、８ビツト・バイト・データ、16ビツト・
ワード・データおよび32ビツト・ロングワー
ド・データのオペレーシヨンに使用される。
アドレス・レジスタとシステム・スタツク・
ポインタは、ソフトウエア・スタツク・ポイ
ンタおよび基底アドレス・レジスタとして使
用できる。各レジスタは、ワード・アドレス
のオペレーシヨンにもロングワード・アドレ
スのオペレーシヨンにも使用できる。すべて
のレジスタは、インデツクス・レジスタとし
て使用できる。MC68000の完全な説明は、
ベンダーから入手できる。 システム制御論理回路 システム制御論理回路は、各サブシステム
やモジユールを互いに結合して、プロセツサ
５、EPROM８、EEPROM７、ダイナミツ
クRAM６、およびUSART２とのインター
フエースを行うために必要なすべての機能を
実行する。 システム論理回路は、論理回路で使用され
るＣクロツクおよびＢクロツク、プロセツ
サ・サイクル・クロツク、ならびにUSART
クロツクのクロツク生成機能を含んでいる。
付勢されているとき1/4秒毎に割り込み制御
論理４へ割り込みを発する1/4秒タイマも含
まれている。タイマ割り込みが２秒以内に肯
定応答されない場合、マシン・チエツク・レ
ベル７の割り込みがセツトされる。プロセツ
サのプログラムの実行にあつては、1/4秒タ
イマを周期284.4ミル秒、解像度8.68マイク
ロ秒の経過時間インジケータとして利用され
る。 また、プログラム記憶式タイマ１３も含ま
れている。このタイマは、プログラムで付勢
されたとき選定した時間で割り込み制御論理
４に割り込みを発するようプログラミングで
きる。プロセツサ５で動作するプログラム
は、このタイマで16ビツトの情報を読み取る
ことができる。 システム初期設定論理回路は、リセツト制
御論理回路、システム初期設定ラツチ、マシ
ン作動不能ラツチ、EPROM基本保証テス
ト・ラツチおよびインターフエース付勢ラツ
チで構成されている。ブロツク４の割り込み
制御論理は、割り込みレベル・エンコーダ、
割り込み肯定応答デコーダおよび割り込み禁
止ラツチを含んでおり、システム初期設定論
理回路、プログラム記憶式タイマ、1/4秒タ
イマおよびクロツク生成回路と同じく、様々
なベンダから市販されている標準設計のもの
である。これらすべてのものは標準設計であ
り、したがつてここでは詳しく示さないが、
当業者にはこれらの構成要素の使い方は自明
であろう。 システム制御論理回路には、バス・エラ
ー／マシンチエツク・レジスタも使用されて
いる。パリテイ生成・検査装置、DIACチツ
プ自体、ダイナミツクRAMのインターフエ
ース論理回路、EPROMのインターフエース
論理回路、EEPROMのインターフエース論
理回路、メモリマツプ式入出力制御装置、
USART２のインターフエース制御装置、操
作盤制御論理回路および比較機能レジスタも
同様である。これらのうち、パリテイ生成検
査装置、メモリ・インターフエース論理回
路、メモリマツプ式入出力制御装置、
USARTインターフエース制御装置および操
作盤制御論理回路は、すべて標準品であり、
主として本システムの組み立てに使用する市
販のモジユールの論理レベルとピン指定によ
つて定める。しかし、DIACチツプは、独自
であるので後で詳しく説明する。次に、第２
図に示したアドレスおよびデータの比較およ
びその他の諸機能を、マシンチエツク・レジ
スタ１１、比較機能レジスタ１２、プログラ
ム記憶式のタイマ１３および1/4秒タイマ１
４と共に説明する。 図面に示してないクロツク生成論理回路中
のシステム用基本クロツクは、14.7456MHz
の水晶式発振器からなる。これはカウンタに
よつて7.3728MHzの周波数に分割され、プロ
セツサ５用の基本クロツクとなる。論理シス
テム制御クロツクは同じ周波数およびカウン
ト・ダウンされた3.6864MHzの周波数で生成
され、システム論理回路内のラツチオペレー
シヨンを制御するためのＣ論理クロツクとＢ
論理クロツクを提供する。Ｃクロツクおよび
Ｂクロツクは重なり合わず、各論理回路の各
種ラツチをクロツクするのに使用される。Ｂ
クロツクは通常論理回路の出力信号のクロツ
キングと関連するレジスタをラツチするのに
使用される。Ｃクロツクは、レジスタ・ラツ
チをシフトさせるための入力をラツチし、一
般に各論理回路への入力バイト信号のクロツ
キングと関連している。3.6864MHzのクロツ
クは、USARTをもつクロツクするために生
成される。 システム・タイマ。1/4秒タイマは、プロ
セツサ５からのメモリマツプ式入出力命令に
よつて付勢または威勢される。このタイマ
は、タイム・アウトしたとき、割り込み制御
論理４へのレベル１に割り込む。その後すべ
ての割り込みの初期タイミング割り込みは、
このタイマが最初に付勢されたときに対する
ものとなる。初期割り込みは、タイマが付勢
されてから約1/4秒後に発生し、その後の割
り込みは、タイマが付勢されている限り1/4
秒間隔で発生する。システムは、２秒以内に
割り込みが肯定応答されなかつたとき、レベ
ル７のマシン・チエツク割り込みが割り込み
制御論理４に送られるように設計されてい
る。プロセツサ５の制御プログラムは、メモ
リマツプ式入出力命令によつてタイマ回路中
のカウンタのビツト５〜20を読み取るように
設計されている。このタイマがメモリマツプ
式入出力命令によつて読み取られるとき、こ
のカウントのビツト５〜20は、システム・デ
ータ・バスにビツト０〜15として載せられ
る。 第２図では、1/4秒タイマは論理ブロツク
としてしか示してないが、発振器によつて駆
動されるカウンタならびにメモリマツプ式入
出力命令を読み取りデータをデータ・バスに
置くために必要なインターフエース・ラツチ
および制御装置は当業者には自明の技術であ
る。 プログラム記憶式タイマ１３は、カウン
ト・モジユールをプロセツサ５において動作
する制御プログラムでプログラム記憶式にセ
ツトできる点以外は、同様の設計である。こ
の制御プログラムは、メモリマツプ式入出力
命令を供給し、このタイマの16ビツトをプロ
グラム記憶式タイマ１３からのシステム・デ
ータ・バスに載せることによつて、その16ビ
ツトを読み取ることもできる。 次に、システム全体の初期設定について簡
単に説明する。各種のラツチヤレジスタが出
てくるが、当業者なら理解できるようにそれ
らは標準設計のものであり、その機能や各種
コンポーネントへの接続は全く標準のもので
よいので、図面に示していない。 システムの初期設定は、電源投入リセツト
から始まる。それによつてプロセツサ５はシ
ステムをステツプ毎に動作させるための基本
保証テスト・プログラムを実行するために、
ダイナミツクRAM６またはEPROM８の固
定位置のアクセスを開始する。まずシステム
リセツトが起こり、次にすべてのDMA要
求、割り込み要求、レジスタおよびUSART
は、プログラムが各インターフエースを付勢
するまではゲートされない。 電源投入リセツトでプロセスが始まる。シ
ステム制御論理回路がプロセツサ５に対する
リセツト／停止信号を活動化して、少なくと
も100ミリ秒間それをオフに保つ。電源自体
は、少くとも100ミリ秒間電源投入リセツト
信号を出す。システム制御論理回路は、電源
投入リセツト中少くとも100ミリ秒間システ
ム・リセツト信号を活動化する。 電源がオンのとき前述のカストマの差し込
み式EPROMカートリツジを差し込むことは
できない。そうでないときは、後で説明する
ようにカートリツジを挿入するまで、マシン
はリセツト状態に保たれる。電源がオンのと
きカートリツジを取り外すと、マシンはリセ
ツトされ、カートリツジを再挿入するまでリ
セツト状態に保たれる。 電源から電源投入リセツトは、またダイナ
ミツクRAM６の制御論理回路に短いリセツ
ト信号を出す。これによつてそれよりも長い
電源投入リセツトがまだアクテイブなとき
に、RAM６は再生オペレーシヨンを開始で
きる。短いリセツト信号は、少くとも500ナ
ノ秒の長さであり、当該技術ではDRAM制
御リセツトと呼ばれている。RAM６用のリ
セツト・ラツチのソースはシステム制御論理
回路であり、電源投入リセツトが起こると、
ラツチ・セツトを実現する。これは、基本保
証テスト・プログラムでセツトされ、マシン
が「作動不能」のときリセツトされる。 第２図のマシン・チエツク・レジスタ１１
に含まれるステータス・レジスタのビツト７
はこの条件を示す。マシンの動作の準備が完
了していないことを示す「マシン作動不能」
ラツ・チも設けられているが、図には示して
いない。このラツチを使用して、マシンが基
本保証テスト・モードにあることを示す。こ
れは、電源投入リセツト信号、システム・リ
セツト・メモリマツプ式入出力信号、または
特定のメモリマツプ式入出力命令によつてオ
ンになる。基本保証テスト・プログラムは、
基本保証テストの最後のオペレーシヨンとし
て、メモリマツプ式入出力命令によつてラツ
チをリセツトする。 EPROM基本保証テスト・ラツチも論理回
路中に設けられているが、図には示してな
い。このラツチは電源投入リセツト信号によ
つてセツトされ、システム・リセツトのため
のメモリマツプ式入出力またはEPROM基本
保証テスト・ラツチをオンにするためのメモ
リマツプ式入出力命令によつてリセツトされ
る。またメモリマツプ式入出力命令を使つて
リセツトすることもできる。プロセツサ５中
で動作する基本保証テスト・プログラムは、
差込み式EPROMカートリツジのオペレーシ
ヨンが確認されたとき、このラツチをリセツ
トする。 システム初期設定ラツチ。システム初期設
定ラツチも設けられているが、図には示して
いない。電源からの電源投入リセツトまたは
プロセツサ５からのメモリマツプ式入出力に
よつてマシンがリセツトされると、プロセツ
サ５は16進数000000で始まるその最初のアド
レスのアクセスを開始する。16進数00000に
対応するマツピングされた開始アドレスがあ
る。これはEPROM８中のシステム初期設定
のための最初の命令が存在する場所である。 割り込み制御論理。第１図のブロツク４に
示した割り込み制御論理は、割り込み禁止ラ
ツチを備えているが、図には特に示してな
い。この割り込み禁止ラツチはバス・エラー
が起こると、DIAC３、プロセツサ５、およ
び割り込み制御論理回路４へのレベル７の割
り込みに接続されている。第２図のマシン・
チエツク・レジスタ１１から供給される信号
によつてセツトされる。割り込み禁止ラツチ
をセツトすると、バス・エラーが検出された
後プロセツサ５への割り込みはブロツクされ
る。これはモトローラ68000がエラー発生時
にアクテイブな割り込みレベルでのバス・エ
ラー処理を実現するために必要である。割り
込み禁止ラツチ機能がないと、より高いレベ
ルの割り込みがバス・エラー例外処理に割り
込むことが起こり得る。その割り込みを処理
すれば、モトローラ68000中の例外処理コー
ドによつて割り込み禁止ラツチがリセツトさ
れ、その後に新しい割り込みが可能になる。 割り込みレベル。割り込みレベルには次の
ようなものがある。バス・エラーは最高レベ
ルの割り込みであり、プロセツサ５がバス・
マスターのときパリテイ・エラーまたはデー
タ転送肯定応答のタイムアウトが起こつた場
合に、データ転送肯定応答の代りにプロセツ
サ５に対して活動化される。エラー・ビツト
がマシン・チエツク・レジスタ１１中でセツ
トされ、図に示すようにDIAC３へのエラー
信号が活動化される。このエラー信号は
DIAC３からのDMA／メモリマツプ式入出
力インターフエースを威勢して、バス・エラ
ー／マシン・チエツク・レジスタ１１が０に
リセツトされるまで、バス要求がプロセツサ
５に発せられないようにする。すなわちバ
ス・エラーが発生したとき、プロセツサ中の
エラー例外処理はアクテイブなどのレベルで
も行われる。割り込み制御論理４は、バス・
エラーの発生後に割り込みが起こることを阻
止し、プロセツサ中で動作する例外処理コー
ド・ルーチンによつて割り込み禁止ラツチを
再度リセツトしないと、新しい割り込みは許
されない。 レベル７の割り込み。レベル７ではいくつ
かの割り込みが起こる。DIAC３がバス・マ
スターである場合にパリテイ・エラーが検出
されたとき、またはデータ転送肯定応答のタ
イムアウトやDMAのタイムアウトが起こつ
たとき、マシン・チエツク割り込みがセツト
される。またプロセツサ５またはプロセツサ
３がバス・マスターであり、プログラム記憶
式タイマ１３または1/4秒タイマ１４から
「タイマ割り込み非リセツト」エラーが発生
した場合にも、マシン・チエツク割り込みが
セツトされる。どちらの条件でもマシン・チ
エツク・レジスタ１１中でマシン・チエツク
割り込みがセツトされる。かかる割り込み
は、プロセツサ５からのメモリマツプ式入出
力命令によつて、またはマシン・チエツク・
レジスタ１１に０を書き込むことによつてリ
セツトされる。DMAおよびメモリマツプ式
入出力インターフエースは、前述のようにマ
シン・チエツク・レジスタ１１がリセツトさ
れるまで威勢されている。ユーザはテスト機
能を外部で実現したい場合には、テスト・ツ
ール割り込みもレベル７に割り当てられる。 レベル６の割り込みは、比較機能レジスタ
１２からのアドレス比較又はデータ比較割り
込みである。これにより、割り込み発生の際
に進行中のどんなレベルでもプロセツサ５で
エラーを処理できるよう自動ベクトルが生成
される。 レベル５の割り込みは、データ遷移割り込
みであり、後で説明するように各ポート用の
ポート・インターフエース制御装置１０によ
つて一意的なベクトル値が与えられる。 レベル４の割り込みは、タイマ機能を処理
するために自動ベクトルをセツトするプログ
ラム記憶式タイマ割り込みであり、DIAC３
の割り込みよりも優先順位が高い。このタイ
マ割り込みは、タイマ割り込み肯定応答サイ
クル中にハードウエアによつてリセツトされ
る。DIAC３の割り込みもレベル４で起こ
る。割り込みを起こす可能性のある20本の各
チヤネルに対して、一意的なベクトル値が
DIAC３から供給される。20本のうちのいず
れかのチヤネルのバイト・カウントが０まで
減分され、サービス要求されると、DIACが
割り込む。 レベル３の割り込み。USART２のキヤラ
クタサービス割り込みにこのレベルが割り当
てられている。20本の各チヤネルに対して、
一意的なベクトル値がDIAC３から供給され
る。レベル３の割り込み肯定応答サイクル中
にDIAC３は、アクテイブな割り込み要求に
よつて優先順位最高のチヤネルに対応する一
意的なベクトル値を与える。このベクトル値
で、プロセツサ５を特定チヤネルに対して適
切なデータ転送を実現できる適当なサービ
ス・ルーチンに振り向ける。 レベル２の割り込み。USART２およびポ
ート・インターフエース制御装置１０のポー
ト・インターフエース用のレジスタにこのレ
ベルが割り当てられている。USART２また
はポート・インターフエース制御装置１０か
ら供給されるベクトル値は、割り込みの原因
を示し、どのポートが注目されているかを示
す。 レベル１の割り込みは、1/4秒タイマであ
り、1/4秒タイマのリセツトおよび割り込み
肯定応答を処理するためにプロセツサ５に自
動ベクトルを供給する。 レベル０は、通常の背景状態に対する適用
業務タスク・レベルである。 割り込みベクトル値の生成はどんな方法で
もよく、当業者には周知のものである。ベク
トル値は、プロセツサ５が、供給されたベク
トル値にもとづいて各種の割り込みを処理す
るために開始アドレスとして使用されるメモ
リ・アドレスである。 ここで第２図に戻つて、マシン・チエツ
ク・レジスタ１１についてやや詳しく考察す
る。 図に示した設計では、このレジスタ１１は
１バイト構成になつている。エラーが検出さ
れると、レジスタ１１中で一つのビツトがセ
ツトされる。プロセツサ５がバス・マスター
であり、エラーがパリテイ・エラーまたはデ
ータ転送肯定応答タイムアウト・エラーであ
る場合、レジスタ１１からのバス・エラー出
力信号で示されるバス・エラーがプロセツサ
５に提示される。DIAC３がバス・マスター
であり、エラーがパリテイ・エラー、データ
転送肯定応答タイムアウト・エラー、または
DMAタイム・アウト・エラーの場合は、レ
ジスタ１１からの出力で示されるようにマシ
ン・チエツク割り込み（レベル７）がセツト
される。プロセツサ５またはDIAC３がバ
ス・マスターであり、タイム割り込み非リセ
ツト・エラーが発生した場合、マシン・チエ
ツク割り込みもセツトされる。DIAC３がバ
ス・マスターであり、あるエラーが検出され
ると、DIAC３へのエラー信号が活動化され
る。この設計では、マシン・チエツク・レジ
スタのビツトがセツトされると、DMA機能
がブロツクされる。プロセツサ５中で動作す
るエラー回復プログラムがすべての０を書き
込んでマシン・チエツク・レジスタのビツト
０〜３をリセツトした後でないと、DMAオ
ペレーシヨンを進め、DIAC３、USART２
またはキヤラクタサービスおよびポート・レ
ジスタ割り込みを受諾することはできない。
また、バス・エラーが検出されると割り込み
禁止ラツチがリセツトされる。このラツチを
プロセツサ５からのメモリマツプ式入出力命
令によつてリセツトした後でないと、割り込
みを再びマイクロプロセツサ５に提示するこ
とはできない。バイト読み取りオペレーシヨ
ンでレジスタ１１のビツト０〜５を読み取る
ことができ、またバイト書き込みオペレーシ
ヨンでメモリマツプ式入出力書き込みが実行
できる。バス・マシン・チエツク・レジスタ
１１の各ビツトは、次のように定義される。 ビツト０は、パリテイ・エラー・ビツトで
ある。RAM６またはEPROM８からの読み
取りオペレーシヨンに対するパリテイ・チエ
ツクが、このビツトをセツトする。このエラ
ーが発生したときにプロセツサ５とDIAC３
のどちらがバス・マスターであつたかを示す
ため、ビツト４がセツトされる。 ビツト１は、アクセス・エラーまたはデー
タ転送肯定応答タイムアウト・エラーであ
る。このビツトは、DIAC３によるRAM６
の保護区域への書き込み試行、監視データ・
モードでない場合のプロセツサ５による保護
RAMスペースへの書き込み、DIAC３によ
るメモリマツプ式入出力スペースへのアクセ
ス、監視データ・モードでないときDIAC３
またはプロセツサ５によるEEPROM７への
アクセス、設けられていない記憶スペースへ
の読み取りまたは書き込み、EPROM８への
書き込み、あるいは８マイクロ秒以内にプロ
セツサ５に戻らないデータ転送肯定応答など
様々な条件のもとでセツトされ、さらに
DIAC３がバス・マスターになり８マイクロ
秒以内にそのストローブを非活動化しない場
合にもセツトされる。これらのどの条件でも
ビツト１がセツトされ、このレベルのエラー
処理ルーチンが開始される。 ビツト２は、タイマ割り込み非リセツト・
ビツトである。これはレベル７でマシン・チ
エツク割り込みを発生させる。 ビツト３はDMAタイムアウト・ビツトで
ある。これは、DIAC３がバス許可信号を受
け取つて、４マイクロ秒以内にバス許可肯定
応答信号を戻さない場合にセツトされる。ま
た、DIAC３がバス・マスターとなり、２マ
イクロ秒以内にDMAオペレーシヨンを実行
しない場合にもセツトされる。 ビツト４は、上記のバス・マスター指示ビ
ツトである。このビツトは、DIAC６がバ
ス・マスターであり、エラーが検出されたと
きにセツトされる。バス・エラーが発生した
ときこのビツトが既にセツトされている場
合、それはセツトされたままとなり、マシ
ン・チエツク割り込みが処理される前にバ
ス・エラーが発生したことを示す。 ビツト５は、アクセス形式指示ビツトであ
り、このビツトがセツトされたときオペレー
シヨンが読み取りオペレーシヨンであつたこ
と、またはこのビツトがセツトされていない
とき書き込みオペレーシヨンが試行されたこ
とを示す。 ビツト６は、この設計では使用しない。ビ
ツト７は実験室での外部テスト・ツールとし
てのみ使用されるテスト・ツール割り込みで
ある。 ソフトウエアのデバツグおよびエラー処理
用に、比較機能レジスタ１２が設けられてい
る。アドレス比較レジスタ、データ比較レジ
スタおよび機能レジスタを含むアドレス検出
アダプタが存在するが、各レジスタはすべて
比較機能レジスタ１２の内部に含まれてい
る。比較の一つが選択されたとき、レベル６
で割り込みがなされる。機能レジスタの各ビ
ツトは、次のように定義される。 ビツト８がセツトされ、下側データ・スト
ローブがアクテイブのとき、選択された比較
機能が付勢される。ビツト９がセツトされ、
上側データ・ストローブがアクテイブな場
合、選択された比較機能が付勢される。ビツ
ト10がセツトされない場合、選択される比較
機能は、プロセツサ５またはDMA用であ
る。このビツトがセツトされている場合、選
択される比較機能はDMAオペレーシヨン専
用である。ビツト11は命令取り出し時の比較
である。ビツト12はデータ取り出し時の比較
であり、ビツト13はデータ記憶時の比較であ
る。ビツト14がセツトされると、データ・パ
ターンの比較が開始され、指定したアドレス
比較中にデータ比較レジスタに含まれるパタ
ーンがデータ・バスのものと比較される。指
定されたアドレス比較および指定されたデー
タ比較が行われる場合にのみ、割り込みが発
生する。 パリテイの生成と検査。パリテイ生成装置
と検査装置は標準品であり、ダイナミツク
RAM６およびEPROM８に具備されるイン
ターフエースに設けられるが、割り込み制御
論理４がこれらのインターフエース用のパリ
テイ生成・検査装置を実現する。プロセツサ
５またはDIAC３がバス・マスターのとき、
RAM６への書き込みオペレーシヨン中に各
バイトごとに奇数パリテイが生成される。プ
ロセツサ５またはDIAC３がバス・マスター
のとき、RMA６およびEPROM８からの読
み取りオペレーシヨン中に各バイトについて
奇数パリテイが検査される。 メモリ・データ流れ。プロセツサ５と
RAM６との間のインターフエースは、16デ
ータ・ビツトと２パリテイ・ビツトからなる
18ビツト幅のインターフエースである。書き
込みオペエレーシヨン中、単一バイトまたは
２バイト幅のワードからなるデータがプロセ
ツサ５から記憶できる。DIACP３は
USART２からのデータを単一バイトとして
記憶する。プロセツサ命令がバイトオペレー
シヨンを指定すると、プロセツサ５は内部の
最下位アドレス・ビツトを使つて、どのバイ
トが書き込まれるかを決定し、そのバイトに
対して上側または下側データ・ストローブを
出す。最下位アドレス・ビツトが０の場合の
バイトオペレーシヨンでは、上側データ・ス
トローブが出され、そのビツトが１の場合
は、下側データ・ストローブが出る。書き込
みオペレーシヨンがDIAC３からのDMA書
き込みオペレーシヨンのときは、システム制
御論理回路がDMAオペレーシヨンに対する
最下位アドレス・ビツトの状態をデコード
し、最下位ビツトが０であれば上側データ・
ストローブを、またそのビツトが１であれば
下側データ・ストローブを生成する。すなわ
ち、バス許可肯定応答信号のステータスだけ
によつて、各書き込みオペレーシヨンでのプ
ロセツサ５とDIAC３のどちらがバス・マス
ターであつたかが決定できる。 先に示唆したように、プロセツサ５は監視
データ・モードのときだけ、メモリ中のメモ
リマツプ式入出力スペースにアクセスでき
る。DIAC３はプロセツサ５のメモリマツプ
式入出力スペースにアクセスできないので、
DIAC３がメモリマツプ式入出力スペースに
アクセスを試みると、マシン・チエツク・レ
ジスタ１１のビツトが１にセツトされる。保
護スペースへの違反書き込みを試みた場合、
書き込みオペレーシヨンはブロツクされ、ア
ドレス位置にあるデータは変更されない。 読み取りオペレーシヨン。データはプロセ
ツサ５によつて単一バイトまたは２バイト・
ワードとして読み取ることができる。DIAC
３は、単一バイトのみを読み取る。この場合
も、内部の最下位アドレス・ビツトを使つ
て、どのバイトが読み取られるかを決定し、
プロセツサ５がそのバイトに対するデータ・
ストローブを出す。DIAC３で制御される
DMA読み取りオペレーシヨンのときは、メ
モリ制御論理回路がデータの１バイトをデー
タ・バスに載せ、DIAC３が受信アドレス・
カウンタ中の最下位アドレス・ビツトの状態
にもとづいて上側または下側データ・バイト
を選択する。 USARTインターフエース。第３図には所
与のポートに対するUSARTのインターフエ
ースが示してある。ポート用のEIAレシーバ
は、どのインターフエース線信号が処理中で
あるかに応じて、２つのセクシヨンに分かれ
る。ポート・インターフエース制御装置１０
は、USART２がデータ・セツト作動状態
（DSR）およびリング・インジケータまたは
受信データ（RD）などの受信信号を処理す
るのを助ける。 USART２は、受信データ、送信クロツ
ク、受信クロツク、送信可（CTS）および
受信線信号検出（RLSD）信号を受け取る。
EIAレシーバ回路は、例示しとて２ブロツク
に分けてあるだけであり、各ポートのEIAイ
ンターフエース中のすべての標準受信信号ピ
ンを含んでいることを理解されたい。同様に
送信またはEIAドライバについては、ポー
ト・インターフエース制御装置１０は、第３
図に示すようにある種の信号をEIAドライバ
に与え、USARTは必要な残りの信号をドラ
イバに与える。プロセツサ５およびDIAC３
の側からポート・インターフエース制御装置
１０およびUSART２へのインターフエース
は、システム・データ・バス、システム・ア
ドレス・バスおよび第３図の左側に示す様々
な要求線と制御線を介している。次にそれら
について少し詳しく説明する。 USART２チツプ選択信号は、第３図に示
すようにチツプ付勢線を含んでいる。第１図
に示すように５個のUSARTが使われている
ので、異なる５本のチツプ選択線１−５が使
用される。これらは第１図には示しておら
ず、２個のポートを処理するのにUSARTが
１個あればよいので、第３図に１つだけ示し
てある。第２のポートに対するUSARTの接
続は、簡単のため第３図に示してない。プロ
セツサ５がUSART２に対するメモリマツプ
式入出力機能を実行したい場合、システム制
御論理回路が選択された個別のUSART２の
読み取りまたは書き込みオペレーシヨンのた
めにUSARTを選択するチツプ付勢線を活動
化する。DIAC３がDMAオペレーシヨンを
実行するときは、やはりシステム制御論理回
路が選択された付勢線を活動化する。第１図
のDIAC３からプロセツサ５へのバス許可肯
定応答信号がアクテイブのときは、DIAC３
がUSARTチツプ付勢線を制御する。 チヤネルＡ／Ｂ選択線は、ポート付勢信号
である。これは、USART２でサービスされ
る２本のチヤネルのどちらを読み取りまたは
書き込みオペレーシヨンで処理するかを選択
する分岐信号である。たとえば、その信号が
正のとき、USART２でサービスされる２本
のうちのチヤネルＡが選択される。信号が負
のときは、チヤネルＢが選択される。第３図
に前述のように１本のチヤネルしか示してい
ない。プロセツサ５がバス・マスターであ
り、USART２を選択するためにメモリマツ
プ式入出力機能を実行したいとき、システ
ム・アドレス・ビツト２が第３図のＡ／Ｂ選
択線にゲートされる。DMAオペレーシヨン
では、DIAC３が選択すべきチヤネルを識別
する信号を出すとき、この信号はDIAC
Ａ／Ｂ信号であり、すなわち第３図のポート
Ａ／Ｂ信号である。簡単のため、第３図で
USART２に接続されているものとして示し
てある制御線は、第１図には示してないが、
第３図からわかるように第１図でもDIAC３
から制御ラインが出ていることを理解された
い。この場合も、DIAC３からプロセツサ５
へのバス許可肯定応答信号がアクテイブな場
合、DIAC３がチヤネル選択を制御する。 データ／制御選択信号も第３図のUSART
２に供給される。これは、選択された
USART２を使つて行われるオペレーシヨン
のタイプを定義する分岐信号である。正なら
データオペレーシヨンを示し、負なら制御オ
ペレーシヨンを示す。正の信号は、読み取り
オペレーシヨンが実行されるとき受信デー
タ・バツフアが選択されることを示す。正の
信号は、書き込みオペレーシヨンが実行され
るとき送信データ・バツフアが選択されるこ
とを示す。負の信号は制御オペレーシヨンを
示すプロセツサ５がバス・マスターの場合、
システム・アドレス・ビツト１がデータ／制
御線にゲートされる。DIAC３がバス・マス
ターの場合、そのオペレーシヨンは、
USART中の受信データ・バツフアの読み取
りオペレーシヨンまたは送信データ・バツフ
アの書き込みオペレーシヨンであると解釈さ
れる。バス許可肯定応答がアクテエイブでな
いとき、プロセス５がバス・マスターであ
り、データ／制御選択はUSART選択オペレ
ーシヨン中システム・アドレス・ビツト１の
状態によつて直接制御される。 読み取りオペレーシヨンの場合、第３図に
示す読み取り信号は、USART２が選択され
てUSARTバス・ドライを付勢するとき、読
み取りオペレーシヨンを示す。USART２が
そのとき割り込みを要求している中で最高の
優先順位を有するものであるとき、レベル２
の割り込み肯定応答サイクル中、この信号に
より、割り込みベクトルはUSART２からバ
ス上にゲートされる。優先順位はUSARTの
位置によつて決まる。読み取りと書き込みが
一致するときは、リセツトと解釈される。 書き込みオペレーシヨン。第３図に示した
この書き込み信号は、USART２が選択され
るとき書き込みオペレーシヨンを示す。先に
説明した特別レベル２のUSART割り込み要
求は、ポート・インターフエース制御装置１
０によつて供給されるものとして示してあ
る。この割り込み要求信号は、いずれかの
USART２がアクテイブなレベル２の割り込
み要求をもつとき、割り込み制御論理４への
分岐信号として活動化される。またレベル２
の割り込みサイクルに肯定応答するため、
USARTのレベル２の割り込み肯定応答
IACKがポート・インターフエース制御装置
１０およびUSART２に供給される。IACK
サイクル中、優先順位が最高のUSART２ま
たは待機中のレベル２の割り込みをもつポー
トのポート・インターフエース制御装置１０
は、システム制御論理回路がUSART２の読
み取り信号を活動化するとき、USART２ま
たはポート・インターフエース制御装置１０
によつてベクトル値をシステム・データ・バ
スの下位バイトに載せる。USART２からの
割り込み「付勢アウト」信号は、優先順位が
次に低いUSART割り込み「付勢イン」信号
に接続されている。この相互接続は第３図に
は示していないが、割り込みを有する優先順
位のより高い装置が優先順位のより低い装置
から割り込みを禁止するか、または割り込み
がない場合それらの装置を付勢するようデイ
ジー・チエーンオペレーシヨンを形成するの
に使われる。USART５は、任意的に最高の
優先順位を割り当てられ、ポート・レジスタ
は、レベル２の割ち込みに関するチエーンの
最低末端に接続されている。割り込み付勢線
またはチツプ付勢線が、DIAC３から
USART２に供給される。この信号は、優先
順位がより高い他のUSART２が、サービス
中または要求中の割り込みをもつことを示
す。この信号は正でアクテイブであり、上記
の割り込みデイジー・チエーンを形成するの
に使われる。優先順位が最高のUSART２
は、その割り込み「付勢イン」が＋５ボルト
の論理レベルに接続されている。優先順位が
最高のUSARTが待機中の割り込みをもつ場
合、上記のように、デイジー・チエーンに関
する割り込み「付勢アウト」相互接続を活動
化しない。待機中の割り込みをもたない場
合、このピンを活動化して、現在の割り込み
に関して優先順位が次に低いUSART２を付
勢する。 システム・データ・バスのビツト０−７
も、USART２およびポート・インターフエ
ース制御装置１０に接続されている。ポー
ト・インターフエース制御装置１０のポー
ト・レジスタを図には示してないが、このバ
スの下位バイト位置に直接接続されている。
USARTのインターフエースではポリテイは
使用しない。しかし、このデータ・バスは、
16データ・ビツトと２パリテイ・ビツトを含
む18ビツト幅の双方向分岐バスである。下位
バイトは、奇数アドレスをアドレスするとき
使用され、ビツト０−７と下位パリテイを含
んでいる。ビツト０は、下位バイトの最下位
ビツトであり、ビツト７は最上位ビツトであ
る。上位バイトは、偶数アドレスをアドレス
するとき使用され、ビツト８〜15とデーサ用
の上位パリテイを含んでいる。ビツト８は上
位バイトの最下位ビツトであり、ビツト15は
最上位ビツトである。テータ・バスは、正で
アクテイブである。プロセツタ５から
USART２へのメモリマツプ式入出力書き込
みオペレーシヨン中、データ・バスがプロセ
ツサ５によつてドライブされる。プロセツサ
５からUSART２へのメモリマツプ式入出力
読み取りオペレーシヨン中、データ・バスの
下位バイトがUSART２でドアイブされる。
レベル２の割り込みに関する割り込み肯定応
答サイクル中、USART２またはポート・イ
ンターフエース制御装置１０のデータ・レジ
スタが、割り込みベクトル値をデータ・バス
の下位バイトに載せる。レベル５の割り込み
の割り込み肯定応答サイクル中、ポート・イ
ンターフエース制御装置１０が、その割り込
みベクトル値をデータ・バスの下位バイトに
載せる。 ポート・レジスタ。ポート・レジスタは、
10個の各ポートがEIA RS232インターフエ
ース信号ならびにデータ遷移の検出、デー
タ・セツト・レデイ遷移の検出、リング・イ
ンジケータ遷移の検出、およびUSART２で
供給されない関連する割り込みベクトル値の
生成などの機能を提供するために、システム
制御論理回路に含まれている。これらのレジ
スタは、ポート・インターフエース制御装置
１０の形で実現されており、レジスタ自体は
図示していないが、下記のビツトを含んでい
る。 ビツト０は、RA232インターフエース・
レシーバからのデータ・セツト・レデイ信号
である。このビツトは読み取り専用でもよ
い。ビツト１は、EIA RS232インターフエ
ースから受け取つたリング・インジケータ・
ビツトであり、読み取り専用ビツトである。 ビツト２は、EIA RS232インターフエー
スに向けられるテスト要求である。プロセツ
サ５はこのビツトを書き込んだり読み取つた
りすることができ、それが１にセツトされる
と、インターフエースに対してテスト要求が
活動化される。システム・リセツトによつ
て、このビツトが０にセツトされる。 ビツト３は、データ速度選択信号である。
この信号はEIA RS232インターフエースに
向けられるもので、プロセツサ５により読み
取りまたは書き込み可能である。このビツト
が１にセツトされると、EIA RS232インタ
ーフエースに対してデータ速度選択が活動化
され、システム・リセツト信号によつて、こ
のビツトが０にセツトされる。 ポート・レジスタのビツト４は、データ端
末レデイ信号である。この信号はEIA
RS232インターフエースに向けられる。これ
も読み取りまたは書き込み可能である。この
ビツトが１のとき、EIAインターフエースに
対してデータ端末レデイ信号がアクテイブで
ある。やはりシステム・リセツトによつて、
このビツトがリセツトされる。 ビツト５は、外部クロツク制御ビツトであ
る。このレジスタ・ビツトは、EIA RS232C
インターフエースでの外部クロツク信号のゲ
ーテイングを選択するのに使われる。このビ
ツトも、プログラムで読み取りおよび書き込
むことができる。１にセツトされると、遷移
クロツクがEIA RS232インターフエースが
らUSART２の送信クロツク・ピンの入力部
にゲートされる。このビツトが０のとき、
EIA RS232インターフエースのピン１５か
らの送信クロツクがゲート解除され、次に
USARTをその送信クロツク・ピンにクロツ
クをもたらすようにプログラミングすること
ができる。これによつて、EIA RS232イン
ターフエースにクロツクを供給するような端
末装置の直線接続が可能になる。ビツト５
も、システム・リセツトによつて０にセツト
される。 ビツト６は、モデムの制御による遷移割り
込みレデイ信号である。このビツトがセツト
されると、データ・セツト・レデイ・ビツト
に遷移が起こつたとき、またはリング・イン
ジケータ・ビツトがオフからオンに変つた場
合に、レベル２の割り込みがセツトされる。
このビツトは、プロセツサ５のプログラムで
書き込みまたは読み取りすることができ、シ
ステム・リセツトによつて０にセツトされ
る。 ビツト７はデータ遷移割り込み可能信号で
ある。このビツトが１にセツトされると、
EIA RS232C受信データ線で遷移が起こつた
とき、レベル５の割り込みがセツトされる。
このビツトはプログラムで書き込みまたは読
み取ることができ、リセツトによつて０にセ
ツトされる。 また、ポート・インターフエース制御装置
１０には、ステータス変更ポート・レジスタ
が含まれている。このレジスタは、システム
制御論理回路に供給できる受信データ遷移、
データ・セツト・レデイ遷移、およびリン
グ・インジケータのオフ・オン遷移によつて
起こる割り込みのステータスを供給する。１
バイト・レジスタは、ポート・インターフエ
ース制御装置１０でサービスされる２個のポ
ートのステータスを与える。各ビツトは、次
の形をとる。 ビツト０は、ポートＢに対する「データ・
セツト・レデイ」（DSR）オフ・オン遷移で
ある。ビツト１は、ポートＢの「データ・セ
ツト・レデイ」オン・オフ遷移であり、ビツ
ト３はポートＢのデータ遷移である。ビツト
４は、ポートＡの「データ・セツト・レデ
イ」オフ・オン遷移であり、ビツト５はポー
トＡの「データ・セツト・レデイ」オン・オ
フ遷移である。ビツト６はポートＡのリン
グ・インジケータ・オフ・オン遷移であり、
ビツト７はポートＡのデータ遷移である。 プロセツサ５は、ポート・インターフエー
ス制御装置１０のレジスタを読み取りまたは
書き込むことができ、レジスタ中の選択され
たビツトを単独でリセツトできるように、マ
スクオペレーシヨンで各レジスタをリセツト
できる。プログラムは、マスクの下で各ビツ
トをリセツトして、これらの遷移によつて起
こる割り込みをリセツトしなければならな
い。これによつてそのレジスタに含まれるか
又はレジスタが実際にリセツトされるときに
起こる他の非同期割り込みに影響を与えず
に、ある割り込みをリセツトすることが可能
になる。 これで第１図から第３図までに示した本実
施例のオペレーシヨンと制御の詳細および概
要の説明は終わる。この設計の中心は、サー
ビスとオペレーシヨンに大きなフレキシビリ
テイを与えるシステム制御論理回路および
DIAC３である。本明細書の各所で指摘する
ように、第１図に示すように設けられた20本
の各チヤネル上でのデータ転送手段は、プロ
グラマが個別にメモリマツプ式入出力キヤラ
クターサービス割り込みモードまたは直接メ
モリ・アクセスモードのいずれをも選択する
ことができる。DMAモードを選んだ場合、
さらに次の選択レベルを選んで、DMAによ
つて転送される各キヤラクタについてプロセ
ツサに割り込みをかけるかどうかを決定する
ことができる。DMAオペレーシヨンは、
DIAC３で制御される。DIAC３は、
USART２からRAM６からUSART２に一
時に１つのキヤラクタを転送するように指定
する。USART２は、その受信バツフアがあ
るキヤラクタを含むとき、受信DMA要求を
活動化する。USARTは、その送信バツフア
が空のとき、送信DMA要求を活動化する。
DMA要求は、プロウラマがどのように構成
を選択したかに応じて、DIAC３によつて
DMA要求、割り込み要求またはその双方と
して処理される。各ポートは、受信チヤネル
と送信チヤネルをもつており、これらのチヤ
ネルは、DMA転送モードまたは割り込みモ
ードで作動し、プロセスサ５にメモリマツプ
式入出力操作によつてキヤラクタを転送する
ことを合図するように、個別に構成できる。
チヤネルDMAモードで動作するとき、制御
プログラムはそのチヤネルの起点アドレスと
バイト・カウンタを開始する。DIAC３は、
受信バイト・カウントが０になつたとき、ま
たは送信バイト・カウントが０になつたと
き、割り込みによつてプロセツサ５に合図す
る。フアイル・メツセージの終りを受け取る
と、上流のUSARTは、終了割り込みによつ
てプロセツサ５にメツセージが完了したと合
図する。データ・ブロツク全体が下流
USARTで組み立てられたとき、プロセツサ
５はDIAC３に、RAMにおいて指定された
バツフア・アドレスから上流送信を開始する
ように指令する。DIAC３は、プロセツサ５
からのメモリマツプ式入出力オペレーシヨン
によつて制御されセツトされる。 先に指摘したように、USARTは接続され
ているモデムまたは局所接続されている端末
装置とのプロトコル・インターフエースを維
持するが、プロセツサ５中で動作する制御プ
ログラムは、希望に応じてプロトコル変換、
集線およびデータオペレーシヨン機能を実行
する。 D3 多重ポート通信システム 第４図（すなわち第４Ａ図および第４Ｂ図）
は、多重ポート通信アダプタと無走査式
（scanless）の通信コントローラ（以下、単に
「通信コントローラ」という）のシステム・バ
スとの接続を行うため付加的なインターフエー
ス制御論理を設けた本発明の実施例である。こ
れは、すなわち、多重ポート通信アダプタ、通
信コントローラ、およびこれらを接続するイン
ターフエース制御論理から成る多重ポート通信
システムである。この構成によれば、多重ポー
ト通信アダプタを他の通信コントローラのシス
テム・アドレス・バスおよびシステム・デー
タ・バスに接続することができる。これを制御
するプログラムはEPROM８およびRAM６に
入つている。 通信コントローラは、16個までの接続インタ
ーフエースを有する。したがつて複数の多重ポ
ート通信アダプタをこれに接続すれば、システ
ム全体ではさらに多くのポートがサービスされ
る。たとえば、８ポート式の多重ポート通信ア
ダプタを16個つなぐと、128個のポートをサー
ビスできる多重ポート通信システムが提供され
る。 かくして本実施例は多重ポート通信アダプタ
のプロトコル変換機能および集線機能の負担を
なくした通信コントローラのために新しいアー
キテクチヤを提供する。 こうした新しいアーキテクチヤにおいては、
競合するDMA要求および割り込み要求の調
停、ポートのアクセスに関するDMA制御と割
り込み制御、および各チヤネルのモードの選択
は、多重ポート通信アダプタで全て処理するこ
とができる。さらに、多重ポート通信アダプア
のRAMまたは通信コントローラのRAMから
読み取りまたは書き込みをDIACに指令でき、
いずれの機能も、プロセツサ５または通信コン
トローラ中に常駐するプロセツサへの割り込み
を伴つてまたは伴わずに実行することができ
る。すなわち、各受信チヤネルおよび送信チヤ
ネル毎に少くとも５種のキヤラクタサービスモ
ードをプログラム制御下で選択できるのであ
る。プログラムは、第４図に示すように通信コ
ントローラに接続するために必要なインターフ
エース制御論理１５を含めて構成されている多
重ポート通信アダプタに常駐している。 キヤラクタサービスモードを列挙すると、プ
ロセツサ５の割り込みなしに単にDMAにより
USARTの受信バツフアから多重ポート通信ア
ダプタのRAM（以下、本節においては説明の
都合上、多重ポート通信アダプタのRAMを特
に「ローカルRAM」、通信コントローラ側の
RAMを特に「メインRAM」を区別する場合
がある）６に転送すべき受信キヤラクタに関す
る直接メモリアクセスモード、プロセツサ（以
下、本節においては説明の都合上、通信コント
ローラ側のプロセツサを特に「主プロセツサ」
という場合がある）の割り込みなしにUSART
の受信バツフアから通信コントローラのRAM
（メインRAM）に転送すべき受信キアラクタ
に関する直接メモリアクセスモード、プロセツ
サ５に割込み指示を与えて且つDMAにより
USARTの受信バツフアからローカルRAM６
に転送すべき受信キヤラクタに関する直接メモ
リアクセスモードがある。この他、通信コント
ローラの主プロセツサに割込みを与えて且つ
DMAによつてUSARTの受信バツフアから通
信コントローラのメインRAMに転送すべきキ
ヤラクタに関する直接メモリアクセスモードが
ある。さらに、DMAを全く使わず、プロセツ
サ５に割り込みを与えて割り込みサービス・ル
ーチンを呼び出し、メモリマツプ式入出力オペ
レーシヨンでUSARTにサービスしてUSART
の受信バツフアを読み取るモードもある。以上
は、USARTの受信チヤネル用のものである
が、送信チヤネルに対してもこれらと同じモー
ドがある（ただしデータの転送の方向は以上に
列記したものと逆になる）。 DIAC３によつて高い融通性が得られるの
で、プログラムはハードウエアから最大限のパ
フオーマンスが得られるように128本の通信チ
ヤネルの各々のオペレーシヨンをカストマイズ
することができる。たとえば、所与のポートを
調歩式で動作させる場合、プログラマは、その
ポートの受信チヤネルが各キヤラクタを受け取
つたときプロセツサ５に割り込むように動作さ
せることが選択できる。それによつて、プロセ
ツサ５が受信エラーを監視し、必要ならキヤラ
クタを一時に一つずつ新しいフオーマツトまた
はプロトコルに変換することができる。同じポ
ートに関する転送チヤネルを、DMAモードで
動作するようにプログラミングして、完成した
メツセージが送信されるまでプロセツサ５に割
り込むことなく、アウトバンド・メツセージを
直接送信して、プロセツサのサイクル効率の高
いアウトバウンド高速オペレーシヨンを実行す
ることができる。この方法により、どちらかの
プロセツサに割り込みをかけて、またはかけず
に、プログラムによつて20本の任意のチヤネル
によるデータ転送をメモリマツプ式入出力また
はDMAのいずれにも個別的に選択することが
できる。 通常コントローラを含むデータ流れの構成 通信コントローラを接続した多重ポート通信シ
ステムのデータ流れば、基本的に今まで多重ポー
ト通信アダプタについて説明したものと同じであ
るが多重ポート通信システムではその他に、デー
タを多重ポート通信アダプタから通信コントロー
ラ中のメインRAMに転送することができる。
DIAC３またはプロセツサ５が、そのローカル
RAM６または通信コントローラ中のメイン
RAMをアドレス指定することができる。どちら
のRAMにアドレスするかの選択には、アドレ
ス・ビツト23を使う。多重ポート通信アダプタの
マシン・サイクル中でアドレス・ビツト23が活動
化される場合、インターフエース制御論理１５
は、通信コントローラの調停回路へのDMA要求
を活動化する。通信コントローラの主プロセツサ
は、バス・マスター権を優先順位に多重ポート通
信アダプタに与え、インターフエース制御論理１
５が、通信コントローラのメインRAMとの間で
の転送を指令する。データを直接USART２から
多重ポート通信アダプタのローカルRAM６にま
たはそのローカルRAMから通信コントローラの
メインRAMにまたはメインRAMから転送させ
る能力もある。データの転送は、またDIAC３ま
たはプロセツサ５の制御下で実行できる。以下の
説明では、多重ポート通信アダプタのことを単に
アダプタという。 スシテム・データ流れの開始 多重ポート通信システムにおける各アダプタ
は、通信コントローラのメインRAMにそれぞれ
通信域をもつている。通信域は、各アダプタ用の
装置ステータス・ワード（DSW）と装置制御ワ
ード（DCW）を含んでいる。メインRAM中で
のDCWとDSWの位置は、通信コントローラのポ
ート階層中でのアダプタの物理的位置によつて決
まる。通信コントローラがリセツトされると、そ
れによつて制御プログラムが動作して、導入され
ている各アダプタ用のDSWとDWを初期設定す
る。DCWは、通信コントローラの主プロセツサ
のマイクロコードによつて作成され、アダプタの
プロセツサ５によつて読み取られる。DCWは、
コマンド・バイトとアウトバウンドバツフアアド
レスと、インバウンドバツフアアドレスと、コマ
ンドによつて変わるその他のフイールドとを含ん
でいる。DSWはプロセツサ５中で動作するアダ
プタのマイクロプロセツサ・コードによつて作成
される。プロセツサ５のステータス、データ受信
の品質、現実行シーケンス、およびデータ転送用
に使われた最後のバツフアのアドレスを報告する
フイールドは、プロセツサ５によつて作成され
る。プロセツサ５が通信コントローラからの割り
込みを検出すると、DCWを制御ユニツトのメイ
ンRAM中のそれに割り当てられた通信域から
DMAによつてそれ自体のメモリまたはレジスタ
に転送し、次にコマンド・バイトを問合わせる。 考えられる多数のコマンドのうちの一つは、初
期プログラム・ロード（IPL）コマンドである。
このコマンドは、通信コントローラのメイン
RAMからDAM転送を使つて、アダプタにその
オペレーシヨンコーオの初期設定と行わしめる。
IPLコード用のメインRAMの起点アドレスは、
初期設定時に通信コントローラのプロセツサで作
成されるDSWに含まれる。 あるコマンドが実行されると、プロセツサ５
は、DMA転送によつて通信コントローラのメイ
ンRAM中のその関連するDSWに終了ステータス
を書き込む。 要するに、通信コントローラの主プロセツサ中
で動作するマイクロコードがDCWを作成し、次
にプロセツサ５に割り込む。プロセツサ５は、
DMAオペレーシヨンによつてDCWを読み取る。
プロセツサ５のマイクロコードは、DMA書き込
みオペレーシヨンでDSWをメインRAMに書き込
み、次に通信コントローラの主プロセツサに割り
込む。通信コントローラの主プロセツサは、その
メインRAMかDSWを読み取る。したがつて、プ
ロセツサ５と通信コントローラの主プロセツサ
は、個々の各アダプタに割り当てられた通信域を
介して互いに通信できる。 データ・バツフア データ・バツフアはDCW中でアドレスされ、
通信ユニツトのメインRAMに常駐している。こ
れらのバツフアは、DMA転送を使つてプロセツ
サ５からアドレスされる。バツフアのサイズは、
この設計では制御用接頭部を含めて288データ・
バツイトに固定されている。それよりも大きなブ
ロツクを送信または受信する場合、通信コントロ
ーラの主プロセツサへの要求によつて、プロセツ
サ５に複数のバツフアを設けることができる。各
バツフアの始めの接頭部フイールドは、所有タス
ク識別、順方向ポインタ、データ開始オフセツト
およびバイト・カウントを含んでいる。順方向ポ
インタの内容が正の場合、プロセツサ５が送信し
なければならない（または受信できる）チエーン
中の次のバツフアのアドレスを供給する。データ
開始オフセツトは、データがそのバツフアの初期
アドレスないし先頭アドレス以外の所から始まる
ことができるようにし、プロトコル変換の必要に
応じてのライン・プロトコル制御キヤラクタの接
頭部としてスペースを残す。 DCWコマンド プロセツサ５が通信コントローラからの割り込
みを検出すると、DCWの割り当てられた通信域
からDMAによつて転送し、コマンド・バイトを
問い合わせなければならない。実行されるコマン
ドの例は、次の通りである。 書き込み。その最初のアドレスがDCW中に現
われるようなバツフアの内容が、通信線に送出さ
れる。バイト数は、バイト・データ・カンウント
で指定される。 読み取り。アダプタは受信するように条件付け
られ、結果として得られるデータがDCW中で識
別されるバツフアに記憶される。記憶されるバイ
ト数は、データ・カウントまたはブロツク検出の
終りのどちらか先に起こつた方によつて制限され
る。 インターフエース制御論理 ここでは、第４図の直接メモリ・アクセス／メ
モリマツプ式入出力インターフエースと、アダプ
タを通信コントローラバスに接続するためのイン
ターフエース制御論理１５について説明する。 通信コントローラのDMAバスは、そのメモリ
と接続されているアダプタとの間に18ビツト（16
データ・ビツト＋２パリテイ・ビツト）の双方向
データ・バスを提供する。このインターフエース
ではバイトまたはワード（２バイト）転送をサポ
ートする。 DMAデータ・バスの保全性は、データ・バス
の各バイトに関連してパリテイ・ビツトを使用す
ることによつて保証される。正しいパリテイは、
必ず奇数である（すなわち各バイトについてパリ
テイ・ビツトおよびデータ・ビツト“１”の数が
奇数でなければならない）。パリテイの生成と検
査の機能は、インターフエース制御論理１５に含
まれている。 インターフエース制御論理と信号の説明 インターフエース制御論理１５は、制御コント
ローラとの間で信号をゲートするためのタイミン
グと制御を提供する。第１４図に示したインター
フエース制御部９０は、通信コントローラメイン
RAMとの間でのデータ転送中に下記のインター
フエース信号を制御するための、トライステー
ト・ドライバ・レシーバ９にタイミングおよび方
向制御を提供する。 データ・バス信号 データ・バスは、18ビツト（16データ・ビツト
＋２パリテイ・ビツト）双方向分岐バスである。
下位バイトは、奇数アドレスをアドレスする際に
使い、ビツト０−７とデータの下位パリテイ・ビ
ツトとを含んでいる。ビツトは下位バイトの最下
位ビツトであり、ビツト７は最上位ビツトであ
る。上位バイトは、偶数アドレス（ワード・アド
レスと同じアドレス）をアドレスする際に使い、
ビツト８−15とデータの（上位パリテイ・ビツト
とを含んでいる。ビツト８は上位ビツトの最下位
ビツトであり、ビツト15は最上位ビツトである。
データ・バスは正でアクテイブである。通信コン
トローラからアダプタへのDMA読み取りオペレ
ーシヨン中またはメモリマツプ式入出力書き込み
オペレーシヨン中、データ・バスは通信コントロ
ーラによつてドライブされる。また、BMAオペ
レーシヨンが進行中でないとき、データ・バス
は、テスト・ツール・アダプタで監視できるよう
に通信コントローラによつてドライブされる。 アドレス・バス DMAアドレス・バスは、すべつのDMAオペ
レーシヨンについてバス・マスタでドライブされ
る分岐バスである。アドレス・バスは、メモリ・
スペース中においてアクセスされる位置のアドレ
スを含んでいる。アドレス・バスは23ビツト・バ
スであり、A1がその最下位ビツト、A23が最上
位ビツトである。アドレス・バスは、正でアクテ
イブである。23ビツト・アドレス・バスは、上側
データ・ストローブおよび下側データ・ストロー
ブと共に、単一バイト・アドレスまたはワード・
アドレスを選択するのに使われる。データ・スト
ローブだけがアクテイブな場合、バイトオペレー
シヨンとなる。両方のデータ・ストローブがアク
テイブなとき、ワード（２バイト）オペレーシヨ
ンとなる。DMAオペレーシヨンが進行中でない
とき、アドレス・バスは、テスト・ツールで監視
できるように通信コントローラによつてドライブ
される。このバスも、通信コントローラからアダ
プタへのメモリマツプ式入出力制御オペレーシヨ
ンに通信コントローラによつてドライブされる。 制御バス書き込み信号 この分岐信号は、すべての入出力オペレーシヨ
ンについてデータ・バス上での転送方向を示すた
め、バス・マスターによつてドライブされる。
DMAオペレーシヨン中、この信号が活動化する
と、データ転送がバス・マスターからメモリへの
転送であることを示す。DMAオペレーシヨン
中、この信号が活動化してないとき、データ転送
がメモリからバス・マスターへの転送であり、読
み取りオペレーシヨンに関連するものであること
を示す。DMAオペレーシヨンが進行中でない場
合、この信号は通信コントローラの制御下にあ
る。通信コントローラは、書き込みオペレーシヨ
ンを実行する際にこの信号を活動化する。書き込
み信号は、負でアクテイブな信号である。 レベル１割り込み信号 レベル１割り込み信号は、通信コントローラへ
の待機中のレベル１の割り込みをもつアダプタに
よつてドライブされる分岐信号である。アダプタ
は、データ割り込みまたはアダプタのマシン・チ
エツク割り込みをもつとき、この信号を活動化す
る。レベル１割り込み信号は、負でアクテイブな
信号である。 レベル６割り込み信号 レベル６割り込み信号は、通信コントローラへ
の待機中のレベル６の割り込みもつアダプタによ
つてドライブされる分岐信号である。制御割り込
みをもつアダプタが、この信号を活動化する。レ
ベル６割り込みは負でアクテイブな信号である。 レベル１割り込み肯定応答信号（L1IACK） L1IACKは、プロセツサ５がアダプタからのレ
ベル１割り込みに対する割り込み肯定応答サイク
ルを実行するとき、通信コントローラ中の主処理
装置によつて活動化される分岐信号である。
L1IACKは、負でアクテイブな信号である。 レベル６割り込み肯定応答信号（L6IACK） L6IACKは、プロセツサ５がアダプタからのレ
ベル６の割り込みに対する割り込みを肯定応答サ
イクルを実行するとき、通信コントローラ中の主
処理装置によつて活動化される分岐信号である。
L6IACKは負でアクテイブな信号である。 バス要求／割り込み要求バス これは、各アダプタ位置に線が１本ずつ割り当
てられた、18個の信号のバスである。このバス
は、バス要求およびアダプタ割り込みを処理でき
るように多重化されている。通信コントローラ中
の主プロセツサが、レベル１の割り込みに対する
割り込み肯定応答サイクルを実行するとき、通信
コントローラのシステム論理が、アダプタに対す
るレベル１割り込み肯定応答（L1IACK）信号を
活動化する。通信コントローラ中の主プロセツサ
がレベル６の割り込みに対する割り込み肯定応答
サイクルを実行するとき、通信コントローラのシ
ステム論理が、アダプタに対するレベル６割り込
み肯定応答（L6IACK）信号を活動化する。
L2IACKがアクテイブのとき、アダプタが通信コ
ントローラに提示されるレベル６の割り込みをも
つ場合、そのバス要求／割り込み肯定応答線を活
動化する。L1IACKとL6IACKがアクテイブでな
いとき、アダプタは、DMA要求をもつ場合、そ
の要求／割り込み肯定応答線を活動化する。バス
要求／割り込み肯定応答は、負でアクテイブな信
号である。 バス要求オペレーシヨン。L1IACKとL6IACK
がアクテイブでないとき、DMA要求をもつアダ
プタが、そのバス要求／割り込み肯定応答線を活
動化する。バス要求／割り込み肯定応答は、入出
力オペレーシヨンのためにバスの制御を要求する
任意の装置によつてドライブされる。アダプタ
は、バス要求に対するそのバス要求／割り込み肯
定応答線を活動化するとき、それがバス・マスタ
ー権を得るまでそれをアクテイブに保たなければ
ならない。L1IACKまたはL6IACKがアクテイブ
になる場合、もしくはアダプタが威勢される場
合、バス要求を取り下げなければならない。装置
が威勢されない限り、バス要求を早期に取下げる
必要はない。あるバス・マスターがそのバス・マ
スター権を得て、その最後のまたは唯一の転送を
行う準備ができているとき、そのバス要求信号
は、それがアドレス・ストローブを活動化する前
に威勢され安定でなければならない。最後の転送
を完了したバス・マスターは、進行中の転送に対
するアドレス・ストローブを威勢するまで、その
バス要求を再活動化する必要はない。 割り込み肯定応答オペレーシヨン。通信コント
ローラの主プロセツサがレベル１の割り込みに対
する割り込み肯定応答サイクルを実行していると
き、それらのアダプタに対するL1IACK線が活動
化される。通信コントローラのプロセツサがレベ
ル６の割り込みに対する割り込み肯定応答サイク
ルを実行しているとき、それらのアダプタに対す
るL6IACK線が活動化される。L1IACK信号また
はL6IACK信号が活動されると、アダプタにその
バス要求をバス要求／割り込み肯定応答バスから
取り除くように合図が出る。L1IACKがアクテイ
ブな場合、通信コントローラにレベル１の割り込
みが提示されたアダプタが、そのバス要求／割り
込み肯定応答線を活動化することになる。
L6IACKがアクテイブな場合、通信コントローラ
にレベル６の割り込みが提示されたアダプタが、
そのバス要求／割り込み肯定応答線を活動化する
ことになる。割り込みは、通信コントローラの調
停論理回路でコード化され、通信コントローラの
主プロセツサに優先権を与えられた割り込みベク
トル値として提示される。生成されるベクトル値
は、アダプタがL1IACKまたはL6IACK中にアク
テイブなそのバス許可／割り込み受入れ信号を認
識するとき、アダプタがコード化された３本の割
り込みタイプ線に載せるコードによつて決まる。 バス許可／割り込み許可バス これは、各アダプタ位置に１本ずつ線が割り当
てられた18個の信号のバスである。このバスは、
バス許可を処理し、割り込み中のアダプタにその
割り込みが通信コントローラによつて受け入れら
れていることを合図できるように多重化されてい
る。アダプタがL1IACKまたはL6IACK中にアク
テイブなそのバス許可／割り込み受入れ信号を認
識するとき、アダプタは、コード化された割り込
みタイプの線を、通信コトローラに提示中の割り
込みタイプ（データ割り込み、アダプタのマシ
ン・チエツク割り込みまたは制御割り込み）に対
応して活動化する。アダプタはまた、割り込み線
上に掲示されている割り込みをリセツトしなけれ
ばならない。バス許可／割り込み受け入れ信号
は、負でアクテイブな信号である。 バス許可オペレーシヨン。この信号は、そのバ
ス・マスター権をとるはずの装置のための通信コ
ントローラのバス調停論理回路でドライブされ
る。バス・マスター権を要求している装置が複数
個あるので、本システムではどの装置にバス制御
を許すかを決定する調停論理回路を設けれある。
たとえば、その位置にもとづいて優先順位を決定
するスター調停法を採用する。位置１に導入され
たアダプタが、優先順位の高いアダプタとなり、
最後の位置に導入されたアダプタの優先順位は最
低となる。バス許可は、バス許可肯定応答および
アドレス・ストローブが活動化された後、または
バス許可が受諾されなかつたことが検出されるま
で、一度活動化されれば非活動化されない。バス
許可は、アドレス・ストローブが活動化された直
後に非活動化される。これは、調停の解決および
バスの最大利用のために最大の時間が得られるよ
うにするためである。アダプタは、それがアクテ
イブなバス要求をもつとき、バス許可が活動化さ
れたことを権出するまで、バス・マスターとして
バス上のどの信号も活動化する必要がない。さら
に、アドレス・ストローブ、データ転送肯定応答
およびバス許可肯定応答は、次のバス・マスター
がインターフエース上の信号を活動化する前に以
前のバス・マスターによつて非活動化されていな
ければならない。 割り込み受け入れオペレーシヨン。L1IACKま
たはL6IACKがアクテイブなとき、通信コントロ
ーラの制御論理回路は、その割り込みが肯定応答
されているアダプタに対するバス許可／割り込み
受け入れ信号を活動化する。あるアダプタが、
L1IACKまたはL6IACKがアクテイブな間にアク
テイブであるそのバス許可／割り込み受け入れ線
を認識すると、そのアダプタは、通信コントロー
ラに提示されている割り込みのタイプ（データ割
り込み、アダプタのマシン・チエツク割り込みま
たは制御割り込み）に対応するコード化された割
り込みタイプ線を活動化する。通信コントローラ
中で各アダプからの３種の割り込みタイプに対応
する一意的な割り込みベクトル値が生成される。
アダプタは、また割り込み線上に提示された割り
込みをリセツトしなければならない。 コード化割り込みのタイプ（ビツト０〜２） これらの負でアクテイブな分岐信号は、その割
り込みが肯定応答されているアダプタによつて通
信コントローラに提示されている割り込みのタイ
プを示すようにコード化されている。あるアダプ
タが、L1IACKまたはL6IACKがアクテイブな間
にアクテイブであるがそのバス許可／割り込み受
け入れ線を認識すると、そのアダプタは、通信コ
ントローラに提示されている割り込みのタイプ
（データ書き込み、アダプタのマシン・チエツク
割り込み、または制御割り込み）に対応するコー
ド化された割り込みタイプ線を活動化する。通信
コントローラ中で、各アダプタからの３種の割り
込みタイプに対応する一意的な割り込みベクトル
値が生成される。アダプタはまた割り込み線上に
提示された割り込みをリセツトしなければならな
い。 コード化割り込みのタイプ（ビツト０〜２） これらの負でアクテイブな分岐信号は、その割
り込みが肯定応答されているアダプタによつて通
信コントローラに掲示されている割り込みのタイ
プを示すようにコード化されている。L1IACKま
たはL6IACK中にバス許可／割り込み受け入れ信
号を受け取つたアダプタは、コード化割り込みタ
イプ・ビツト０、１、２にそのコード化された割
り込みタイプを載せる。割り込みのタイプは、デ
ータ割り込み、アダプタのマシン・チエツク割り
込み、およびアダプタ制御割り込みである。通信
コントローラ中のシステム論理回路が、どのアダ
プタの割り込みが肯定応答されているかおよび肯
定応答中の割り込みタイプにもとづいて一意的な
割り込みベクトル数を生成する。割り込みタイプ
のコード化は、次の通りである。
【表】
ブ ブ ブ
バス許可肯定応答信号 バス許可肯定応答信号（BGACK）は、DMA
オペレーシヨン中にバス・マスター権を得るため
に使用される分岐信号である。バス許可肯定信号
は、負でアクテイブな信号である。 DMAオペレーシヨン。バス許可肯定応答信号
は、アクテイブなバス要求をもちバス許可を受け
取つたアダプタによつて活動化される信号であ
る。アダプタは、許可を受け取つた後、以前のバ
ス・マスターからのアドレス・ストーブ、
DTACKおよびBGACKが非活動化されてから自
分のBGACKを活動化する。バス許可肯定応答
は、入出力オペレーシヨンの完了までアクテイブ
に保たなければならない。バス・マスター権は、
バス許可肯定応答が非活動化されると終了する。 アドレス・ストローブ信号 アドレス・ストローブ信号は、DMAオペレー
シヨンを実行するとき、バス・マスターによつて
ドライブされる分岐信号である。DMAオペレー
シヨンの場合、アドレス・ストローブ信号は、そ
のアドレス・ストローブ信号が活動化されてから
非活動化されるまでアドレス・バス信号が有効で
安定となるように、ドライブされなければならな
い。DMAオペレーシヨンが進行中でないとき、
アドレス・ストローブは通信コントローラの制御
下にあり、通信コントローラのメモリ・サイクル
中通信コントローラによつて活動化される。アド
レス・ストローブ信号は、負でアクテイブな信号
である。 上側データ・ストローブ信号 上側データ・ストローブ信号は、単一バイトオ
ペレーシヨンが実行され、バイト上位（偶数アド
レス）バイトであるとき、バス・マスターによつ
てドライブされる。上側データ・ストローブも下
側データ・ストローブも、ワードオペレーシヨン
用に活動化される。DMAオペレーシヨンが進行
中でないとき、上側データ・ストローブは通信コ
ントローラの制御下にあり、データの上位バイト
を読み取りまたは書き込みのメモリ・サイクル
（通信コントローラのメモリ・サイクル）中、通
信コントローラによつて活動化される。上側デー
タ・ストローブは、負でアクテイブな信号であ
る。 下側データ・ストローブ信号 下側データ・ストローブ信号は、単一バイトオ
ペレーシヨンが実行され、バイト下位（奇数アド
レス）バイトであるとき、バス・マスターによ妻
てドライブされる。下側データ・ストローブも上
側データ・ストローブも、ワードオペレーシヨン
用に活動化される。DMAオペレーシヨンが進行
中でないとき、下側データ・ストローブは通信コ
ントローラの制御下にあり、データの下位バイト
を読み取りまたは書き込みのメモリ・サイクル中
に通信コントローラによつて活動化される。下側
データ・ストローブは、負でアクテイブな信号で
ある。 データ転送肯定応答信号 データ転送肯定応答信号は、入出力オペレーシ
ヨン中にスレーブ装置（記憶制御装置、システム
メモリマツプ式入出力論理回路またはアドレスさ
れたアダプタ）によつてドライブされる分岐信号
である。これは、DMAオペレーシヨン中のアダ
プタと通信コントローラのメモリ・システムとの
間で非同期オペレーシヨン、および主プロセツサ
のメモリマツプ式入出力オペレーシヨン中の主プ
ロセツサとアダプタとの間で非同期オペレーシヨ
ンを考慮したものである。書き込みオペレーシヨ
ンの場合、データ転送肯定応答はスレーブ装置が
インターフエース上で情報を捕捉し、オペレーシ
ヨン進行可能であることを示す。読み取りオペレ
ーシヨンの場合、データ転送肯定応答は、スレー
ブ装置がデータをデータ・バスに出し、オペレー
シヨン進行可能であることを示す。DMAオペレ
ーシヨン中、スレーブ装置は通信コントローラの
記憶制御装置であるから、データ転送肯定応答は
この記憶制御装置より供給される。通信コントロ
ーラからアダプタへのメモリマツプ式入出力の読
み取りサイクルまたは書き込みサイクル中、アド
レスされるアダプタがスレーブ装置となるので、
通信コントローラにデータ転送肯定応答信号を供
給しなければならない。データ転送肯定応答は一
度活動化されると、アドレス・ストローブがアク
テイブな間アクテイブでなければならず、アドレ
ス・ストローブが非活動化されると非活動化しな
ければならない。データ転送肯定応答信号は、負
でアクテイブな信号である。 エラー信号 エラー信号は、記憶制御システム論理回路でド
ライブされる分岐信号である。エラー信号は、次
のうちの一つを示す。 アダプタから受け取つたデータのパリテイの誤
り。 導入されていない記憶装置への読み取りまたは
書き込み。 ROSへの書き込み。 バス許可を受け取つたアダプタが２マイクロ秒
以内にバス許可肯定応答で応答しなかつたことに
よるタイムアウト条件。 アダプタがタイムアウト期間内にそのストロー
ブを非活動しなかつたことによるタイムアウト条
件。 読み取りオペレーシヨンで２重ビツト・エラー
が検出されるか、またはバイ書き込みオペレーシ
ヨンに対する読み取り−修正−書き込みサイクル
の読み取り部分の間に２重ビツト・エラーが検出
されたこと。 アダプタがRAMの記憶保持域への書き込みを
試行するか、または通信コントローラのメモリマ
ツプ式入出力域へのアクセスを試行する場合に生
ずる記憶保持違反。 エラー信号は、アクテイブなバス・マスタによ
つて入力として単に検出されなければならない。
エラー信号を検出したバス・マスターは、それが
通信コントローラに対するインターフエース上で
活動化された信号を滅勢しなければならない。エ
ラー信号は、データ転送肯定応答信号が活動化さ
れる前またはそれと同時に活動化される。エラー
信号は、負でアクテイブな信号である。 システム・リセツト信号 システム・リセツト信号は、下記のいずれかの
タイプのリセツトが生ずるとき通信コントローラ
によつて活動化される負でアクテイブな信号であ
る。 電源投入リセツト メモリマツプ式入出力によつて実行されるリセ
ツト サービス・アダプタからのリセツト 操作盤からのデイスク・ダンプ・リセツト プロセツサのリセツト命令の実行 システム・リセツトは、アダプタがリセツト・
ソースであるとき、サービス・アダプタ位置にお
けるそのアダプタをリセツトしない。 メモリマツプ式入出力選択信号 これは、あるアダプタに対するメモリマツプ式
入出力オペレーシヨン中に、通信コントローラの
主プロセツサによつて活動化される負でアクテイ
ブな信号である。アダプタは、どのアダプタが選
択されまたどの機能が実行されるかを決定するた
めのアダプタ選択信号がアクテイブな間に、アド
レス・バスの下位８ビツトを解読する。 受信オペレーシヨン用インターフエース制御 メインRAMから読み取られるDCWは、DMA
データ転送中にRAMをアドレスするためのアダ
プダが使用するアドレス情報を含んでいる。そ
の、データ・バツフアは、アダプタがDMAオペ
レーシヨン中にRAMに直接アドレスできるよう
に、RMA中でマツピングされている。RAMは、
システム・アドレスのビツト23がRAMアクセス
中に活動化されないようにアドレス・スペースに
位置指定されている。あるアダプタがDMA書き
込みオペレーシヨンを実行するとき、そのアダプ
タは、アクテイブなビツト23書き込みオペレーシ
ヨンを実行する。アクテイブなビツト23によるオ
ペレーシヨンでは、インターフエース制御論理１
５のDMA要求ラツチがセツトされる。これで通
信コントローラに対するDMAバス要求が活動化
される。通信コントローラの調停論理回路は、ア
ダプタがアクテイブなDMAバス要求をもつ優先
順位最高のアダプタとなつたとき、そのアダプに
対するバス許可信号を活動化する。バス要求から
バス許可までの間は、アダプタは書き込みサイク
ルに保たれ、そのアドレス・バス、データ・バス
および制御信号はアクテイブに維持される。アダ
プタがバス許可を挙け取ると、インターフエース
制御論理１５はバス許可肯定応答信号を活動化
し、続いて次のことを行う。 アダプタのアドレス・バスはDMAアドレス・
バスにゲートされる。ただし、システムRAMへ
の正しいマツピングを実行するためにビツト23は
非活動状態にされる。 アダプタの制御信号は、DMA制御信号にゲー
トされ、プロセツサのタミング仕様に合致するよ
うに時間調整される。 これは書き込みオペレーシヨンなので、アダプ
タのデータ・バスはDMAデータ・バスにゲート
される。 通信コントローラの記憶制御論理回路は、シス
テムRAMへの書き込みオペレーシヨンを実行
し、RAMにデータが書き込まれるとき、アダプ
タに対するデータ転送肯定応答信号を活動化す
る。 アダプタがデータ転送肯定応答信号を受け取る
と、インターフエース制御論理１５はDMAイン
ターフエースに対する信号を逐次的に非活動化
し、アダプタのプロセツサ５は書き込みオペレー
シヨンサイクルを完了する。 ブロツクの終りを受け取るまでは、通信線から
バイトを受け取る毎に、このシーケンスが繰り返
される。 送信オペレーシヨン用インターフエース制御 あるアダプタがDMA読み取りオペレーシヨン
を実行するとき、そのアダプタは、アクテイブな
ビツト23で読み取りオペレーシヨンを実行する。
アクテイブなビツト23によるオペレーシヨンで
は、インターフエース制御論理１５のDMA要求
ラツチがセツトされる。これで通信コントローラ
に対するDMAバス要求が活動化される。通信コ
ントローラの調停論理回路は、そのアダプタがア
クテイブなDMAバス要求をもつ優先順位最高の
アダプタとなつたとき、そのアダプタに対するバ
ス許可信号を活動化する。バス要求からバス許可
までの間は、アダプタは読み取りサイクルに保た
れ、そのアドレス・バス、データ・バスおよび制
御信号はアクテイブに維持される。アダプタがバ
ス許可を受け取ると、インターフエース制御論理
１５はバス許可肯定応答信号を活動化し、続いて
次のことを行う。 アダプタのアドレス・バスはDMAアドレス・
バスにゲートされる。ただし、システムRAMへ
の正しいマツピングを実行するためにビツト23は
非活動状態にされる。 アダプタの制御信号は、DMA制御信号にゲー
トされ、プロセツサのタミング仕様に合致するよ
うに時間調整される。 これは読み取りオペレーシヨンなので、インタ
ーフエース制御論理１５は、DMAインターフエ
ースからデータを受け取るように条件付けられ
る。 通信コントローラの記憶制御論理回路は、シス
テムRAMに対する読み取りオペレーシヨンを実
行し、DMAインターフエース上でデータがアク
テイブのとき、アダプタに対するデータ転送肯定
応答信号を活動化する。 アダプタがデータ転送肯定応答信号を受け取る
と、インターフエース制御論理１５はDMAイン
ターフエースに対する信号を逐次的に非活動化
し、アダプタのプロセツサは読み取りオペレーシ
ヨンサイクを完了する。 DMA送信カウントがゼロになるまでは、通信
線にバイトを送る毎にこのシーケンスが繰り返さ
れる。 以上の説明から、プログラム記憶式に調節でき
るプロトコル・アダプタおよびポート・インター
フエースを含む多重ポート通信アダプタと無走査
式の通信コントローラと組み合わせた構成は、い
ずれもDIAC３のユニークな構造とアーキテクチ
ヤおよび制御論理に大きく依存していることが理
解されよう。DIAC３は、比較的多数のチヤネル
に対する直接モメリ・アクセスの調停と割り込み
の調停の両方を処理できる点でユニークである。
DMAモードおよび割り込みモードで多重ポート
通信の機能を実行できるアーキテクチヤ構造は、
これまでには知られていない。本実施例は、各チ
ヤネル毎に最適のデータ転送モードをシステム環
境条件の要求に合わせて個別にプログラミングで
き、プロセツサをベースとする通信システム内部
のUSART２などの複数の通信チヤネル装置との
間でデータを転送するための改良された手段を提
供する。さらに、本実施例は、サービスされる実
際の装置に対する要件を最小限にして、データ転
送を実現するための、ハードウエア効率の高いア
ーキテクチヤを提供する。 D4 DIAC３の概要 DMA／割り込み制御装置すなわち本明細書
ではDIAC３と呼ぶ制御装置は、多重ポート通
信アダプタにおける最重要部分である。通信の
分野で問題となるのは、受信装置と送信装置と
の間でデータを転送するためのメカニズムであ
る。受信装置がプロセツサのメモリであり、送
信装置が入力バツフアである場合、またはその
データ転送方向が逆の場合、データ・サービス
の一般的な２つのデータ転送モードは、キヤラ
クタ割り込みモードと直接メモリ・アクセスモ
ードである。 割り込みサービスモードでは、通信装置（典
型的な場合ではUSART）がデータキヤラクタ
の送信または受信の準備を完了すると、プロセ
ツサに割り込む。プロセツサは、装置から提示
される一意的な割り込みベクトルによつて割り
込みをかけた装置を識別した後、通常は最終的
にデータ転送オペレーシヨンを実行せしめる割
り込みサービス・ルーチンに入る。通常は、
RAMのバツフア域との間でデータを転送する
ことが望ましい。したがつて、割り込みをかけ
ている装置が受信装置の場合、主プロセツサ
は、その受信データをアクセスしてそれを適切
なRAM位置に書き込む。逆に送信装置の場合
は、主プロセツサは適切なRAM位置をアクセ
スして、データを送信装置に転送する。この機
構だと、システムの設計は比較的簡単になる
が、転送を行なうのに必要なプロセツサ・サイ
クル数の点からいうと非常に高価である。 データ転送を実現するために広く使用されて
いるもう一つの機構は、直接メモリ・アクセス
モードである。このモードでは、一般にDMA
コントローラと呼ばれる専用のプロセツサを使
用する。これは、要求されるバスの制御権を受
け取り、データを受信装置または送信装置のシ
ステムのメインRAMとの間で転送することに
より、プロセツサが連続的に関与することなく
転送を実行する。DMAコントローラは、主プ
ロセツサに割り込む前にデータ・ブロツクを転
送する。このモードは、データ・ブロツクの転
送によつて通信チヤネルを処理する場合には効
率的であるが、システムの全体的な設計が複雑
となり、融通性が低くなる。さらに、市販の
DMAコントローラで処理できるチヤネル数
は、普通２本から４と比較的少なく、本実施例
の場合のように多数のチヤネルをDMAモード
で処理する必要がある場合、その欠点が目立つ
てくる。 以上のことから、所与のチヤネルに対する最
適のデータ転送モードは、所与の時間にそのチ
ヤネルについて企図される通信の種類に依存す
ることが理解できるであろう。たとえば、チヤ
ネル１が同期データ・リンク制御（SDLC）プ
ロトコルを使つて通常は高いボーレートでデー
タを送信する場合、DMAモードが望ましい。
逆に、別のチヤネル、たとえばチヤネル５が調
歩式により比較的低いボーレートでデータを受
信するために専用のものとなつている場合、そ
のチヤネルをキヤラクタ割り込みモードでサー
ビスするのが有利である。しかしながら、所与
のチヤネルに対するデータ転送用に選ばれる機
構は、システム全体のアートテクチヤのハドー
ウエアで決まつてしまう。このため、各種の通
信チヤネル構成を処理できるように設計された
システムは、大きな制限が課される。たとえ
ば、ある適用業務で低速の調歩式装置を処理で
きるように設計された通信ポートが、高速の
SDLC型装置情報転送を処理するには全く適さ
ないことがある。さらに、独自のハードウエア
の修正を加えない限り、所与のチヤネルに対す
るデータ転送機構の動的再構成が全く不可能な
ことがある。 DIAC３の良好な実施例で例示されるような
直線メモリ・アクセス／割り込み制御装置が開
発されたのは、この専門的な難しい問題を解決
するためである。このアーキテクチヤは、下記
の一般特性をもつ単一NMOS VLSIチツプに
統合される。 DIAC３は、高性能のデータ転送機構を提供
し、一時に多数の通信チヤネルを処理すること
ができる。良好な実施例では20本のチヤネルが
設けてあるが、実際にはサービスできるチヤネ
ルの数にアーキテクチヤ上の制限はない。この
アーキテクチヤは、また各チヤネルに対するデ
ータ転送量を最適にすることができ、選択的に
修正できる。さらに転送モードをいつまでも動
的に再構成できる。その上に、インターフエー
スが簡単なため、このDIACのアーキテクチヤ
は、良好な実施例で述べられているような現在
考えているもの以外のプロセツサとする様々な
システムにも使用できる。このアーキテクチヤ
は、ハードウエアおよび相互接続を極力少なく
して多数の通信チヤネルをサービスすることが
できる。当業者なら理解できるように、これに
よりコストの大幅な節約ができる。第１図に
は、プログラム記憶式に調節できる多重ポート
通信アダプタ内部に常駐するDIAC３も示して
ある。DIAC３へのインターフエースは、下記
のものからなる。 各通信チヤネルからの個々の要求入力が、
DIAC３に接続される。図に示したケースで
は、通信装置は、USARTと呼ばれる汎用非同
期／同期送受信装置である。ベンダ供給の上記
のタイプの標準USARTを使用する場合、各
USARTは、２本の受信チヤネルと２本の送信
チヤネルをサービスする。あるチヤネルがデー
タキヤラクタの受信または送信を希望すると
き、要求がUSARTによつて活動化される。も
う一種のインターフエースは、DMAオペレー
シヨン中にシステム・バスの制御権を取得する
のに使われるバス・アクセス制御である。これ
らの制御線は、DMAバス要求信号、DMAバ
ス許可信号、およびDMAバス許可肯定応答信
号からなる。図に示したシステムでは、これら
の信号は第１図のプロセツサ５と直接通信す
る。付加的なインターフエース信号は、プロセ
ツサ５にステータスを通信するための割り込み
制御と、データ転送オペレーシヨン用のアドレ
ス・データ・バスよおび制御バスである。これ
らのインターフエースは極めて簡単なので、専
用の制御論理回路に関して最小の要件で、各種
のプロセツサとUSARTに容易に収容できる。 第１図に示した設計では、システムで使う５
個のUSART２は、それぞれ受信装置２個と送
信装置２個および各チヤネル用の個別の要求線
を備えている。第１図に示すように、要求線は
DIAC３に配線され、要求０ないし要求19と記
されている。この設計の規約によれば、奇数番
号の要求線は受信装置チヤネルからくるもので
あり、偶数番号の要求線は送信装置チヤネルか
らくるDIAC３により、DMAモードまたはキ
ヤラクタ割り込みモードによるUSART２のチ
ヤネルとシステムの記憶装置（RAM、
EPROM、EEPROMまたはプロセツサ５）と
の間のデータ転送が容易になる。DIAC３は、
20本のチヤネルのうちのどれに対してもいずれ
のデータ転送モードでもサービスできるように
制御できる。主なオペレーシヨンは、所与のチ
ヤネルがデータ転送サービスを要求するとき、
要求を提示することである。次にDIAC３はそ
のチヤネルについて指定されたデータ転送モー
ドにもとづいてその要求をサービスする。 D4.1DIAC３の詳細 第６図（すなわち第６Ａ図ないし第６Ｄ図）
は、DIAC３の良好な実施例のブロツク図を示
したものである。DIAC３は、独立した異なる
２つの機能をもつものと考えることができる。
第１の機能は、DMA転送モードでデータ転送
を実行することである。もう一つの機能は、キ
ヤラクタ割り込みモード用である。第６図に示
すように、ブロツク３０〜３５は、専用の
DMAプロセツサを構成する。ブロツク３６と
３７は、専用の割り込みプロセツサを構成す
る。DIAC３は、メモリマツプ式入出力デコー
ダ３８のデータ・バスとこれら２台の基本プロ
セツサとの間で共用されるシステム・インター
フエース論理３９を備えている。 入つてくる要求は、DMA要求アービタ３０
および割り込み要求アービタ３６によつてただ
ちに受け取ることができる。どちらのアービタ
もプログラム可能なレジスタを含んでいる。第
７図（すなわち第７Ａ図および第７Ｂ図）の
DMA付勢レジスタ５０および第１２図のキヤ
ラクタ割り込み付勢レジスタ６９によりどのチ
ヤネルにどのデータ転送モードでサービスする
かを示す。あるチヤネルがある要求線を活動化
し、DIAC３がそのチヤネルにDMAモードで
サービスするようにプログラミングされている
場合、第６図のブロツク３０〜３５のDMAプ
ロセツサがその転送を実行する。そのチヤネル
がその要求線を活動化し、それがDIAC中でキ
ヤラクタ割り込みモードをサービスするように
プログラミングされている場合、第６図のブロ
ツクおよび３７の割り込みプロセツサがその転
送をサービスする。 どのチヤネルにどの転送モードでサービスす
るかの選択は、プログラマによりなされ、第１
図のEEPROM７に記憶される。 DIAC３の制御レジスタのプログラミング
は、初期設定時に第１図のプロセツサ５によつ
て行われる。プロセツサ５はEPROM８から構
成データを取り出し、プロセツサ５の入出力マ
ツプでそれらのレジスタに割り当てられている
適切なメモリマツプ式入出力アドレスを使つ
て、割り込み付勢レジスタ６９にそれを書き込
む。割り込み付勢レジスタ６９の各ビツトは、
単一通信チヤネル０〜１９にマツピングされて
いる。DMA付勢レジスタ中のあるビツトがセ
ツトされると、DMAモードでサービスされる
対応するチヤネルが付勢される。同様にキヤラ
クタ割り込み付勢レジスタ中のあるビツトがセ
ツトされると、割り込みモードでサービスされ
る対応するチヤネルが付勢される。 たとえば、DMA付勢レジスタ５０でビツト
１、５、７でセツトされた場合、チヤネル１，
５，７がDMAモードでサービスされる。同様
に割り込み付勢レジスタ６９でビツト０、９、
15がセツトされた場合、それらのチヤネルが割
り込みモードでサービスされる。所与のチヤネ
ルで対応するビツトがどちらもセツトされてい
ない場合、そのチヤネルは全くサービスされな
い。これは、様々な用途を提供するが、その主
なものは故障分離ルーチン用である。 キヤラクタ割り込みデータ転送モードの例 キヤラクタ割り込みデータ転送モードは、割
り込みデータ転送要求が同時にあつた場合にこ
れらを調停すること、プロセツサ５に単一割り
込みを提示すると、および所与のチヤネル上で
転送するためサービス・ルーチン用のRAMの
適切な位置にプロセツサ５を向ける目的で、優
先順位最高の要求を出しているチヤネルに対し
て一意的なベクトル値を与えることの３つのオ
ペレーシヨンを有する。これらのオペレーシヨ
ンは、第６図および第１２図に示した良好な実
施例では、次のように実現される。 要求は、各クロツク期間に第１２図のキヤラ
クタ割り込み要求レジスタ６８で抽出される。
アクテイブな要求をもち、対応するビツトがキ
ヤラクタ割り込み付勢レジスタ６９中でセツト
されているチヤネルが、待機中のキヤラクタ割
り込み要求をもつものと解釈される。これらの
要求は、キヤラクタ割り込みマスター付勢レジ
スタ７０がセツトされている場合にキヤラクタ
割り込み要求ゲート７１を通過することができ
る。レジスタ７０のキヤラクタ割り込みマスタ
ー付勢ビツトがリセツトされた場合は、どの要
求もゲート７１を通過できない。 たとえば、２本のチヤネル５と１４がキヤラ
クタ割り込みモードでサービスされるように構
成されているものと仮定する。すなわち、割り
込み付勢レジスタ６９のビツト５とビツト14が
セツトされており、第７図のDMA付勢レジス
タ５０のビツト５とビツト14がリセツトされて
いる。さらに、前述のように奇数チヤネルが受
信チヤネルであると仮定する。したがつて、チ
ヤネル５はUSART２からの受信チヤネルであ
り、チヤネル１４はUSART４からの送信チヤ
ネルである。さらに、両方のチヤネルが同時に
その要求を活動化し、レジスタ７０のキヤラク
タ割り込みマスタ付勢ビツトがセツトされてい
るものと仮定する。したがつて、要求は、要求
提示の次のクロツク期間にキヤラクタ割り込み
要求レジスタ６８中にラツチされる。２本のチ
ヤネルとも割り込みサービス用に付勢されるも
のであるから、割り込みラツチ７３は、第１２
図に示すようにORゲート７２の出力によつて
セツトされる。これによつて割り込みをプロセ
ツサ５に渡す割り込み制御論理（第１図）への
キヤラクタ割り込み線で活動化される。 第１２図のキヤラクタ割り込み要求レジスタ
６８に記憶されている要求は、優先順位エンコ
ーダ７４に通じる要求ゲートを通過する。優先
順位エンコーダ７４は、20本の入力線をすべて
受け取り、アクテイブな要求をもつ優先順位最
高のチヤネルを表す一意的な５ビツト・コード
を生成する。このコードは、要求番号の２進表
現である。たとえば、要求０に接続されている
チヤネルは、コード00000をもち、チヤネル１
に接続されている要求は00001となる。これを
チヤネルの識別番号と呼ぶ。優先順位のコード
化は、DIAC３への要求線の物理的接続にもと
づいている。大きな番号が割り当てられている
要求ほど、その優先順位は高くなる。この例で
は、生成されるコードは２進数14で、チヤネル
１４が待機中の優先順位が最高の要求であるこ
とを表す。プロセツサ５が提示されたキヤラク
タ割り込みに対する割り込み肯定応答サイクル
を実行するとき、第１図の割り込み制御論理４
が第６図の割り込みプロセツサおよび第６図の
システム・インターフエース論理３９に対する
キヤラクタ割り込み肯定応答信号を活動化す
る。キヤラクタIACK信号も第１２図のキヤラ
クタ割り込み要求レジスタ６８に印加される。 この信号からいくつかの効果が生じる。この
信号は、第１２図の優先順位エンコーダ７４の
５つの識別番号ビツトを、データ・バスの下位
５ビツト上にゲートさせる。また、割り込みベ
クトル値レジスタ７５に記憶されている３つの
ビツトを、システム・データ・バスの下位部の
上位３ビツト（ビツト５、６、７）にゲートさ
せる。これは、チヤネル１４に対する割り込み
ベクトル値を表す。 さらに、キヤラクタ割り込み肯定応答信号が
活動化すると、割り込み要求レジスタ６８が凍
結される。すなわち、現在の状態でロツクされ
る。 割り込み肯定応答サイクルは完了するまで、
要求は要求ゲート７１中にはロードされない。
このため、ベクトル値はプロセツサ５による読
み取り中にデータ・バス上で変化することが防
止される。たとえば、チヤネル１５がこのサイ
クル中にその要求線を活動化する場合、チヤネ
ル１５の方がチヤネル１４よりも優先順位が高
いので、データ・バス上にゲートされた５つの
識別番号ビツトが変化することになる。このよ
うにベクトル値がそのバス上で安定なとき、第
６図のシステム・インターフエース論理３９
は、データ転送肯定応答信号を活動化して、プ
ロセツサ５に通知する。プロセツサ５はベクト
ル値を読み取り、次にこのサービスモードでチ
ヤネル１４にサービスするRAMのサービス・
ルーチンに分岐する。 サービス・ルーチン内部で、プロセツサ５は
要求されたデータ転送を実行する。チヤネル１
４は送信チヤネルなので、データを送る必要が
あり、送るべきデータをその通信線上で受け取
らなければならない。そのため、プロセツサ５
は、チヤネル１４の送信データが入つている
RAM６またはEPROM８からデータ・バイト
を取り出し、それをチヤネル14に関する
USART４の送信バツフアに書き込む。データ
が一度送信バツフアに書き込まれると、チヤネ
ル１４はその割り込み要求を取り下げる。要求
はIACサイクル以外の各クロツク期間で抽出さ
れるから、それが第１２図のキヤラクタ割り込
み要求レジスタ６８の対応するビツトをリセツ
トする。 しかし、チヤネル５はまだサービスされてい
ないので、その要求はアクテイブなままであ
り、ORゲート７２と割り込みラツチ７３によ
つて割り込み線をアクテイブに保つて、第１図
の割り込み制御論理４に絶えず提示できるよう
にする。プロセツサ５でまた待機中の割り込み
があるため、プロセツサ５は最終的に別のIAC
サイクルを実行する。IACサイクル以前に優先
順位のより高い割り込みが活動化されていなか
つたと仮定すると、この例で生成される次のベ
クトル値は、チヤネル５に対するものである。
チヤネル５は受信チヤネルなので、その要求に
より、その通信線からデータ・バイトを受け取
つていることが示される。次にプロセツサ５は
メモリマツプ式入出力オペレーシヨンを実行し
て、チヤネル５を処理するUSART２の受信バ
ツフアを読み取り、RAM６中のそのチヤネル
のバツフア域にそれを書き込む。次にチヤネル
５はその受信バツフアが読み取られるとその要
求を取り下げる。この例では別のアクテイブな
要求がないため、プロセツサ５で待機中の割り
込みが非活動化される。割り込みモードで構成
されているすべてのチヤネルが、このやり方で
処理される。 DMA転送モードの概要 DMA転送モードでは、受信状態、送信状態
のいずれも存在できる。受信オペレーシヨンで
は、USART２の受信チヤネルが、DIAC３中
でDMAモードでサービスされるように構成さ
れる。このようなチヤネルからの要求は、通信
線からのデータ・バイトが蓄積されており、
DMAモードでサービスを受けなければならな
いことをDIAC３に示す。DMAプロセツサは、
適切なUSARTチヤネル受信バツフアの内容を
RAM６の指定された位置に転送して、その要
求をサービスする。送信オペレーシヨンでは、
DMAモードでサービスされるように構成され
ているUSART送信チヤネルは、その要求線を
活動化することによつて、そのバツフアが空で
あることを示す。次にDMAプロセツサはデー
タをRAM６の指定された位置から適切な
USARTチヤネル２の送信バツフアに転送す
る。 通常は、所与のチヤネルについてデータ・ブ
ロツク全体を転送するのが最も好ましいので、
指定された数の転送中はプロセツサ５の介入な
く、上記のオペレーシヨンを進行することがで
きる。しかし、転送が行われる前に、DMAプ
ロセツサは、どのチヤネルがサービスされてい
るかということと、そのデータに対するRAM
６中の起点アドレスまたは宛先アドレスと、転
送されるデータのバイト数とを知らなければな
らない。チヤネルの識別番号は、要求線と
USARTチヤネルの間の一対一のマツピングか
ら導かれる。 起点アドレス、宛先アドレスおよびバイト・
カウント情報は、第６図のDIAC３の内部
RAM３１に記載されている。内部RAM３１
は、本DIACのアーキテクチヤおよび物理構造
のユニークな一面を表わすもので、それ自体物
理的な制御ブロツクに再分割されている。各チ
ヤネルは、そのデータ転送モードの如何にかか
わらず、内部RAM３１中に専用の制御ブロツ
クをもつ。DIAC３は20本のチヤネルをサポー
トするので、その内部RAM３１内には20個の
制御ブロツクがある。各制御ブロツクは、起点
アドレス／宛先アドレス・フイールドとバイ
ト・カウント・フイールドの２つの情報フイー
ルドを含んでいる。 第９図は、内部RAM３１内の制御ブロツク
の編成およびその各種通信チヤネルとの対応関
係を示したものである。DMAモードでサービ
スされる各チヤネルに対しては、対応する制御
ブロツクが初期設定されていなければならな
い。チヤネルが受信装置として指定されている
場合、そのアドレス・フイールドは、RAM６
中の入りデータが記憶される開始アドレスを含
んでいなければならない。カウント・フイール
ドは、プロセツサ５に通知する前に、RAM６
に転送されるバイトの数を含んでいなければな
らない。チヤネルが送信装置の場合、アドレ
ス・フイールドは、データが読み取られて送信
装置に渡される開始アドレスをRAM６に含ん
でいなければならない。カウント・フイールド
は、どれだけのデータが送信されるブロツク中
にあるかを示す。いずれのフイールドも４バイ
トを含むが、DMAアドレス用には３バイトし
か使われず、バイト・カウント用には２バイト
が使われる。余分のスペースは使用されない
が、その編成はインプレメンテーシヨン技術に
よつて指定される。 これらの初期情報フイールドのソースは、カ
ストマがプログラミングするEPROM８の中に
あり、そこからプロセツサ５中で動作する制御
プログラムによつて取り出されて保持される。
プロセツサ５は記憶装置から情報を取り出し、
内部RAM３１をアクセスするための適切なメ
モリマツプ式入出力アドレスを使つてDIAC３
の内部RAM３１にそれを書き込む。DIAC３
におけるメモリマツプ式入出力デコーダ３８は
プロセツサ５による内部RAM３１の書き込み
又は読み取りのための制御信号を供給する。 プロセツサ５が、必要な内部RAM３１の制
御ブロツクを一度初期設定すると、DMA転送
のための対応するチヤネルを付勢することがで
きる。プロセツサ５は、EPROM８または
RAM６からデータを取得して、適切なメモリ
マツプ式入出力アドレスを使つて第７図の
DMA付勢レジスタ５０にそれを書き込む。次
にプロセツサ５はDMAマスター付勢レジスタ
５をセツトすることができ、DIAC３はそのチ
ヤネルに関してDMA転送を行うために付勢さ
れる。 DMAデータ転送モードは、４つのオペレー
シヨンからなる。第１に、DMA転送に対して
同時に要求が発生した場合、これらを調停しな
ければならない。第２に、チヤネルの制御ブロ
ツクのアクセスおよび更新がある。第３に、シ
ステム・バスに対する制御要求があり、最後に
DMAサイクルの実行がある。第６図のDMA
要求アービタ３０がUSARTチヤネルからの要
求を受け取り、どのチヤネルをDMAモードで
サービスするかを決定し、要求が複数ある場合
にはそれらの優先順位を決め、どのチヤネルを
最初にサービスするかを内部サイクル制御装置
３３とDMAサイクル制御装置３４に指示す
る。 内部サイクル制御装置３３（ICC）は、第８
図に示してあるが、状態制御論理５３、ウイン
ドウ・タイマ５４、内部RAM用のデータ・バ
ツフア５５および増減論理５６からなる。内部
サイクル制御装置３３は、要求の抽出と調停を
順序づけること、チヤネルの内部RAM３１の
制御ブロツクの取り出しおよび更新を行うこ
と、システム・バスに対するアクセスを要求す
ることならびにDMAサイクルがいつ開始され
るかをDMAサイクル制御装置３４に指示する
ことを担当する。 DMAサイクル制御装置３４（DCC）は、第
１０図に示してあるが、状態制御論理５７、
DMAアドレス・レジスタ５８、バス・マスタ
ー・レジスタ５９、バス・マスター・デコーダ
６０およびUSARTインターフエース・デコー
ダ６１からなる。DMAサイクル制御装置３４
は、DMAサイクルの実際の実行を担当する。 DMAデータ転送方式の一般的データ流れと制
御流れの説明 第６図のDMA要求アービタ３０は、
USARTチヤネルからの要求を受け取つて、
DAMモードでサービスされる優先順位最高の
要求を出しているチヤネルを識別する一意的な
コードを生成し、このDMAチヤネル要求識別
コードを内部サイクル制御装置３３に渡す。次
にDMA要求アービタ３０、内部サイクル制御
装置３３、およびDMAサイクル制御装置３４
が関与する一連の並行オペレーシヨンについて
説明する。まず、内部サイクル制御装置３３が
DMA要求アービタ３０の生成した識別コード
を使つてDIAC３内の内部RAM３１のそのチ
ヤネルの制御ブロツクをアクセスし、そこから
起点アドレスまたは宛先アドレスを取り出す。
内部サイクル制御装置３３は、最終的にこのア
ドレスを適当な時間にDMAサイクル制御装置
３４に渡して、アドレスを１だけ減分しそれを
元の位置に戻して記憶する。内部サイクル制御
装置３３は、次にDMAバス要求信号を活動化
して、システム・バスへのアクセスを要求す
る。 それと並行して、DMA要求アービタ３０
は、要求を出しているチヤネルが依然としてサ
ービスを要求しており、それがノイズ・スパイ
クではないことを確認する。プロセツサ５は、
DMAバス許可信号を活動化して、最終的にシ
ステム・バスへのアクセスを許可する。要求が
有効であると確認された場合、DMAサイクル
制御装置３４はそのアドレスと識別コードをそ
のレジスタにラツチして、DMAサイクルを開
始する。その間に内部サイクル制御装置３３
は、内部RAM３１の対応する制御ブロツクか
らそのチヤネルのバイト・カウントをアクセス
し、それを１だけ増分して、再び制御ブロツク
に戻して記憶する。バイト・カウントが０まで
減分されたことが検出された場合、DMA割り
込み制御論理３５は、第１図の割り込み制御論
理４に割り込みを提示し、その割り込みがプロ
セツサ５で処理されるまで、そのチヤネルに対
する以後のサービスの使用を禁止する。 DMA要求アービタ３０は複数のDMA要求
を抽出した場合は、別の識別コードを生成し
て、それを内部サイクル制御装置３３に渡す。
DMAサイクルの実行中、内部サイクル制御装
置３３とDMA要求アービタ３０は再度上記の
ように動作する。内部サイクル制御装置３３お
よびDMA要求アービタ３０は、次のDMAサ
イクルの準備のため、新しい起点アドレスと宛
先アドレスを取り出して、サービスすべき要求
が有効なことを確認する。 すなわち、DMA要求アービタ３０、内部サ
イクル制御装置（以下ICCという）３３および
DMAサイクル制御装置（以下DCCという）３
４の間では、準備ステツプと実行ステツプがパ
イプライン化されており、DCC３４が現サイ
クルを終了すると直ちに遅延なく次のサイクル
に進行することができる。したがつて必要な情
報をRAMにアクセスする際に待ち時間なし
に、そのときアクテイブな要求をもつすべての
チヤネルをサービスすることができる。 従来のDMAアクセス制御装置は、上述の
RAMをベースとする情報を有するものではな
く、チツプ・スペースを大量に要しかつ組み立
てが高価なレジスタをベースとするテーブルし
か使つていなかつたという点を考えれば、本実
施例のユニークな面が理解されよう。 所与のチヤネルのバイト・カウントが０まで
減分された場合、ICC３３はDMA割り込み制
御論理３５にそのことを通知する。DMA割り
込み制御論理３５は、プロセツサ５に割り込み
を提示し、チヤネルの割り込みビツトが明示的
にリセツトされるまではそのチヤネルに対する
以後のサービスを禁止する。プロセツサ５がそ
の割り込みに肯定応答すると、DMA割り込み
制御論理３５は、バイト・カウントが０まで減
分された優先順位最高のチヤネルに対して一意
的なベクトル値を与える。これによつてプロセ
ツサ５は、RAM６中の必要な処理を実行でき
る適切なサービス・ルーチンに向けられる。た
とえば、このチヤネルに対する受信データ・ブ
ロツクにプロトコル変換をインプレメントしな
ければならないと、プログラマが希望すること
がある。複数のチヤネルのバイト・カウントが
０まで減分されている場合、DMA割り込み制
御論理３５はその割り込みをアクテイブに保
ち、個々の割り込みビツトがすべてリセツトさ
れるまで、ベクトル値を提示し続ける。 DMAデータ転送の特定の例 たとえば任意的にチヤネル６およびチヤネル
１７を選んで２本のチヤネルを介したDMA転
送の次の例を考えてみる。偶数番号のチヤネル
は、この設計では規約により送信チヤネルと指
定され、奇数番号のチヤネルは受信チヤネルで
あることを思い出すと、チヤネル６はUSART
２からサービスされる送信チヤネルであり、チ
ヤネル１７はUSART５からサービスを受ける
受信チヤネルである。 DIAC３は、DMAオペレーシヨンの開始前
に適切に初期設定しなければならない。プロセ
ツサ５は、チヤネル６に対する送信情報の位置
の起点アドレスを取り出して、チヤネル６に対
して指定されている内部RAM３１のメモリマ
ツプ式入出力アドレスにそれを書き込む。この
情報は、その起点アドレスまたは宛先アドレ
ス・フイールドに書き込まれる。第６図の
DIAC３のメモリマツプ式入出力デ―コダ３８
は、そのメモリマツプ式入出力アドレスが
DIAC３のIRAM３１を表していると判断す
る。メモリマツプ式入出力デコーダは、内部
RAMデータ選択装置３２へのアドレス付勢信
号、データ付勢信号、および読取り／書込み付
勢信号を活動化する。これによつて、システ
ム・データと、システム・アドレス・ビツト２
〜５と、書込みモードにある読取り／書込み線
を内部RAM３１に渡すことができる。データ
が内部RAM３１の入力で安定かつ有効なと
き、メモリマツプ式入出力デコーダ３８はメモ
リマツプ式入出力選択信号を活動化する。これ
によつて１つの選択信号が内部RAM３１に渡
され、データが指定の位置に書き込まれる。 次にメモリマツプ式入出力デコーダ３８は転
送が起こつたことを示すデータ転送肯定応答信
号を活動化する。プロセツサ５はこの信号を受
け取つてサイクルを終了させる。次にプロセツ
サ５はチヤネル６に関するバイト・カウントを
取り出して、チヤネル６に関連する内部RAM
３１の制御ブロツクのバイト・カウント・フイ
ールドにそれを書き込む。 チヤネル１７についても同様のオペレーシヨ
ンが行われる。ただし、これは受信装置なの
で、アドレス・フイールドはそのデータの宛先
に対するポインタとなつている。この宛先は、
RAM６にある。 チヤネル６の起点アドレスは10進数の2000で
あり、そのバイト・カウントは20であると仮定
する。チヤネル１７の宛先アドレスは、10進数
の1000であり、バイト・カウントは１であると
仮定する。 次に、プロセツサ５は、DMA転送のため第
７図のDMA付勢レジスタ５０のビツト６とビ
ツト17をセツトして、チヤネル６と１７を選択
的に付勢する。これは、メモリマツプ式入出力
オペレーシヨンによつて遂行される。そのアド
レスはDIAC３のDMA付勢レジスタ５０専用
である。オペレーシヨンの制御は、DIAC３の
メモリマツプ式入出力デコーダ３８による。次
にプロセツサ５は第７図のDMAマスター付勢
レジスタ５１セツトして、DIAC３をDMA転
送実行のために付勢する。 しかし、チヤネルが実際にDMAオペレーシ
ヨンのために付勢される前に、DMAプロセツ
サは、第６図のICC３３の制御下で要求抽出モ
ードに入つている。ICC３３は、チヤネルの要
求状態が第７図のデータ・セレクタ４２を直接
通過して、DMA要求レジスタ４３によつてラ
ツチされるようにする。これは、ICC３３に
DMA要求抽出信号を活動化させることによつ
て行われる。次にDMA要求抽出信号がアクテ
イブな間中、DMA要求レジスタ４３に各クロ
ツク期間ごとに要求線の状態がロードされる。
DMA要求レジスタ４３の出力は、DMA要求
ゲート４４に渡される。DMA要求ゲート４４
は、第７図のDMA付勢レジスタ５０中の対応
するビツトがセツトされかつ第１１図のDMA
割り込みレジスタ６２中の対応するビツトがセ
ツトされていない場合に、そのチヤネルの要求
が通過できるようにする。DMAマスター付勢
レジスタ５１がセツトされていない場合は、ど
んな要求も通過できない。 DMA要求ゲート４４の出力部にアクテイブ
な信号があれば、それは待機中のDMA要求で
あると解釈される。待機中のDMA要求は、優
先順位に応じて個別に選択され、比較装置４
９、20入力のORゲート４８および20−５線の
エンコーダ４５からなる３つの機能ブロツクに
渡される。比較装置４９は、後で説明する特別
な確認オペレーシヨン中に使用される。ORゲ
ート４８は、アクテイブなDMA要求が１個存
在するかそれとも複数個存在するかをDMA要
求存在信号によつてICC３３に通知するのに使
用する。エンコーダ４５は、エンコーダ前述の
優先順位７４と同じように動作する。すなわち
最高の優先順位が最高の物理的位置をもつ要求
装置に応じたコード化を行う。５ビツトの識別
コードが前述の物理位置コードである。 ICC３３は、DMA要求存在信号を使つて、
DMA転送を要求しているチヤネルが１つなの
かそれとも複数なのかを判断する。しかし、後
で考察するように複数のDMA要求の方が単一
DMA要求よりも効率的にサービスできるの
で、この信号は各クロツク期間毎には抽出しな
い。すなわち複数のDMA要求が存在する確率
を高めるため、ICC３３は信号を各クロツク期
間毎には抽出せず、所定の時間ウインドウの間
待つ。第８に示すウンドウ・タイマ５４は、そ
の目的で使われる。このタイマは、その間に要
求が抽出されるが、タイマ・ウインドウが満了
するまで何の措置もとられないような時間セグ
メントを生成する。したがつて要求抽出モード
では、ICC３３の状態制御論理５３がウインド
ウ・タイマ５４をスタートさせ、DMA要求抽
出信号をアクテイブに保つ。DAMウインド
ウ・タイマ５４の制御時間が満了すると、ICC
３３はDMA要求抽出信号を非活動化し、
DMA要求レジスタ４３の現状態が一時的に凍
結される。次にICC３３はORゲート４８で生
成されたDMA要求存在信号の状態を監視す
る。この信号がアクテイブでない場合は、ICC
３３は要求抽出モードに戻つてウインドウ・タ
イマ５４を再び付勢して、DMA要求レジスタ
４３を連続的にロードする。一方、DMA要求
存在信号がアクテイブな場合は、ICC３３は
DMAサイクルの準備をする。始めの例では、
どのチヤネルもまだDMAに対して付勢されて
いないので、DMA要求存在信号はアクテイブ
でないままであり、要求線の状態の如何にかか
わらず、DMA転送を禁止する。 しかしながら、メモリマツプ式入出力の初期
設定のための上記の準備作業が一度行われる
と、DMA要求は付勢され、サービスを受ける
ことができる。 チヤネル６と１７がどちらも活動化された要
求をもち、それらがDMA要求レジスタ４３中
でラツチされているという仮定に戻ると、ここ
でオペレーシヨンが再開する。DMA要求をレ
ジスタ４３にラツチしてからまもなく、ウイン
ドウ・タイマ５４の所定の期間が満了し、
DMA要求レジスタ４３の状態が凍結される。
チヤネル６と17のどちらも、DMA転送に関し
て付勢されるので、それらの要求はDMA要求
ゲート４４を通過する。ここでチヤネル１７の
物理的優先順位が最高なので、チヤネル17を表
す単一５ビツト・コードが生成される。これは
20−５線式のエンコーダ４５によつて生成さ
れ、それに応じてDMA要求信号がORゲート
４８で活動化される。この信号が活動化される
と、ICC３３はDMA処理モードになる。この
モードでは異なるいくつかのオペレーシヨンが
並行して進行する。これらのオペレーシヨンに
は、チヤネルに関する内部RAMの制御ブロツ
クをアクセスすること、チヤネルの要求を確認
すること、およびプロセツサ５からシステム・
バスの制御権を要求することが含まれる。 ICC３３は、チヤネル１７の識別コードを５
ヒヅトの識別コード・レジスタ４６に記憶させ
るためのDMA要求識別ラツチ信号を生成す
る。このレジスタ４６の出力は、チヤネル１７
の制御ブロツク域を識別するための内部RAM
３１へのポインタとして使用される。５ビツト
のアドレス情報が内部RAMデータ選択装置３
２を通つて内部RAM３１のアドレス入力デコ
ーダ（図示せず）に送られる。ICC３３が、最
下位ビツトすなわち６番目のビツトであるアド
レス・ビツト０を生成する。ICC３３は、内部
RAM３１に通じる読み取り／書き込み線およ
び選択線をも活動化する。最下位アドレス・ビ
ツトは、起点アドレス／宛先アドレス・フイー
ルドを指すようにリセツトされる。規約によ
り、アドレス・フイールドは第９図に示すよう
に偶数境界上にあるように指定されており、読
み取り／書き込み線は読み取りモードになり、
選択線が活動化される。その結果、内部RAM
３１からチヤネル１７のチヤネル・アドレスが
取り出される。チヤネル１７の宛先アドレスは
内部データ・バス上で安定化すると内部RAM
３１のデータ・バツフア５５にラツチされる。 それと同時に、ICC３３は、DMA要求アー
ビタ３０に図で“確認”と記されている確認オ
ペレーシヨンを実行せしめ、チヤネル１７が依
然として実際に待機中の要求をもつているかど
うかを二重にチエツクする。このオペレーシヨ
ンは、次のようにして実行される。ICC３３が
DMA要求確認信号を活動化すると、第７図の
確認ゲート４０の出力が60−20線式のデータセ
レクタ４２を通過して、DMA要求レジスタ４
３に記憶される。確認ゲート４０は、チヤネル
からの要求とDMA要求レジスタ４３に記憶さ
れている状態と比較する。確認ゲート４０は、
DMA要求レジスタ４３中のアクテイブなビツ
トだけをチエツクする。確認オペレーシヨン中
にアクテイブでないレジスタ４３中のビツト
は、アクテイブでないままとなる。チヤネル要
求がアクテイブで、DMA要求レジスタ４３に
記憶されている対応するビツトが既にフクテイ
ブ状態である場合、その要求は有効であると確
認され、そのビツトのアクテイブ状態がDMA
要求レジスタ４０に再記憶される。その結果、
そのビツト位置に変化はない。しかし、確認時
にチヤネル要求がアクテイブでないが、要求レ
ジスタ４３中の対応するビツトがセツトされて
いる場合、その要求は無効とみなされ、そのビ
ツトはDMA要求レジスタ４３中でリセツトさ
れる。 DMA要求レジスタ４３において確認された
出力は、DMA要求ゲート４４を通過してOR
ゲート４８の入力部および比較装置４９に送ら
れる。確認オペレーシヨンの結果アクテイブな
要求が存在しない場合、DMA要求存在信号が
非活動化される。ICC３３はこの信号を絶えず
監視しているが、このとき前DMA処理ステツ
プを打ち切つて要求抽出モードに戻る。比較装
置４９は、現在サービスを受けているチヤネル
の確認状態をICC３３に知らせるのに使われ
る。これは、次のようにして動作する。サービ
スを受けているチヤネルの識別コードが、既に
５ビツトの識別コード・レジスタ４６に記憶さ
れている。レジスタ４６の出力は５−20線式の
デコーダ４７に渡される。デコーダ４７は識別
コードにもとづいてその20本の線のうち１本を
活動化する。各線は、前述のように20本のチヤ
ネルのうちの１本に対応している。アクテイブ
なデコーダ線に対応するDMA要求が依然とし
てアクテイブな場合、それはサービス中のチヤ
ネルの要求が有効であることを示す。その結
果、比較装置４９がDMA要求有効信号を活動
化する。上記のように確認オペレーシヨンの結
果リセツトされた他の要求があるかもしれない
が、必要なのは、待機中のDMAサイクルを遅
らせて、サービスを受けるように指示されたチ
ヤネルが現在無効な要求をもつているときに再
調停することだけである。チヤネル17の要求が
確認オペレーシヨン中ずつとアクテイブである
と仮定すると、DMA要求有効信号が活動化さ
れる。 この同じ時間間隔中に、ICC３３は、DMA
バス要求信号を活動化してプロセツサ５に渡す
ことによつて、システム・バスの制御権を要求
している。しかしこのバス・マスター権の要求
は、そのチヤネルの起点アドレス／宛先アドレ
ス・フイールドがアクセスされるまで行われな
い。このため、DIAC３がシステム・バスの制
御権を得たとき、内部RAM３１のアクセス時
間は遅延しない。ICC３３は、システム・バス
の制御権を得るため待機している間、DMA要
求存在線およびDMA要求有効線を監視する。
確認オペレーシヨンの結果DMA要求存在信号
が非活動化されて、DMAマスター付勢レジス
タ５１の滅勢やDMA付勢レジスタ５０の適切
なビツトのリセツトなどのメモリマツプ式入出
力命令がプロセツサ５によつて実行され、ある
いはシステムがエラー条件を検出した場合、
ICC３３はその現在の活動を打ち切り、ウイン
ドウ・タイマ５４を再び付勢し、要求抽出オペ
レーシヨンに戻る。DMA要求存在信号はアク
テイブであつて、有効なDMA要求信号がアク
テイブでない場合、１本ないし複数本のチヤネ
ルがサービスを要求しているが、IDがレジス
タ４６中でラツチされているような特定チヤネ
ルは、もはや有効な要求をもたない。ICC３３
は、プロセスを打ち切つて、発生した前DMA
処理を無駄にすることなく、優先順位が次に高
い要求を出しているチヤネルの識別コードで識
別コードレジスタ４６を更新して、別の確認サ
イクルを実行する。上記の両方の要求信号がア
クテイブで、要求が有効なことを示しており、
プロセツサ５がDMAバス許可信号を活動化し
てDIAC３に戻しており、システム・ストロー
ブがアクテイブでない場合は、DMAサイクル
を実行できる。 上記の条件がすべて充たされると、ICC３３
はDMA開始信号を活動化してDCC３４に通知
する。これは最初のDMAサイクルであり、そ
のためDCC３４は現在アイドル状態である。
これは、DMA停止信号の活動化で示される。
ICC３３が、DMAサイクルの開始を起こすよ
うにDCC３４に指示すると、第１０図のDCC
３４の状態制御論理５７が、内部RAMのデー
タ・バツフア５５に記憶されている起点アドレ
ス／宛先フイールドを第１０図のDMAアドレ
ス・レジスタ５８にロードさせる。DCC３４
はまたバス・マスター・レジスタ５９に識別コ
ードレジスタ４６の内容、この場合はチヤネル
１７の識別コードをロードさせる。これらのレ
ジスタの内容は、そのDMAサイクルで使用さ
れる。 DCC３４は、次にバス・マスター権をプロ
セツサ５に戻すことを示すDMAバス許可肯定
応答信号（BGACK）を活動化する。次にDCC
３４は、DMAサイクルを開始したことをICC
３３に示す。これは、DCC３４がDMA停止信
号を非活動化するで示されるものである。
DCC３４は、またチヤネル１７の要求をリセ
ツトして、バス・マスター・マスク信号を活動
化することにより次のチヤネル（この例ではチ
ヤネル６）がDMAサービスを待つことができ
るようにする（いわゆる待ち行列である）。バ
ス・マスター・マスク信号は、チヤネル１７の
要求をリセツトするのに使用する。チヤネル１
７の要求は、DMA要求レジスタの対応するビ
ツトで選択的にリセツトしなければならない。
これは、次のようにして実現される。 第１０図のバス・マスター・レジスタ５９
は、チヤネル１７が現在DCC３４からサービ
スを受けているため、チヤネル１７の識別コー
ドを含んでいる。このレジスタ５９は、その出
力部でチヤネル１７に対応する単一線を活動化
する５−20線式のバス・マスター・デコーダ６
０に供給する。このデコーダ６０の出力は、
DMA割り込みレジスタ・ゲート６２とのバ
ス・マスター・ゲート４１に送られる。デコー
ダ６０からの可能な20本の出力線のうち１本の
アクテイブな線が、第１１図のDMA割り込み
レジスタ６４および第７図のDMA要求レジス
タ４３中のこのチヤネルの対応するビツトへの
ポインタとして働く、DCC３４がバス・マス
ター・マスク信号を活動化すると、デコーダ６
０からのビツト・ポインタがDMA要求レジス
タ４３中のチヤネル１７のビツトをリセツトさ
せる。その結果、現在サービス中のチヤネル１
７の要求がサービスを待つている要求の待ち行
列から外される。 上記で考察したバス・マスター・マスク・オ
ペレーシヨンと同時に、第１０図のDCC３４
の状態制御論理５７は、DMAアドレス・レジ
スタ５８に記憶されていたチヤネル１７の宛先
アドレスをシステム・アドレス・バスにゲート
してチヤネル１７の受信バツフアを選択して適
切な制御信号を活動化し、受信バツフアの内容
がRMA６の位置1000に書き込めるようにす
る。（RAM６中で割り当てられたアドレスは、
この例の始めの所で1000であると仮定したこと
に留意されたい。）２つのオペレーシヨンが常
に１つのDMAサイクルで行われる。チヤネル
が受信用の場合、DCC３４はそのチヤネルの
受信バツフアの内容を読み取つて、データを
RAM６に送る。チヤネルが送信用の場合は、
DCC３４がRAM６または他の主記憶域からバ
イトを読み取つて、それをそのチヤネルの送信
バツフアに送る。転送は、第１図に示す如くシ
ステム・データ・バスを介してデータを直接に
USARTチヤネルとRAM６、EEPROMまたは
EPROM８の間でやりとりすることによつて実
現される。かくして、メモリからバツフアまた
はバツフアからメモリへの読み取りオペレーシ
ヨンおよび書き込みオペレーシヨンが、同じサ
イクルで行われる。奇数チヤネルは、受信装
置、偶数チヤネルは送信装置であると指定して
あるので、DCC３４は、第１０図のバス・マ
スター・レジスタ５９の最下位ビツトにもとづ
いて、実行すべきDMAオペレーシヨンのタイ
プを知る。 DMAサイクルの実行中、第８図のデータ・
バツフア５５中の起点アドレス／宛先アドレス
は、増減論理５６によつて増分され、内部
RAM３１中のチヤネル１７の制御ブロツクの
アドレス・フイールドに書き戻される。次に
ICC３３が、内部RAMのアドレス・ビツト０
をオンにセツトして、内部RAM３１中のチヤ
ネル１７のバイト・カウント・フイールドを指
定する。また、第８図の状態制御論理５３は減
分信号を活動化して、増減論理５６の増分機能
を減分機能に切り換える。このバイト・カウン
トがアクセスされ、データ・バツフア中にラツ
チされ、１だけ減分されて、内部RAM３１内
の元の位置に再記憶される。バイト・カウント
は０まで減分されたが、元々は１だつたと仮定
したので、このチヤネルに対応するDMA割り
込みビツトがセツトされる。すなわち、プロセ
ツサ５がその受信チヤネルにサービスする時で
あることを意味する。このビツトのセツトは、
バス・マスター・マスク・オペレーシヨンにつ
いて行なつたのと同様に、第１０図のデコーダ
６０の出力部のバス・マスター・デコード・ビ
ツト・ポインタを使つて実現される。バイト・
カウントが０まで減分されると、増減論理５６
が、第８図に示す如く“カウント＝０”信号を
活動化する。ICC３３の状態制御論理５３は、
減分オペレーシヨンが完了するに充分な時間が
経つと“ストローブ・カウント＝０”信号を活
動化して、この信号の妥当性検査を行う。カウ
ントはこのとき０なので、チヤネル１７のビツ
ト・ポインタであるエンコーダ６０中のアクテ
イブなデコーダ線が、その割り込みビツトを第
１１図のDMA割り込みレジスタ・ゲート６２
を通過させて、DMA割り込みレジスタ６４中
にセツトさせる。これによつてデータの特定ブ
ロツクが転送されたことを示す割り込み信号が
活動化され、ORゲート６５の出力部を経てプ
ロセツサ５に送られる。プロセツサ５は、
DIAC３がDMAバス許可肯定応答信号を非活
動化してバスの制御権を戻すまで、その割り込
みを認識しない。DMA割り込みレジスタ６４
の出力および待機中のDMA割り込みがDMA
要求ゲート４４に供給され、それによつてその
ビツトがリセツトされるまでチヤネル１７によ
る次のDMA要求のサービスが防止される。こ
のため、そのチヤネルが別のDMAサイクルを
獲得する前にそのチヤネルの割り込みを処理す
る機会がプロセツサ５に与えられる。 ICC３３が一度内部RAM３１中のチヤネル
１７の制御ブロツクを更新すると、次のDMA
サイクルの準備として待機中の要求があれば再
調停する。DMS要求レジスタ４３中のチヤネ
ル１７の要求は、上記に考察したようにバス・
マスター・マスク・オペレーシヨンによつてリ
セツトされているので、DMAのために付勢さ
れる優先順位が次に高い要求を出しているチヤ
ネルのコードが、20−５線式のエンコーダ４５
によつて生成される。この例では、チヤネル６
がDMA要求をもつ他の唯一のチヤネルである
ので、その識別コードが生成される。次にICC
３３は、チヤネル６の識別コードを識別コー
ド・レジスタ４６にロードする。このロード
は、偶数番号をもつチヤネル６が送信装置であ
ることを示し、内部RAM３２の制御ブロツク
から起点アドレス・フイールドを取り出すのに
使われる。これは、第８図のデータ・バツフア
５５に記憶される。同時に、別の確認オペレー
シヨンが行われる。次にICC３３はDCC３４が
チヤネル１７に関するDMA転送を完了するの
を待つ。再調停は、通常現在のDMAサイクル
が完了する前に終了する。したがつて、DCC
３４がチヤネル１７に関するDMAサイクルを
終えると、チヤネル６の起点アドレスが既に
ICC３３によつてアクセスされ、DCC３４に使
用されるのを待つているので、直ちにチヤネル
６のDMA転送を着手することができる。DCC
３４は、先にチヤネル６の要求を処理する際に
説明したのと同じ種類のものを実行する。バス
許可肯定応答信号はアクテイブなままである。
チヤネル６の起点アドレスが第６図のDMAア
ドレス・レジスタ５８にロードされ、その識別
コードがDMAバス・マスター・レジスタ５９
中にラツチされる。DMA要求レジスタ４３中
のチヤネル６の要求は、前述のようにバス・マ
スター・マスク・オペレーシヨン中にリセツト
される。しかし、チヤネル６は送信チヤネルな
ので、実際のDMA転送は異なる。この場合
は、DCC３４は、RAM６の位置2000からの読
み取りを実行し、データをチヤネル６の送信バ
ツフアに書き込む。 その間にICC３３は、チヤネル６の制御ブロ
ツクを更新し、その起点アドレスを増分し、そ
のバイト・カウントを減分する。バイト・カウ
ントは０まで減分されていないので（20デー
タ・バイトがDMAによつて転送されると仮定
したことに留意されたい）、このチヤネリに対
する割り込みビツトはセツトされない。次に
ICC３３は、待機中の要求を調停する。チヤネ
ル６の要求はバス・マスター・マスク・オペレ
ーシヨンによつてリセツトされており、この例
では他にDMA要求レジスタ４３中で待機して
いる要求はないので、DMA要求存在信号が第
７図で非活動化される。次にICC３３は、現在
のDMAサイクルが終了するのを待ち、その後
バス許可肯定応答信号を非活動化してバス・マ
スター権を棄て、ウインドウ・タイマ５４を再
びスタートさせ、新しい要求に対する要求線を
抽出する。 プロセツサ５が再びシステム・バスの制御権
を獲得すると、第１図の割り込み制御論理４に
よつて提示されるアクテイブなDMA割り込み
信号を認識する。プロセツサ５は、最終的に割
り込み肯定応答サイクルを実行してその割り込
みにサービスし、DMA割り込み肯定応答信号
を活動化して、DIAC３に送る。第６図の
DIAC３のDMA割り込み制御論理３５は、そ
のバイト・カウントが０まで減分された優先順
位が最高のチヤネルに関するベクトル値を生成
する。この場合チヤネル１７がかかる条件にあ
る唯一のチヤネルなので、その識別コードは第
１１図のDMA割り込みベクトル・レジスタ６
７の３ビツトと一緒にデータ・バスにロードさ
れる。この場合の割り込み識別コード（５ビツ
ト）は、DMA割り込みレジスタ６４の内容が
コード化されたものである。これは、DMA要
求レジスタの内容の場合に生成されたのと同様
のやり方で、５−20線式の優先順位エンコーダ
６６によつて生成される。この割り込み識別コ
ードは、レジスタ６７から３つのDMAベクト
ル・レジスタ・ビツトと一緒に、８ビツトのベ
クトル値を表す。これをプロセツサ５がRAM
６中のチヤネル１７の割り込みサービス・ルー
チンへのポインタとして使う。別法として、ポ
インタがEPROM８またはEEPROM７を指定
することもできる。プロセツサ５は、ポインタ
指す記憶位置の内容にもとづいて希望する処理
を実行し、受信データに対してこれらの機能を
実施し、チヤネル１７の内部RAM３１の制御
ブロツクを再初期設定し、DMA割り込みレジ
スタ中の割り込みビツトをリセツトし、こうし
て次とDMA転送のためにチヤネル１７を付勢
する。 ハズ・エラーが検出されたときのDIAC３のオ
ペレーシヨン これまでの考察では、エラーなしに実行され
るDMAオペレーシヨンを扱つてきた。DIAC
３は、システム制御論理回路がエラーを検出し
たときにDMAサイクルを処理する手段を備え
ている。「バス・エラー」信号（以下、BERR
という）は、システム制御論理回路が活動化
し、DCC３４が受け取る。システム制御論理
回路は、DMAオペレーシヨンの実行中にエラ
ーを検出した場合、BERRを活動化して、レベ
ル７の割り込みを起こす。プロセツサ５はバイ
ト・マスターではないので、BERRを見ない。
その上、DIAC３がBGACKを非活動化してバ
スの制御権を放棄するまで、レベル７の割り込
みを認識しない。しかし、これらの状況の下
で、DCC３４はBERRを監視しており、その
反応は、DMAサイクルのタイプとBERRが発
生する時間によつて決まる。 DCC３４が送信オペレーシヨンを実行中で
あり、RAM６を読み取つたがまだそれを
USART２のチヤネルの送信バツフアに書き込
んでない間にBERRが検出された場合、DCC
３４はRAM６の選択を外し、チヤネルにへの
データの書き込みは行わない。USART２チヤ
ネルの送信バツフアへの書き込みオペレーシヨ
ン中にBERRが検出された場合、DCC３４は
通常の形でサイクルを終了する。 DCC３４が受信オペレーシヨンを実行中で、
RAM６への書き込みオペレーシヨンが始まる
前にBERRが検出された場合、DCC３４は
USART２チヤネルの読み取りを中止し、デー
タをRAMバツフア領域に書き込まずにサイク
ルを終了する。RAM書き込みオペレーシヨン
の実行中にBERRが検出された場合、通常の形
でサイクルが終了する。 いずれにせよ、DCC３４はBERRが非活動
化されるまでその「DMA停止」状態に戻ら
ず、機械中の次のDMAサイクルの実行を防止
する。BERRが一度非活動化されると、通常の
オペレーシヨンが開始できる、良好な実施例で
は、エラーが検出されたとき、原因を特定しも
し可能なら回復することを試みる必要がある。
診断の助けとして、エラーが発生したときマシ
ンの状態をできるだけ保存するように試みる。
DIAC３は、「DMA滅勢」信号が活動化したと
きに、その状態を保存する手段を備えている。
この信号は、エラーが検出されたときシステム
制御論理回路が励振し、システムが回復するま
でアクテイブである。この信号は、DMA要求
アービタ３０が受け取るが、すべてのDMA要
求を有効にマスクする。これで待機中のすべて
のDMA要求が非活動化され、DIAC３を要求
抽出モードに保つことによつて、次のDMAサ
イクルの実行が防止される。あるDMAサイク
ル中にエラーが検出された場合、プロセツサ５
は、適切なメモリマツプ式入出力オペレーシヨ
ンでDMAバス・マスター・レジスタ５９に問
合せて、サービルを受けていたチヤネルを決定
することができる。さらに、プロセツサ５は、
チヤネルのIDを決定した後、次の分析のため
に起点アドレス／宛先アドレスおよびバイト・
カウントを決定することができる。DMA滅勢
信号が一度システム制御論理回路によつて非活
動化されると、DMAサービスを開始すること
ができる。 オペレーシヨンのまとめ 以上に説明したアーキテクチヤは、システム
環境がシステム・プログラムの選択したパラメ
ータで規定され最適の形で通信チヤネルがサー
ビスされる汎用インターフエースを提供する。
かかるインターフエースを充たすため通信チヤ
ネル装置に必要な要件はごくわずかである。各
チヤネルには、データ転送を要求するとき活動
化し転送が行われると非活動化する専用の要求
線が設けられている。DIAC３は、プロツサ５
によつてDIAC３にロードされたプログラム記
憶式EPROMのコードによつて適切にプログラ
ミングされており、通信チヤネルのUSART装
置に対して全くトランスペアレントに割り込み
モードまたはDMAモードのデータ転送が容易
にできる必要なプロトコルを提供する。チヤネ
ルが割り込みモードでサービスされるようにプ
ログラミングされている場合、DIAC３は、割
り込みプロセツサに調停、割り込み信号、割り
込みベクトルおよびデータ転送肯定応答を供給
させて、プロセツサ５に優先順位最高の要求を
出しているチヤネルに関するデータ転送を実行
させる。チヤネルがDMAモードでサービスさ
れるようにプログラミングされている場合、
DIAC３のDMAプロセツサが調停、システ
ム・バス獲得、適切なタイプのDMA転送を実
行し、該当する場合には、また割り込みを提示
し、割り込みベクトルを生成し、プロセツサ５
にデータ転送肯定応答を送る。 DIAC３のアーキテクチヤの重要な特徴は、
複数のDMA転送ができること、およびICC３
３およびDCC３４がパイプライン・アーキテ
クチヤをもつことである。このアーキテクチヤ
のものと、多数のチヤネルの制御ブロツク域を
記憶するための内部RAMがあれば、多重ポー
ト通信アダプタは本実施例では20本のチヤネル
にサービスすることができる。これは内部
RAMのサイズで制限されるだけである。した
がつて20本以上の多数のチヤネルをサービスす
ることはもちろん可能であり、しかも、そのよ
うな多重チヤネル用のDMAコントローラを単
一チツプ上に実現することができる。従来のマ
シンだと、RAM用の起点アドレス／宛先アド
レス・ポインタおよび各チヤネル用のデータ・
バイト転送カウントは、専用レジスタに記憶さ
れる。これらのレジスタは、かなりのチツプ面
積を占有するので、所与のDMAコントローラ
チツプの場合、僅かなチヤネルしかDMA方式
でサービスできない。しかしながらRAMは、
チツプ面積の点からみるとずつと効率的な情報
記憶手段であるが、データ・アクセス時間の点
からいうと、効率は劣る。内部サイクル制御装
置３３を備えたDIAC３のDMAプロセツサの
パイプライン式アーキテクチヤにすると、上述
のようにシステム・パフオーマンスに対する内
部RAM３１のアクセス遅延時間の影響はほと
んどなくなる。 このアーキテクチヤのもう一つの重要な特徴
は、システム・パフオーマンスを最大にするた
めのDMAプロセツサの設計の仕方である。ま
ず、システム・バスの制御に対する要求は、調
停が終了し内部サイクル制御装置３３がサービ
スを受けるチヤネルに関する起点アドレス・フ
イールドおよび宛先アドレス・フイールドをア
クセスするまでは提示されない。したがつて、
システム・バスの制御権がDMAコントローラ
に戻されたとき直ちにDMAサイクルが開始で
き、そのDMAプロセスに関する限り内部
RAMのアクセス時間はない。第２に、内部サ
イクル制御装置３３とDMAサイクル制御装置
３４が同時に動作するので、DMA転送時間中
に必要な内部処理が実行できる。チヤネルの制
御ブロツクの更新、優先順位が次に高いチヤネ
ルに対する再調停、およびチヤネルの制御ブロ
ツクへのアクセスは、すべて内部サイクル制御
装置３３で処理されるDMA転送中に行われ
る。オペレーシヨンが逐次的に行われるとする
と、DIAC３のDMA能力の全体的スループツ
トは落ちる。 DIAC３の設計でシステム・パフオーマンス
を最大にするために試みられているもう一つの
新規な態様は、ウインドウ・タイマ５４の使用
である。DIAC３は、DMAバス許可肯定応答
信号がアクテイブな時間中（バス・マスター権
がある間）に、複数のDMA転送を個別的単独
転送よりもずつと効率的に実行することができ
る。というのは、バスの初期制御権を獲得する
のに必要なバス獲得プロトコルを実行せずに、
連続して転送を実行できるからである。DIAC
３は、既にシステム・バスの制御権を獲得して
いるので、DMAバス許可肯定応答信号が非活
動化されるまで、制御権を保持することができ
る。内部サイクル制御装置３３のオペレーシヨ
ンがパイプライン式になつているため、再調
停、および制御ブロツクへのアクセスを待たず
にそれが行える。ウインドウ・タイマによつ
て、要求抽出期間中に複数のDMA要求が待機
する確率が高まり、したがつてDMA転送オペ
レーシヨンの全体的効率がさらに上がる。 D5 ライン速度およびパリテイ規約の検出 非同期式または同期式のデイジタル・デー
タ・ストリームのポーレートおよびパリテイ規
約を検出するための機構を第１３図に示した。 ポート・インターフエース制御装置１０と
USART２の各組み合わせは、各ポートごとに
遷移検出ネツトワーク８０を含んでいる。遷移
検出ネツトワーク８０は、受信線についてそれ
が０から１または１から０へ変わつたかどうか
を監視し、この２進状態の変化が起こると、そ
の変化を知らせる。これが、ポート・インター
フエース制御装置１０から割り込み制御論理４
に向う第３図のレベル５割り込み要求線のソー
スである。ポート・インターフエース制御装置
１０の内部に、各ポートからの割り込みの現ス
テータスおよび履歴ステータスを維持するため
の割り込みステータスレジスタがある。割り込
みステータス・レジスタ８１は、第１３図に示
すように、ポート・インターフエース制御装置
の一部である。 割り込みビツトが、ポート・インターフエー
ス制御装置１０の割り込みステータスレジスタ
８１中でセツトされる。遷移が検出されたと
き、またはメモリマツプ式入出力オペレーシヨ
ンがプロセツサ５によつて出されたとき、この
レジスタ中においてビツトがセツトされる。そ
れらのビツトは、システム・リセツト、メモリ
マツプ式入出力書き込みオペレーシヨン、また
は前述のマスク下でのメモリマツプ式入出力リ
セツトによつてセツトできる。割り込みベクト
ル処理装置８２は、ベクトル生成部を含んでお
り、それが各チヤネルに対する一意的なベクト
ル値を生成して、プロセツサ５を、優先順位が
最高のデータ遷移割り込みをサービスするため
の適切なメモリの位置に向ける。これらのベク
トル値は、データ・バスに出される。第３図に
示すようにデータ遷移に関するレベル５の割り
込みが第１図の割り込み制御論理４およびプロ
セツサ５に出される。第１３図では割り込み制
御論理とプロセツサは単一ブロツクとして示し
てある。所与のポートでのデータ遷移間の経過
時間を測定するために、自由走行タイマすなわ
ちプログラム記憶式のタイマ１３がシステム制
御論理回路中に設けられている。このタイマ１
３は連続して走行し、レベル５のデータ遷移割
り込みが発生するとプロセツサ５に読み取られ
る。所与のポートでデータ遷移が起こる毎に割
り込みがかけられるので、優先順位最高のポー
トが一連の割り込みを逐次的にプロセツサ５に
うまく提示することができる。割り込みのたび
にタイマ１３のカウントが読み取られ、記憶さ
れる。あるキヤラクタの全体を受け取ると、デ
ータ遷移間の時間間隔はそのポートで使われる
ボーレートとパリテイ規約を表わすことにな
る。 この機構は種々のボーレートを有するモデム
をサポートする場合に要求されるものである。
多重速度モデムは今やあたりまえのものとなつ
ている。異なるボーレートを有する遠隔モデム
は所与のポート１でローカルに接続されたモデ
ムをダイヤル呼出しするかもしれないので、遠
隔モデムのボーレートおよびパリテイ規約を判
断するのに何らかの手段が必要である。従来単
一のポート群に対して行われてきたように、こ
れは受信信号により決定することができる。リ
ングが確立されると、遠隔モデムから所定のキ
ヤラクタが送られてくる。このキヤラクタはボ
ーレートとパリテイ規約を識別するためのもの
である。その遷移の合計数を使つてパリテイを
表わす。一方、遷移間の経過時間でライン速度
をみる。適切な処理アルゴリズムで実際のライ
ン速度を算定する。所定のキヤラクタを使用す
るのは、それが通信リンクを介して直列的に伝
送された場合に決まつた数の遷移を有するから
である。受信の際、各遷移ごとにタイマ１３で
現在時刻をみてこれを記録する。そのキヤラク
タの全体が受信されると、プロセツサ５は既知
のアルゴリズムを使つてボーレートおよびパリ
テイ規約を有効に判定することができる。 以上に考察したように、遷移が発生すると、
10本（受信専用）の割り込み要求線のうちの１
本に割り込みが発生する。その割り込みがサー
ビスされると、そのとき割り込みを要求してい
る優先順位最高のチヤネルを識別する一意的な
ベクトル値が、前述の如くプロセツサ５に提示
される。割り込みサービス中、割り込みはポー
トの識別番号によつて分類され、時間が記録さ
れ、オフライン処理のためにメモリに記憶され
る。次にその後の遷移の検出に影響を与えない
ように、割り込みがリセツトされる。所与のポ
ートに対するすべての遷移を受け取ると、プロ
セツサ５は、そのポートで使う有効なボーレー
トとパリテイ規約を決定する。こうしてチヤネ
ルが識別されると、通常のデータ・トラヒツク
に進むため、遷移検出機能が滅勢される。 第１３図において、有効な遷移の検出は、各
チヤネルに対する受信データ遷移入力によつて
行われる。この検出を行う遷移検出ネツトワー
クは、遷移があつたかどうかを判断するため、
単一受信データ入力の状態を監視する。遷移と
は、先に定義したように、受信データの状態が
論理１から論理０にまたはその逆に変化するこ
とである。かかる遷移が検出されると、「割り
込みセツト」信号が瞬間パルスとして活動化さ
れる。割り込みステータス・レジスタ８１と割
り込みステータス保持レジスタ８３は第１３図
に示してある。割り込みステータス・レジスタ
８１は、遷移が発生するとき、すべてのチヤネ
ルから遷移を集める。割り込みセツト入力は、
先に説明したようにこのレジスタ内部の個別ビ
ツト位置を制約するのに使用される。「割り込
みセツト」信号が活動化されると、あるビツト
がセツトされる。次に各ビツトはマスクの下で
個別的にリセツトされ、または前述の如く一般
的なシステム・リセツト中にリセツトされる。
マスク下でのリセツトは上述のように所期の割
り込みステータス・レジスタに対して割り当て
られたアドレス空間を選択し、適切な制御信号
とデータを活動化することによつて実施され
る。複数のチヤネルが非同期的に働くので、残
りのビツト位置に影響を与えずに個々のビツト
位置を選択しリセツトする手段を設ける必要が
ある。これは、上記のように、マスク下でのリ
セツトを使つて、残りのチヤネルでの新しい遷
移の発生を検出しながら、同時に個々のチヤネ
ルをリセツトできる能力によつて実現できる。 割り込みステータス・レジスタ８１は、メモ
リマツプ式入出力読み取りサイクルまたは割り
込み肯定応答サイクル以外の間に、割り込みス
テータス入力レジスタによつて絶えず更新され
る（これらのサイクル中では、プロセツサ５へ
の正確なデータ転送を確保するため、データが
レジスタ８１内部で安定なことが必要である）
読み取りサイクルまたは肯定応答サイクルが終
了すると、割り込みステータス・レジスタ８１
は更新プロセスを再開する。そのため残りのチ
ヤネルで非同期的に発生する割り込みについて
の検出は、既に検出された割り込みに対する読
み取りサイクルまたは肯定応答サイクルの実行
と同時に行われる。割り込みステータス保持レ
ジスタへの書き込みは、機能テストのためメモ
リマツプ式入出力オペレーシヨンで行うことが
できる。 ポート・インターフエース制御装置１０のオ
ペレーシヨンの説明の際に詳しく述べたよう
に、割り込みの提示は、割り込みベクトル処理
装置８２のベクトル生成機能および割り込み制
御機能によつて制御される。チヤネルが付勢さ
れると、割り込みステータス・レジスタ８１内
部で遷移がラツチされ、その結果レベル５の割
り込み信号の活動化によつてプロセツサ５に提
示される。この信号が、遷移を検出しているす
べてのチヤネルの結果とORされる。割り込み
信号の活動化によつて、現在存在する最高の優
先順位をもつ要求を出しているポートについ
て、先に説明したように一意的なベクトルが生
成される。割り込み肯定応答信号がプロセツサ
５から割り込み制御ネツトワーク８２に提示さ
れると、割り込みベクトル処理装置８２は、デ
ータ・バス上でプロセツサ５にベクトルを提示
する。このベクトルはデータ遷移を検出してい
る優先順位が最高のチヤネルを表す。割り込み
中のポートが識別されると、プロセツサ５はタ
イマ１３を読み取つて、前の個々の遷移時間そ
の他を確定する。プロセツサ５は、次にマスク
下リセツト・コマンドを出して、レジスタ８１
中の各割り込みステータス・ビツトをリセツト
する。各チヤネルで発生するその後の割り込み
について、このプロシージヤ全体が繰り返さ
れ、それぞれのベクトル識別コードに応じて結
果が別々に記憶される。最初の既知のキヤラク
タの全望を知るに充分な完全な１組の遷移を受
け取ると、プロセツサ５はそのポートに関する
パリテイおよびボーレートの検出結果をアクセ
スすることができる。 以上、本発明をその良好な実施例にもとづい
て説明してきたが、当業者には自明の如く、本
発明の精神と範囲から外れることなく、マイク
ロプロセツサ、USART、記憶モジユールなど
各種のコンポーネント機能ブロツクについて
様々な逸脱や変更を加えることができる。 Ｅ 発明の効果 以上説明したように本発明によれば、多種多様
なプロトコルを有するポートを効率よくサービス
することができる。
バス許可肯定応答信号 バス許可肯定応答信号（BGACK）は、DMA
オペレーシヨン中にバス・マスター権を得るため
に使用される分岐信号である。バス許可肯定信号
は、負でアクテイブな信号である。 DMAオペレーシヨン。バス許可肯定応答信号
は、アクテイブなバス要求をもちバス許可を受け
取つたアダプタによつて活動化される信号であ
る。アダプタは、許可を受け取つた後、以前のバ
ス・マスターからのアドレス・ストーブ、
DTACKおよびBGACKが非活動化されてから自
分のBGACKを活動化する。バス許可肯定応答
は、入出力オペレーシヨンの完了までアクテイブ
に保たなければならない。バス・マスター権は、
バス許可肯定応答が非活動化されると終了する。 アドレス・ストローブ信号 アドレス・ストローブ信号は、DMAオペレー
シヨンを実行するとき、バス・マスターによつて
ドライブされる分岐信号である。DMAオペレー
シヨンの場合、アドレス・ストローブ信号は、そ
のアドレス・ストローブ信号が活動化されてから
非活動化されるまでアドレス・バス信号が有効で
安定となるように、ドライブされなければならな
い。DMAオペレーシヨンが進行中でないとき、
アドレス・ストローブは通信コントローラの制御
下にあり、通信コントローラのメモリ・サイクル
中通信コントローラによつて活動化される。アド
レス・ストローブ信号は、負でアクテイブな信号
である。 上側データ・ストローブ信号 上側データ・ストローブ信号は、単一バイトオ
ペレーシヨンが実行され、バイト上位（偶数アド
レス）バイトであるとき、バス・マスターによつ
てドライブされる。上側データ・ストローブも下
側データ・ストローブも、ワードオペレーシヨン
用に活動化される。DMAオペレーシヨンが進行
中でないとき、上側データ・ストローブは通信コ
ントローラの制御下にあり、データの上位バイト
を読み取りまたは書き込みのメモリ・サイクル
（通信コントローラのメモリ・サイクル）中、通
信コントローラによつて活動化される。上側デー
タ・ストローブは、負でアクテイブな信号であ
る。 下側データ・ストローブ信号 下側データ・ストローブ信号は、単一バイトオ
ペレーシヨンが実行され、バイト下位（奇数アド
レス）バイトであるとき、バス・マスターによ妻
てドライブされる。下側データ・ストローブも上
側データ・ストローブも、ワードオペレーシヨン
用に活動化される。DMAオペレーシヨンが進行
中でないとき、下側データ・ストローブは通信コ
ントローラの制御下にあり、データの下位バイト
を読み取りまたは書き込みのメモリ・サイクル中
に通信コントローラによつて活動化される。下側
データ・ストローブは、負でアクテイブな信号で
ある。 データ転送肯定応答信号 データ転送肯定応答信号は、入出力オペレーシ
ヨン中にスレーブ装置（記憶制御装置、システム
メモリマツプ式入出力論理回路またはアドレスさ
れたアダプタ）によつてドライブされる分岐信号
である。これは、DMAオペレーシヨン中のアダ
プタと通信コントローラのメモリ・システムとの
間で非同期オペレーシヨン、および主プロセツサ
のメモリマツプ式入出力オペレーシヨン中の主プ
ロセツサとアダプタとの間で非同期オペレーシヨ
ンを考慮したものである。書き込みオペレーシヨ
ンの場合、データ転送肯定応答はスレーブ装置が
インターフエース上で情報を捕捉し、オペレーシ
ヨン進行可能であることを示す。読み取りオペレ
ーシヨンの場合、データ転送肯定応答は、スレー
ブ装置がデータをデータ・バスに出し、オペレー
シヨン進行可能であることを示す。DMAオペレ
ーシヨン中、スレーブ装置は通信コントローラの
記憶制御装置であるから、データ転送肯定応答は
この記憶制御装置より供給される。通信コントロ
ーラからアダプタへのメモリマツプ式入出力の読
み取りサイクルまたは書き込みサイクル中、アド
レスされるアダプタがスレーブ装置となるので、
通信コントローラにデータ転送肯定応答信号を供
給しなければならない。データ転送肯定応答は一
度活動化されると、アドレス・ストローブがアク
テイブな間アクテイブでなければならず、アドレ
ス・ストローブが非活動化されると非活動化しな
ければならない。データ転送肯定応答信号は、負
でアクテイブな信号である。 エラー信号 エラー信号は、記憶制御システム論理回路でド
ライブされる分岐信号である。エラー信号は、次
のうちの一つを示す。 アダプタから受け取つたデータのパリテイの誤
り。 導入されていない記憶装置への読み取りまたは
書き込み。 ROSへの書き込み。 バス許可を受け取つたアダプタが２マイクロ秒
以内にバス許可肯定応答で応答しなかつたことに
よるタイムアウト条件。 アダプタがタイムアウト期間内にそのストロー
ブを非活動しなかつたことによるタイムアウト条
件。 読み取りオペレーシヨンで２重ビツト・エラー
が検出されるか、またはバイ書き込みオペレーシ
ヨンに対する読み取り−修正−書き込みサイクル
の読み取り部分の間に２重ビツト・エラーが検出
されたこと。 アダプタがRAMの記憶保持域への書き込みを
試行するか、または通信コントローラのメモリマ
ツプ式入出力域へのアクセスを試行する場合に生
ずる記憶保持違反。 エラー信号は、アクテイブなバス・マスタによ
つて入力として単に検出されなければならない。
エラー信号を検出したバス・マスターは、それが
通信コントローラに対するインターフエース上で
活動化された信号を滅勢しなければならない。エ
ラー信号は、データ転送肯定応答信号が活動化さ
れる前またはそれと同時に活動化される。エラー
信号は、負でアクテイブな信号である。 システム・リセツト信号 システム・リセツト信号は、下記のいずれかの
タイプのリセツトが生ずるとき通信コントローラ
によつて活動化される負でアクテイブな信号であ
る。 電源投入リセツト メモリマツプ式入出力によつて実行されるリセ
ツト サービス・アダプタからのリセツト 操作盤からのデイスク・ダンプ・リセツト プロセツサのリセツト命令の実行 システム・リセツトは、アダプタがリセツト・
ソースであるとき、サービス・アダプタ位置にお
けるそのアダプタをリセツトしない。 メモリマツプ式入出力選択信号 これは、あるアダプタに対するメモリマツプ式
入出力オペレーシヨン中に、通信コントローラの
主プロセツサによつて活動化される負でアクテイ
ブな信号である。アダプタは、どのアダプタが選
択されまたどの機能が実行されるかを決定するた
めのアダプタ選択信号がアクテイブな間に、アド
レス・バスの下位８ビツトを解読する。 受信オペレーシヨン用インターフエース制御 メインRAMから読み取られるDCWは、DMA
データ転送中にRAMをアドレスするためのアダ
プダが使用するアドレス情報を含んでいる。そ
の、データ・バツフアは、アダプタがDMAオペ
レーシヨン中にRAMに直接アドレスできるよう
に、RMA中でマツピングされている。RAMは、
システム・アドレスのビツト23がRAMアクセス
中に活動化されないようにアドレス・スペースに
位置指定されている。あるアダプタがDMA書き
込みオペレーシヨンを実行するとき、そのアダプ
タは、アクテイブなビツト23書き込みオペレーシ
ヨンを実行する。アクテイブなビツト23によるオ
ペレーシヨンでは、インターフエース制御論理１
５のDMA要求ラツチがセツトされる。これで通
信コントローラに対するDMAバス要求が活動化
される。通信コントローラの調停論理回路は、ア
ダプタがアクテイブなDMAバス要求をもつ優先
順位最高のアダプタとなつたとき、そのアダプに
対するバス許可信号を活動化する。バス要求から
バス許可までの間は、アダプタは書き込みサイク
ルに保たれ、そのアドレス・バス、データ・バス
および制御信号はアクテイブに維持される。アダ
プタがバス許可を挙け取ると、インターフエース
制御論理１５はバス許可肯定応答信号を活動化
し、続いて次のことを行う。 アダプタのアドレス・バスはDMAアドレス・
バスにゲートされる。ただし、システムRAMへ
の正しいマツピングを実行するためにビツト23は
非活動状態にされる。 アダプタの制御信号は、DMA制御信号にゲー
トされ、プロセツサのタミング仕様に合致するよ
うに時間調整される。 これは書き込みオペレーシヨンなので、アダプ
タのデータ・バスはDMAデータ・バスにゲート
される。 通信コントローラの記憶制御論理回路は、シス
テムRAMへの書き込みオペレーシヨンを実行
し、RAMにデータが書き込まれるとき、アダプ
タに対するデータ転送肯定応答信号を活動化す
る。 アダプタがデータ転送肯定応答信号を受け取る
と、インターフエース制御論理１５はDMAイン
ターフエースに対する信号を逐次的に非活動化
し、アダプタのプロセツサ５は書き込みオペレー
シヨンサイクルを完了する。 ブロツクの終りを受け取るまでは、通信線から
バイトを受け取る毎に、このシーケンスが繰り返
される。 送信オペレーシヨン用インターフエース制御 あるアダプタがDMA読み取りオペレーシヨン
を実行するとき、そのアダプタは、アクテイブな
ビツト23で読み取りオペレーシヨンを実行する。
アクテイブなビツト23によるオペレーシヨンで
は、インターフエース制御論理１５のDMA要求
ラツチがセツトされる。これで通信コントローラ
に対するDMAバス要求が活動化される。通信コ
ントローラの調停論理回路は、そのアダプタがア
クテイブなDMAバス要求をもつ優先順位最高の
アダプタとなつたとき、そのアダプタに対するバ
ス許可信号を活動化する。バス要求からバス許可
までの間は、アダプタは読み取りサイクルに保た
れ、そのアドレス・バス、データ・バスおよび制
御信号はアクテイブに維持される。アダプタがバ
ス許可を受け取ると、インターフエース制御論理
１５はバス許可肯定応答信号を活動化し、続いて
次のことを行う。 アダプタのアドレス・バスはDMAアドレス・
バスにゲートされる。ただし、システムRAMへ
の正しいマツピングを実行するためにビツト23は
非活動状態にされる。 アダプタの制御信号は、DMA制御信号にゲー
トされ、プロセツサのタミング仕様に合致するよ
うに時間調整される。 これは読み取りオペレーシヨンなので、インタ
ーフエース制御論理１５は、DMAインターフエ
ースからデータを受け取るように条件付けられ
る。 通信コントローラの記憶制御論理回路は、シス
テムRAMに対する読み取りオペレーシヨンを実
行し、DMAインターフエース上でデータがアク
テイブのとき、アダプタに対するデータ転送肯定
応答信号を活動化する。 アダプタがデータ転送肯定応答信号を受け取る
と、インターフエース制御論理１５はDMAイン
ターフエースに対する信号を逐次的に非活動化
し、アダプタのプロセツサは読み取りオペレーシ
ヨンサイクを完了する。 DMA送信カウントがゼロになるまでは、通信
線にバイトを送る毎にこのシーケンスが繰り返さ
れる。 以上の説明から、プログラム記憶式に調節でき
るプロトコル・アダプタおよびポート・インター
フエースを含む多重ポート通信アダプタと無走査
式の通信コントローラと組み合わせた構成は、い
ずれもDIAC３のユニークな構造とアーキテクチ
ヤおよび制御論理に大きく依存していることが理
解されよう。DIAC３は、比較的多数のチヤネル
に対する直接モメリ・アクセスの調停と割り込み
の調停の両方を処理できる点でユニークである。
DMAモードおよび割り込みモードで多重ポート
通信の機能を実行できるアーキテクチヤ構造は、
これまでには知られていない。本実施例は、各チ
ヤネル毎に最適のデータ転送モードをシステム環
境条件の要求に合わせて個別にプログラミングで
き、プロセツサをベースとする通信システム内部
のUSART２などの複数の通信チヤネル装置との
間でデータを転送するための改良された手段を提
供する。さらに、本実施例は、サービスされる実
際の装置に対する要件を最小限にして、データ転
送を実現するための、ハードウエア効率の高いア
ーキテクチヤを提供する。 D4 DIAC３の概要 DMA／割り込み制御装置すなわち本明細書
ではDIAC３と呼ぶ制御装置は、多重ポート通
信アダプタにおける最重要部分である。通信の
分野で問題となるのは、受信装置と送信装置と
の間でデータを転送するためのメカニズムであ
る。受信装置がプロセツサのメモリであり、送
信装置が入力バツフアである場合、またはその
データ転送方向が逆の場合、データ・サービス
の一般的な２つのデータ転送モードは、キヤラ
クタ割り込みモードと直接メモリ・アクセスモ
ードである。 割り込みサービスモードでは、通信装置（典
型的な場合ではUSART）がデータキヤラクタ
の送信または受信の準備を完了すると、プロセ
ツサに割り込む。プロセツサは、装置から提示
される一意的な割り込みベクトルによつて割り
込みをかけた装置を識別した後、通常は最終的
にデータ転送オペレーシヨンを実行せしめる割
り込みサービス・ルーチンに入る。通常は、
RAMのバツフア域との間でデータを転送する
ことが望ましい。したがつて、割り込みをかけ
ている装置が受信装置の場合、主プロセツサ
は、その受信データをアクセスしてそれを適切
なRAM位置に書き込む。逆に送信装置の場合
は、主プロセツサは適切なRAM位置をアクセ
スして、データを送信装置に転送する。この機
構だと、システムの設計は比較的簡単になる
が、転送を行なうのに必要なプロセツサ・サイ
クル数の点からいうと非常に高価である。 データ転送を実現するために広く使用されて
いるもう一つの機構は、直接メモリ・アクセス
モードである。このモードでは、一般にDMA
コントローラと呼ばれる専用のプロセツサを使
用する。これは、要求されるバスの制御権を受
け取り、データを受信装置または送信装置のシ
ステムのメインRAMとの間で転送することに
より、プロセツサが連続的に関与することなく
転送を実行する。DMAコントローラは、主プ
ロセツサに割り込む前にデータ・ブロツクを転
送する。このモードは、データ・ブロツクの転
送によつて通信チヤネルを処理する場合には効
率的であるが、システムの全体的な設計が複雑
となり、融通性が低くなる。さらに、市販の
DMAコントローラで処理できるチヤネル数
は、普通２本から４と比較的少なく、本実施例
の場合のように多数のチヤネルをDMAモード
で処理する必要がある場合、その欠点が目立つ
てくる。 以上のことから、所与のチヤネルに対する最
適のデータ転送モードは、所与の時間にそのチ
ヤネルについて企図される通信の種類に依存す
ることが理解できるであろう。たとえば、チヤ
ネル１が同期データ・リンク制御（SDLC）プ
ロトコルを使つて通常は高いボーレートでデー
タを送信する場合、DMAモードが望ましい。
逆に、別のチヤネル、たとえばチヤネル５が調
歩式により比較的低いボーレートでデータを受
信するために専用のものとなつている場合、そ
のチヤネルをキヤラクタ割り込みモードでサー
ビスするのが有利である。しかしながら、所与
のチヤネルに対するデータ転送用に選ばれる機
構は、システム全体のアートテクチヤのハドー
ウエアで決まつてしまう。このため、各種の通
信チヤネル構成を処理できるように設計された
システムは、大きな制限が課される。たとえ
ば、ある適用業務で低速の調歩式装置を処理で
きるように設計された通信ポートが、高速の
SDLC型装置情報転送を処理するには全く適さ
ないことがある。さらに、独自のハードウエア
の修正を加えない限り、所与のチヤネルに対す
るデータ転送機構の動的再構成が全く不可能な
ことがある。 DIAC３の良好な実施例で例示されるような
直線メモリ・アクセス／割り込み制御装置が開
発されたのは、この専門的な難しい問題を解決
するためである。このアーキテクチヤは、下記
の一般特性をもつ単一NMOS VLSIチツプに
統合される。 DIAC３は、高性能のデータ転送機構を提供
し、一時に多数の通信チヤネルを処理すること
ができる。良好な実施例では20本のチヤネルが
設けてあるが、実際にはサービスできるチヤネ
ルの数にアーキテクチヤ上の制限はない。この
アーキテクチヤは、また各チヤネルに対するデ
ータ転送量を最適にすることができ、選択的に
修正できる。さらに転送モードをいつまでも動
的に再構成できる。その上に、インターフエー
スが簡単なため、このDIACのアーキテクチヤ
は、良好な実施例で述べられているような現在
考えているもの以外のプロセツサとする様々な
システムにも使用できる。このアーキテクチヤ
は、ハードウエアおよび相互接続を極力少なく
して多数の通信チヤネルをサービスすることが
できる。当業者なら理解できるように、これに
よりコストの大幅な節約ができる。第１図に
は、プログラム記憶式に調節できる多重ポート
通信アダプタ内部に常駐するDIAC３も示して
ある。DIAC３へのインターフエースは、下記
のものからなる。 各通信チヤネルからの個々の要求入力が、
DIAC３に接続される。図に示したケースで
は、通信装置は、USARTと呼ばれる汎用非同
期／同期送受信装置である。ベンダ供給の上記
のタイプの標準USARTを使用する場合、各
USARTは、２本の受信チヤネルと２本の送信
チヤネルをサービスする。あるチヤネルがデー
タキヤラクタの受信または送信を希望すると
き、要求がUSARTによつて活動化される。も
う一種のインターフエースは、DMAオペレー
シヨン中にシステム・バスの制御権を取得する
のに使われるバス・アクセス制御である。これ
らの制御線は、DMAバス要求信号、DMAバ
ス許可信号、およびDMAバス許可肯定応答信
号からなる。図に示したシステムでは、これら
の信号は第１図のプロセツサ５と直接通信す
る。付加的なインターフエース信号は、プロセ
ツサ５にステータスを通信するための割り込み
制御と、データ転送オペレーシヨン用のアドレ
ス・データ・バスよおび制御バスである。これ
らのインターフエースは極めて簡単なので、専
用の制御論理回路に関して最小の要件で、各種
のプロセツサとUSARTに容易に収容できる。 第１図に示した設計では、システムで使う５
個のUSART２は、それぞれ受信装置２個と送
信装置２個および各チヤネル用の個別の要求線
を備えている。第１図に示すように、要求線は
DIAC３に配線され、要求０ないし要求19と記
されている。この設計の規約によれば、奇数番
号の要求線は受信装置チヤネルからくるもので
あり、偶数番号の要求線は送信装置チヤネルか
らくるDIAC３により、DMAモードまたはキ
ヤラクタ割り込みモードによるUSART２のチ
ヤネルとシステムの記憶装置（RAM、
EPROM、EEPROMまたはプロセツサ５）と
の間のデータ転送が容易になる。DIAC３は、
20本のチヤネルのうちのどれに対してもいずれ
のデータ転送モードでもサービスできるように
制御できる。主なオペレーシヨンは、所与のチ
ヤネルがデータ転送サービスを要求するとき、
要求を提示することである。次にDIAC３はそ
のチヤネルについて指定されたデータ転送モー
ドにもとづいてその要求をサービスする。 D4.1DIAC３の詳細 第６図（すなわち第６Ａ図ないし第６Ｄ図）
は、DIAC３の良好な実施例のブロツク図を示
したものである。DIAC３は、独立した異なる
２つの機能をもつものと考えることができる。
第１の機能は、DMA転送モードでデータ転送
を実行することである。もう一つの機能は、キ
ヤラクタ割り込みモード用である。第６図に示
すように、ブロツク３０〜３５は、専用の
DMAプロセツサを構成する。ブロツク３６と
３７は、専用の割り込みプロセツサを構成す
る。DIAC３は、メモリマツプ式入出力デコー
ダ３８のデータ・バスとこれら２台の基本プロ
セツサとの間で共用されるシステム・インター
フエース論理３９を備えている。 入つてくる要求は、DMA要求アービタ３０
および割り込み要求アービタ３６によつてただ
ちに受け取ることができる。どちらのアービタ
もプログラム可能なレジスタを含んでいる。第
７図（すなわち第７Ａ図および第７Ｂ図）の
DMA付勢レジスタ５０および第１２図のキヤ
ラクタ割り込み付勢レジスタ６９によりどのチ
ヤネルにどのデータ転送モードでサービスする
かを示す。あるチヤネルがある要求線を活動化
し、DIAC３がそのチヤネルにDMAモードで
サービスするようにプログラミングされている
場合、第６図のブロツク３０〜３５のDMAプ
ロセツサがその転送を実行する。そのチヤネル
がその要求線を活動化し、それがDIAC中でキ
ヤラクタ割り込みモードをサービスするように
プログラミングされている場合、第６図のブロ
ツクおよび３７の割り込みプロセツサがその転
送をサービスする。 どのチヤネルにどの転送モードでサービスす
るかの選択は、プログラマによりなされ、第１
図のEEPROM７に記憶される。 DIAC３の制御レジスタのプログラミング
は、初期設定時に第１図のプロセツサ５によつ
て行われる。プロセツサ５はEPROM８から構
成データを取り出し、プロセツサ５の入出力マ
ツプでそれらのレジスタに割り当てられている
適切なメモリマツプ式入出力アドレスを使つ
て、割り込み付勢レジスタ６９にそれを書き込
む。割り込み付勢レジスタ６９の各ビツトは、
単一通信チヤネル０〜１９にマツピングされて
いる。DMA付勢レジスタ中のあるビツトがセ
ツトされると、DMAモードでサービスされる
対応するチヤネルが付勢される。同様にキヤラ
クタ割り込み付勢レジスタ中のあるビツトがセ
ツトされると、割り込みモードでサービスされ
る対応するチヤネルが付勢される。 たとえば、DMA付勢レジスタ５０でビツト
１、５、７でセツトされた場合、チヤネル１，
５，７がDMAモードでサービスされる。同様
に割り込み付勢レジスタ６９でビツト０、９、
15がセツトされた場合、それらのチヤネルが割
り込みモードでサービスされる。所与のチヤネ
ルで対応するビツトがどちらもセツトされてい
ない場合、そのチヤネルは全くサービスされな
い。これは、様々な用途を提供するが、その主
なものは故障分離ルーチン用である。 キヤラクタ割り込みデータ転送モードの例 キヤラクタ割り込みデータ転送モードは、割
り込みデータ転送要求が同時にあつた場合にこ
れらを調停すること、プロセツサ５に単一割り
込みを提示すると、および所与のチヤネル上で
転送するためサービス・ルーチン用のRAMの
適切な位置にプロセツサ５を向ける目的で、優
先順位最高の要求を出しているチヤネルに対し
て一意的なベクトル値を与えることの３つのオ
ペレーシヨンを有する。これらのオペレーシヨ
ンは、第６図および第１２図に示した良好な実
施例では、次のように実現される。 要求は、各クロツク期間に第１２図のキヤラ
クタ割り込み要求レジスタ６８で抽出される。
アクテイブな要求をもち、対応するビツトがキ
ヤラクタ割り込み付勢レジスタ６９中でセツト
されているチヤネルが、待機中のキヤラクタ割
り込み要求をもつものと解釈される。これらの
要求は、キヤラクタ割り込みマスター付勢レジ
スタ７０がセツトされている場合にキヤラクタ
割り込み要求ゲート７１を通過することができ
る。レジスタ７０のキヤラクタ割り込みマスタ
ー付勢ビツトがリセツトされた場合は、どの要
求もゲート７１を通過できない。 たとえば、２本のチヤネル５と１４がキヤラ
クタ割り込みモードでサービスされるように構
成されているものと仮定する。すなわち、割り
込み付勢レジスタ６９のビツト５とビツト14が
セツトされており、第７図のDMA付勢レジス
タ５０のビツト５とビツト14がリセツトされて
いる。さらに、前述のように奇数チヤネルが受
信チヤネルであると仮定する。したがつて、チ
ヤネル５はUSART２からの受信チヤネルであ
り、チヤネル１４はUSART４からの送信チヤ
ネルである。さらに、両方のチヤネルが同時に
その要求を活動化し、レジスタ７０のキヤラク
タ割り込みマスタ付勢ビツトがセツトされてい
るものと仮定する。したがつて、要求は、要求
提示の次のクロツク期間にキヤラクタ割り込み
要求レジスタ６８中にラツチされる。２本のチ
ヤネルとも割り込みサービス用に付勢されるも
のであるから、割り込みラツチ７３は、第１２
図に示すようにORゲート７２の出力によつて
セツトされる。これによつて割り込みをプロセ
ツサ５に渡す割り込み制御論理（第１図）への
キヤラクタ割り込み線で活動化される。 第１２図のキヤラクタ割り込み要求レジスタ
６８に記憶されている要求は、優先順位エンコ
ーダ７４に通じる要求ゲートを通過する。優先
順位エンコーダ７４は、20本の入力線をすべて
受け取り、アクテイブな要求をもつ優先順位最
高のチヤネルを表す一意的な５ビツト・コード
を生成する。このコードは、要求番号の２進表
現である。たとえば、要求０に接続されている
チヤネルは、コード00000をもち、チヤネル１
に接続されている要求は00001となる。これを
チヤネルの識別番号と呼ぶ。優先順位のコード
化は、DIAC３への要求線の物理的接続にもと
づいている。大きな番号が割り当てられている
要求ほど、その優先順位は高くなる。この例で
は、生成されるコードは２進数14で、チヤネル
１４が待機中の優先順位が最高の要求であるこ
とを表す。プロセツサ５が提示されたキヤラク
タ割り込みに対する割り込み肯定応答サイクル
を実行するとき、第１図の割り込み制御論理４
が第６図の割り込みプロセツサおよび第６図の
システム・インターフエース論理３９に対する
キヤラクタ割り込み肯定応答信号を活動化す
る。キヤラクタIACK信号も第１２図のキヤラ
クタ割り込み要求レジスタ６８に印加される。 この信号からいくつかの効果が生じる。この
信号は、第１２図の優先順位エンコーダ７４の
５つの識別番号ビツトを、データ・バスの下位
５ビツト上にゲートさせる。また、割り込みベ
クトル値レジスタ７５に記憶されている３つの
ビツトを、システム・データ・バスの下位部の
上位３ビツト（ビツト５、６、７）にゲートさ
せる。これは、チヤネル１４に対する割り込み
ベクトル値を表す。 さらに、キヤラクタ割り込み肯定応答信号が
活動化すると、割り込み要求レジスタ６８が凍
結される。すなわち、現在の状態でロツクされ
る。 割り込み肯定応答サイクルは完了するまで、
要求は要求ゲート７１中にはロードされない。
このため、ベクトル値はプロセツサ５による読
み取り中にデータ・バス上で変化することが防
止される。たとえば、チヤネル１５がこのサイ
クル中にその要求線を活動化する場合、チヤネ
ル１５の方がチヤネル１４よりも優先順位が高
いので、データ・バス上にゲートされた５つの
識別番号ビツトが変化することになる。このよ
うにベクトル値がそのバス上で安定なとき、第
６図のシステム・インターフエース論理３９
は、データ転送肯定応答信号を活動化して、プ
ロセツサ５に通知する。プロセツサ５はベクト
ル値を読み取り、次にこのサービスモードでチ
ヤネル１４にサービスするRAMのサービス・
ルーチンに分岐する。 サービス・ルーチン内部で、プロセツサ５は
要求されたデータ転送を実行する。チヤネル１
４は送信チヤネルなので、データを送る必要が
あり、送るべきデータをその通信線上で受け取
らなければならない。そのため、プロセツサ５
は、チヤネル１４の送信データが入つている
RAM６またはEPROM８からデータ・バイト
を取り出し、それをチヤネル14に関する
USART４の送信バツフアに書き込む。データ
が一度送信バツフアに書き込まれると、チヤネ
ル１４はその割り込み要求を取り下げる。要求
はIACサイクル以外の各クロツク期間で抽出さ
れるから、それが第１２図のキヤラクタ割り込
み要求レジスタ６８の対応するビツトをリセツ
トする。 しかし、チヤネル５はまだサービスされてい
ないので、その要求はアクテイブなままであ
り、ORゲート７２と割り込みラツチ７３によ
つて割り込み線をアクテイブに保つて、第１図
の割り込み制御論理４に絶えず提示できるよう
にする。プロセツサ５でまた待機中の割り込み
があるため、プロセツサ５は最終的に別のIAC
サイクルを実行する。IACサイクル以前に優先
順位のより高い割り込みが活動化されていなか
つたと仮定すると、この例で生成される次のベ
クトル値は、チヤネル５に対するものである。
チヤネル５は受信チヤネルなので、その要求に
より、その通信線からデータ・バイトを受け取
つていることが示される。次にプロセツサ５は
メモリマツプ式入出力オペレーシヨンを実行し
て、チヤネル５を処理するUSART２の受信バ
ツフアを読み取り、RAM６中のそのチヤネル
のバツフア域にそれを書き込む。次にチヤネル
５はその受信バツフアが読み取られるとその要
求を取り下げる。この例では別のアクテイブな
要求がないため、プロセツサ５で待機中の割り
込みが非活動化される。割り込みモードで構成
されているすべてのチヤネルが、このやり方で
処理される。 DMA転送モードの概要 DMA転送モードでは、受信状態、送信状態
のいずれも存在できる。受信オペレーシヨンで
は、USART２の受信チヤネルが、DIAC３中
でDMAモードでサービスされるように構成さ
れる。このようなチヤネルからの要求は、通信
線からのデータ・バイトが蓄積されており、
DMAモードでサービスを受けなければならな
いことをDIAC３に示す。DMAプロセツサは、
適切なUSARTチヤネル受信バツフアの内容を
RAM６の指定された位置に転送して、その要
求をサービスする。送信オペレーシヨンでは、
DMAモードでサービスされるように構成され
ているUSART送信チヤネルは、その要求線を
活動化することによつて、そのバツフアが空で
あることを示す。次にDMAプロセツサはデー
タをRAM６の指定された位置から適切な
USARTチヤネル２の送信バツフアに転送す
る。 通常は、所与のチヤネルについてデータ・ブ
ロツク全体を転送するのが最も好ましいので、
指定された数の転送中はプロセツサ５の介入な
く、上記のオペレーシヨンを進行することがで
きる。しかし、転送が行われる前に、DMAプ
ロセツサは、どのチヤネルがサービスされてい
るかということと、そのデータに対するRAM
６中の起点アドレスまたは宛先アドレスと、転
送されるデータのバイト数とを知らなければな
らない。チヤネルの識別番号は、要求線と
USARTチヤネルの間の一対一のマツピングか
ら導かれる。 起点アドレス、宛先アドレスおよびバイト・
カウント情報は、第６図のDIAC３の内部
RAM３１に記載されている。内部RAM３１
は、本DIACのアーキテクチヤおよび物理構造
のユニークな一面を表わすもので、それ自体物
理的な制御ブロツクに再分割されている。各チ
ヤネルは、そのデータ転送モードの如何にかか
わらず、内部RAM３１中に専用の制御ブロツ
クをもつ。DIAC３は20本のチヤネルをサポー
トするので、その内部RAM３１内には20個の
制御ブロツクがある。各制御ブロツクは、起点
アドレス／宛先アドレス・フイールドとバイ
ト・カウント・フイールドの２つの情報フイー
ルドを含んでいる。 第９図は、内部RAM３１内の制御ブロツク
の編成およびその各種通信チヤネルとの対応関
係を示したものである。DMAモードでサービ
スされる各チヤネルに対しては、対応する制御
ブロツクが初期設定されていなければならな
い。チヤネルが受信装置として指定されている
場合、そのアドレス・フイールドは、RAM６
中の入りデータが記憶される開始アドレスを含
んでいなければならない。カウント・フイール
ドは、プロセツサ５に通知する前に、RAM６
に転送されるバイトの数を含んでいなければな
らない。チヤネルが送信装置の場合、アドレ
ス・フイールドは、データが読み取られて送信
装置に渡される開始アドレスをRAM６に含ん
でいなければならない。カウント・フイールド
は、どれだけのデータが送信されるブロツク中
にあるかを示す。いずれのフイールドも４バイ
トを含むが、DMAアドレス用には３バイトし
か使われず、バイト・カウント用には２バイト
が使われる。余分のスペースは使用されない
が、その編成はインプレメンテーシヨン技術に
よつて指定される。 これらの初期情報フイールドのソースは、カ
ストマがプログラミングするEPROM８の中に
あり、そこからプロセツサ５中で動作する制御
プログラムによつて取り出されて保持される。
プロセツサ５は記憶装置から情報を取り出し、
内部RAM３１をアクセスするための適切なメ
モリマツプ式入出力アドレスを使つてDIAC３
の内部RAM３１にそれを書き込む。DIAC３
におけるメモリマツプ式入出力デコーダ３８は
プロセツサ５による内部RAM３１の書き込み
又は読み取りのための制御信号を供給する。 プロセツサ５が、必要な内部RAM３１の制
御ブロツクを一度初期設定すると、DMA転送
のための対応するチヤネルを付勢することがで
きる。プロセツサ５は、EPROM８または
RAM６からデータを取得して、適切なメモリ
マツプ式入出力アドレスを使つて第７図の
DMA付勢レジスタ５０にそれを書き込む。次
にプロセツサ５はDMAマスター付勢レジスタ
５をセツトすることができ、DIAC３はそのチ
ヤネルに関してDMA転送を行うために付勢さ
れる。 DMAデータ転送モードは、４つのオペレー
シヨンからなる。第１に、DMA転送に対して
同時に要求が発生した場合、これらを調停しな
ければならない。第２に、チヤネルの制御ブロ
ツクのアクセスおよび更新がある。第３に、シ
ステム・バスに対する制御要求があり、最後に
DMAサイクルの実行がある。第６図のDMA
要求アービタ３０がUSARTチヤネルからの要
求を受け取り、どのチヤネルをDMAモードで
サービスするかを決定し、要求が複数ある場合
にはそれらの優先順位を決め、どのチヤネルを
最初にサービスするかを内部サイクル制御装置
３３とDMAサイクル制御装置３４に指示す
る。 内部サイクル制御装置３３（ICC）は、第８
図に示してあるが、状態制御論理５３、ウイン
ドウ・タイマ５４、内部RAM用のデータ・バ
ツフア５５および増減論理５６からなる。内部
サイクル制御装置３３は、要求の抽出と調停を
順序づけること、チヤネルの内部RAM３１の
制御ブロツクの取り出しおよび更新を行うこ
と、システム・バスに対するアクセスを要求す
ることならびにDMAサイクルがいつ開始され
るかをDMAサイクル制御装置３４に指示する
ことを担当する。 DMAサイクル制御装置３４（DCC）は、第
１０図に示してあるが、状態制御論理５７、
DMAアドレス・レジスタ５８、バス・マスタ
ー・レジスタ５９、バス・マスター・デコーダ
６０およびUSARTインターフエース・デコー
ダ６１からなる。DMAサイクル制御装置３４
は、DMAサイクルの実際の実行を担当する。 DMAデータ転送方式の一般的データ流れと制
御流れの説明 第６図のDMA要求アービタ３０は、
USARTチヤネルからの要求を受け取つて、
DAMモードでサービスされる優先順位最高の
要求を出しているチヤネルを識別する一意的な
コードを生成し、このDMAチヤネル要求識別
コードを内部サイクル制御装置３３に渡す。次
にDMA要求アービタ３０、内部サイクル制御
装置３３、およびDMAサイクル制御装置３４
が関与する一連の並行オペレーシヨンについて
説明する。まず、内部サイクル制御装置３３が
DMA要求アービタ３０の生成した識別コード
を使つてDIAC３内の内部RAM３１のそのチ
ヤネルの制御ブロツクをアクセスし、そこから
起点アドレスまたは宛先アドレスを取り出す。
内部サイクル制御装置３３は、最終的にこのア
ドレスを適当な時間にDMAサイクル制御装置
３４に渡して、アドレスを１だけ減分しそれを
元の位置に戻して記憶する。内部サイクル制御
装置３３は、次にDMAバス要求信号を活動化
して、システム・バスへのアクセスを要求す
る。 それと並行して、DMA要求アービタ３０
は、要求を出しているチヤネルが依然としてサ
ービスを要求しており、それがノイズ・スパイ
クではないことを確認する。プロセツサ５は、
DMAバス許可信号を活動化して、最終的にシ
ステム・バスへのアクセスを許可する。要求が
有効であると確認された場合、DMAサイクル
制御装置３４はそのアドレスと識別コードをそ
のレジスタにラツチして、DMAサイクルを開
始する。その間に内部サイクル制御装置３３
は、内部RAM３１の対応する制御ブロツクか
らそのチヤネルのバイト・カウントをアクセス
し、それを１だけ増分して、再び制御ブロツク
に戻して記憶する。バイト・カウントが０まで
減分されたことが検出された場合、DMA割り
込み制御論理３５は、第１図の割り込み制御論
理４に割り込みを提示し、その割り込みがプロ
セツサ５で処理されるまで、そのチヤネルに対
する以後のサービスの使用を禁止する。 DMA要求アービタ３０は複数のDMA要求
を抽出した場合は、別の識別コードを生成し
て、それを内部サイクル制御装置３３に渡す。
DMAサイクルの実行中、内部サイクル制御装
置３３とDMA要求アービタ３０は再度上記の
ように動作する。内部サイクル制御装置３３お
よびDMA要求アービタ３０は、次のDMAサ
イクルの準備のため、新しい起点アドレスと宛
先アドレスを取り出して、サービスすべき要求
が有効なことを確認する。 すなわち、DMA要求アービタ３０、内部サ
イクル制御装置（以下ICCという）３３および
DMAサイクル制御装置（以下DCCという）３
４の間では、準備ステツプと実行ステツプがパ
イプライン化されており、DCC３４が現サイ
クルを終了すると直ちに遅延なく次のサイクル
に進行することができる。したがつて必要な情
報をRAMにアクセスする際に待ち時間なし
に、そのときアクテイブな要求をもつすべての
チヤネルをサービスすることができる。 従来のDMAアクセス制御装置は、上述の
RAMをベースとする情報を有するものではな
く、チツプ・スペースを大量に要しかつ組み立
てが高価なレジスタをベースとするテーブルし
か使つていなかつたという点を考えれば、本実
施例のユニークな面が理解されよう。 所与のチヤネルのバイト・カウントが０まで
減分された場合、ICC３３はDMA割り込み制
御論理３５にそのことを通知する。DMA割り
込み制御論理３５は、プロセツサ５に割り込み
を提示し、チヤネルの割り込みビツトが明示的
にリセツトされるまではそのチヤネルに対する
以後のサービスを禁止する。プロセツサ５がそ
の割り込みに肯定応答すると、DMA割り込み
制御論理３５は、バイト・カウントが０まで減
分された優先順位最高のチヤネルに対して一意
的なベクトル値を与える。これによつてプロセ
ツサ５は、RAM６中の必要な処理を実行でき
る適切なサービス・ルーチンに向けられる。た
とえば、このチヤネルに対する受信データ・ブ
ロツクにプロトコル変換をインプレメントしな
ければならないと、プログラマが希望すること
がある。複数のチヤネルのバイト・カウントが
０まで減分されている場合、DMA割り込み制
御論理３５はその割り込みをアクテイブに保
ち、個々の割り込みビツトがすべてリセツトさ
れるまで、ベクトル値を提示し続ける。 DMAデータ転送の特定の例 たとえば任意的にチヤネル６およびチヤネル
１７を選んで２本のチヤネルを介したDMA転
送の次の例を考えてみる。偶数番号のチヤネル
は、この設計では規約により送信チヤネルと指
定され、奇数番号のチヤネルは受信チヤネルで
あることを思い出すと、チヤネル６はUSART
２からサービスされる送信チヤネルであり、チ
ヤネル１７はUSART５からサービスを受ける
受信チヤネルである。 DIAC３は、DMAオペレーシヨンの開始前
に適切に初期設定しなければならない。プロセ
ツサ５は、チヤネル６に対する送信情報の位置
の起点アドレスを取り出して、チヤネル６に対
して指定されている内部RAM３１のメモリマ
ツプ式入出力アドレスにそれを書き込む。この
情報は、その起点アドレスまたは宛先アドレ
ス・フイールドに書き込まれる。第６図の
DIAC３のメモリマツプ式入出力デ―コダ３８
は、そのメモリマツプ式入出力アドレスが
DIAC３のIRAM３１を表していると判断す
る。メモリマツプ式入出力デコーダは、内部
RAMデータ選択装置３２へのアドレス付勢信
号、データ付勢信号、および読取り／書込み付
勢信号を活動化する。これによつて、システ
ム・データと、システム・アドレス・ビツト２
〜５と、書込みモードにある読取り／書込み線
を内部RAM３１に渡すことができる。データ
が内部RAM３１の入力で安定かつ有効なと
き、メモリマツプ式入出力デコーダ３８はメモ
リマツプ式入出力選択信号を活動化する。これ
によつて１つの選択信号が内部RAM３１に渡
され、データが指定の位置に書き込まれる。 次にメモリマツプ式入出力デコーダ３８は転
送が起こつたことを示すデータ転送肯定応答信
号を活動化する。プロセツサ５はこの信号を受
け取つてサイクルを終了させる。次にプロセツ
サ５はチヤネル６に関するバイト・カウントを
取り出して、チヤネル６に関連する内部RAM
３１の制御ブロツクのバイト・カウント・フイ
ールドにそれを書き込む。 チヤネル１７についても同様のオペレーシヨ
ンが行われる。ただし、これは受信装置なの
で、アドレス・フイールドはそのデータの宛先
に対するポインタとなつている。この宛先は、
RAM６にある。 チヤネル６の起点アドレスは10進数の2000で
あり、そのバイト・カウントは20であると仮定
する。チヤネル１７の宛先アドレスは、10進数
の1000であり、バイト・カウントは１であると
仮定する。 次に、プロセツサ５は、DMA転送のため第
７図のDMA付勢レジスタ５０のビツト６とビ
ツト17をセツトして、チヤネル６と１７を選択
的に付勢する。これは、メモリマツプ式入出力
オペレーシヨンによつて遂行される。そのアド
レスはDIAC３のDMA付勢レジスタ５０専用
である。オペレーシヨンの制御は、DIAC３の
メモリマツプ式入出力デコーダ３８による。次
にプロセツサ５は第７図のDMAマスター付勢
レジスタ５１セツトして、DIAC３をDMA転
送実行のために付勢する。 しかし、チヤネルが実際にDMAオペレーシ
ヨンのために付勢される前に、DMAプロセツ
サは、第６図のICC３３の制御下で要求抽出モ
ードに入つている。ICC３３は、チヤネルの要
求状態が第７図のデータ・セレクタ４２を直接
通過して、DMA要求レジスタ４３によつてラ
ツチされるようにする。これは、ICC３３に
DMA要求抽出信号を活動化させることによつ
て行われる。次にDMA要求抽出信号がアクテ
イブな間中、DMA要求レジスタ４３に各クロ
ツク期間ごとに要求線の状態がロードされる。
DMA要求レジスタ４３の出力は、DMA要求
ゲート４４に渡される。DMA要求ゲート４４
は、第７図のDMA付勢レジスタ５０中の対応
するビツトがセツトされかつ第１１図のDMA
割り込みレジスタ６２中の対応するビツトがセ
ツトされていない場合に、そのチヤネルの要求
が通過できるようにする。DMAマスター付勢
レジスタ５１がセツトされていない場合は、ど
んな要求も通過できない。 DMA要求ゲート４４の出力部にアクテイブ
な信号があれば、それは待機中のDMA要求で
あると解釈される。待機中のDMA要求は、優
先順位に応じて個別に選択され、比較装置４
９、20入力のORゲート４８および20−５線の
エンコーダ４５からなる３つの機能ブロツクに
渡される。比較装置４９は、後で説明する特別
な確認オペレーシヨン中に使用される。ORゲ
ート４８は、アクテイブなDMA要求が１個存
在するかそれとも複数個存在するかをDMA要
求存在信号によつてICC３３に通知するのに使
用する。エンコーダ４５は、エンコーダ前述の
優先順位７４と同じように動作する。すなわち
最高の優先順位が最高の物理的位置をもつ要求
装置に応じたコード化を行う。５ビツトの識別
コードが前述の物理位置コードである。 ICC３３は、DMA要求存在信号を使つて、
DMA転送を要求しているチヤネルが１つなの
かそれとも複数なのかを判断する。しかし、後
で考察するように複数のDMA要求の方が単一
DMA要求よりも効率的にサービスできるの
で、この信号は各クロツク期間毎には抽出しな
い。すなわち複数のDMA要求が存在する確率
を高めるため、ICC３３は信号を各クロツク期
間毎には抽出せず、所定の時間ウインドウの間
待つ。第８に示すウンドウ・タイマ５４は、そ
の目的で使われる。このタイマは、その間に要
求が抽出されるが、タイマ・ウインドウが満了
するまで何の措置もとられないような時間セグ
メントを生成する。したがつて要求抽出モード
では、ICC３３の状態制御論理５３がウインド
ウ・タイマ５４をスタートさせ、DMA要求抽
出信号をアクテイブに保つ。DAMウインド
ウ・タイマ５４の制御時間が満了すると、ICC
３３はDMA要求抽出信号を非活動化し、
DMA要求レジスタ４３の現状態が一時的に凍
結される。次にICC３３はORゲート４８で生
成されたDMA要求存在信号の状態を監視す
る。この信号がアクテイブでない場合は、ICC
３３は要求抽出モードに戻つてウインドウ・タ
イマ５４を再び付勢して、DMA要求レジスタ
４３を連続的にロードする。一方、DMA要求
存在信号がアクテイブな場合は、ICC３３は
DMAサイクルの準備をする。始めの例では、
どのチヤネルもまだDMAに対して付勢されて
いないので、DMA要求存在信号はアクテイブ
でないままであり、要求線の状態の如何にかか
わらず、DMA転送を禁止する。 しかしながら、メモリマツプ式入出力の初期
設定のための上記の準備作業が一度行われる
と、DMA要求は付勢され、サービスを受ける
ことができる。 チヤネル６と１７がどちらも活動化された要
求をもち、それらがDMA要求レジスタ４３中
でラツチされているという仮定に戻ると、ここ
でオペレーシヨンが再開する。DMA要求をレ
ジスタ４３にラツチしてからまもなく、ウイン
ドウ・タイマ５４の所定の期間が満了し、
DMA要求レジスタ４３の状態が凍結される。
チヤネル６と17のどちらも、DMA転送に関し
て付勢されるので、それらの要求はDMA要求
ゲート４４を通過する。ここでチヤネル１７の
物理的優先順位が最高なので、チヤネル17を表
す単一５ビツト・コードが生成される。これは
20−５線式のエンコーダ４５によつて生成さ
れ、それに応じてDMA要求信号がORゲート
４８で活動化される。この信号が活動化される
と、ICC３３はDMA処理モードになる。この
モードでは異なるいくつかのオペレーシヨンが
並行して進行する。これらのオペレーシヨンに
は、チヤネルに関する内部RAMの制御ブロツ
クをアクセスすること、チヤネルの要求を確認
すること、およびプロセツサ５からシステム・
バスの制御権を要求することが含まれる。 ICC３３は、チヤネル１７の識別コードを５
ヒヅトの識別コード・レジスタ４６に記憶させ
るためのDMA要求識別ラツチ信号を生成す
る。このレジスタ４６の出力は、チヤネル１７
の制御ブロツク域を識別するための内部RAM
３１へのポインタとして使用される。５ビツト
のアドレス情報が内部RAMデータ選択装置３
２を通つて内部RAM３１のアドレス入力デコ
ーダ（図示せず）に送られる。ICC３３が、最
下位ビツトすなわち６番目のビツトであるアド
レス・ビツト０を生成する。ICC３３は、内部
RAM３１に通じる読み取り／書き込み線およ
び選択線をも活動化する。最下位アドレス・ビ
ツトは、起点アドレス／宛先アドレス・フイー
ルドを指すようにリセツトされる。規約によ
り、アドレス・フイールドは第９図に示すよう
に偶数境界上にあるように指定されており、読
み取り／書き込み線は読み取りモードになり、
選択線が活動化される。その結果、内部RAM
３１からチヤネル１７のチヤネル・アドレスが
取り出される。チヤネル１７の宛先アドレスは
内部データ・バス上で安定化すると内部RAM
３１のデータ・バツフア５５にラツチされる。 それと同時に、ICC３３は、DMA要求アー
ビタ３０に図で“確認”と記されている確認オ
ペレーシヨンを実行せしめ、チヤネル１７が依
然として実際に待機中の要求をもつているかど
うかを二重にチエツクする。このオペレーシヨ
ンは、次のようにして実行される。ICC３３が
DMA要求確認信号を活動化すると、第７図の
確認ゲート４０の出力が60−20線式のデータセ
レクタ４２を通過して、DMA要求レジスタ４
３に記憶される。確認ゲート４０は、チヤネル
からの要求とDMA要求レジスタ４３に記憶さ
れている状態と比較する。確認ゲート４０は、
DMA要求レジスタ４３中のアクテイブなビツ
トだけをチエツクする。確認オペレーシヨン中
にアクテイブでないレジスタ４３中のビツト
は、アクテイブでないままとなる。チヤネル要
求がアクテイブで、DMA要求レジスタ４３に
記憶されている対応するビツトが既にフクテイ
ブ状態である場合、その要求は有効であると確
認され、そのビツトのアクテイブ状態がDMA
要求レジスタ４０に再記憶される。その結果、
そのビツト位置に変化はない。しかし、確認時
にチヤネル要求がアクテイブでないが、要求レ
ジスタ４３中の対応するビツトがセツトされて
いる場合、その要求は無効とみなされ、そのビ
ツトはDMA要求レジスタ４３中でリセツトさ
れる。 DMA要求レジスタ４３において確認された
出力は、DMA要求ゲート４４を通過してOR
ゲート４８の入力部および比較装置４９に送ら
れる。確認オペレーシヨンの結果アクテイブな
要求が存在しない場合、DMA要求存在信号が
非活動化される。ICC３３はこの信号を絶えず
監視しているが、このとき前DMA処理ステツ
プを打ち切つて要求抽出モードに戻る。比較装
置４９は、現在サービスを受けているチヤネル
の確認状態をICC３３に知らせるのに使われ
る。これは、次のようにして動作する。サービ
スを受けているチヤネルの識別コードが、既に
５ビツトの識別コード・レジスタ４６に記憶さ
れている。レジスタ４６の出力は５−20線式の
デコーダ４７に渡される。デコーダ４７は識別
コードにもとづいてその20本の線のうち１本を
活動化する。各線は、前述のように20本のチヤ
ネルのうちの１本に対応している。アクテイブ
なデコーダ線に対応するDMA要求が依然とし
てアクテイブな場合、それはサービス中のチヤ
ネルの要求が有効であることを示す。その結
果、比較装置４９がDMA要求有効信号を活動
化する。上記のように確認オペレーシヨンの結
果リセツトされた他の要求があるかもしれない
が、必要なのは、待機中のDMAサイクルを遅
らせて、サービスを受けるように指示されたチ
ヤネルが現在無効な要求をもつているときに再
調停することだけである。チヤネル17の要求が
確認オペレーシヨン中ずつとアクテイブである
と仮定すると、DMA要求有効信号が活動化さ
れる。 この同じ時間間隔中に、ICC３３は、DMA
バス要求信号を活動化してプロセツサ５に渡す
ことによつて、システム・バスの制御権を要求
している。しかしこのバス・マスター権の要求
は、そのチヤネルの起点アドレス／宛先アドレ
ス・フイールドがアクセスされるまで行われな
い。このため、DIAC３がシステム・バスの制
御権を得たとき、内部RAM３１のアクセス時
間は遅延しない。ICC３３は、システム・バス
の制御権を得るため待機している間、DMA要
求存在線およびDMA要求有効線を監視する。
確認オペレーシヨンの結果DMA要求存在信号
が非活動化されて、DMAマスター付勢レジス
タ５１の滅勢やDMA付勢レジスタ５０の適切
なビツトのリセツトなどのメモリマツプ式入出
力命令がプロセツサ５によつて実行され、ある
いはシステムがエラー条件を検出した場合、
ICC３３はその現在の活動を打ち切り、ウイン
ドウ・タイマ５４を再び付勢し、要求抽出オペ
レーシヨンに戻る。DMA要求存在信号はアク
テイブであつて、有効なDMA要求信号がアク
テイブでない場合、１本ないし複数本のチヤネ
ルがサービスを要求しているが、IDがレジス
タ４６中でラツチされているような特定チヤネ
ルは、もはや有効な要求をもたない。ICC３３
は、プロセスを打ち切つて、発生した前DMA
処理を無駄にすることなく、優先順位が次に高
い要求を出しているチヤネルの識別コードで識
別コードレジスタ４６を更新して、別の確認サ
イクルを実行する。上記の両方の要求信号がア
クテイブで、要求が有効なことを示しており、
プロセツサ５がDMAバス許可信号を活動化し
てDIAC３に戻しており、システム・ストロー
ブがアクテイブでない場合は、DMAサイクル
を実行できる。 上記の条件がすべて充たされると、ICC３３
はDMA開始信号を活動化してDCC３４に通知
する。これは最初のDMAサイクルであり、そ
のためDCC３４は現在アイドル状態である。
これは、DMA停止信号の活動化で示される。
ICC３３が、DMAサイクルの開始を起こすよ
うにDCC３４に指示すると、第１０図のDCC
３４の状態制御論理５７が、内部RAMのデー
タ・バツフア５５に記憶されている起点アドレ
ス／宛先フイールドを第１０図のDMAアドレ
ス・レジスタ５８にロードさせる。DCC３４
はまたバス・マスター・レジスタ５９に識別コ
ードレジスタ４６の内容、この場合はチヤネル
１７の識別コードをロードさせる。これらのレ
ジスタの内容は、そのDMAサイクルで使用さ
れる。 DCC３４は、次にバス・マスター権をプロ
セツサ５に戻すことを示すDMAバス許可肯定
応答信号（BGACK）を活動化する。次にDCC
３４は、DMAサイクルを開始したことをICC
３３に示す。これは、DCC３４がDMA停止信
号を非活動化するで示されるものである。
DCC３４は、またチヤネル１７の要求をリセ
ツトして、バス・マスター・マスク信号を活動
化することにより次のチヤネル（この例ではチ
ヤネル６）がDMAサービスを待つことができ
るようにする（いわゆる待ち行列である）。バ
ス・マスター・マスク信号は、チヤネル１７の
要求をリセツトするのに使用する。チヤネル１
７の要求は、DMA要求レジスタの対応するビ
ツトで選択的にリセツトしなければならない。
これは、次のようにして実現される。 第１０図のバス・マスター・レジスタ５９
は、チヤネル１７が現在DCC３４からサービ
スを受けているため、チヤネル１７の識別コー
ドを含んでいる。このレジスタ５９は、その出
力部でチヤネル１７に対応する単一線を活動化
する５−20線式のバス・マスター・デコーダ６
０に供給する。このデコーダ６０の出力は、
DMA割り込みレジスタ・ゲート６２とのバ
ス・マスター・ゲート４１に送られる。デコー
ダ６０からの可能な20本の出力線のうち１本の
アクテイブな線が、第１１図のDMA割り込み
レジスタ６４および第７図のDMA要求レジス
タ４３中のこのチヤネルの対応するビツトへの
ポインタとして働く、DCC３４がバス・マス
ター・マスク信号を活動化すると、デコーダ６
０からのビツト・ポインタがDMA要求レジス
タ４３中のチヤネル１７のビツトをリセツトさ
せる。その結果、現在サービス中のチヤネル１
７の要求がサービスを待つている要求の待ち行
列から外される。 上記で考察したバス・マスター・マスク・オ
ペレーシヨンと同時に、第１０図のDCC３４
の状態制御論理５７は、DMAアドレス・レジ
スタ５８に記憶されていたチヤネル１７の宛先
アドレスをシステム・アドレス・バスにゲート
してチヤネル１７の受信バツフアを選択して適
切な制御信号を活動化し、受信バツフアの内容
がRMA６の位置1000に書き込めるようにす
る。（RAM６中で割り当てられたアドレスは、
この例の始めの所で1000であると仮定したこと
に留意されたい。）２つのオペレーシヨンが常
に１つのDMAサイクルで行われる。チヤネル
が受信用の場合、DCC３４はそのチヤネルの
受信バツフアの内容を読み取つて、データを
RAM６に送る。チヤネルが送信用の場合は、
DCC３４がRAM６または他の主記憶域からバ
イトを読み取つて、それをそのチヤネルの送信
バツフアに送る。転送は、第１図に示す如くシ
ステム・データ・バスを介してデータを直接に
USARTチヤネルとRAM６、EEPROMまたは
EPROM８の間でやりとりすることによつて実
現される。かくして、メモリからバツフアまた
はバツフアからメモリへの読み取りオペレーシ
ヨンおよび書き込みオペレーシヨンが、同じサ
イクルで行われる。奇数チヤネルは、受信装
置、偶数チヤネルは送信装置であると指定して
あるので、DCC３４は、第１０図のバス・マ
スター・レジスタ５９の最下位ビツトにもとづ
いて、実行すべきDMAオペレーシヨンのタイ
プを知る。 DMAサイクルの実行中、第８図のデータ・
バツフア５５中の起点アドレス／宛先アドレス
は、増減論理５６によつて増分され、内部
RAM３１中のチヤネル１７の制御ブロツクの
アドレス・フイールドに書き戻される。次に
ICC３３が、内部RAMのアドレス・ビツト０
をオンにセツトして、内部RAM３１中のチヤ
ネル１７のバイト・カウント・フイールドを指
定する。また、第８図の状態制御論理５３は減
分信号を活動化して、増減論理５６の増分機能
を減分機能に切り換える。このバイト・カウン
トがアクセスされ、データ・バツフア中にラツ
チされ、１だけ減分されて、内部RAM３１内
の元の位置に再記憶される。バイト・カウント
は０まで減分されたが、元々は１だつたと仮定
したので、このチヤネルに対応するDMA割り
込みビツトがセツトされる。すなわち、プロセ
ツサ５がその受信チヤネルにサービスする時で
あることを意味する。このビツトのセツトは、
バス・マスター・マスク・オペレーシヨンにつ
いて行なつたのと同様に、第１０図のデコーダ
６０の出力部のバス・マスター・デコード・ビ
ツト・ポインタを使つて実現される。バイト・
カウントが０まで減分されると、増減論理５６
が、第８図に示す如く“カウント＝０”信号を
活動化する。ICC３３の状態制御論理５３は、
減分オペレーシヨンが完了するに充分な時間が
経つと“ストローブ・カウント＝０”信号を活
動化して、この信号の妥当性検査を行う。カウ
ントはこのとき０なので、チヤネル１７のビツ
ト・ポインタであるエンコーダ６０中のアクテ
イブなデコーダ線が、その割り込みビツトを第
１１図のDMA割り込みレジスタ・ゲート６２
を通過させて、DMA割り込みレジスタ６４中
にセツトさせる。これによつてデータの特定ブ
ロツクが転送されたことを示す割り込み信号が
活動化され、ORゲート６５の出力部を経てプ
ロセツサ５に送られる。プロセツサ５は、
DIAC３がDMAバス許可肯定応答信号を非活
動化してバスの制御権を戻すまで、その割り込
みを認識しない。DMA割り込みレジスタ６４
の出力および待機中のDMA割り込みがDMA
要求ゲート４４に供給され、それによつてその
ビツトがリセツトされるまでチヤネル１７によ
る次のDMA要求のサービスが防止される。こ
のため、そのチヤネルが別のDMAサイクルを
獲得する前にそのチヤネルの割り込みを処理す
る機会がプロセツサ５に与えられる。 ICC３３が一度内部RAM３１中のチヤネル
１７の制御ブロツクを更新すると、次のDMA
サイクルの準備として待機中の要求があれば再
調停する。DMS要求レジスタ４３中のチヤネ
ル１７の要求は、上記に考察したようにバス・
マスター・マスク・オペレーシヨンによつてリ
セツトされているので、DMAのために付勢さ
れる優先順位が次に高い要求を出しているチヤ
ネルのコードが、20−５線式のエンコーダ４５
によつて生成される。この例では、チヤネル６
がDMA要求をもつ他の唯一のチヤネルである
ので、その識別コードが生成される。次にICC
３３は、チヤネル６の識別コードを識別コー
ド・レジスタ４６にロードする。このロード
は、偶数番号をもつチヤネル６が送信装置であ
ることを示し、内部RAM３２の制御ブロツク
から起点アドレス・フイールドを取り出すのに
使われる。これは、第８図のデータ・バツフア
５５に記憶される。同時に、別の確認オペレー
シヨンが行われる。次にICC３３はDCC３４が
チヤネル１７に関するDMA転送を完了するの
を待つ。再調停は、通常現在のDMAサイクル
が完了する前に終了する。したがつて、DCC
３４がチヤネル１７に関するDMAサイクルを
終えると、チヤネル６の起点アドレスが既に
ICC３３によつてアクセスされ、DCC３４に使
用されるのを待つているので、直ちにチヤネル
６のDMA転送を着手することができる。DCC
３４は、先にチヤネル６の要求を処理する際に
説明したのと同じ種類のものを実行する。バス
許可肯定応答信号はアクテイブなままである。
チヤネル６の起点アドレスが第６図のDMAア
ドレス・レジスタ５８にロードされ、その識別
コードがDMAバス・マスター・レジスタ５９
中にラツチされる。DMA要求レジスタ４３中
のチヤネル６の要求は、前述のようにバス・マ
スター・マスク・オペレーシヨン中にリセツト
される。しかし、チヤネル６は送信チヤネルな
ので、実際のDMA転送は異なる。この場合
は、DCC３４は、RAM６の位置2000からの読
み取りを実行し、データをチヤネル６の送信バ
ツフアに書き込む。 その間にICC３３は、チヤネル６の制御ブロ
ツクを更新し、その起点アドレスを増分し、そ
のバイト・カウントを減分する。バイト・カウ
ントは０まで減分されていないので（20デー
タ・バイトがDMAによつて転送されると仮定
したことに留意されたい）、このチヤネリに対
する割り込みビツトはセツトされない。次に
ICC３３は、待機中の要求を調停する。チヤネ
ル６の要求はバス・マスター・マスク・オペレ
ーシヨンによつてリセツトされており、この例
では他にDMA要求レジスタ４３中で待機して
いる要求はないので、DMA要求存在信号が第
７図で非活動化される。次にICC３３は、現在
のDMAサイクルが終了するのを待ち、その後
バス許可肯定応答信号を非活動化してバス・マ
スター権を棄て、ウインドウ・タイマ５４を再
びスタートさせ、新しい要求に対する要求線を
抽出する。 プロセツサ５が再びシステム・バスの制御権
を獲得すると、第１図の割り込み制御論理４に
よつて提示されるアクテイブなDMA割り込み
信号を認識する。プロセツサ５は、最終的に割
り込み肯定応答サイクルを実行してその割り込
みにサービスし、DMA割り込み肯定応答信号
を活動化して、DIAC３に送る。第６図の
DIAC３のDMA割り込み制御論理３５は、そ
のバイト・カウントが０まで減分された優先順
位が最高のチヤネルに関するベクトル値を生成
する。この場合チヤネル１７がかかる条件にあ
る唯一のチヤネルなので、その識別コードは第
１１図のDMA割り込みベクトル・レジスタ６
７の３ビツトと一緒にデータ・バスにロードさ
れる。この場合の割り込み識別コード（５ビツ
ト）は、DMA割り込みレジスタ６４の内容が
コード化されたものである。これは、DMA要
求レジスタの内容の場合に生成されたのと同様
のやり方で、５−20線式の優先順位エンコーダ
６６によつて生成される。この割り込み識別コ
ードは、レジスタ６７から３つのDMAベクト
ル・レジスタ・ビツトと一緒に、８ビツトのベ
クトル値を表す。これをプロセツサ５がRAM
６中のチヤネル１７の割り込みサービス・ルー
チンへのポインタとして使う。別法として、ポ
インタがEPROM８またはEEPROM７を指定
することもできる。プロセツサ５は、ポインタ
指す記憶位置の内容にもとづいて希望する処理
を実行し、受信データに対してこれらの機能を
実施し、チヤネル１７の内部RAM３１の制御
ブロツクを再初期設定し、DMA割り込みレジ
スタ中の割り込みビツトをリセツトし、こうし
て次とDMA転送のためにチヤネル１７を付勢
する。 ハズ・エラーが検出されたときのDIAC３のオ
ペレーシヨン これまでの考察では、エラーなしに実行され
るDMAオペレーシヨンを扱つてきた。DIAC
３は、システム制御論理回路がエラーを検出し
たときにDMAサイクルを処理する手段を備え
ている。「バス・エラー」信号（以下、BERR
という）は、システム制御論理回路が活動化
し、DCC３４が受け取る。システム制御論理
回路は、DMAオペレーシヨンの実行中にエラ
ーを検出した場合、BERRを活動化して、レベ
ル７の割り込みを起こす。プロセツサ５はバイ
ト・マスターではないので、BERRを見ない。
その上、DIAC３がBGACKを非活動化してバ
スの制御権を放棄するまで、レベル７の割り込
みを認識しない。しかし、これらの状況の下
で、DCC３４はBERRを監視しており、その
反応は、DMAサイクルのタイプとBERRが発
生する時間によつて決まる。 DCC３４が送信オペレーシヨンを実行中で
あり、RAM６を読み取つたがまだそれを
USART２のチヤネルの送信バツフアに書き込
んでない間にBERRが検出された場合、DCC
３４はRAM６の選択を外し、チヤネルにへの
データの書き込みは行わない。USART２チヤ
ネルの送信バツフアへの書き込みオペレーシヨ
ン中にBERRが検出された場合、DCC３４は
通常の形でサイクルを終了する。 DCC３４が受信オペレーシヨンを実行中で、
RAM６への書き込みオペレーシヨンが始まる
前にBERRが検出された場合、DCC３４は
USART２チヤネルの読み取りを中止し、デー
タをRAMバツフア領域に書き込まずにサイク
ルを終了する。RAM書き込みオペレーシヨン
の実行中にBERRが検出された場合、通常の形
でサイクルが終了する。 いずれにせよ、DCC３４はBERRが非活動
化されるまでその「DMA停止」状態に戻ら
ず、機械中の次のDMAサイクルの実行を防止
する。BERRが一度非活動化されると、通常の
オペレーシヨンが開始できる、良好な実施例で
は、エラーが検出されたとき、原因を特定しも
し可能なら回復することを試みる必要がある。
診断の助けとして、エラーが発生したときマシ
ンの状態をできるだけ保存するように試みる。
DIAC３は、「DMA滅勢」信号が活動化したと
きに、その状態を保存する手段を備えている。
この信号は、エラーが検出されたときシステム
制御論理回路が励振し、システムが回復するま
でアクテイブである。この信号は、DMA要求
アービタ３０が受け取るが、すべてのDMA要
求を有効にマスクする。これで待機中のすべて
のDMA要求が非活動化され、DIAC３を要求
抽出モードに保つことによつて、次のDMAサ
イクルの実行が防止される。あるDMAサイク
ル中にエラーが検出された場合、プロセツサ５
は、適切なメモリマツプ式入出力オペレーシヨ
ンでDMAバス・マスター・レジスタ５９に問
合せて、サービルを受けていたチヤネルを決定
することができる。さらに、プロセツサ５は、
チヤネルのIDを決定した後、次の分析のため
に起点アドレス／宛先アドレスおよびバイト・
カウントを決定することができる。DMA滅勢
信号が一度システム制御論理回路によつて非活
動化されると、DMAサービスを開始すること
ができる。 オペレーシヨンのまとめ 以上に説明したアーキテクチヤは、システム
環境がシステム・プログラムの選択したパラメ
ータで規定され最適の形で通信チヤネルがサー
ビスされる汎用インターフエースを提供する。
かかるインターフエースを充たすため通信チヤ
ネル装置に必要な要件はごくわずかである。各
チヤネルには、データ転送を要求するとき活動
化し転送が行われると非活動化する専用の要求
線が設けられている。DIAC３は、プロツサ５
によつてDIAC３にロードされたプログラム記
憶式EPROMのコードによつて適切にプログラ
ミングされており、通信チヤネルのUSART装
置に対して全くトランスペアレントに割り込み
モードまたはDMAモードのデータ転送が容易
にできる必要なプロトコルを提供する。チヤネ
ルが割り込みモードでサービスされるようにプ
ログラミングされている場合、DIAC３は、割
り込みプロセツサに調停、割り込み信号、割り
込みベクトルおよびデータ転送肯定応答を供給
させて、プロセツサ５に優先順位最高の要求を
出しているチヤネルに関するデータ転送を実行
させる。チヤネルがDMAモードでサービスさ
れるようにプログラミングされている場合、
DIAC３のDMAプロセツサが調停、システ
ム・バス獲得、適切なタイプのDMA転送を実
行し、該当する場合には、また割り込みを提示
し、割り込みベクトルを生成し、プロセツサ５
にデータ転送肯定応答を送る。 DIAC３のアーキテクチヤの重要な特徴は、
複数のDMA転送ができること、およびICC３
３およびDCC３４がパイプライン・アーキテ
クチヤをもつことである。このアーキテクチヤ
のものと、多数のチヤネルの制御ブロツク域を
記憶するための内部RAMがあれば、多重ポー
ト通信アダプタは本実施例では20本のチヤネル
にサービスすることができる。これは内部
RAMのサイズで制限されるだけである。した
がつて20本以上の多数のチヤネルをサービスす
ることはもちろん可能であり、しかも、そのよ
うな多重チヤネル用のDMAコントローラを単
一チツプ上に実現することができる。従来のマ
シンだと、RAM用の起点アドレス／宛先アド
レス・ポインタおよび各チヤネル用のデータ・
バイト転送カウントは、専用レジスタに記憶さ
れる。これらのレジスタは、かなりのチツプ面
積を占有するので、所与のDMAコントローラ
チツプの場合、僅かなチヤネルしかDMA方式
でサービスできない。しかしながらRAMは、
チツプ面積の点からみるとずつと効率的な情報
記憶手段であるが、データ・アクセス時間の点
からいうと、効率は劣る。内部サイクル制御装
置３３を備えたDIAC３のDMAプロセツサの
パイプライン式アーキテクチヤにすると、上述
のようにシステム・パフオーマンスに対する内
部RAM３１のアクセス遅延時間の影響はほと
んどなくなる。 このアーキテクチヤのもう一つの重要な特徴
は、システム・パフオーマンスを最大にするた
めのDMAプロセツサの設計の仕方である。ま
ず、システム・バスの制御に対する要求は、調
停が終了し内部サイクル制御装置３３がサービ
スを受けるチヤネルに関する起点アドレス・フ
イールドおよび宛先アドレス・フイールドをア
クセスするまでは提示されない。したがつて、
システム・バスの制御権がDMAコントローラ
に戻されたとき直ちにDMAサイクルが開始で
き、そのDMAプロセスに関する限り内部
RAMのアクセス時間はない。第２に、内部サ
イクル制御装置３３とDMAサイクル制御装置
３４が同時に動作するので、DMA転送時間中
に必要な内部処理が実行できる。チヤネルの制
御ブロツクの更新、優先順位が次に高いチヤネ
ルに対する再調停、およびチヤネルの制御ブロ
ツクへのアクセスは、すべて内部サイクル制御
装置３３で処理されるDMA転送中に行われ
る。オペレーシヨンが逐次的に行われるとする
と、DIAC３のDMA能力の全体的スループツ
トは落ちる。 DIAC３の設計でシステム・パフオーマンス
を最大にするために試みられているもう一つの
新規な態様は、ウインドウ・タイマ５４の使用
である。DIAC３は、DMAバス許可肯定応答
信号がアクテイブな時間中（バス・マスター権
がある間）に、複数のDMA転送を個別的単独
転送よりもずつと効率的に実行することができ
る。というのは、バスの初期制御権を獲得する
のに必要なバス獲得プロトコルを実行せずに、
連続して転送を実行できるからである。DIAC
３は、既にシステム・バスの制御権を獲得して
いるので、DMAバス許可肯定応答信号が非活
動化されるまで、制御権を保持することができ
る。内部サイクル制御装置３３のオペレーシヨ
ンがパイプライン式になつているため、再調
停、および制御ブロツクへのアクセスを待たず
にそれが行える。ウインドウ・タイマによつ
て、要求抽出期間中に複数のDMA要求が待機
する確率が高まり、したがつてDMA転送オペ
レーシヨンの全体的効率がさらに上がる。 D5 ライン速度およびパリテイ規約の検出 非同期式または同期式のデイジタル・デー
タ・ストリームのポーレートおよびパリテイ規
約を検出するための機構を第１３図に示した。 ポート・インターフエース制御装置１０と
USART２の各組み合わせは、各ポートごとに
遷移検出ネツトワーク８０を含んでいる。遷移
検出ネツトワーク８０は、受信線についてそれ
が０から１または１から０へ変わつたかどうか
を監視し、この２進状態の変化が起こると、そ
の変化を知らせる。これが、ポート・インター
フエース制御装置１０から割り込み制御論理４
に向う第３図のレベル５割り込み要求線のソー
スである。ポート・インターフエース制御装置
１０の内部に、各ポートからの割り込みの現ス
テータスおよび履歴ステータスを維持するため
の割り込みステータスレジスタがある。割り込
みステータス・レジスタ８１は、第１３図に示
すように、ポート・インターフエース制御装置
の一部である。 割り込みビツトが、ポート・インターフエー
ス制御装置１０の割り込みステータスレジスタ
８１中でセツトされる。遷移が検出されたと
き、またはメモリマツプ式入出力オペレーシヨ
ンがプロセツサ５によつて出されたとき、この
レジスタ中においてビツトがセツトされる。そ
れらのビツトは、システム・リセツト、メモリ
マツプ式入出力書き込みオペレーシヨン、また
は前述のマスク下でのメモリマツプ式入出力リ
セツトによつてセツトできる。割り込みベクト
ル処理装置８２は、ベクトル生成部を含んでお
り、それが各チヤネルに対する一意的なベクト
ル値を生成して、プロセツサ５を、優先順位が
最高のデータ遷移割り込みをサービスするため
の適切なメモリの位置に向ける。これらのベク
トル値は、データ・バスに出される。第３図に
示すようにデータ遷移に関するレベル５の割り
込みが第１図の割り込み制御論理４およびプロ
セツサ５に出される。第１３図では割り込み制
御論理とプロセツサは単一ブロツクとして示し
てある。所与のポートでのデータ遷移間の経過
時間を測定するために、自由走行タイマすなわ
ちプログラム記憶式のタイマ１３がシステム制
御論理回路中に設けられている。このタイマ１
３は連続して走行し、レベル５のデータ遷移割
り込みが発生するとプロセツサ５に読み取られ
る。所与のポートでデータ遷移が起こる毎に割
り込みがかけられるので、優先順位最高のポー
トが一連の割り込みを逐次的にプロセツサ５に
うまく提示することができる。割り込みのたび
にタイマ１３のカウントが読み取られ、記憶さ
れる。あるキヤラクタの全体を受け取ると、デ
ータ遷移間の時間間隔はそのポートで使われる
ボーレートとパリテイ規約を表わすことにな
る。 この機構は種々のボーレートを有するモデム
をサポートする場合に要求されるものである。
多重速度モデムは今やあたりまえのものとなつ
ている。異なるボーレートを有する遠隔モデム
は所与のポート１でローカルに接続されたモデ
ムをダイヤル呼出しするかもしれないので、遠
隔モデムのボーレートおよびパリテイ規約を判
断するのに何らかの手段が必要である。従来単
一のポート群に対して行われてきたように、こ
れは受信信号により決定することができる。リ
ングが確立されると、遠隔モデムから所定のキ
ヤラクタが送られてくる。このキヤラクタはボ
ーレートとパリテイ規約を識別するためのもの
である。その遷移の合計数を使つてパリテイを
表わす。一方、遷移間の経過時間でライン速度
をみる。適切な処理アルゴリズムで実際のライ
ン速度を算定する。所定のキヤラクタを使用す
るのは、それが通信リンクを介して直列的に伝
送された場合に決まつた数の遷移を有するから
である。受信の際、各遷移ごとにタイマ１３で
現在時刻をみてこれを記録する。そのキヤラク
タの全体が受信されると、プロセツサ５は既知
のアルゴリズムを使つてボーレートおよびパリ
テイ規約を有効に判定することができる。 以上に考察したように、遷移が発生すると、
10本（受信専用）の割り込み要求線のうちの１
本に割り込みが発生する。その割り込みがサー
ビスされると、そのとき割り込みを要求してい
る優先順位最高のチヤネルを識別する一意的な
ベクトル値が、前述の如くプロセツサ５に提示
される。割り込みサービス中、割り込みはポー
トの識別番号によつて分類され、時間が記録さ
れ、オフライン処理のためにメモリに記憶され
る。次にその後の遷移の検出に影響を与えない
ように、割り込みがリセツトされる。所与のポ
ートに対するすべての遷移を受け取ると、プロ
セツサ５は、そのポートで使う有効なボーレー
トとパリテイ規約を決定する。こうしてチヤネ
ルが識別されると、通常のデータ・トラヒツク
に進むため、遷移検出機能が滅勢される。 第１３図において、有効な遷移の検出は、各
チヤネルに対する受信データ遷移入力によつて
行われる。この検出を行う遷移検出ネツトワー
クは、遷移があつたかどうかを判断するため、
単一受信データ入力の状態を監視する。遷移と
は、先に定義したように、受信データの状態が
論理１から論理０にまたはその逆に変化するこ
とである。かかる遷移が検出されると、「割り
込みセツト」信号が瞬間パルスとして活動化さ
れる。割り込みステータス・レジスタ８１と割
り込みステータス保持レジスタ８３は第１３図
に示してある。割り込みステータス・レジスタ
８１は、遷移が発生するとき、すべてのチヤネ
ルから遷移を集める。割り込みセツト入力は、
先に説明したようにこのレジスタ内部の個別ビ
ツト位置を制約するのに使用される。「割り込
みセツト」信号が活動化されると、あるビツト
がセツトされる。次に各ビツトはマスクの下で
個別的にリセツトされ、または前述の如く一般
的なシステム・リセツト中にリセツトされる。
マスク下でのリセツトは上述のように所期の割
り込みステータス・レジスタに対して割り当て
られたアドレス空間を選択し、適切な制御信号
とデータを活動化することによつて実施され
る。複数のチヤネルが非同期的に働くので、残
りのビツト位置に影響を与えずに個々のビツト
位置を選択しリセツトする手段を設ける必要が
ある。これは、上記のように、マスク下でのリ
セツトを使つて、残りのチヤネルでの新しい遷
移の発生を検出しながら、同時に個々のチヤネ
ルをリセツトできる能力によつて実現できる。 割り込みステータス・レジスタ８１は、メモ
リマツプ式入出力読み取りサイクルまたは割り
込み肯定応答サイクル以外の間に、割り込みス
テータス入力レジスタによつて絶えず更新され
る（これらのサイクル中では、プロセツサ５へ
の正確なデータ転送を確保するため、データが
レジスタ８１内部で安定なことが必要である）
読み取りサイクルまたは肯定応答サイクルが終
了すると、割り込みステータス・レジスタ８１
は更新プロセスを再開する。そのため残りのチ
ヤネルで非同期的に発生する割り込みについて
の検出は、既に検出された割り込みに対する読
み取りサイクルまたは肯定応答サイクルの実行
と同時に行われる。割り込みステータス保持レ
ジスタへの書き込みは、機能テストのためメモ
リマツプ式入出力オペレーシヨンで行うことが
できる。 ポート・インターフエース制御装置１０のオ
ペレーシヨンの説明の際に詳しく述べたよう
に、割り込みの提示は、割り込みベクトル処理
装置８２のベクトル生成機能および割り込み制
御機能によつて制御される。チヤネルが付勢さ
れると、割り込みステータス・レジスタ８１内
部で遷移がラツチされ、その結果レベル５の割
り込み信号の活動化によつてプロセツサ５に提
示される。この信号が、遷移を検出しているす
べてのチヤネルの結果とORされる。割り込み
信号の活動化によつて、現在存在する最高の優
先順位をもつ要求を出しているポートについ
て、先に説明したように一意的なベクトルが生
成される。割り込み肯定応答信号がプロセツサ
５から割り込み制御ネツトワーク８２に提示さ
れると、割り込みベクトル処理装置８２は、デ
ータ・バス上でプロセツサ５にベクトルを提示
する。このベクトルはデータ遷移を検出してい
る優先順位が最高のチヤネルを表す。割り込み
中のポートが識別されると、プロセツサ５はタ
イマ１３を読み取つて、前の個々の遷移時間そ
の他を確定する。プロセツサ５は、次にマスク
下リセツト・コマンドを出して、レジスタ８１
中の各割り込みステータス・ビツトをリセツト
する。各チヤネルで発生するその後の割り込み
について、このプロシージヤ全体が繰り返さ
れ、それぞれのベクトル識別コードに応じて結
果が別々に記憶される。最初の既知のキヤラク
タの全望を知るに充分な完全な１組の遷移を受
け取ると、プロセツサ５はそのポートに関する
パリテイおよびボーレートの検出結果をアクセ
スすることができる。 以上、本発明をその良好な実施例にもとづい
て説明してきたが、当業者には自明の如く、本
発明の精神と範囲から外れることなく、マイク
ロプロセツサ、USART、記憶モジユールなど
各種のコンポーネント機能ブロツクについて
様々な逸脱や変更を加えることができる。 Ｅ 発明の効果 以上説明したように本発明によれば、多種多様
なプロトコルを有するポートを効率よくサービス
することができる。
第１図は第１Ａ図および第１Ｂ図のつながりを
示す図、第１Ａ図および第１Ｂ図は本発明の実施
例の多重ポート通信アダプタを示す図、第２図は
多重ポート通信アダプタにおけるシステム制御論
理回路の一部を示す図、第３図はポートインター
フエース制御装置１０およびUSART２に関する
主要な信号線を示す図、第４図は第４Ａ図および
第４Ｂ図のつながりを示す図、第４Ａ図および第
４Ｂ図はインターフエース制御論理１５によるポ
ート拡張方式を説明する図、第５図はDIAC３、
ポートインターフエース制御装置１０、および
USART２の接続の様子を示す図、第６図は第６
Ａ図ないし第６Ｄ図のつながりを示す図、第６Ａ
図ないし第６Ｄ図はDIAC３の構成を示す図、第
７図は第７Ａ図および第７Ｂ図のつながりを示す
図、第７Ａ図、第７Ｂ図は第６図中のDMA要求
アービタ３０の主要な構成を示す図、第８図は第
６図中のICC３３の構成を示す図、第９図は第６
図中の内部RAM３１の構成を示す図、第１０図
は第６図中のDCC３４の構成を示す図、第１１
図は第６図中のDMA割り込み制御論理３５の構
成を示す図、第１２図は第６図中の割り込み要求
アービタ３６および割り込み制御部３７の構成を
示す図、第１３図は通信速度およびプロトコルを
判断するための機構を示す図、第１４図は第４図
中のインターフエース制御論理１５の主要な構成
を示す図である。
示す図、第１Ａ図および第１Ｂ図は本発明の実施
例の多重ポート通信アダプタを示す図、第２図は
多重ポート通信アダプタにおけるシステム制御論
理回路の一部を示す図、第３図はポートインター
フエース制御装置１０およびUSART２に関する
主要な信号線を示す図、第４図は第４Ａ図および
第４Ｂ図のつながりを示す図、第４Ａ図および第
４Ｂ図はインターフエース制御論理１５によるポ
ート拡張方式を説明する図、第５図はDIAC３、
ポートインターフエース制御装置１０、および
USART２の接続の様子を示す図、第６図は第６
Ａ図ないし第６Ｄ図のつながりを示す図、第６Ａ
図ないし第６Ｄ図はDIAC３の構成を示す図、第
７図は第７Ａ図および第７Ｂ図のつながりを示す
図、第７Ａ図、第７Ｂ図は第６図中のDMA要求
アービタ３０の主要な構成を示す図、第８図は第
６図中のICC３３の構成を示す図、第９図は第６
図中の内部RAM３１の構成を示す図、第１０図
は第６図中のDCC３４の構成を示す図、第１１
図は第６図中のDMA割り込み制御論理３５の構
成を示す図、第１２図は第６図中の割り込み要求
アービタ３６および割り込み制御部３７の構成を
示す図、第１３図は通信速度およびプロトコルを
判断するための機構を示す図、第１４図は第４図
中のインターフエース制御論理１５の主要な構成
を示す図である。
Claims (1)
- 【特許請求の範囲】 １ 複数のポートをサービスするための多重ポー
ト通信装置であつて、 (a) 上記複数のポートにそれぞれ接続され、通信
プロトコルの変換を行う複数のポートインター
フエース手段と、 (b) 上記各ポートに対応してそれぞれ設定された
複数の通信プロトコル変換命令を記憶するメモ
リと、 (c) データ転送要求を発したポートインターフエ
ース手段に対応する通信プロトコル変換命令を
選択する手段と、 (d) 該選択された通信プロトコル変換命令を実行
するプロセツサと、 を具備することを特徴とする多重ポート通信装
置。 ２ 上記ポートインターフエース手段が通信プロ
トコル変換命令に基づく制御信号により制御され
る汎用の同期／非同期式送受送装置を具備するこ
とを特徴とする特許請求の範囲第１項記載の多重
ポート通信装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US744851 | 1985-06-14 | ||
| US06/744,851 US4751634A (en) | 1985-06-14 | 1985-06-14 | Multiple port communications adapter apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61288247A JPS61288247A (ja) | 1986-12-18 |
| JPH0450622B2 true JPH0450622B2 (ja) | 1992-08-14 |
Family
ID=24994214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136402A Granted JPS61288247A (ja) | 1985-06-14 | 1986-06-13 | 多重ポ−ト通信装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4751634A (ja) |
| EP (1) | EP0205010B1 (ja) |
| JP (1) | JPS61288247A (ja) |
| CA (1) | CA1244556A (ja) |
| DE (1) | DE3688763T2 (ja) |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4868783A (en) * | 1987-06-15 | 1989-09-19 | International Business Machines Corporation | Dynamic port reconfiguration |
| JPH0831074B2 (ja) * | 1987-11-25 | 1996-03-27 | 株式会社日立製作所 | チャネル制御方式 |
| JP2504512B2 (ja) * | 1988-03-09 | 1996-06-05 | 富士通株式会社 | Ｄｍａコントロ―ラ |
| JPH0731613B2 (ja) * | 1988-07-16 | 1995-04-10 | 日本電気株式会社 | 診断制御装置 |
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| HU199390B (en) | 1989-01-17 | 1990-05-28 | Chinoin Gyogyszer Es Vegyeszet | Process for producing mixture of cipermetrin's enantiomeres |
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