JPH02190956A - メツセージ・バツフア・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、Ｎ楽土の利用分野 本発明はコンピュータ・システムの分野に関し、さらに
詳しくは、コンピュータの入出力サブシステムの制御処
理装置とサブシステム内の複数の入出力処理装置との間
のインターフェースにおける、メツセージの緩衝記憶に
関するものである。

Ｂ、従来の技術及びその課題 データ処理システムにおける入出力命令の処理にはかな
りのオーバーヘッドを要する。具体的に言うと、入出力
命令の処理には、システムと入出力装置の間の接続を確
立する、そのシステムとその装置の間の状況を維持する
、及び入出力動作を完了する、といった支援機能が含ま
れる。従来、この処理は主演算処理装置の中央演算処理
装置（ＣＰＵ）によって実施されてきた。最近、データ
転送を支援するために、ホスト処理装置と入出力装置の
間に設けたプログラム式知能制御装置を使用する多くの
提案が出され、具体的に実施されている。しかしながら
、従来技術及び提案のどの配置でも、依然としてＣＰＵ
が、作業タスク指名、各入出力装置にタスク指名された
作業に関連する制御ブロックの維持、及び各入出力命令
の最終状態の決定を担当している。入出力命令を実行す
る作業の多くが入出力制御装置に与えられても、依然と
して制御装置とＣＰＵの間での通信が必要である。この
ような通信には、通常、情報読取り宏たは書込みのため
に入出力制御装置内のレジスタに直接アクセスするため
の機構を、ＣＰＵに設けるｂと、またはＣＰＵと制御装
置の間でメツセージを交換するための機構を設けること
が必要である。周知のように、最初の方法、すなわち直
接レジスタ・アクセスは緩慢である。第２の方法は、−
膜内に主記憶装置にメツセージ・バッフ１を置くもので
、メツセージをバッファに送るために制御装置を必要と
し、かつメツセージを主記憶装置のバッファから取り出
すためにＣＰＵを必要とする。周知のように、主記憶装
置へのアクセスは時間がかかり、この目的のために、一
定の割合の主記憶装置アクセス帯域幅を割り当てること
を必要とする。

ＣＰＵと入出力制御装置の間で情報を交換する第２の方
法は、主記憶装置アクセスという欠点にもかかわらず、
その速度が大きくなる可能性があり資源の使用効率が高
いので好ましい。したがって、コンピュータの主演算処
理装置及び入出力制御装置から効率的かつ迅速にアクセ
スできる、主記憶装置の外部にあるバッファを用いて、
そのような能力を提供することが明らかに求められてい
る。

Ｃ０課題を解決するための手段 この必要性は、ＣＰＵ１ＣＰＵに接続された主記憶装置
、及び主記憶装置と複数の入出力装置の間でデータを転
送するための入出力システムを含み、その入出力システ
ムが、ＣＰＵと複数の入出力処理装置（ＩＯＰ）の間に
論理的に置かれた入出力制御処理装置（ＩＯＣＰ）の形
の制御機能層を含むという、コンピュータ・システムで
溝たされる。この入出力システムでは、ＩＯＣＰがＣＰ
Ｕから実行すべき入出力命令を受け取り、複数のＩＯＰ
が入出力命令の実行中に主記憶装置と入出力装置の間の
データ転送を行なう。さらに入出力システムは、入出力
命令の実行に関する割込み、状態、及び制御情報を交換
するために、ＩＯＣＰをＩＯＰに接続する共用バスを含
む。この割込み、状態、及び制御情報はメツセージの形
になっている。こうした状況では、本発明は、共用バス
を介したＩＯＣＰとＩＯＰの間のメツセージ交換を支援
スルメッセージ・バッファ・システムである。

このシステムは、ＩＯＣＰ内にありＣＰＵとＩＯＣＰの
間のメツセージ交換を支援するメツセージ・バッファを
含む。これらのメツセージは、従来技術では主記憶装置
のバッファに緩衝記憶されていたものである。

本発明は、ＩＯＣＰに接続された、メツセージ転送のた
めのバス・アクセスを許可するためのバス・アービタを
含む。ＩＯＰの１つがＩＯＰとＩＯＣＰの間でのメツセ
ージ転送のためにバス・アクセスを許可されたか否かを
示すように条件づけられたトグル信号を出すメツセージ
・バッファ・トグル回路が、このバス・アービタに接続
されている。このメツセージ・バッファはアドレス可能
メツセージ記憶資源を含む。このアドレス可能メツセー
ジ記憶資源のロード・アドレスに対応する値を保持する
ために、アドレス・ポインタが設けられている。ＩＯＰ
メッセージ・バス制御回路が、バス、アービタ、アドレ
ス可能記憶資源、及びアドレス・ポインタに接続されて
おり、メツセージ転送のためのバス・アクセス許可に応
答して、バスに置かれたＩＯＰメツセージをアドレス可
能記憶域資源のロード・アドレスに入力する。バスがメ
ツセージ転送に使用されていないとトグル回路が指示し
たときに、メツセージをロード・アドレス以外の記憶位
置から取り出したり、そこへ入れたりするために、ＩＯ
ＣＰメツセージ制御装置が、トグル回路とアドレス可能
記憶資源に接続されている。ｒ　ｏｃｐ制御装置がメツ
セージをアドレス可能記憶資源に入れたり、そこから取
り出すときに、メッセージ・ポインタとＩ　ＯＣＰメツ
セージ制御装置とに接続されたポインタ切換機構が、メ
ッセージ・ポインタ内の値を変更する。

ＩＯＣＰ内にメツセージ・バッファを配置することによ
って、主記憶装置を通るよりも速くて効率的なＣＰＵと
ＩＯＰの間の緩衝記憶された（ｂｕｆｆｅｒｅｄ）　　
メツセージの通信ができるようになる。ＩＯＣＰはＩＯ
Ｐに対してＣＰＵを代表する。

今要約したメツセージ・バッフ１の特定の構造は、ＩＯ
ＣＰとＩＯＰがその使用をめぐって競合し、その競合が
、ＩＯＣＰとＩＯＰの間の同期交換が不要な形で解決さ
れる、共用資源である。

したがって、本発明の主目的は、制御情報を含むメツセ
ージがＣＰＵと複数の入出力装置の間での交換のために
ステージソゲするためのメツセージ・バッフＴ装置を、
主記憶装置の外部に提供することである。

Ｄ、実施例 ９３７０シリーズのＩＢＭシステム３７０中型演算処理
装置で例示されるクラスのコンピュータでは、ＩＯＰは
メツセージを介してＣＰＵと通信する。メツセージは、
ＩＯＰが接続されたバス上を伝わる。ＩＯＰからＣＰＵ
に送られたメツセージは「受信」メツセージと称し、Ｃ
ＰＵからＩＯＰに送られたメツセージは「送信」メツセ
ージと称する。メツセージはメツセージ・バッファを介
して主記憶装置に緩衝記憶される。この点に関して、第
２図では、ＣＰＵｌ０１主記憶装置工２、記憶装置アク
セス制御機構１６、及びクロック供給源１７から成る主
演算処理装置を存するコンピュータ・システム中にある
ものとして、メツセージ・バッフ１が図示されている。

ＣＰＵ１０は、入出力装置と主記憶装置１２の間での転
送のためにソフトウェア・レベルの入出力命令を受け取
り、送出する。主記憶装置１２へのアクセスは記憶制御
機構１６を介して行なわれる。主演算処理装置の機能は
、クロック供給源１７からクロック信号ＣＬＫＩを供給
することによって同期化される。

周辺装置との間での情報のやりとりは、入出力システム
が担当する。入出力システムは複数のＩＯＰを含むが、
これらのＩＯＰのうちの２つを参照番号２２．２３で示
す。ＩＯＰは共通バス２１に接続されており、ＩＯＰの
動作は、入出力システム・クロック供給源２４から第２
クロツク信号ＣＬＫ２を供給することによって同期化さ
れる。第２図の従来技術では、メツセージ・バッファ１
４は主記憶装置１２の中に置かれている。この従来技術
の配置では、入出力システムのＩＯＰレベルからメツセ
ージ・バッファへの経路は、ｌ０Ｐ−８ＴＣ−主記憶装
置 である。

メツセージがメツセージ・バッフ１１４に記ｔｔｔされ
た後、ＣＰＵはそれらを取り出し、解釈して、適切な動
作で応答する。

ここで、本発明によるメツセージ・バッファの再配置に
関する第１図を参照する。本発明では、主演算処理装置
は、従来技術で一般的な構成で接続された、ＣＰＵ３０
、主記憶装置３２、及び記憶制御装置３６によって表さ
れる。さらに、入出力サブシステムは、共通バス３９と
複数のＩＯＰを含む点で、第１図に図示したものと一致
する。

また、ＣＰＵからの入出力システム制御機能の大部分を
オフロードするために使用される、集中入出力制御処理
装置（ＩＯＣＰ）３８が追加されている。ＩＯＣＰはす
べてのソフトウェア・レベルの入出力命令を処理し、Ｉ
ＯＰと主記憶装置３２によって支援される入出力装ｆｉ
（図示せず）相互の間の情報の流れを制御する。

ＩＯＣＰは、共通バス３９によって、バス・インターフ
ェース機構（ＢＩＵ）４０，４１を通じて、複数のＩＯ
Ｐに接続される。各ＢＩＵは、ＢＩＵによって支援され
るＩＯＰに、共通バス３９へのアクセスを許可する。す
なわち、ＢＩＵ４０は、ｌ０Ｐ４０ａ１４０ｂのための
共通バス３９へのインターフェースである。ＢＩＵ４０
は、ローカル両方向バス４０１ｂによってｌ０Ｐ４０ａ
。

４０ｂに連結されている。同様にＢＩＵは、これらのＩ
ＯＰを共通バス３９にインターフェースするために、ロ
ーカル・バス４１１ｂによってＩ○Ｐ４１ａ１４１ｂに
接続されている。ローカル・バス４０１ｂ及び４１１ｂ
は、ここには示されていない手段によって調停される。

ＩＯＰは、ローカル・バスに対する許可を与えられると
、そのバス及び接続されたＢＩＵの独占的制御権を有す
る。

すなわち、ＩＯＰは、共通バス３９を介したＩＯＣＰと
のメツセージ転送のため、ローカル・バス及びＢＩＵの
制御権を有する。このメツセージ転送を、以下では「共
通バス３９を介する」メツセージ交換と呼ぶ。なお、Ｉ
ＯＰがそのローカル・バスとＢＩＵを介して共通バスに
接続されている。

第１図はまた、ＩＯＰとＣＰＵの間のメツセージの送受
の一時記憶、及びメツセージ交換の同期化のための、メ
ツセージ・バッファ４２をも示している。ここで、−度
共通バスが獲得されると、バッファとＩＯＥの間のメツ
セージ経路は単にｌ０Ｐ−Ｉ　ＯＣＰである。したがっ
て、ＳＴＣ／主記憶装置経路は迂回されて、送受メツセ
ージはメツセージ・バッファ４２に直接ロードされる。

最新の回路技術が利用できるものとし、メツセージ・バ
ッファ４２が４５ナノ秒ごとにアクセス可能になるもの
と考えておく。一般に主記憶装置のアクセス時間は少な
くともその４倍である。

本発明が実施される状況を更に理解するため、なお第１
図を参照すると、ＩＯＣＰ３８は通信バス４４を介して
ＣＰＵに接続されている。このバスは、どちらかの処理
装置（ＣＰＵまたはＩＯＣＰ）が割込み及び制御情報を
他方に転送できるようにする。Ｉ　ＯＣＰはバス３９を
介してＩＯＰに接続されている。ＴＯＰは、接続された
入出力装置の制御を行なう、知能マイクロプロセッサを
ベースとするサブシステムである。設計者が複数のＩＯ
Ｐサブシステムを提供でき、特定の範嗜の入出力装置に
それぞれ特定のタイプのＩＯＰを専用に使うものと考え
ておく。システム入出力要件が変わると、ＩＯＰの異な
る組合せを使用することになる。さらに、ＩＯＰが、ロ
ーカル・バスとＢＩＵを介して間接的にではなく、共通
バスに、直接接続できるものと考えておく。ただし、第
２図の状況では、入出力システム１台当たり１つの集中
Ｉ　ＯＣＰがあるだけである。

第３図に図示するように、ＩＯＣＰは入出力エンジン（
ＩＯＥ）部４５、入出力待ち行列（ＩＯＱ）部４６、制
御記憶機構４７、及び記憶装置入出力インターフェース
（ＳＴＩＯ）部４８から成る。Ｓ　Ｔ　Ｉ　Ｏ４８１ｔ
、ＣＰＵ、！−Ｉ　０ＣＰ−ｂ１バス４４を介して通信
できるようにする中央通信（ＣＯＭ）機構５０及びメー
ルボックス（ＭＢＸ）バッファ５１を提供する。５ＴＩ
Ｏ４８はまた、入出力サブシステムと主記憶装置の間で
データをやりとすするためのデータ・バッフ、−ＣＢＵ
Ｐ）５３モ提供スル。ｌ０Ｅ４５とｌ０Ｑ４６Ｇｔ、Ｉ
ＯＣＰ３８の処理装置である。これらの装置は、制御記
憶機構４７にあるマイクロコード命令を実行する。制御
記憶機構４７は、ＩＯＣＰ３８と共に使用するための適
切な制御プログラムを維持する。

このプログラムは、ＩＯＣＰ３８の多岐にわたる機能と
必要とされる動作を形成するために必要な各種のルーチ
ンを含む。

ｌ０Ｅ４５とｌ０Ｑ４６は、制御プログラムによって使
用される各種の記憶域を提供する。ｌ０Ｅ４５とｌ０Ｑ
４８はそれぞれ、制御、状態、及び割込み情報のために
使用される外部レジスタ（ＥＸＴ）５５及び５６を有す
る。ｌ０Ｅ４５は小型ローカル記憶域（ＳＬＳ）５８を
有する。５Ｌ８５Ｂはデータの操作に使用される一時記
憶域であり、演算論理機構（ＡＬＵ）５９によって実施
される各種の算術的及び論理的動作を支援する。

ｌ０Ｑ４Ｂは、大型ローカル記憶域（ＬＬＳ）６１と呼
ばれる一時記憶域を有し、これはＩＯＣＰ制御プログラ
ムによって使用される。ＬＬＳ６１はまた、送受メツセ
ージの一時記憶のためのアドレス可能記憶領域を提供す
る。入出力インターフェース部（ＩＯＵ）８２は、ＬＬ
Ｓ８１に緩衝記憶されたメツセージに関する制御及び状
況の情報を記憶するためのレジスタを有する。Ｉ　０Ｑ
４６はまた記憶アドレス（ＳＡＲ）バッファ域６４を有
し、これはマイクロワードの記憶時に使用される主記憶
装置アドレス・ポインタをセットアツプするために、マ
イクロコードによって使用される。

ｌ０Ｅ４５とＩ　０Ｑ４６はあいまって、制御記憶機構
４７にあるマイクロワードを実行する。ｌ０Ｅ４５とｌ
０Ｑ４Ｅ！はそれぞれ、制御記憶機構４７から並列に複
数バイト・マイクロワードを受け取る。ただし、これら
の装置は、マイクロワードの種類に応じて、その一方ま
たは両方がマイクロワードを実行する。ｌ０Ｅ４５は算
術的及び論理的マイクロワードを実行し、一方ｌ０Ｑ４
Ｂはｒｏｃｐ外部の装置、例えばＩＯＰ、ＣＰＵ１及び
主記憶装置にインターフェースするマイクロワードを実
行する。これらのマイクロワードは、当然２つの範曙に
分かれる。すなわち、記憶装置マイクロワード及び処理
装置バス動作（ＰＢＯ）マイクロワードである。記憶装
置マイクロワードは、５ＴＩＯ４８及び主記憶装置内の
諸機構とインターフェースする。ＰＢＯマイクロワード
は、ＩｏＰレベルでレジスタをロード及びコピーし、ま
たメツセージ・コマンドをＩＯＰに送る能力を与える。

最後に、マイクロワードの１つのクラスは、マイクロコ
ード・データ・バス６５を介してｒＯＥ４５とｌ０Ｑ４
６の間でデータを移動させる動作から成る。

ＣＰＵ３０が、ＩＯＰに接続された入出力装置との接続
を確立し、入出力装置との間で通信を行なうための手順
では、ＣＰＵがソフトウェア・レベルの命令を取り出し
解釈することが必要である。

命令が入出力命令である場合、制御は、５Ｔ１０４８の
中のＣ０Ｍ５０及びＭＢＸ５１を介して、メツセージの
形でＩ　ＯＣＰに渡される。入出力命令は、指定された
入出力装置のための、どんな形の開始、消去、停止、ま
たは延期の機能から構成されるものでもよい。

ＩＯＣＰ３８は、主記憶装置３２にある制御情報ブロッ
クを取り出すことによって、命令の処理を開始する。こ
の情報ブロックは５ＴＩＯＢＵＦ５３を介してＬＬＳ８
１に移動する。ＩＯＣＰ３８は、制御ブロック情報を用
いて、５Ｌ８５８中の識別されたＩＯＰのための送信メ
ツセージを形成する。送信メツセージが完成すると、マ
イクロコード・データ・バス６５を介してＬＬＳ６１中
のメツセージ・バッファに移動する。次いで、ＩＯＣＰ
３８は、メツセージを送信メツセージの形でＩＯＰに送
る。次にＩＯＣＰ３８は、ＩＯＰからの２つの受信メツ
セージを待つ。ＩＯＣＰ３８は、下記で説明する外部割
込み合計レジスタ（Ｅ　Ｉ　Ｓ）の設定によって、着信
メツセージがあることを通知される。最初の受信メツセ
ージは、入出力装置の現在条件コードから成り、入出力
装置が命令を受けとっていて、実行を始めようとしてい
ることを指示する。初期受信メツセージをＩｏＰから受
け取った後、ＩＯＣＰ３８は、他のソフトウェア・レベ
ルの命令を自由に受取って実行できるようになる。

１０ＣＰ３８からＰＢＯ送信メツセージを受け取ると、
識別された入出力装置は、その関連するＩＯＰからの支
援によって、主記憶装置と入出力装置の間での特定デー
タの転送を実施する。それが完了すると、ＩＯＰは第２
の受信メツセージを作成する。ＩＯＣＰ３８は、８１８
割込みの設定によって、着信メツセージがあることを再
び通知される。第２受信メツセージは、指定された入出
力動作の終了状況を含む。このメツセージを受け取ると
、ＩＯＣＰ３８は、入出力動作状態をバス４４を介して
ＣＰＵに戻す。

このメツセージ処理方式では、ＬＬＳ８１内にある本発
明のメツセージ・バッファは、ＩＯＣＰ３８及びＩＯＰ
によって共用される。これらの処理装置が共用資源、す
なわちメツセージ・バッフ１をめぐって競合しているこ
とは、これらの処理装置にはわかっていない。

次に第５図を参照すると、メツセージ・バッファ４２が
、バス・アービタ６７と一緒に詳しく図示されている。

バス３９は調停されるバスであり、それに対するアクセ
スがアクセス要求を受け取ったときにだけアービタ６７
によって許可されることを指摘しておく。すなわち、各
ＢＩＵはそれぞれＮ本の要求線６９のうちの１本を介し
てアービタ６７に接続されている。さらに、実際には２
組の要求線があることを指摘しておく。このうちの１本
のみが図示されている。図示されていないもう１組の要
求線は、メツセージ転送に関係しないバス使用要求を伝
達する。一方、線８９上で受け取られる要求は、メツセ
ージをバッファに転送するためにバスに対するアクセス
を得る目的のものである。バスに対するアクセスの許可
は、Ｎ本のバス許可線７０のうちの１本で指示される。

メツセージ・バッファには、トグル制御回路７２が含ま
れており、制御回路７２はラッチ７３、ＯＲゲート７４
及びＡＮＤゲート７５を含む。トグル制御回路７２は、
線６９の１本で受け取ったメツセージ要求に応答して、
線７０の１本を介してバス許可が与えられたときはいつ
でも、信号線７１上に指示（ＭＥＳＳＡＧＥ　　ＢＵＦ
ＦＥＲＴＯＧＧＬＥ）を供給するものである。トグル制
御回路７２は、基本的に、メツセージがメツセージ・バ
ッフＴに入れるためにいつバス３９に置かれたか、また
は置かれるかを指示する。メツセージが受け取られ、入
力されると、ＭＥＳＳＡＧＥＢＵＦＦＥＲＴＯＧＧＬＥ
信号はリセットされる。動作の際には、アービタ６７は
、メツセージ要求に応答してバス許可が与えられたとき
はいつでも、信号線７６上にＳＥＴ信号を生成する。Ｓ
ＥＴ信号は、ＡＮＤゲート７５の出力と共にＯＲゲート
７４に供給される。ＡＮＤゲートは、ラッチ７３の出力
を、反転された表示ＲＥＳＥＴ信号と組み合わせる。Ｒ
ＥＳＥＴ信号は、ＳＥＴ信号の活動化を起こさせるメツ
セージがバッファに入力されるまで、非活動状態である
。すなわち、メツセージ要求が許可されたとき、ＳＥＴ
信号は立ち上がり、ラッチ７３をセットする。ＳＥＴ信
号はパルスであることが好ましいので、ラッチ７３は、
ＡＮＤゲート７５の出力によって、そのＳＥＴ状態に維
持される。ＡＮＤゲート７５は、ラッチの肯定出力を、
反転された非活動状態のＲＥＳＥＴ信号の反転と組み合
わせる。ラッチ７３設定を起こさせるメツセージがバッ
ファに入力されると、ＲＥＳＥＴ信号は活動化して、Ａ
ＮＤゲート７５の出力を落とさせ、それによってラッチ
７３をリセットする。ラッチがセットされると、ＭＥＳ
ＳＡＧＥ　　ＢＵＦＦＥＲＴＯＧＧＬＥ信号は活動化さ
れ、リセットされると、非活動化される。

従来のディジタル論理回路からなるＩＯＰメッセージ・
バス制御回路７７は、バス３９からバッファへの受信メ
ツセージ転送を制御する。制御回路７７は、従来のクロ
ック信号ＣＬＫ１及び第４Ａ図の様式を有するバス・メ
ツセージ動作コマンドのコマンド・フィールド（℃ＭＤ
）の復号に応答する。この点に関連して、ＩＯＰはメツ
セージ転送のためのバス・アクセス権を得ると、最大４
ワードまでのフレームを伝送する。このフレーム中の最
初のワードは、コマンドに続くべき受信メツセージに関
する制御情報を含むバス・メツセージ動作コマンドであ
る。受信メツセージは、各ワードが３２ビツトのワード
２−３個を含むことができる。バス・メツセージ・コマ
ン）’　（第４Ａ図）は、コマンド・コードを記憶する
第１フイールド８１．３ビツトのメツセージ優先順位値
（ＭＰＶ）を記憶する第２フイールド８２、及び後に続
くメツセージの長さを指示するフィールド８３を含む。

ＣＭＤフィールド８１は、ＬＮＧＴＨフィールド８３で
示される長さとフィールド８２で示される優先順位を持
つメツセージが後に続くことを指示する。Ｓ　Ｅ　Ｌ、
フィールド８４は、どのバス装置がメツセージを送った
か、及びどのバス装置がメツセージを受け取るかを指示
する。ＭＰＶフィールド８２は８つの値のうちの１つを
有する。これらの値の１つは、次の受信メツセージが前
の送信メツセージに応答する２つの受信メツセージの１
つであることを指示する。優先順位は、ｒｏｃｐから直
接応答を引き出すものである。

コマンドは、バス３９からマルチプレクサ８５を介して
レジスタ８６に送られ、そこからコマンド命令コード復
号器８７に供給される。復号器８７は、通常通りコマン
ド・フィールド８１を復号して、１組の制御信号をバス
制御回路７７に供給する働きをする。バス制御回路７７
は、受信メツセージの復号に応答して、コマンドのＭＰ
ＶフィールドからのＭＰＶコードをロードし、次いでメ
ツセージをバッファに書き込む。

ＭＰＶフィールドをロードするために、バス制御装置７
７は信号線７８上のＬＯＡＤ　　ＭＰＶ信号を活動化す
る。この信号は、レジスタ８６からレジスタ９１へのメ
ツセージ操作コマンドをバスのＭＰＶフィールドにロー
ドするように、マルチプレクサ９０を動作させる。復号
回路９２で復号され、回線９４上のバス制御回路７７に
よって活動化されるＬＯＡＤ　　ＭＩＳ信号に応答して
、優先順位がマルチプレクサ９３を介して、メツセージ
割込み合計、（ＭＩＳ）レジスタ９５にロードされる。

次に、バス制御回路７７は、バッフ１の所定の記憶位置
にメツセージを書き込む働きをする。この点に関連して
、ＬＯＡＤ　　ＢＵＳ信号が、信号線９６上で活動化さ
れる。線９６は、メツセージ・ワードをレジスタ８８か
ら入力メツセージ（ＭＳＧＩＮ）レジスタ９８に転送す
るようにマルチプレクサ９７を構成する。レジスタ９８
から、メツセージ・ワードは、ＬＬＳ６１の、メツセー
ジ・バッファ９９として呼ばれる部分の中のアドレスさ
れた位置に入力される。

レジスタ９８中のワードが書き込まれるメツセージ・バ
ッファ・アドレスは、マルチプレクサ１００によって供
給される。受信メツセージ動作中、ＭＥＳＳＡＧＥ　　
ＢＵＦＦＥＲＴＯＧＧＬＥ信号は、メツセージ・オフセ
ット（ＭＢＯＲ）カウンタ１０１からメツセージ・バッ
ファ・アドレスを供給するようにマルチプレクサ１００
を構成する。ワードが入力されるごとに、信号線１０２
にＭＢＯＲ増分（ＩＮＣＭＢＯＲ）信号を供給すること
によって、カウンタ１０１の内容が増分される。この信
号は、受信メツセージの各ワードごとに１回ずつパルス
され、バッファ９９の最高３つの隣接するメツセージ位
置に受信メツセージを記憶スる、メツセージ・バッフド
アドレス・シーケンスをもたらす。

バッファ９９は、通常通り読取り／書込み信号（Ｒ／Ｗ
　５ＴＲＯＢＥ）によって制御される。

受信メツセージをバッファ９９に記憶する際、ストロー
ブは、バス制御回路７７によって信号線１０４上にＷＲ
ＩＴＥ信号として供給される。制御回路７７からのＷＲ
ＩＴＥストローブは、通常型のＡＮＤ１０Ｒゲートの組
合せ１０５／１０６で受け取る。バス制御回路ＷＲＩＴ
Ｅ信号は、２つのＡＮＤゲート１０５のうちの右側のゲ
ートに、ＭＥＳＳＡＧＥ　　ＢＵＦＦＥＲＴＯＧＧＬＥ
信号と共に供給されて、ゲート出力をストローブさせ、
このストローブは、ＯＲゲートによってＲ／Ｗ　　５Ｔ
ＲＯＢＥ信号としてバッファ９９にバスされる。Ｒ／Ｗ
　　５ＴＲＯＢＥ信号が活動化されると、レジスタ９８
中のメツセージ・ワードは、マルチプレクサ１００を介
してＭＢＯＲカウンタ１０１から供給される、バッフ１
９９内のアドレス位置に入力される。

第６図を参照すると、今説明した動作が行なわれる順序
が理解できる。バス・メツセージ要求に応答してバス許
可が与えられた直後に、バス・アービタ６７は信号線１
１０上にコマンド信号を供給する。この信号に応答して
、バス制御装置は、ステップ１２０で、復号器８７の出
力を検査する。

ステップ１２１で、バス制御回路の動作は、命令コード
が復号されるまで、作動可能状態で一時停止される。ス
テップ１２３及び１２４で、バス・コマンドのＭＰＶを
レジスタ９５に入れるため、ＬＯＡＤ　　ＭＰＶ信号及
びＬＯＡＤ　　ＭＩＳ信号が供給される。ＬＯＡＤ　　
ＭＰＶ信号及びＬＯＡＤ　　ＭＩＳ信号は、命令コード
の復号が行なわれるクロック期間だけ活動状態にある。

次のクロック期間にバッファ９９の連続した位置に受信
メツセージのワードを書き込むために、ＷＲＩＴＥｌＬ
ＯＡＤ　　ＢＵＳ、及びＩＮＣＭＢＯＲ信号がすべて、
ループ１２５−１２８−１２５中のクロック期間の数だ
けストローブされる。ＭＢＯＲカウンタは、ＩＮＣＭＢ
ＯＲ信号が活動状態にある間に発生する各クロック期間
ごとに１ずつその最後のカウントから増分する。最後の
クロック期間に、３つの信号が非活動化され、ＲＥＳＥ
Ｔ　ＴＯＧＧＬＥ線１０８が１クロック期間の間にパル
スされて、ラッチ７３をリセットさせ、それによってＭ
ＥＳＳＡＧＥ　　ＢＵＦＦＥＲＴＯＧＧＬＥ信号が非活
動化される。

マルチプレクサ９０．９３．９７．１００のための対応
する制御信号が非活動化されると、マルチプレクサ９０
．９３．９７．１００はデフォルト状態をとる。この点
に関連して、マルチプレクサ９０は、ＭＰＶレジスタ９
１の内容を循環させ、一方マルチプレクサ９３は、ＭＩ
Ｓレジスタの内容を後述する比較機構３０の出力と共に
循環させる。ＭＢＯＲレジスタ／カウンタ１０１は、カ
ウント・アップしないようになっている。マルチプレク
チ９７は、後述するマイクロコード・データ・バス８５
に接続されたレシーバ１３２ａから、その入力を選択す
る。マルチプレクサ１００は、マイクロコード・カウン
タ１３４の出力をバッファ８９のアドレス・ポートに接
続する。最後に、ＭＥＳＳＡＧＥ　　ＢＵＦＦＥＲＴＯ
ＧＧＬＥ信号が非活動状態になると、ＡＮＤゲート対１
０５の左側のＡＮＤゲートが活動化される。

次に、送信メツセージがどのようにメツセージ・バッフ
ァに置かれ、メツセージ・バッファからバス３９へ転送
されるか理解できるように、第５図と第７図を参照する
。受信メツセージが処理のためにバッファから取り出さ
れる動作シーケンスについても説明する。最終的には、
最後の状況が、この処理に基づいてＩＯＣＰによってＣ
ＰＵに戻されることになる。

このＩ　ＯＣＰプログラムに含まれるマイクロワード・
シーケンス中から、バッファ９９に関するマイクロワー
ド・コマンドが見つかる。これらのマイクロワードが制
御バス１３５上を転送される。

バス上の各マイクロワードは、マイクロワード・レジス
タ１３７に入力される。メツセージ処理に関係するマイ
クロコード・コマンドは、第４図に図示するマイクロワ
ード様式を存する。マイクロコードハ、命令）−）’　
（ＯＰ　　Ｃ０ＤＥ）フィールド１４０、機能（ＦＵＮ
Ｃ）フィールド１４２及びバツフア・アドレス・フィー
ルド１４４を含む。命令コード・フィールド１４０とＦ
ＵＮＣフィールドは復号器１３８によって復号され、通
常の復号手順でこれらのフィールドから導かれた１組の
制御信号が供給される。

最初の復号されたマイクロワードが、データ・バス３９
に送信メツセージを供給することを必要とする５ＥＮＤ
　　ＭＥＳＳＡＧＥマイクロワードであると仮定する。

マイクロワードの復号は、第４Ｂ図の命令コード・フィ
ールド及びＦＵＮＣフィールドの復号から成る。これら
のステップは、第７図の動作フローのステップ１５０及
び１５１で実施される。５ＥＮＤ　　ＭＥＳＳＡＧＥマ
イクロワードが復号されたと仮定すると、この場合、マ
イクロワードのＢＵＦＦＥＲＡＤＤＲフィールド１４４
は、送信メツセージの最初のワードのアドレスを含む。

各５ＥＮＤメツセージは、４つの３２ビツト・ワードを
含み、各ワードはＣＬＫ信号の連続する４つのサイクル
のそれぞれ１つの間、バス３９に置かれることを指摘し
ておく。送信メツセージを構成する４つの３２ピツト・
ワードは、バッファ９９内の連続する４つの位置に予め
ロードされている。マイクロコード・カウンタ１３４に
、送信メツセージの最初のワードが記憶される最初の位
置がロードされる。メツセージの他の３ワードをアドレ
スするには、カウント１３４が３回増分されなければな
らない。したがって、第７図の判断ブロック１５１でＹ
ＥＳを選択した後、マイクロコード制御回路１３６によ
って活動化された信号線１７０上のＬＯＡＤ　　Ｃ０Ｕ
ＮＴ信号に応答して、マイクロコード・カウンタ１３４
が、レジスタ１３７のマイクロワードのバッファ・アド
レス・フィールド１４４からロードされる。カウンタ１
３４がロードされた後、動作ステップ１５３で、マイク
ロコード制御回路１３６は、線１７２上にメツセージ要
求信号を発生させる。この信号はアービタ６７に渡され
、そこでバス３θへのアクセスをめぐってＩＯＰメツセ
ージ要求と競合する。制御回路１３６は、信号！１１７
３上でＩＯＣＰ　　ＧＲＡＮＴを受け取るまで、要求信
号を活動状態に維持する。バス３９へのアクセスが許可
されると、マイクロコード制御回路１３６は、ロード・
メツセージ（ＬＯＡＤ　　ＭＳＧ）信号を活動化する。

この信号により、マルチプレクサ８５はその入力を出力
メツセージ（ＭＳＧＯＵＴ）レジスタ１７５から選択す
る。レジスタ１７５の入力は、Ｒ／Ｗ　　５ＴＲＯＢＥ
がＲＥＡＤ状態のとき、バッファ９９に供給されたアド
レスに記憶されたワードを受け取る。実際には、５ＴＲ
ＯＢＥ信号のデフォルト状態は、５ＴＲＯＢＥのＲＥＡ
Ｄ状態に対応するＯＲゲート１０Ｂの非活動出力である
。したがって、アドレスがバッファ９９のアドレス・ボ
ートに提示されたとき、Ｒ／Ｗ　　５ＴＲＯＢＥ信号が
デフォルト状態にあると、現アドレスにあるメツセージ
がバッファ９９から読み取られて、レジスタ１７５に入
力される。ステップ１５５で、制御回路１３４から信号
線１７７上に出力されたＩＮＣＣ０ＵＮＴ信号が、マイ
クロコード・カウンタ１３４をその初期値から３回増分
させ、それによって、５ＥＮＤメツセージの連続する４
つのワードが、レジスタ８６を介してバス３９に転送さ
れる。連続する４つのＣＬＫサイクルの後に、判断ブロ
ック１５６でのＹＥＳの選択で表わされるように、ｌＮ
ＣＣ０ＵＮＴ信号及びＬＯＡＤ　　ＭＳＧ信号が非活動
化される ここで、レジスタ１３７内のマイクロワードは、バッフ
ァ９９とマイクロコード・データ・バス６５の間でメツ
セージを転送するための命令コードを存するものと仮定
する。メツセージがマイクロコード・データ・バスから
転送される場合、コマンドはＷＲＩＴＥマイクロワード
であり、メツセージをバッファ９９に書き込むべきこと
を示す。

方、メツセージがバッファ９９から取り出される場合、
マイクロワードはＲＥＡＤマイクロワードである。第８
図に示すように、どちらの場合でも、最初のステップは
、マイクロコード・カウンタ１３４に、メツセージの最
初のワードが入力されるまたは見つかるバッファ記憶位
置をロードすることである。これは第８図のステップ１
８０である。

バッファ９９でのデータの保全性を保持するために、制
御回路１３６は、ループ１８１−１８２−１８１中のＭ
ＥＳＳＡＧＥ　　ＢＵＦＦＥＲＴ。

ＧＧＬＥ信号を、この信号が非活動化されるまで抽出す
る。これは、データ破壊をもたらす恐れのある、ＩＯＰ
とＩ　ＯＣＰがメツセージ記憶位置への同時アクセスを
行なうのを避けるためである。

ＭＥＳＳＡＧＥ　　ＢＵＦＦＥＲＴＯＧＧＬＥ信号が非
活動化されると、マイクロコードの機能フィールド１４
２にあるコードに応じて、判断ブロック１８５の２つの
選択肢の１つが選ばれる。

ここで、マイクロワードは、ＲＥＡＤマイクロワードで
あって、メツセージをバッファ９９からバス・ドライバ
１３２ｂを介してマイクロコード・データ・バス６５に
移すことを必要とするものと仮定する。ステップ１８７
で、５ＴＯＰ　　ＧＲＡＮＴ信号が信号線１９０上で活
動化される。この信号は、アービタ６７をロックして、
アービタ６７が線６９のいずれかで受け取ったメツセー
ジ要求に応答しないようにする。次に、バッファ９９中
の複数ワード・メツセージが、マイクロコード・カウン
タ１３４中の元の値及びその後の増分に応答して、レジ
スタ１７５を介してマイクロコード・データ・バス６５
上に送り出される。最後のワートニ続イテ、ＩＮＣＣ０
ＵＮＴ信号、！−５ＴＯＰＧＲＡＮＴ信号が非活動化さ
れる。

マイクロワードは、マルチワード・メツセージを、マイ
クロコード・データ・バス６５からバス・レシーバ１３
２ａを介してメツセージ・バッファ９９に入力すること
を必要とするＷＲＩＴＥマイクロワードであると仮定す
る。この場合も、アービタ６７がバスへのＩＯＰアクセ
スを許可するのを防ぐために、５ＴＯＰ　　ＧＲＡＮＴ
信号が活動化される。次に、ＷＲＩＴＥ　　ＢＵＦＦＥ
Ｒ信号が線１９１上で活動化され、送出されて、左側の
ＡＮＤゲート１０５とＯＲゲート１０６を介してＲ／Ｗ
　　５ＴＲＯＢＥ信号を肯定状態にする。メツセージは
、マルチプレクサ９７とレジスタ９８を介シて、マイク
ロコード・カウンタ１３４の連続するカウントで指示さ
れたメツセージ・バッファ９９の連続する位置に書き込
まれる。メツセージ・ワードが入力されると、ＩＮＣＧ
ＲＡＮＴ信号、５ＴＯＰ　　ＧＲＡＮＴ信号、及びＷＲ
ＩＴＥ　　ＢＵＦＦＥＲ信号がすべて非活動化される。

重要な最後の動作シーケンスは、ＭＢＯＲカウンタに新
しい初期カウントをロードするものである。第９図で、
復号器１３８は、マイクロワードがスワップ・メツセー
ジ受諾レジスタ（ＳＭＡＲ）マイクロワードであること
を指示する１組の信号を供給する。この場合、マイクロ
ワード制御回路は、ＭＥＳＳＡＧＥ　　ＢＵＦＦＥＲＴ
ＯＧＧＬＥ信号が非活動化されるまで待つ。この条件が
検出されると、マイクロコード制御回路動作シーケンス
は、ＲＴレジスタ１９３内のＭＢＯＲカウンタ１０１の
現在の内容を捕捉し、ＲＳレジスタ１９４を介してカウ
ンタ１０１に新しい値をロードするための処理手順（ス
テップ１９２で示す）を実施する。このシーケンスは、
まず信号線１９７上を介してマルチプレクサ１９８にＬ
ＯＡＤ　　ＲＴ倍信号供給することによって開始される
。このＬＯＡＤ　　ＲＴ倍信号よって、マルチプレクサ
は、ＲＴレジスタ１９３の最初のフィールド中のカウン
タ１０１の内容、ＲＴレジスタ１９３の中間フィールド
中のＭＢＳＷレジスタ２００の内容、及びＲＴレジスタ
１９３の第３フイールド中のＭＩＳレジスタ２２０の内
容をＲＴレジスタ１９３にロードする。次いで次のコマ
ンドで、ＲＴレジスタ１９３が、マイクロコード・デー
タ・バス６５を介してＩ　ＯＣＰマイクロコードによっ
て読み取られる。ＭＢＯＲカウンタの内容がＲＴレジス
タ１９３に捕捉された後、ＬＯＡＤ　　ＲＴ倍信号非活
動化され、ＬＯＡＤ　　ＭＢＯＲ信号が信号線１９５上
に生じて、新しいＭＢＯＲ値をＲＳレジスタ１９４の当
該のフィールドから移動させ、その値をＭＢＯＲカウン
タ１０１にロードさせる。

ＲＳレジスタ１９４は、ＳＭＡＲルーチンの前にＭＯＶ
Ｅ　　ＷＯＲＤ命令によってロードされる。

この命令は、バス６５をマルチプレクサ２０４を介して
ＲＳレジスタに接続するＬＯＡＤ　Ｒ３信号が活動化さ
れたとき、バス８５からの新しいＭＢＯＲ値をロードす
る。

メツセージの処理 次に、ＩＯＣＰ３８がＩＯＰとの接続を確立し、ＩＯＰ
との通信を実施する手順の詳細な説明を行なう。ＩＯＣ
Ｐ３８は、主記憶装置にある制御情報ブロックを取り出
すことによって、入出力命令の処理を開始する。所望の
記憶位置が、まずマイクロコードの制御下で５ＡＲ８４
にロードされる。

次いで、データが主記憶装置から５ＴＩＯＢＵＦ５３に
移動され、ＬＬＳ８１のＩ　ＯＣＰ作業域に移される。

ｒｏｃｐは、これらの制御ブロックからの情報を利用し
て、５ＬＳ５８中に目的とするＩＯＰに対する送信メツ
セージを形成する。ＡＬＵ５９は、データに対する算術
的及び論理的演算を実施することによって、この処理を
支援する。

マイクロコード・バスθ５は、完成したメツセージを５
ＬＳ５８とＬＬＳＥｉｌのメツセージ・バッファ部分の
間で転送する。次にＩＯＣＰ３８は、メツセージを送信
メツセージの形でＩＯＰに送出する。

送信メツセージは、第５図のメツセージ・バッファ・ハ
ードウェアによって次のように処理される。送信メツセ
ージの開始は、命令コードとマイクロフードの機能フィ
ールドの復号によって指示される。動作が送信メツセー
ジの場合、次のシーケンスが行なわれる。マイクロコー
ド制御回路１３６は、マイクロコードによって指定され
たバッファ・アドレスを、カウンタ１３４にロードする
。

次に、回路１３６はバス３９の使用を要求する。

アービタ６７から許可を受けると、回路１３６は経路θ
９−１２５−８５−８２ｔ−３９を介してバス３８にメ
ツセージをロードし、メツセージは後続のＣＬＫサイク
ルで１ワードずつゲートされる。

バッファ９９がアクセスされる各サイクル毎に、マイク
ロコード・カウンタ１３４が増分される。

最後のワードがバス３９に置かれると、ｌ０Ｅ４５は制
御記憶機構４７からの取出しを再開する。

次にＩＯＣＰ３８は、目標ＩＯＰからの受信メツセージ
を待つ。ＩＯＰが活動状態の場合、それが入出力命令を
受け取っており実行を始めようとしていることを指示す
る最初の受信メツセージを戻す。ＩＯＣＰ３８は、外部
割込み（Ｅ　Ｉ　Ｓ）レジスタ２２０中のビットの設定
によって、着信メツセージがあることを通知される。そ
のビットは、ＭＩＳレジスタ９５の内容をレジスタ２２
３のマスク（Ｍ）フィールド中のマスク値と比較するこ
とによってセットされる。マスク値とＭＩＳレジスタ９
５の内容が、ＡＮＤゲート２２１を用いてビットごとに
加算される。ビットごとのＡＮＤが活動状態の場合、Ａ
ＮＤゲート２２１が活動化され、ＥＩＳレジスタ２２０
でメツセージ割込みビットをセットす゛る。このビット
は、受信メツセージの最初のワードを形成するバス・メ
ツセージ動作コマンドに含まれる、復号されたメツセー
ジ優先順位値の比較から直接導かれることは自明である
。

ＥＩＳレジスタ２２０は、受信メツセージをバス３９上
で受け取るまでポーリングされる。その後、ＩＯＣＰ３
８は、他のソフトウェア・レベルの入出力命令を自由に
受け取り、実行することができるようになる。ｒｏｃｐ
が使用中でない間、Ｉ　ＯＣＰはＥＩＳを周期的にポー
リングし、ＩＯＰからメツセージが送出されたかどうか
を決定するために、メツセージ・ビットを受け取る。後
で、目的のＩＯＰがその動作を終了したとき、その動作
期間の最終状況を示す受信メツセージを送出する。この
間に、ＩＯＣＰ３８は、入ってくる受信メツセージとは
非同期的にＩＯＰに作業をタスクを旨名する。

入ってくる受信メツセージは、先に第６図に関して説明
したように処理する。

ＩＯＣＰ３８がバッファ９９の内容を検査できる状態に
あるとき、ＳＭＡＲマイクロワードの実行によって、デ
ータの保全性が維持される。この動作によって、ＩＯＣ
Ｐはカウンタ１０１内のＭＢＯＲ値を、ＲＳレジスタ１
９４中のマイクロワードによってセットアツプされた値
とスワップする。

こうして、ＩＯＣＰは受信メツセージの最後のワードの
アドレスを得る。その後、ＩＯＣＰはメツセージを取り
出すことができる。同時に、ＭＢＯＲレジスタ／カウン
タは、バッファ９９の現在使用されていないセクション
を指す新しい値を得る。したがって、ＩＯＰ受信メツセ
ージの入力によって、ｒｏｃｐにとって重要なメツセー
ジが損傷を受けなくなる。ＩＯＣＰ３８がＭＢＯＲ位置
にあるメツセージの内容を問い合わせている間に、バス
３９から新しいＭＢＯＲ値で受信メツセージを受け取る
ことができる。

最後に、ＳＭＡＲ動作も、特定の値のＭＢＯＲカウント
がカウンタ１０１で実施されたときに、開始される。こ
の点に関連して、ＭＢＯＲカウンタ１０１の上位Ｍビッ
トは、ＡＮＤゲート２３０で収集される。これらのビッ
トがすべてセットされるカウントにカウンタが達したと
き、ＡＭＤゲートの出力はハイになる。この出力は、線
１０２上でストローブされるＩＮＣＭＢＯＲ信号に応答
してマルチプレクサ２３２によって選択される。

したがって、ＭＢＯＲ増分中にＡＮＤゲートの出力が立
ち上がると、ＭＢＳＷ状況レジスタ２００中の１ビツト
がセットされ、そのビットがＯＲゲート２３５を介して
ＥＩＳレジスタ２２０に送られ、そこでレジスタ２２０
中のＭＢＯＲＦＵＬＬビットをセットする。レジスタ２
２０は周期的にポーリングされるので、ＭＢＯＲＦＵＬ
Ｌビットがセットされると、バッファ９９の新しいセク
タに対応するようにＭＢＯＲ初期カウンタを変更して、
ＳＭＡＲマイクロワードの実行をプロンプトする。

Ｅ、効果 本発明によれば、ＩＯＣＰ内にメツセージ・バッファを
配置したので、主記憶装置を通るよりも速くて効率的な
ＣＰＵとＩＯＰの間の緩衝記憶されたメツセージ通信が
可能になる。

【図面の簡単な説明】

第１図は、第２図のメツセージを、本発明によりステー
ジソゲするためのメツセージ・バッファの配置を示す図
である。 第２図は、従来技術においてＣＰＵと複数のＩＯＰとの
間で制御メツセージが交換される経路を示す図である。 第３図は、入出力制御メツセージを緩衝記憶するための
入出力制御処理装置（ＩＯＣＰ）の基本的構成要素を示
す図である。 第４Ａ図と第４Ｂ図は、それぞれバス・メツセージ操作
コマンド及びＩ　ＯＣＰマイクロコード・コマンドの様
式を示す図である。 第５図は、本発明のメツセージ・バッファを示す回路図
である。 第６図は、ＩＯＰから第５図のバッファにメツセージを
入れるための一連の動作を示す処理流れ図である。 第７図ないし第９図は、それぞれメツセージを第４図の
メツセージ・バッファからＩＯＰに送出し、第４図のバ
ッファからメツセージを読み取り、またはそこへ書き込
み、ＩＯＰ起源のメツセージが書き込まれる第５図のバ
ッファ内の位置を変更するための動作シーケンスを示す
図である。 １０．３０・・・・中央演算処理装置（ＣＰＵ）、１２
．３２・・・・主記憶装置、１４．４２・・・・メツセ
ージ・バッファ、１６．３６・・・・記憶制御機構、１
７・・・・クロック供給源、１２．２３．４０　ａ　Ｎ
４０　ｂ、　４１　ａ、　４　ｌ　ｂ・−・入出力処理
装置（ＩＯＰ）、３８・・・・入出力制御処理装置（Ｉ
ＯＣＰ）、３９・・・・共通ハス、４０．４１・・・・
バス・インターフェース機構（ＢＩＵ）、４４・・・・
通信バス、４５・・・・入出力エンジン（ＩＣＥ）、４
６・・・・Ｉ１０待ち行列（ＩＯＱ）、４７・・・・制
御記憶機構、４８・・・・記憶装置／入出力インターフ
ェース（Ｓ　ＩＴＯ）　、５０・・・−中央通信（ＣＯ
Ｍ）機構、５１・・・・メール・ボックス（ＭＢＸ）バ
ッファ、５３・・・・データ・バッファ（ＢＵＦ）、５
５．５６・・・・外部レジスタ、５８・・・・小型ロー
カル記憶域（ＳＬＳ）　、５９・・・・演算論理機構（
ＡＬＵ）、６１・・・・大型ローカル記憶域（ＬＬＳ）
、６２・・・・入出力インターフェース（ＩＯＵ）、６
４・・・・記憶アドレス（ＳＡＲ）バッファ域。

Claims (2)

【特許請求の範囲】
1. （１）中央演算処理装置（ＣＰＵ）、ＣＰＵに接続され
   た主記憶装置、及び主記憶装置と複数の入出力装置との
   間でデータを転送するための入出力システムを含み、入
   出力システムがＣＰＵから実行すべき入出力命令を受け
   取る入出力制御処理装置（ＩＯＣＰ）、入出力命令の実
   行中に主記憶装置と入出力装置との間でデータを転送す
   るための複数の入出力処理装置（ＩＯＰ）、及び入出力
   命令の実行に関するメッセージの形の割込み、状況、及
   び制御情報を交換するためにＩＯＣＰをＩＯＰに接続す
   る共用バスを含む、コンピュータ・システムにおいて、
   共用バスを介するＩＯＣＰとＩＯＰとの間でメッセージ
   交換を支援するためのメッセージ・バッファ・システム
   であって、 メッセージ転送のための共用バスへのアクセスを許可す
   るためのバス・アービタ、 前記バス・アービタに接続された、前記バス・アービタ
   がメッセージ転送のために前記共用バスへのアクセスを
   許可したことを指示する第１状態、及び前記バス・アー
   ビタが前記共用バスへのアクセスを許可していないこと
   を指示する第２状態に条件づけられたトグル信号を生成
   するための、メッセージ転送トグル回路、 アドレス可能な記憶資源、 前記アドレス可能記憶資源中の記憶アドレスに対応する
   値を保持するためのアドレス・ポインタ、前記共用バス
   、前記バス・アービタ、前記アドレス可能記憶資源及び
   前記ポインタに接続され、前記ＩＯＰの１つからメッセ
   ージを転送する目的で前記共用バスへのアクセスが前記
   バス・アービタによって許可されたことに応答して、前
   記ＩＯＰによって前記バスに置かれたメッセージを前記
   アドレス可能記憶資源の前記記憶アドレスに入力するた
   めの、ＩＯＰメッセージ・バス制御手段、及び 前記トグル回路及び前記アドレス可能記憶資源に接続さ
   れてなり、前記トグル信号の前記第２状態に応答して、
   前記アドレス可能記憶資源の記憶位置からメッセージを
   取り出したり、そこへメッセージを入れたりするための
   ＩＯＣＰメッセージ制御手段を含み、 前記ＩＯＣＰメッセージ制御手段が、このＩＯＣＰ制御
   手段が前記アドレス可能記憶資源にメッセージを入れた
   りそこからメッセージを取り出すときに、前記メッセー
   ジ・ポインタ中の前記値を変更するための、前記メッセ
   ージ・ポインタに接続されたポインタ切換手段を含む、 メッセージ・バッファ・システム。
2. （２）バス、このバスに接続された複数の第１ユーザ、
   及び前記バスに接続された複数の第２ユーザを含み、前
   記第１ユーザのどれか１つと前記第２ユーザとの間のメ
   ッセージ交換を支援するためのシステムにおいて、 第１の信号を、メッセージ転送のための前記バスへのア
   クセスが許可されたことを示す第１状態、及びメッセー
   ジ転送のため前記バスが利用可能であることを示す第２
   状態に置くためのアービタ回路、 前記アービタ回路に接続された、前記割振りを示す第１
   状態、及び前記利用可能なことを示す第２状態のトグル
   信号を供給するための、メッセージ転送トグル回路、 複数の記憶位置を有し、この複数の記憶位置の各々がア
   ドレスを有する、メッセージ記憶装置、アドレスを記憶
   するためのポインタ、 前記アドレスを前記メッセージ記憶装置に供給するため
   に、前記ポインタを前記メッセージ記憶装置に接続する
   手段、 前記バス、前記アービタ回路、前記メッセージ記憶装置
   、及び前記ポインタに接続された、前記第１信号の前記
   第１状態に応答して前記アドレスを増分することによっ
   て、メッセージを前記メッセージ記憶装置に入力するた
   めの、バス制御手段、前記メッセージ転送トグル回路及
   び前記メッセージ記憶装置に接続された、前記トグル信
   号の前記第２状態に応答して、前記メッセージ記憶装置
   からメッセージを読み取ったり、そこへメッセージを書
   き込んだりするための、メッセージ制御手段、前記制御
   手段によって制御され、前記ポインタに接続されてなる
   、前記トグル信号の前記第２状態に応答して、アドレス
   を前記ポインタに入力するための、ポインタ切換装置、
   及び 前記メッセージ制御手段中にあり、前記トグル信号の前
   記第１状態に応答して、前記メッセージ制御手段が前記
   メッセージ記憶装置からメッセージを読み取ったり、そ
   こへメッセージを書き込んだりすることを防止するため
   の手段、 を含むメッセージ・バッファ・システム。