JP2831083B2 - マルチプロセッサシステムおよび割り込み制御装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はプロセッサシステムに関し、特に複数のプロ
セッサエレメント（本明細書中、PEという）が接続され
たマルチプロセサシステムにおける割込み制御の技術に
関するものである。

［従来の技術］ マルチプロセサシステムの割り込みにおいては、割り
込みを発生する装置（I/O装置またはプロセッサなど割
り込みを発生できる要素の全て）が、どのプロセサに割
り込みを行うかを指定する必要がある。

これを単純に実現するには、割り込みを発生する装置
の全てから、全てのPEに割り込み要求線を設ければよい
が、この場合は、ハードウェア量が非常に大きくなると
いう問題がある。

そこで、割り込み要求線数を減らすための技術とし
て、たとえば、特開昭63−163948号公報に記載されてい
る技術のように、全てのPEに接続した１本の割り込み要
求線を、割り込み先PEの固有メモリ空間をアドレッシン
グすると共にアサートすることにより、割り込み先PEを
特定する技術等が知られている。

［発明が解決しようとする課題］ 前記特開昭63−163948号公報に記載の技術によれば、
割り込みを発生するときに同時にアドレスをドライブす
る必要があり、通常の転送と割り込みの発生とを同時に
行うことができないため、バススループットを低下させ
るという問題があった。

また、割り込みを発生する装置がアドレスラインをド
ライブする必要があり、これが可能な装置、たとえば共
通バスに接続されたプロセサや、DMA機能を有するI/O装
置等以外の装置の発生する割込みを、別途処理する手段
を設けなければならないという問題があった。

また、一般のCPUチップは、他の装置へ割り込み要求
を発生するためのハードウェアを用意していない場合が
多く、本従来技術を実現するためには、PEユニット内に
割り込み要求線をドライブするためのハードウェアを、
特に設ける必要があり、ハードウェア量が増大するとい
う問題点もあった。

なお、割り込みを受ける側の装置に何らかの要求発生
元を知る手段を設けない限り、割り込み発生を行える装
置がただの１つに限定されるという問題もあった。

そこで、本発明は、ハードウェア量をさほど増大する
ことなしに、バススループットを低下することなく、統
一的に、要求発生元の認知を含めた割込みの制御を行う
ことのできるマルチプロセッサシステムを提供すること
を目的とする。

［問題を解決するための手段］ 前記目的達成のために、本発明は、PEと、割込み制御
装置とを有し、 前記割込み制御装置は、各PEに対応した、少なくとも
対応するPEよりリードアクセス可能かつ対応するPE以外
の他のPEよりライトアクセス可能な割り込み要求レジス
タと割込み要求手段とを備え、 前記各割り込み要求レジスタは、対応するPE以外の他
の各PEよりの割り込みの要求の発生を示す、他の各PEに
対応した割り込み要求ビットを少なくとも有し、 前記割込み要求手段は、割り込み要求レジスタの割り
込み要求ビットに応じて、該割り込み要求ビットが属す
るレジスタに対応するPEに割込み要求を行うことを特徴
とする第１のマルチプロセッサシステムを提供する。

また、前記目的達成のために、本発明は、複数のPE
と、割込み制御装置とを有し 前記割込み制御装置は、各PEに対応した、少なくとも
対応するPEよりリードアクセス可能かつ対応するPE以外
の他のPEよりライトアクセス可能な割り込み要求レジス
タと、少なくとも対応するPEよりライトアクセス可能
な、各割り込み要求レジスタに対応した割り込みイネー
ブルレジスタと、割込み要求手段とを備え、 前記各割り込み要求レジスタは、対応するPE以外の他
の各PEよりの割り込みの要求の発生を示す、他の各PEに
対応した割り込み要求ビットを少なくとも有し、 前記各割り込みイネーブルレジスタは、対応する割込
み要求レジスタの各割り込み要求ビットの示す割込みの
要求に対する許可を示す、割込み要求ビットに対応した
イネーブルビットを有し、 前記割込み要求手段は、割り込み要求レジスタの割り
込み要求ビットと、割り込み要求ビットに対応するイネ
ーブルビットとに応じて、該割り込み要求ビットが属す
るレジスタに対応するPEに割込み要求を行うことを特徴
とする第２のマルチプロセッサシステムを提供する。

なお、本第２のマルチプロセッサシステムにおいて
は、前記各割り込み要求レジスタは、各周辺装置よりの
割り込みの要求の発生を示す、周辺装置に対応した割り
込み要求ビットを有し、前記割込み要求手段は、周辺装
置に割込み要求が発生した場合に、各割込み要求レジス
タの該周辺装置に対応する割込み要求ビットを設定する
ようにしても良い。

また、本発明は、前記目的達成のために、複数のPE
と、周辺装置と、割込み制御装置とを有し、 前記割込み制御装置は、各PEに対応した、少なくとも
対応するPEよりリードアクセス可能な割り込み要求レジ
スタと、各割り込み要求レジスタに対応した、少なくと
も対応するPEよりライトアクセス可能な割り込みイネー
ブルレジスタと、割込み要求手段とを備え、 前記各割り込み要求レジスタは、各周辺装置よりの割
り込みの要求の発生を示す、周辺装置に対応した割り込
み要求ビットを少なくとも有し、 前記各割り込みイネーブルレジスタは、対応する割込
み要求レジスタの各割り込み要求ビットの示す割込みの
要求に対する許可を示す、割込み要求ビットに対応した
イネーブルビットを有し、 前記割込み要求手段は、周辺装置に割込み要求が発生
した場合に、各割込み要求レジスタの該周辺装置に対応
する割込み要求ビットを設定し、割り込み要求レジスタ
の割り込み要求ビットと、割り込み要求ビットに対応す
るイネーブルビットとに応じて、該割り込み要求ビット
が属するレジスタに対応するPEに割込み要求を行うこと
を特徴とする第３のマルチプロセッサシステムを提供す
る。

また、さらに、本発明は、前記目的達成のために、割
り込みの要求の発生を示す割り込み要求ビットを有す
る、外部よりアクセス可能な、複数の割り込み要求レジ
スタと、 割込み要求レジスタに対応した、対応する割込み要求
レジスタの各割り込み要求ビットの示す割込みの要求に
対する許可を示す、割込み要求ビットに対応したイネー
ブルビットを有する、少なくとも外部よりライトアクセ
ス可能なイネーブルレジスタと、 割り込み要求レジスタの割り込み要求ビットと、割り
込み要求ビットに対応するイネーブルビットとに応じ
て、該割り込み要求ビットが属するレジスタに対応する
割込み信号を出力する割込み要求手段と、 を有することを特徴とする第１の割込み制御装置を提供
する。

なお、本第１の割込み制御装置においては、入力信号
に応じて割込み要求ビットを設定する手段を備えるよう
にしても良い。

また、前記目的達成のために、本発明は、割り込みの
要求の発生を示す割り込み要求ビットを有する、外部よ
り少なくともリードアクセス可能な、複数の割り込み要
求レジスタと、 割込み要求レジスタに対応した、対応する割込み要求
レジスタの各割り込み要求ビットの示す割込みの要求に
対する許可を示す、割込み要求ビットに対応したイネー
ブルビットを有する、少なくとも外部よりライトアクセ
ス可能なイネーブルレジスタと、 入力信号に応じて割込み要求ビットを設定する手段
と、 割り込み要求レジスタの割り込み要求ビットと、割り
込み要求ビットに対応するイネーブルビットとに応じ
て、該割り込み要求ビットが属するレジスタに対応する
割込み信号を出力する割込み要求手段と、 を有することを特徴とする第２の割込み制御装置を提
供する。

また、併せて、本発明は、前記割込み制御装置とバス
制御装置とを同一のチップ内に有することを特徴とする
マルチプロセッサシステム制御用ICを提供する。

［作 用］ 本発明に係る第１のマルチプロセッサシステムによれ
ば、割込みを要求するPE等は、割込み要求先PEに対応し
た割込み要求レジスタの時PEに割当られた割込み要求ビ
ットを設定する。そして、割込み要求手段は、設定され
た割り込み要求ビットに応じて、該割り込み要求ビット
が属するレジスタに対応するPEに割込み要求を行う。

これにより、割り込みを出力する機能のないPE等であ
っても、他のPEへ割り込みを行うことができる。一方、
割込みを要求されたPEは割込み要求レジスタをリードす
ることにより割込み発生元を知ることができる。

また、本発明に係る第２のマルチプロセッサシステム
によれば、対応するPEが対応する割り込みイネーブルレ
ジスタに各割込み要求元に対する割込み要求許可を設定
し、割込み要求手段が割り込み要求レジスタの割り込み
要求ビットと、割り込み要求ビットに対応するイネーブ
ルビットとに応じて、該割り込み要求ビットが属するレ
ジスタに対応するPEに割込み要求を行うことにより、融
通性の高い割込み制御を行うことができる。

また、本発明に係る第３のマルチプロセッサシステム
によれば、割込み要求手段は、周辺装置に割込み要求が
発生した場合に、各割込み要求レジスタの該周辺装置に
対応する割込み要求ビットを設定し、割り込み要求レジ
スタの割り込み要求ビットと、割り込み要求ビットに対
応するイネーブルビットとに応じて、該割り込み要求ビ
ットが属するレジスタに対応するPEに割込み要求を行う
ことにより割込み先を指定でき、一方、割込み要求を受
けたPEは割込み要求レジスタをリードすることにで、割
り込み要求元を示すビットがセットされていることか
ら、割り込み要求元の周辺装置を知ることができる。

なお、前記割込み要求レジスタおよび割込みイネーブ
ルレジスタは一度のアクセスでリードもしくはライト可
能とすることが望ましい。割込み処理の効率化が図れる
からである。

［実施例］ 以下、本発明の実施例を説明する。

第１図に本実施例に係るマルチプロセサシステムの構
成を示す。

図示するように、本実施例においては、プロセサバス
101を介して４台のPE（プロセサエレメント）103−１〜
103−４が接続されている。

プロセサバス101とシステムバス102とは、バス制御装
置105によって接続制御が行われる。

また、割り込み制御装置104は、プロセサバス101にバ
スライン108で接続されており、各PEは、割り込み制御
装置104の内部のレジスタをリード／ライトできるよう
になっている。

また、各PEへの割り込み要求線109−１〜109−４が割
り込み制御装置104から接続されている。

また、I/O装置等の周辺装置106−１〜106−24の割り
込み要求線110−１〜110−24が割り込み制御装置104に
接続されている。本実施例においては106−２〜106−24
をI/O装置としている。

I/O装置106−２〜106−24は、システムバス102を通じ
て相互に接続されている。

また、106−１は、システムバスに接続されていない
が、割込みを行う周辺装置である。このようなバスに接
続されている必要のない周辺装置としては、インターバ
ルタイマ、ソフチウェアパワーオフスイッチ、２次電源
（パワーフェイル割込み）等がある。

割り込み処理装置104は内部にPEから読み書き可能な
割り込み制御レジスタ（ICR）107を備えている。

まず、PE1（103−１）がI/O装置２（106−２）に処理
依頼を行い、その終了報告を割り込みで行う場合を例に
とり、本マルチプロセッサシステムの動作を説明する。

第２図に、この場合のICR107の構成を示す。

ICR107は、PEに対応したICR1〜ICR4の４本のレジスタ
からなり、本実施例においては各レジスタは64ビットの
ロングワードレジスタとしている。各レジスタの上位ロ
ングワード側205には、割り込み要求の発生を示すCHINT
レジスタ201−１〜201−４を備え、下位ロングワード側
200には、割り込み要求のイネーブルを示すCHENBレジス
タ202−１〜202−４を備えている。

CHINTレジスタ201−１〜201−４は、各々周辺装置に
対応した割り込み要求ビットCI1〜24よりなり、CHENBレ
ジスタ202−１〜202−４は、各々周辺装置に対応した割
り込み要求のイネーブルビットCE1〜24よりなる。

なお、本実施例においては、周辺装置は、合計24台ま
で接続可能としている。

イネーブルCHENB202のセットされているビットに対応
する割り込みCHINT 201のビットがONになったとき、そ
のCHINTレジスタに該当するPEに対して割り込み要求109
が発生する。

まず、PE1（103−１）は、割り込み制御装置104の自
己に対応するICRIであるところのICR1のCHENB1（202−
１）にアクセスして、CE2ビットに１をライトして割り
込みイネーブルをONとし、次に、プロセサバス101、バ
ス制御装置105、システムバス102を介してI/O装置２（1
06−２）へ処理依頼を行う。

I/O装置２（106−２）は処理が終了したら、割り込み
要求110−２をアサートする。それを受けた割り込み制
御装置104は、各ICRのCHINT1（201）のI/O装置２（106
−２）に対応する割り込み要求ビットのCI2をONとする
と共に、割り込みイネーブルビット202−１との積が０
でないことをもって、PE2（103−２）への割り込み要求
109−２をアサートする。

割り込み要求を受けたPE1（103−１）は、その割り込
み処理の中でレジスタICR1をリードすることで割り込み
要求元がI/O装置２（106−２）であることを知る。

その後、ICR1のCHENB1（202−１）のCE2ビットに０を
ライトして割り込みイネーブルをOFFすると共に、I/O装
置２（106−２）に割り込み要求のOFFを指示する。

これをもって、割り込み要求110−２はネゲートさ
れ、割り込み処理装置104はICRのCHINT（202）のCI2ビ
ットをOFFする。

割り込み処理装置104は、CHINT（202−１）のCE2ビッ
トに０がライトされると、割り込みイネーブルビット20
2−１との積が０であることをもって割り込み要求109−
２をネゲートする。但し、ICR1内の、他の周辺装置に対
応する割り込み要求ビットのCIと割り込みイネーブルビ
ットCEとの積が０でない場合はネゲートしない。

次に、以上の機能を実現する割り込み処理装置内の回
路構成について説明する。

第７図にこの構成を示す。

図中において、ラッチ708−１〜708−24がICR1の第０
ビットから第23ビットすなわちCHENB1（202−１）に当
たり、同様に709、710、711がCHENB2、CHENB3、CHENB4
（202−２、202−３、202−４）に当たる。

デコーダ701は、リードライト信号724、ストローブ信
号725、アドレス726をデコードし、ラッチ708、709、71
0、711の各々のロードタイミング信号727−１〜727−４
を得る。

ライトデータは、セレクタ704、705、706、707を通じ
てラッチ708、709、710、711にセットされる。一方、ラ
ッチ703−１〜703−24がCHINT1〜４（201−１〜201−
４）に当っており、４つのレジスで共通のラッチを用い
ているため、この４つのレジスタの上位ロングワードは
同じ値をとり、各々の周辺装置からの割り込み要求の有
無を示している。

割り込み要求は、ラッチ702−１〜702−24で内部同期
された後にラッチ703−１〜703−24にセットされる。

ラッチ703−１〜703−24とラッチ708−１〜708−24と
の各々の論理積がアンドゲート712−１〜712−24でとら
れ、割り込み要求が存在し、かつ割り込みがイネーブル
になっているチャネルが１つでもあれば、オアゲート71
7の出力すなわちPE1への割り込み要求109−１がアサー
トする。

同様にラッチ703−１〜703−24と、709−１〜709−2
4、710−１〜710−24、711−１〜711−24との論理積が
それぞれアンドゲート713−１〜713−24、714−１〜714
−24、715−１〜715−24により実行され、オアゲート71
8、719、720によりそれぞれPE2、PE3、PE4への割り込み
要求109−２、109−３、109−４を得る。

ラッチ703、708、709、710、711を読み出すためにデ
コーダ721が設けられており、リードライト信号724、ス
トローブ725、アドレス726から、当該レジスタ読み出し
であることを示す735−１〜735−４を得る。

アンドゲート730−１〜730−24、731−１〜731−24、
732−１〜732−24、733−１〜733−24を通じオアゲート
736−１〜736−24からCHENB（202−１〜202−４）の値
が出力される。

同時に上位ロングワードの値としてCHINT（201−１〜
201−４）の値が、オアゲート737の出力により開かれた
アンドゲート734−１〜734−24から出力される。

以上、本実施例によれば、処理の多重化に伴って、複
数のI/O装置に処理依頼を行うために複数のチャネルか
ら割り込みが発生する可能性がある場合においても、レ
ジスタICRをリードすることで複数の割り込みチャネル
の中から割り込み要求元が、いずれのチャネルからであ
るのかを知ることができる。

また、各周辺装置ごとに１本の割り込み要求線で、複
数のPEの中から割り込み要求を発生すべきPEへの割り込
みを行うことが可能になる。

ここで、以上のPE1（103−１）がI/O装置２（106−
２）に処理依頼を行い、その終了報告を割り込みで行う
場合のICR107の他の構成を第６図に示す。

図示するように、ICRレジスタを周辺装置のチャネル
数分設け、それぞれのレジスタについてCIビットとCEビ
ットを、それぞれPEに対応して設ける。

そして、割込み制御装置104はCIビットとCEビットの
論理積が１となったビットに対応するPEに割込みをアサ
ートする。一方、割込みを受けたPEは各ICRレジスタを
サーチして割込み発生元の周辺装置を知ることができ
る。

次に、PEからPEへの割り込みを行う場合を例に取り本
実施例に係るマルチプロセッサシステムの動作を説明す
る。

第３図に、この場合のICR107の構成を示す。

ICR107は、PEに対応したICR1〜ICR4の４本の64ビット
レジスタからなり、各々その上位ロングワード側205に
は、割り込み要求の発生を示すPPINTレジスタ201−１〜
201−４を備え、下位ロングワード側200には、割り込み
要求のイネーブルを示すPPENBレジスタ202−１〜202−
４を備えている。

PPINTレジスタ201−１〜201−４は、各々PEに対応し
た割り込み要求ビットPI1〜24よりなり、PPENBレジスタ
202−１〜202−４は、各々PE装置に対応した割り込み要
求のイネーブルビットPEN1〜24よりなる。

以下、PE2（103−２）のタスクが、PE3（103−３）の
タスクのデータ待ちをするものとして動作を説明する。

PE2（103−２）のタスクは、まずICR2のPPENB2（302
−２）上のPEN3ビットに１をライトして、割り込みイネ
ーブルをONとし、次にPE3（103−３）ヘプロセッサバス
101を介してタスクのデータ待ちである旨を知らせる。

PE3は（103−３）は、当該のデータが得られたら図示
せざる共有メモリに格納し、ICR2のPPINT2（302−２）
上のPI3ビットに１をライトする。

割り込み処理装置104は、割り込み要求ビット201−２
と、割り込みイネーブルビット302−２との積が０でな
いことをもって割り込み要求109−２をアサートする。

割り込み要求を受けたPE2は、要求した当該データを
共有メモリからリードすると共に、ICR2のPPINT2（301
−２）のPI3ビットと、PPENB2（302−２）のPEN3ビット
とに０をライトする。

割り込み処理装置104は、ICR2の上位ロングワードと
下位ロングワードの対応する各ビットの積が全て０であ
ることをもって割り込み要求109−２をネゲートする。

以上の動作を実現する割込み制御装置内の回路構成
は、割込み要求の発生回路を、各ICRのPPINT2とPPENB2
レジスタの論理積を取る構成とすれば良い。

なお、以上の動作は、他のPE（PE3とする）のタスク
が出力するデータを必要とするPE（PE2とする）が割込
みの許可を制御する必要がない場合等は、自身に対応す
るICRのPENビットを全てONにしておき（ICR2のPEN1〜PE
N4に１をライト）、共有メモリへのデータ出力を行った
PE3がICR2のPI3ビットに１を書き込むことによって行っ
ても良い。また、この場合は、ICRレジスタ中PPENBを省
略するようにしても良い。

また、他のPE（PE3とする）がデータの要求を一時に
一つしか受け付けないものである場合等には、データ要
求を行ったPE（PE2とする）が自身に対応するICRのPEN
ビットを全てONにしておき（ICR2のPEN1〜PEN4に１をラ
イト）、共有メモリへのデータ出力を行ったPE3がICR1
〜ICR4までの各PI3に１をライトする簡易なプロトコル
によっても良い。この場合は、PEN1〜PEN4を１ビットで
代表させるようにしても良い。また、各PPINT中の各PIn
（ｎ＝１、２、３、４）を１ビットで代表させるように
しても良い。

本実施例によれば、割り込みを出力する機能のないCP
Uチップを用いたPEでも、他のPEへの割り込みを行うこ
とが可能となる。

次に、第４図に周辺装置からの割り込みとPEからPEへ
の割り込みとの両方を制御する割り込み制御装置104内
のレジスタ107の構成を示す。

この場合は、図示するようにPEからの割り込みを示す
ビット（301−１〜301−４）と周辺装置からの割り込み
を示すビット201−１〜201〜４とを同一ロングワード内
に配置する。

また、対応する下位ロングワード内に各PEからの割り
込み要求をイネーブルするビットと各周辺装置からの割
り込み要求をイネーブルするビットとを配置する。

割り込み制御装置104は、各レジスタICRについて、そ
の上位ロングワード側ビットと下位ロングワード側ビッ
トとのビットごとのANDをとり、値１となるビットを有
するICRに対応するPEの割り込み要求線109をアサートす
る。

これにより、割り込みを受けたPEが一度のリードで全
周辺装置と全PEの中から自身に対する割り込み要求を起
こしている要求元を知ることができる。

この機能を実現する割込み制御装置内の回路構成は、
割込み要求の発生回路を、各ICRの上位ロングワードと
下位ロングワードの論理積を取る構成とすれば良い。

なお、本実施例に係る割り込み制御装置は、PEの接続
されるプロセサバス101に接続されるため、バス制御装
置108の内部に構成するとプロセサバスとの接続線を共
用できる。

この場合の割込み制御装置の構成を第５図に示す。

図中、501はバスアクセスやプロセッサバス101とシス
テムバス102の接続を制御するバスコントローラ、102が
割込み制御装置と等価な機能を有する割込みコントロー
ラ104であり、割込みコントローラとバスコントローラ5
01との両方がプロセッサバスが内部接続されている。

このような構成によりバス制御部全体をLSI化すれ
ば、本実施例に係る割り込み制御装置をシステムに実装
しやすくなるという効果がある。

以上、本実施例によれば、チャネル自身の割り込み要
求を受け付けるべきPEに割り込み要求を発生すること
が、各チャネルごとに１本づつ設けた割り込み信号線で
実現できるので、ハードウェア量が小さくてすむマルチ
プロセサシステムの割り込み制御装置が実現できるとい
う効果がある。

また、PEからのライトアクセスにより、他のPEへの外
部割り込みが起動できるので、特別の信号線を設けない
でPEからPEへのハードウェァ割り込みが実現できるとい
う効果がある。

また、周辺装置の割り込み信号線のアサートによりセ
ットされる割り込み要求と、PEが発生する割り込みとの
両方の、すべての周辺装置および、すべてのPEの中から
割り込み要求元を知ることが、一度のリードでできるの
で、処理速度の速い割り込みハンドラを組むことができ
るという効果がある。

なお、本実施例においては、PEを４台として説明した
がこれに限るものではない。また、プロセッサバスとシ
ステムバスを異なるバスとしたが、これは共通のもので
も良い。

また、本実施例においては、割込み要求ビットと割り
込み要求のイネーブルビットの条件がそろった場合に割
込み制御装置は、割込み要求をPE出力する場合について
説明したが、これは、例えば複数の割込み要求ビット、
または、複数の割込み要求ビットと割り込み要求のイネ
ーブルビットの組の条件がそろった場合に、割込み制御
装置は割込み要求を出力するようにしても良い。この場
合、たとえば割込み制御装置内に割込み要求出力の条件
テーブルを備えることにより、割込み要求出力の条件を
PEより設定可能とするのが望ましい。

［発明の効果］ 以上のように、本発明によれば、ハードウェア量をさ
ほど増大することなしに、バススループットを低下する
ことなく、統一的に、要求発生元の認知を含めた割込み
の制御を行うことのできるマルチプロセッサシステムを
提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマルチプロセッサシス
テムの構成を示すブロック図、第２、３、４図は割込み
制御装置が備えるICRレジスタの構成を示すブロック
図、第５図は割込みコントローラとバスコントローラを
備えたLSIの構成を示すブロック図、第６図は割込み制
御装置が備えるレジスタの他の構成を示すブロック図、
第７図は割込み制御装置のICRレジスタ周辺の内部構成
を示すブロック図である。 101……プロセサバス、103……PE、104……割り込み制
御装置、105……バス制御装置、107……ICR制御レジス
タ、108……バスライン、201……CIビット、301……PI
ビット、202……CEビット、302……PENビット。

フロントページの続き (72)発明者 木村 光一 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 川口 仁 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 小林 一司 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭54−102933（ＪＰ，Ａ) 特開 昭63−271654（ＪＰ，Ａ) 特開 昭63−132368（ＪＰ，Ａ) 特開 昭63−184860（ＪＰ，Ａ) 特開 平１−187665（ＪＰ，Ａ) 特開 平１−273157（ＪＰ，Ａ) 特開 平２−281362（ＪＰ，Ａ) 特開 昭63−85954（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/16 G06F 9/46 311 G06F 12/00 571

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】複数のプロセッサエレメント（PE）と、割
   込み制御装置とを有し、 前記割込み制御装置は、各PEに対応した、少なくとも対
   応するPEよりリードアクセス可能かつ対応するPE以外の
   他のPEよりライトアクセス可能な割り込み要求レジスタ
   と、少なくとも対応するPEよりライトアクセス可能な、
   各割り込み要求レジスタに対応した割り込みイネーブル
   レジスタと、割込み要求手段とを備え、 前記各割り込み要求レジスタは、対応するPE以外の他の
   各PEよりの割り込みの要求の発生を示す、他の各PEに対
   応した割り込み要求ビットを少なくとも有し、 前記各割り込みイネーブルレジスタは、対応する割込み
   要求レジスタの各割り込み要求ビットの示す割込みの要
   求に対する許可を示す、割込み要求ビットに対応したイ
   ネーブルビットを有し、 前記割込み要求手段は、割り込み要求レジスタの割り込
   み要求ビットと、割り込み要求ビットに対応するイネー
   ブルビットとに応じて、該割り込み要求ビットが属する
   レジスタに対応するPEに割込み要求を行うことを特徴と
   するマルチプロセッサシステム。
2. 【請求項２】複数のプロセッサエレメント（PE）と、周
   辺装置と、割込み制御装置とを有し、 前記割込み制御装置は、各PEに対応した、少なくとも対
   応するPEよりリードアクセス可能な割り込み要求レジス
   タと、各割り込み要求レジスタに対応した、少なくとも
   対応するPEよりライトアクセス可能な割り込みイネーブ
   ルレジスタと、割込み要求手段とを備え、 前記各割り込み要求レジスタは、各周辺装置よりの割り
   込みの要求の発生を示す、周辺装置に対応した割り込み
   要求ビットを少なくとも有し、 前記各割り込みイネーブルレジスタは、対応する割込み
   要求レジスタの各割り込み要求ビットの示す割込みの要
   求に対する許可を示す、割込み要求ビットに対応したイ
   ネーブルビットを有し、 前記割込み要求手段は、周辺装置に割込み要求が発生し
   た場合に、各割込み要求レジスタの該周辺装置に対応す
   る割込み要求ビットを設定し、割り込み要求レジスタの
   割り込み要求ビットと、割り込み要求ビットに対応する
   イネーブルビットとに応じて、該割り込み要求ビットが
   属するレジスタに対応するPEに割込み要求を行うことを
   特徴とするマルチプロセッサシステム。
3. 【請求項３】周辺装置を備えた請求項１記載のマルチプ
   ロセッサシステムであって、 前記各割り込み要求レジスタは、各周辺装置よりの割り
   込みの要求の発生を示す、周辺装置に対応した割り込み
   要求ビットを有し、 前記割込み要求手段は、周辺装置に割込み要求が発生し
   た場合に、各割込み要求レジスタの該周辺装置に対応す
   る割込み要求ビットを設定することを特徴とするマルチ
   プロセッサシステム。
4. 【請求項４】割り込みの要求の発生を示す割り込み要求
   ビットを有する、外部よりアクセス可能な、複数の割り
   込み要求レジスタと、 割込み要求レジスタに対応した、対応する割込み要求レ
   ジスタの各割り込み要求ビットの示す割込みの要求に対
   する許可を示す、割込み要求ビットに対応したイネーブ
   ルビットを有する、少なくとも外部よりライトアクセス
   可能なイネーブルレジスタと、 割り込み要求レジスタの割り込み要求ビットと、割り込
   み要求ビットに対応するイネーブルビットとに応じて、
   該割り込み要求ビットが属するレジスタに対応する割込
   み信号を出力する割込み要求手段と、 を有することを特徴とする割込み制御装置。
5. 【請求項５】割り込みの要求の発生を示す割り込み要求
   ビットを有する、外部より少なくともリードアクセス可
   能な、複数の割り込み要求レジスタと、 割込み要求レジスタに対応した、対応する割込み要求レ
   ジスタの各割り込み要求ビットの示す割込みの要求に対
   する許可を示す、割込み要求ビットに対応したイネーブ
   ルビットを有する、少なくとも外部よりライトアクセス
   可能なイネーブルレジスタと、 入力信号に応じて割込み要求ビットを設定する手段と、 割り込み要求レジスタの割り込み要求ビットと、割り込
   み要求ビットに対応するイネーブルビットとに応じて、
   該割り込み要求ビットが属するレジスタに対応する割込
   み信号を出力する割込み要求手段と、 を有することを特徴とする割込み制御装置。
6. 【請求項６】入力信号に応じて割込み要求ビットを設定
   する手段を有することを特徴とする請求項４記載の割込
   み制御装置。
7. 【請求項７】請求項４、５または６記載の割り込み制御
   装置とバス制御装置とを同一のチップ内に有することを
   特徴とするマルチプロセッサシステム制御用IC。