JP2593146B2 - データハブ - Google Patents

データハブ

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JP2593146B2
JP2593146B2 JP61154955A JP15495586A JP2593146B2 JP 2593146 B2 JP2593146 B2 JP 2593146B2 JP 61154955 A JP61154955 A JP 61154955A JP 15495586 A JP15495586 A JP 15495586A JP 2593146 B2 JP2593146 B2 JP 2593146B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake

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  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Information Transfer Systems (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマルチプロセッサシステム及び分散プロセッ
サシステムに係り、特に分散プロセッサ間及びマルチプ
ロセッサ間のデータ転送手段に関する。
従来の技術及びその問題点 分散処理のためのマルチプロセッサシステムアーキテ
キチャはプロセッサ間で共用される共通メモリを度々使
用する。これはマルチプロセッサシステムでは複数ポー
トメモリ、あるいはクロスバースイッチ、タイムシェア
共通バス、あるいは二重バス構造を含むアーキテクチャ
を使用することでなされる。
複数ポートメモリシテムは各々のメモリモジュールと
各々のプロセッサとの間に別々のバスを使用する。各々
のプロセッサバスは各々のメモリモジュールに物理的に
結合される。各々のメモリモジュールは複数のポートを
有し、各々のポートはバスの一を受入れる。各メモリモ
ジュールは所定の時間にどのポートがメモリをアクセス
するかを決定する内部制御ロジックを有する。メモリア
クセスに際して生じる衝突は各メモリポートに優先順位
に割当てることで解決される。プロセッサとメモリ間に
複数のパスがあるため高い転送速度が実現される。マル
チプロセッサクロスバースイッチアーキテキチャではプ
ロセッサバスとメモリモジュールパスとの間の交点に切
換点が形成される。各切換点はプロセッサとメモリとの
間に物理的な転送路を形成する制御ロジックを有する。
制御ロジックはバス上を送られたアドレスを吟味し、そ
の特定のモジュールがその時点でアドレスされた状態で
あるか否かを判定し、また同一のメモリモジュールに対
する複数のアクセス要求を所定の優先順位に従って解決
する。
マルチプロセッサタイムシェアアーキテクチャでは一
定数のプロセッサが共通パスを介してメモリユニットに
接続される。かかるシステムでは一度に一のプロセッサ
しかメモリと通信できない。転送動作は任意の時間にバ
スを制御できるプロセッサによって制御される。他の転
送の開始を待っているプロセッサはまずバスの使用可能
状況を判断し、バスが使用可能になって始めてメモリユ
ニットをアドレスして転送を開始する。このシステムで
は全てのプロセッサが一の共通バスを共用しているため
メモリアクセスに際して衝突が発生する。メモリのとり
ありはアクセス要求のあるユニット間の優先順位を決定
するバスコントローラによって解決される。このタイム
シェアアーキテクチャでは一のプロセッサしかメモリと
通信できず、他の全てのプロセッサは内部処理に使用中
であるがバスがあくのを待っている状態になっており、
従って不利である。
タイムシェア共通バスマルチプロセッサアーキテクチ
ャよりも効率的なアーキテクチャはデュアルバスマルチ
プロセッサ構造であり、この場合一定数のローカルバス
が各々ローカルメモリ及び一または複数プロセッサに接
続されている。システムバスコントローラが各々のロー
カルバスと協働して各ローカルバスを共通システムバス
へ結合する。多くの設計において、ローカルバスに接続
される装置はローカルフロセッサによってのみ使用可能
である。共通システムバスに接続されたメモリは全ての
プロセッサで共用される。システムはローカルバスに接
続された装置が他のローカルバスのプロセッサによって
もアクセズてきるように構成される。一つのプロセッサ
のみがシステムバスを介して任意の時間に共用メモリ及
び他の共通をリソースと通信できる。ローカルバス上の
他のプロセッサはローカルメモリ及びローカル装置との
通信に使用中である状態に維持される。かかるシステム
はマルチプロセッサシステムと考えてもよいが、より正
確には複数コンピュータシステムとして分類されるもの
である。これはプロセッサ，メモリ，及び他の装置が互
いにローカルバス上で接続された場合、かく形成された
ローカルグループ自体が一つのコンピュータシステムを
なすためである。
安全上の理由から多くのシステムは独立の動作する複
数のコンピュータを有るすリダンダントな構成にされて
いる。他のリダンダントなシステムは分散プロセッサの
半独立のな動作を与えるもので、故障したプロセッサあ
るいはそれに関する装置がシステム全体の動作を破局的
に低下させることなくシステムから切離されるように構
成されている。
分散マルチプロセッサシステムは最大の効率を得るた
めには半独立に動作する必要がある。相互接続信号リン
クを有しつつ独立に近い動作を達成するためにはプロセ
ッサオーバヘッドを回避する分散プロセッサの間の何ら
かのデータ転送手段を使用せねばならない。これはある
程度までは各ポート毎に物理的に分離されたアドレス及
びデータ入力バスを有する複数ポートメモリユニットを
使用することで達成できる。プロセッサ間のハンドシェ
イクにより複数ポートメモリを媒介にしたプロセッサ間
のデータ転送に必要な制御が得られる。しかし、共用メ
モリの使用はある程度のアドレス自由度を与えるもの
の、一度一つのプロセッサしかメモリをアクセスうする
ことができない。この制約はいくつかのシステム設計上
の要求、例えばプロセッサにメモリを自由にアクセスさ
せたいという要求と両立しない。
かかるシステム設計上の要求、すなわち共用メモリに
よって「待機」状態にされることをなくする問題の部分
的な解決は先入れ先出し（FIFO）バッブァをプロセッサ
間に使用することで得らえる。これによりプロセッサが
直ちにメモリをアクセスするのが妨げられることがなく
なり、データ流れの自由度が確保される。データは異な
った速度で入出力でき、出力データは常にデータがバッ
ファに入ったのと同じ順序になる。二方向のデータ流れ
についてFIFOバッファを両方向に使用することができ
る。しかし、共用メモリで得られるアドレッシングの自
由度はFIFOバッファを用いた解決策では失われる。
上記の共用メモリ及びFIFOバッファを用いた解決策は
個々の利点わあるものの、いずれも別のメモリにより分
離が与えられるにもかかわらず、最も望ましい処理の独
立性の欠如により問題点を有している。共用メモリを用
いた場合任意の時間にプロセッサをアクセスできないた
めシステム効率を低下させる望ましくない待機状態が発
生する。FIFOバッファによりバッファリングされたCPU
では共用アドレッシングにより得られる情報が使用でき
ない。すなわち、CPUはFIFOに書込む際データの位置割
当てを制御することはできるがFIFOから読取る際のデー
タの割当てを制御できない。換言すれば、読取る際CPU
は所望の記憶位置に到達するまでに関係のないデータを
読取らねばならない。
より効率的な分散プロセッサの処理を行なうことがシ
ステムが複雑になるにつれよ重要になってくる。プロセ
ッサの数が増加するにつれ相互通信条件はより複雑にな
り、望ましくない待機状態を生じる機械が増えてくる。
そこで半独立動作を相対的に維持ないし増大させつつ処
理効率を増大させる手段が必要になってくる。
本発明はプロセッサ間を結合するのに使われ、プロセ
ッサ間のデータ転送を高効率で実行するモジュール式デ
ータハブとして機能する中枢的構成ブロックを提供する
ことを目的とする。
問題点を解決するための手段 本発明においては制御プロセッサないしマスタCPU及
びこれと協働するメモリが同様な協働するメモリを有し
ていてもよい別のプロセッサを含む一又は複数の分散し
た装置との間でデータの交換を制御プロセッサ及びこれ
を協働するメモリと他の各々の装置及びこれと協働する
メモリ（これを有する場合）とをモジュール式データハ
ブで結合することにより実行する。マスタCPUによるイ
ニシャライズの後データハブはマスタCPUの命令により
一又は複数の結合された装置へのデータ転送要求を生成
する。一又は複数の要求が生成するとデータハブはマス
タCPUによってデータソースとして指定された装置への
データ転送要求の実行を開始する。ハブによる指定デー
タソースへの転送要求の生成は直接メモリアクセス（DM
A）サイクルを開始する。処理を維持するかハブの制御
を放棄するかの決定権はデータソース側にある。データ
ソースの命令処理は妨げられない。ハブは必要なデータ
をデータソースから得ることを記憶し、そのデータを指
定された転送先のユニットにその転送先ユニットに好都
合なタイミングで転送する。そこでハブは転送先ユニッ
トに転送準備のできたデータを持っていて、転送先ユニ
ットがデータを受取るのに好都合であると判断するまで
待機中であることを知らせる。転送先ユニットがハブに
転送に行なうように信号を送ると転送先ユニットは目下
実行する必要のある無関係なプログラムの実行を再開
し、一方ハブは転送先ユニットの協働するメモリを直接
にアクセスすることが許される。転送先ユニットで使わ
れているプロセッサによっては転送が終るまで通常のプ
ログラムの実行を中断し待つ必要がある場合もある。ハ
ブは複数の並列フォーマットデータチャンネルのみ、あ
るいは並列及び直列フォーマットチャンネルの組合わせ
を含むことができる。
本発明ではまた各チャンネルはハブ内に形成されるプ
ログラム可能優先順次を有し、これにより各チャンネル
と協働する様々な装置からの競合するデータ転送要求を
裁定することができる。そこでハブが一又は異なった優
先順位を割当てられた転送要求を別々のチャンネルから
受取った場合は最高の優先順位を有する装置がまず転送
アクセスを許され、一方これと競合するチャンネルない
しこの競合チャンネルの転送要求待ち行列に入れられて
各々より高い優先順位の転送がプログラムされた転送優
先順位に従って実行された後転送アクセスを許される。
優先順次の構造はより高い優先順位の転送要求が生じた
場合に実行中の低い優先順位の転送が中断されるような
ものでもよい。この優先順位の低い転送は優先順位のよ
り高い転送が実行された後に再開される。
本発明ではまた独立した割込条件の選択された組合わ
せに応答するように再プログラム可能なマスク可能割込
ラインがハブ中に形成される。
本発明ではさらに複数ポートデータハブが分散プロセ
ッサシステムの構成における中枢的な要素として使用さ
れる。複数のプロセッサ間をインターフェースするのに
ハブのようなモジュール式の建築ブロックに似た装置を
使用することにより分散されたサブシステム間に望まし
い高度な独立性を与える多様性のある構成要素が得られ
る。そこで複数のプロセッサをモジュール式複数ポート
データハブにインターフェースし、複数のモジョール式
ポートデータハブを互いに結合することで多数のマルチ
プロセッササブシステムを有する複雑に分散したプロセ
ッサシステムが構成される。各々のモジュール式複数ポ
ートデータハブはデータ転送のいわば中心点として機能
し、システム全体にかかるデータ転送の中心点が数多く
形成される。
このように本発明によるモジュール式複数ポートデー
タハブは特に分散プロセッサシステムの構成に際し必要
に応じていくらでも複製できるデータハブを構成するモ
ジュール式の建築ブロックにやや構成上の機能が似た装
置であり、またマルチプロセッサ用途のより限定された
目的にも使用できる。これは各チャンネルがDMA構造を
有するマルチチャンネルインターフェース装置を用いて
デュアルポートRAMなど共用バスのアドレッシングの独
立性とFIFOアーキテクチャの情報流れの自由さとを結び
つけるものである。データは分散プロセッサ間を極くわ
ずかのプロセッサオーバヘッドで転送される。
実施例 本発明のこれらの、また他の目的、特徴及び利点は以
下の図面を参照した実施例の詳細な説明より明らかとな
ろう。
第１図は本発明による複数のモジュール式複数ポート
データハブ10を有する分散プロセッサシステムを示す図
である。各々のハブは各々専用メモリを有るプロセッ
サ,I/Oコントローラ,I/O装置，インターフェース装置，
及びその他多数の装置の一であってよい複数のデータソ
ース／転送先ユニット12をインターフェースする。さら
にデータソース／転送先ユニット12は例えば第１図に示
したシステムと全く同一のシステム全体を含んでいても
よい。かかるリダンダントな構成はデータの一体性を確
信するのに使用される。データリンク14は各々のデータ
ソース／転送先ユニット12の協動するモジュール式複数
ポートデータハブ10とを結合するのに使用される。かか
るリンク14は直列でも並列でも、また同期的でも非同期
的でもよい。
本発明による多数ポートデータハブ10はマルチプロセ
ッサシステム、特に分散プロセッサシステム構成用のい
わば建築ブロックに似たユニットとしての使用を意図し
ている。しかし、本発明によるデータハブはまた複数プ
ロセッサシステム中でも使用できることを念頭に置いて
おくべきである。設計者はデータハブ10をデータをソー
スと転送先との間でソース／転送先プロセッサオーバヘ
ッドをほとんど生じずに転送できる中枢的要素として使
用すことができる。
本発明によるハブ設計の本質的な特徴はデータソース
とデータ転送先との間でメモリの共用を必要としない点
にある。これにより従来のシステムで必要とされたオー
バヘッドを除去することが可能になる。
第２図は各々２つのデータハブ26,28及び30,32を使用
するように設計されている一対のリダンダントなシステ
ム22,24を有するシステム20を示す。２つのシステム22,
24は２つの別々の直列データリンク34,36を介して互い
に通信することができる。そこで＃１のデータハブ26は
リンク34を介して＃３のデータハブ30に直列に結合され
ている。同様に＃２のデータハブ28は＃４のデータハブ
32に直列リンク36を介して直列に結合されている。一般
にシステム22中の装置はどれも直列データリンク34,36
のいずかを介してシステム24中のあらゆる装置と通信す
ることができる。しかし実際には指定されたシステム中
の選択されたユニットのみが通常別のシステムの他の選
択されたユニットと通信する。第２図のシステムアーキ
テクチャにおいては各々ハブ26,28,30及び32は並列リン
ク38,40,42,44,48,50,52,及び54を介してそれぞれ一対
のローカルバス56及び58,56及び60,62及び64,及び64及
び66をインターフェースする。
ローカルバス56,58,60,62,64,及び66は一群の装置68,
70,72,74,76,及び78をインターフェースする。第２図の
群の各々はCPUとメモリユニット（MU）とを含む。CPU及
びMUの各々は協働するバスと同様に符号付けされてい
る。換言すれば＃１のデータハブ26は＃１のローカルバ
ス56及び＃２のローカルバス58を＃３のハブ30の結合す
る。かくて＃16＊CPUはデータを＃１のMUから＃１のロ
ーカルバス56,並列リンク38及び＃１のデータハブを経
てシステム20中の他の装置のどれかに転送する。
同様に第３図にリダンダントのサブシステム82,84を
有する別のリダンダントシステム80を示す。第２図のシ
ステムと第３図のシステムの主要な差はハブ＃１及び＃
2,またハブ＃３及び＃４の間にそれぞれ別の直列データ
リンク86,88が存在し、また同じサブシステム内でハブ
間にローカルバスの共用がないことである。勿論第1,第
2,及び第３図のシステムアーキテクチャは本発明による
モジュール式複数ポートデータハブを使用して構成され
る様々なアーキテクチャのわずかな例にすぎないことを
理解すべきである。
第４図は本発明によるモジュール式マルチポートデー
タハブの概略的なブロック図である。第４図の複数ポー
トデータハブはデュアルポートデータハブであり、簡単
のため２つのポートした有さない。しかし開示する本発
明思想はデータハブ内に複数のポートが含まれる場合を
包括するものであり、デュアルポートデータハブに限定
されるものではないことを理解すべきである。
第４図の複数ポートデータハブ10はシステムA90とシ
ステムB92とをインターフェースするように示してあ
る。システムＡ及びシステムＢはそれぞれCPU95,96及び
協働するメモリユニット98,100を有する。各々のシステ
ムのCPUは概略的に単一のバスライン102,104として示し
たデータ，アドレス，及び制御バスを介して協働するメ
モリユニットと通信する。バス102及び104の各々は別々
の複数ポートデータハブ10と別々のポートにおいて通信
を行なう。このように、システムＡとシステムＢとの間
でのメモリの共用はされない。
システムＡと複数ポートデータハブとの間にはハンド
シェイク制御ライン106,108,及び110が設けられる。ま
た同様にシステムＢと複数ポートデータハブとの間には
ハンドシェイクライン112,114,及び116が設けられる。
ハブと各々のCPUとの間の３つのハンドシェイク制御ラ
インはハブと各々のCPUを結ぶ２つのハンドシェイクラ
インにまで減少させることができることを理解すべきで
ある。これは個々のCPUで必要なハンドシェイク思想如
何による。
また第４図に概略化して示した複数ポートデータハブ
は上記のデュアルポートによる実施例に限定されること
はなく、また並列インターフェースに限定されることは
ないことを理解すべきである。各々のハブは個々に形成
でき、第５図に示すように多数の並列チャンネルと多数
の直列チャンネルとを含ませるためのバス帯域幅によっ
てのみ限定される。バス帯域幅はメモリシステムに可能
な最大転送速度である。例えば100ナノ秒のアクセス時
間を有するメモリ装置を有するメモリユニットシステム
は10メガヘルツのバス帯域幅を有している。これは転送
速度に対するチャンネルの総数を制御する。またシステ
ム全体はそのシステム内の最も遅いメモリユニットの帯
域幅で通信する。そこで第５図において複数ポートデー
タハブ10はＮの並列チャンネルとＺの直列チャンネルと
の間でデータ転送をすることができる。換言すれば、本
発明による複数ポートデータハブは様々なアーキテクチ
ャにモジュール化することができる。
第６図は第４図と同様に２つのサブシステム120及び1
22とインターフェースする２つのポートのみを有する複
数データハブ10を単純化して示す図であるが第６図は第
４図よりやや詳細になっている。各々のサブシステム12
0及び122はそれぞれローカルバス124及び126を介して複
数ポートデータハブ10とインターフェースされている。
各サブシステムはそれぞれCPU128,130及びメモリユニッ
ト132,134を含む。
第６図の複数ポートデータハブ10は各々ローカルバス
＃1 124及びローカルバス＃2 126と通信する２つのチャ
ンネル136及び138及び138を有している。チャンネルA13
6はローカルバス＃1 124からのライン140上の並列情報
を受信して同じ情報をライン142を経てローカルバス＃2
126に出力する。一般にライン140を経て受信されたデ
ータはライン142へ供給されるデータと同じであるがア
ドレスは同じあったりなかったりする。チャンネルB 13
8は＃２のローカルバス126からデータをライン144を経
て受信して同じデータを同一の、あるいは異なったアド
レスでライン146を経て＃１のローカルバス124へ出力す
る。そこでチャンネルＡ及びチャンネルＢは並列データ
チャンネルの特徴を有する。しかしチャンネルＡとチャ
ンネルＢとは本発明では単一の二方向チャンネルに結合
することが可能なことを理解すべきである。
＃１サブシステム120及び＃２サブシステム122の転送
速度に対する独立性を強化するため別のチャンネルが設
けられる。
複数ポートデータハブのチャンネル136,138の各々は
受信部148,150及び送信部152,154に分割される。これら
の送受信部はワードカウントレジスタ156,158,160,162,
バッファレジスタ164,166,168,170,及びアドスレジスタ
172,174,176,178を含む。
複数ポートデータハブ10はチャンネルＡと協働するリ
クエストフリップフロップ180及びチャンネルＢと協働
する同様なリクエストフリップフロップ182とを含む。
またメモリアドレスレジスタ184がチャンネルＡと協働
し、同様なメモリアドレスレジスタ186がチャンネルＢ
と協働する。データハブ10はまだ制御ユニット188及び
状態レジスタ190とを含む。
各サウシステム120,122のCPUはアドレスレジスタ192,
194,バッファレジスタ196,198,及びリクエストフリップ
フロップ200,202を含む。各サブシステム120,122のメモ
リユニット132,134はバッファレジスタ204,206,及びメ
モリユニット208,210を含む。＃１サブシステム120と＃
２サブシステム122との間のデータ転送は第７及び第８
図のフローチャートを参照するとわかりやすい。
第７図は第６図の複数ポートデータハブ10内で同時に
進行する２つのフローチャートの単純化した例である。
スタートステップ200で動作を開始した後まず判定ステ
ップ202で第６図のリクエストフリップフロップA180が
１であるか否かが判定される。否であれば＃１サブシス
テムのローカルバス124をアクセスする要求がどのユニ
ットからもなされていないことを意味する。従ってこの
場合プログラムは204で示すステップ202から戻るループ
を連続的に行ない、同一の質問をくりかえす。ローカル
バス124に対する要求がなされている場合は次にステッ
プ206が実行されて複数ポートデータハブ10がローカル
バス＃1 124のアクセスを要求する。次いでステップ208
でアクセス要求がCPU＃1 128によって許可されているか
否かが判定される。否であればローカルバスのアクセス
が許可されるまでプログラムはステップ208から210で示
すループを循環する。アクセスが許容されると次いでス
テップ212実行され、チャンネルＡ受信アドレスレジス
タ172がその内容をメモリ＃１アドレスレジスタ184へ転
送する。チャンネルＡの受信アドレスレジスタ172はCPU
＃１又はCPU＃２のどちらか一方からそのどちらのCPUが
システム転送を制御しているか如何によってその内容を
与えられる。次いでステップ214が実行され、アドレス
されたロケーションのメモリスペース１の内容がメモリ
１のバッファレジスタに転送され、次いでチャンネルＡ
の受信バッファレジスタ164に転送される。リクエスト
フリップフロップＡが次いでステップ216でゼロとさ
れ、ステップ218でリクエトテフリップフロップＢが１
とされ、またステップ220でCPU＃１の一のバスが解放さ
れる。プログラムは次いで222で示すループヲ辿ってス
テップ202に戻る。
リクエストフリップフロップがステップ218で１にセ
ットされるとその変化がステップ224で検知される。こ
のステップ224での状態の１の変化の検知に先立ち第７
図右側に示すプログラムは要求が検知されるまでステッ
プ224をくりかえし循環している。検知の後、ステップ2
26が次いで実行され、テーダハブ10がローカルバス＃2
126のアクセスを要求する。次いで判定ステップ228が実
行され、CPUバスのアクセスが許可されているか未許可
であるかが判定される。否であれば230で示す連続ルー
プがアクセスが許可されるまでくりかえされる。許可さ
れると次いでステップ232が実行され、チャンネルＡの
送信アドレスレジスタ174の内容がメモリ＃２のアドレ
スレジスタ186に転送される。次のステップ234でチャン
ネルＡの送信バッファレジスタ166に保持されているデ
ータがメモリ＃２のバッファレジスタ206の転送され、
また次いでメモリスペース＃2 210の適当なアドレスへ
転送される。送信バッファレジスタ166は制御ユニット1
88に制御されて内容を受信バッファレジスタ164から受
取る。同様な他のブロック間の転送が上記の転送がなさ
れるに先立ち送受信部内でも生じている。次いでステッ
プ236でリクエストフリップフロップＢはゼロにセット
される。転送ワードカンンタレジスタ158の内容は次い
でステップ238で１減らされ、CPU＃２のバスがステップ
240で解放される。ステップ242で転送ワードカウントレ
ジスタがゼロであるか１であるかの判定がなされる。否
であれはリクエストフリップフロップＡはステップ244
でゼロにセットされ、第７図左側のステップ202に後続
するステップが全てのワードが転送されてしまうまでく
りかえし実行される。
ステップ242のワードカウントレジスタがゼロである
場合CPUはステップ246で転送が完了したと報告される。
次いでステップ248が実行され、マスク可能割込がイネ
ーブルされているか否かが判定される。割込がイネーブ
ルされている場合認定されたCPUがステップ250で割込ま
れ、ステップ224への復帰がなされる。割込がイネーブ
ルされていない場合プログラムはCPUに割込むことなく
直ちにステップ224に復帰する。勿論このフロープログ
ラムは状態マシンを使用して実行できることを理解すべ
きである。
第８図は単純化したフローチャートは典型的なサブシ
ステム中のCPUにおける一連の事象及び複数ポートデー
タハブで生じている一連の事象を同時に示している。仮
想的時間線が図の頂部から底部にかけて走っているもの
とする。この場合CPUは制御CPUであり、ステップ300で
データ転送用にデータハブ内にチャンネルが構成され
る。データハブはステップ302でチャンネアクティビテ
ィを開始することにより応答する。一方CPUはステップ3
04に示す如く無関係なプログラムを自由に実行する。ス
テップ306でチャンネルが転送データを必要としている
ことあるいは転送すべきデータを有していることが判定
されるとステップ308でリクエストフリップフロップＡ
が１にセットされる。CPUはステップ310を周期的に実行
して転送要求があるか否かを判定する。否であればステ
ップ304で無関係なプログラムの実行に戻る。一方要求
が有る場合はCPUはステップ312で自分自身が使用中であ
るか否かを判定する。使用中であればステップ304の無
関係なプログラムの実行に戻る。否であればCPUはリク
エストフリップフロップをステップ314で１にセット
し、同時にそのプロセッサ構成如何によって転送が終了
するまで待つか否を決定する。そのプロセッサ構成がCP
Uに転送が終るまで待たせる必要がないようなものであ
る場合CPUはステップ316で転送が終了するまでの待つこ
とが不要であると判断し、次いでステップ318が実行さ
れ、CPUリクエストフリップフロップが再びゼロにセッ
トされる。特定のプロセッサ構成のため関係のないプロ
グラムの実行に進む前に転送が完了されるまで待つ必要
がある場合はCPUはステップ316で転送終了まで待つこと
が必要であると判断し、次いでステップ320が実行さ
れ、転送が終了したか否かがくりかえし判定される。否
であればステップ320がループ322で示すように転送が終
了するまでくりかえし実行される。転送が終了すると次
にステップ318が実行され、CPUリクエストフリップフロ
ップがゼロにリセットされ、制御ステップ304へ再び戻
され無関係なプログラムのCPUによる実行が継続する。
CPUリクエストフリップフロップがステップ314で１に
セットされた後既にステップ324においてCPUリクエスト
フリップフロップがステップ314で１にセットされるの
を持っているデータハブは次にステップ326を実行し、C
PUとハブとの間でデータ転送がなされる。転送が終了し
た後データハブはステップ328でリクエストフリップフ
ロップＡを再びゼロにセットし、これによりステップ32
0でCPUは転送が終了したことを知る。
第９図は本発明によるモジュール式複数ポートデータ
ハブ10の実施例を示す単純化したブロック系統図であ
る。第９図の実施例は２つの直列入／出力ポート及び２
つの並列入／出力ポートを有する。サブシステム＃１は
本実施例ではマスタCPUである。第９図のハブは例えば
第３図のアーキテクチャに使用することができる。各々
のハブは２つの直列データリンク及び２つの並列データ
リンクとインターフェースする。第９図の特定の実施例
は既に指摘したように第３図のアーキテクチャに使用す
るのが有利であるが、これは単に本発明によるモジュー
ル式複数ポートデータハブ特定の実施例として選択可能
な広範囲の内部構造に一にすぎない。第９図の実施例は
従って本発明に教示を使用した特定のシステムアーキテ
クチャの単なる一例にすぎないことを理解すべきであ
る。
第９図の実施例の２つの並列入／出力ポートの構造に
は第１の並列ポートの別個のデータバス350及び別個の
アドレスバス352及び第２の並列ポートの多重化データ
／アドレスバス354が含まれる。第２の並列ポートのラ
イン354上のサブシステム＃２へのハブ10からアドレス
出力はデータがこの同じラインを通って送信したり受信
したりされる前に外部でラッチする必要がある。
勿論、ここで開示する（第９図に関連して）ハブと衛
星サブシステムあるいはハブ等を結合する特定のアドレ
スデータ，及び制御ラインの構造は単に図示した特定の
実施例での使用状況により決まる便宜的なものにすぎな
ない。従って本発明の範囲内で他の数多くのデータ転送
結合構造が考えられ、ここで開示した実施例は本発明の
範囲を限定するものではない。
図示の第９図に複数ポートデータハブ10は２つの別の
複数ポートデータハブ102及び106とインターフェースさ
れており、ハブ10はこれらと直列ライン360,362,364,36
6,1553遠隔端末インターフェース（RIT）368,及び第６
図のサブシステムと同様な＃１のサブシステム370及び
＃２のサブシステム372を介して通信する。サブシステ
ム＃１及び＃２はどちらもCPUユニットとメモリユニッ
ト（図示せず）を含む。先に説明したようにサブシステ
ム＃１は本実施例ではマスタになっている。
第９図に示した本発明によるモジュール式複数ポート
データハブ10の実施例では６種類のデータ転送が処理さ
れる。転送は複数ポートデータハブ10及び＃１サブシス
テム370,2つのマンチェスタ送信器（XMTR）／受信器（R
CVR）対374,376,378,380を介して結合された２つのデー
タハブ102,106,1553RTI368,及びサブシステム＃2 122と
の間で生じる。図示の実施例えは以下の優先順位のDMA
転送が可能である。
1.1553RTIからサブシステム＃１への、またサブシステ
ム＃１から1553RTIへの転送。
2.＃３のハブ106からサブシステム＃１のメモリへの転
送。
3.＃２のハブ102からサブシステム＃１のメモリへの転
送。
4.＃３のハブ106へのサブシステム＃１のメモリからの
転送。
5.＃２のハブ102へのサプシステム＃１のメモリからの
転送。
6.サブシステム＃１のメモリからサブシステム＃２のメ
モリへの、またサブシステム＃２のメモリからサブシス
テム＃１のメモリへの転送。
DMA要求は制御ブロック382に含まれる制御ロジックと
非同期である。各々の転送要求は上に示した順に優先順
位が与えられ、番号１が最高優先順位をあらわし番号６
が最低優先順位をあらわす。この６つの転送は各々今の
場合マスタサブシステム＃１内にあるデータ転送制御
（マスタ）CPUにより書かれるマスタワードによって個
々にディスエーブル化される。16ビットアドレスバス35
2及び354がサブシステム＃1,1553RTI,及びサブシステム
＃２のバスの双方に64Kアドレススペースの全部を提供
する。
マスタCPUはハブをこれがアドレスポインタ，ワード
カウインタを与え、またデータ転送したいチャンネルを
イネーブルするようにプログラムする。第15図は第９図
のデータライン350上を転送される様々な16ビットワー
ドの定義をサブシステムチャンネル１からハブヘアドレ
スライン352上を送られる読取書込デコード命令と関連
して示す。データラインの場合16ビットワードはハブ内
の様々なレジスタに送られる。読取書込デコード命令の
場合、読度デコード命令はライン333上のチップ選択（C
SB）信号と共にライン331に生じるIOR信号によってハブ
へジクナルされる。また書込デコード命令はチップ選択
命令と関連して生じるライン335上のIOW信号によってシ
グナルされる。ハブをプログラムする場合はサブシステ
ム＃１がまず適当な書込デコード命令を用いてハブ内の
適当なレジスタにアドレスポインタを書込む。次いでサ
ブシステム＃１は適当なワードカウンタレジスタを適当
な書込デコード命令を再び使用してイニシャライズす
る。最後に書後デコード命令９（WR9）を使用して所棒
のチャンネルがサブシステム＃１よりイネーブルされ
る。
1553RTI転送の説明 転送の準備として1553RTI368はライン384を要求す
る。この要求６種類の転送の最高位の優先順位を有して
いる。テータハブ10は以下の条件が全て満足されている
場合この要求に応答する。
1.DMAチャンネル１がイネーブルされている。
2.その時点でのDMAサイクルが終了している。すなわち
ハブはこの時点で他のチャンネルのための動作をしてい
ない。
3.サブシステム＃１よりのMTC、すなわちライン386上の
メモリトグルクロック信号がローになっている。
第10図は1553RTI転送（外部要求DMAサイクル）の典型
的波形のいくつかを示すタイミング図である。第10図
（ａ）には第９図中ライン390上の12MHz信号を示す波形
388を示す。第10図（ｂ）はサブシステム＃１のCPUのよ
りのライン386上の信号を示すメモリトグルクロック（M
TC）信号波形390を示す。MTCがハイの場合にDMA転送が
許される。MTCがローの場合は個々のサブシステムのCPU
が自己と協働するメモリユニットのアクセスを許され
る。MTCはサブシステム＃１への要求に優先順位を付す
のに使用され、これとバスのとりありを裁定するのに有
効である。MTCはいくつかの実施例では図示のような規
則的な再帰的信号であるが、そのパルス幅はプロセッサ
のクロック速度及び実行されているソフトウェア命令に
従って変化してもよい（MTC「スローダウン」について
は第14図を参照）。データ転送と転送要求の内部での優
先順位付けはいずれもサブシステム＃１よりのMTCの立
下り縁の位置によるのでMTCの変化はDMA転送に影響す
る。普通は第10図に示した特定の実施例ではMTCは乗
算，除算，及びシフト命令群の間を除き周期的に脈動す
るこれらの命令群の間はMTCは仮りに複数のACK（確認）
パルスが生じたとしても一様に保持されている。データ
ハブはこの期間は最初の確認パルスのみを使用し他は無
視する。従ってかかる命令が生じるとデータハブの有効
転送速度が減少する。
第10図（ｃ）は転送に備えてRTI368により発せられた
ライン384上の要求信号を示している。第10図（ｄ）は
ハブ10からサブシステム＃１のライン410上の要求信号
（REQ）を示す。第10図（ｅ）はライン402上の信号を表
わすバスイネーブル（BEN）波形400を示す。この波形は
サブシステム＃１がバスを差し迫ったデータ転送に備え
てイネーブルすることを表わす。
同様に第10図（ｆ）はハブが差し迫ったデータ転送に
備えてそのバス350及び352をイネーブルすることを示す
波形404（XOUTEN）を示している。転送が完了すると第1
0図（ｇ）に波形パルス406で示した如き確認信号（AC
K）がライン396に出力される。
マンチェスタ受信器の転送動作の説明 マンチェスタ受信器374及び378の各々は協働する内部
レジスタにおいてワード受信が終了するとワード転送を
要求する。ワードは非同期的に受信され、また受信器は
逐次的に受信されるワードを独立して受信しデータハブ
が必要とする並列フォーマットに組立てる手段を含む。
２つの受信器374及び378はそれぞれ優先順位レベル２及
び３が与えられる。データハブは以下の場合にこれらの
要求に応じる。
1.各々のDMAチャンネル（２又は３）が書込デコード命
令０及び１（第15図WRO及びWR1）によりイネーブルされ
ている。これは適正なアドレスポインタが協働するレジ
スタ内に存在しておりチャンネルが書込デコード命令９
（第15図WR9,D2ビット及びD3ビット（CH2又はCH3））に
よってイネーブルされていることを意味する。
2.RCV×RDYフラグがアクティブ、すなわち受信期おRCV
×RDYフラグがアクティブ、すなわち受信器が16ビット
ワードを完全にデコードしている。デコードが終了する
と受信器は内部RCV×RDYフラグ（第15図D16ビット及びD
15ビット）をセットアップし受信器がその内容（Ｒ×2
RDY又はＲ×1 RDY）の転送準備を完了していることを示
す。このフラグは状態レジスタ408によって読取られ
る。
3.より高い優先順位の未定の要求がない。
4.この時点においてDMAサイクルが終了している。すな
わち最後になされたDMAサイクルが終了している。
5.＃１のサブシステム370のCPUからのMTCが立下った状
態にある。
これらの要求が満足された後データハブ10により＃１
のサブシステム370のCPUに対しライン410上に要求信号
（REQ）が要求される。第11図（ｃ）は要求信号REQの波
形412と第11図（ｂ）のMTC波形390及び第11図（ａ）の1
2MHz波形と関係を示す図である。ライン370上のMTC信号
が立上りさらにライン402上のバスイネーブル信号（第1
1図（ｄ）BEN,波形414）がサブシステム＃１の制御ロジ
ックによって立上げられた後データハブ10はアドレスラ
イン352上のアドレスポインタ，アドレス多重化器（ADD
MUX）416によりデータライン350上に形成される受信器
データ，及び第11図（ｅ）に波形420で示したライン418
上のメモリ読取（MRD）信号とを要求する。ライン396上
の確認信号が転送が終了したことを示し、データバス35
0は確認信号（第11図（ｆ）ACK,波形424）の立上り縁で
RCV×RDYフラグと共にディスエーブルされる。ライン41
0上の要求信号（第11図（ｃ）REQ,波形412）は次いでラ
イン386上のMTC信号が立下る際に除去される）。
マンチェスタ送信器の転送動作の説明 ２つのマンチェスタ送信器（XMTR）376及び380の各々
は協働する送金器バッファが空である（すなわちTX×EM
Pフラグ（状態ワードレジスタの第13又は第14ビット）
がアクティブな）場合、またそのチャンネルのワード転
送カウントがゼロでない場合にはワード転送を要求す
る。図示の実施例ではマンチェスタ送信器が１ワードを
転送するのに20ミリ秒間を要する。送信器が使用中の場
合はTX×EMPフラグ（送信器レジスタが空であることを
示す）は偽となり他のワードがロードされる準備ができ
ていないことを示す。このフラグは状態レジスタ（STAT
US）408で読まれる。２つの送信器376及び380にはそれ
ぞれ優先順位レベル４及び５が割当てられる。複数ポー
トデータハブはかかる要求に以下の条件が満足されてい
る場合応答する。
1.各々の複数ポートデータハブチャンネル（４又は５）
がイネーブルされている。これはサブシステム＃７がハ
ブがサブシステム＃１のメモリから情報を検索するのに
使用するアドレスポインタがセットアップされたことを
意味する。アドレスポインタは書込デコード命令２又は
３（第15図WR2,WR3参照）を要求するサブシステム＃１
によりセットアップされる。すなわちこれはアドレスラ
イン352上に二進数の２又は３を与え、アドレスポイン
タをデータライン350上に設けてＴ×１又はＴ×２レジ
スタ381,383に記憶することでなされる。これはまたサ
ブシステム＃が書込デコード命令３（WR3）を要求しア
ドレスラインが二進数の３を要求しデータラインがワー
ドカウントレジスタに入れられるカウント数を含んでい
る（初めの８ビットに）ことをも意味している。最後に
サブシステム＃１は書込デコード９（WR9）を要求しま
た二進数１をチャンネル４又は５のD4又はD5ビット（第
15図参照）に設けることにより前記送信器をイネーブル
する。
2.TX×EMPフラグがアクティブでTX×ワードカウントが
ゼロでない。
3.より優先順位の高い未決の要求がない。
4.ワード転送カウントがゼロでない。
5.現時点でのDMAサイクルが終了している。
6.サブシステム＃１のCPUからMTCBが立下った状態にあ
る。
これらの条件が満足されると複数ポートデータハブ10
は第12図（ｃ）の波形412で示すようなサブシステム＃
１のバスの要求信号（REQ）をライン410に要求する。第
12図（aa）は第９図のライン390上に存在する信号に対
応する12メガヘルツクロックパルス波形388を示す。第1
2図（bb）は第９図ライン386上のMTC信号に対応す波形3
90を示す。第12図（ａ）は第９図ライン402のBEN信号に
対応する波形414を示す。第12図（ｂ）はライン422上の
MWR信号又はライン418上のMRD信号の一方に対応する波
形416を示す。第12図（ｆ）はライン396上のACK信号に
対応する波形418を示す。
データハブによりサブシステム＃１のバスのアクセス
要求がなされ、またMTC信号が第12図（bb）に示すよう
に立上った後ライン402上にバスイネーブル信号（BEN）
（波形414）が要求される。イネーブル期間内にライン4
22上でのメモリ書込要求が実行された場合サブシステム
＃１のメモリはMWR信号波形416により示す如くメモリか
らハブにアドレスされたデータを書込む。確認信号波形
432は第12図（ｄ）に示すように要求されデータは送信
器376又は380内にラッチされる。確認信号波形418が立
下るとワードカウントが減少しTX×EMPフラグがクリア
される。アドレスポインタは第12図（ｄ）に示す如きラ
イン396上の確認信号の立上り縁によって増やされる。
ライン410上の要求信号（REQ）は次いてライン396上の
確認信号（Ach）が開放された後の最初の12メガヘルツ
クロックによって除去される。
そこで送信器転送動作に際して生じる事象の順序を要
約すると、送信器バッファ376又は380が空になり、すわ
わちTX×EMPフラグがアクティブになり送信器がより多
くの情報を転送する準備ができたことが示されるとデー
タハブにより多くのデータをサブシステム＃１のCPUへ
転送する要求をなし、CPUはそのデータバスをMTCがハイ
である間イネーブルし、またサブシステムのアドレス／
データラインを３状態化し、CPUはデータハウに確認を
送ってDMAが発生したことを示し、さらに複数ポートデ
ータハブはアドレスレジスタを津の転送のための新しい
アドレスの点まで増やす。この時点で送信器からハブ10
2,106の一へのデータの直列伝送の準備が完了する。
プロセッサ間のブロック転送 第９図の複数ポートデータハブ10は＃１サブシステム
370のプロセッサメモリと第２サブシステム382のプロセ
ッサメモリとの間の二方向転送を支持する。この形の転
送は最も優先順次が低く、以下の場合に実行される。
1.DMAチャンネル６がイネーブルされている。
2.より高優先順位の未決要求が存在しない。
3.ブロック転送ワードカウントがゼロでない。
4.現時点でDMAサイクルが終了している。
5.第９図のライン386上のMTC信号が立下っている。
転送の方向はBLK WRD CNT レジスタ429に記憶される
内部ワードカウントワイヤの第９ビット（第15図の書込
デコード命令８（BLK WRD CNT）を参照）により決定さ
れる。第９ビットがハイであることはサブシステム＃２
側の読取サイクル及びサブシステム＃１側の書込サイク
ルを示す。同様にこのビットがローであることはサブシ
ステム＃１のバスの読取サイクルとそれに続くサブシス
テム＃２のバスの書込サイクルとを示す。
DMAチャンネル６がイネーブルされるという仮定はサ
ブシステム＃１のブロックアドレスポインタ（第15図書
込デコード命令６を参照）が既にサブシステム＃１によ
りイニシャライズされていることを意味する。そこでサ
ブシステム＃１のブロックアドレスポインタはサブシス
テム＃１からサブシステム＃２への転送の際サブシステ
ム＃１からのデータが得らえるアドレス、あるいはサブ
システム＃２からサブシステム＃１への転送の際データ
が記憶されるサブシステム＃１中のアドレスを含んでい
る。同様にサブシステム＃２のブロックアドレスポイン
タ（第15図書込デコード命令７（WR7）を参照）もまた
サブシステム間でのデータ転送の際情報が取出されたり
入れられたりするアドレスを内部に有している。ブロッ
クワードカウント（BLK WRD CNT）レジスタはまた第15
図の書込デコード命令９（ワードをマスクイネーブル）
におけるビット６のイネーブルによってイネーブルされ
る際イニシャライズされる。
第９ビットのワードカウントがロー、すなわち第９図
の＃１サブシステム370から＃２のサブシステム372への
データ転送が指令されると複数ポートデータハブ10はサ
ブシステム＃１から送信器への転送に関連して説明した
ような＃１のサブシステム370との間での読取りDMAサイ
クルを開始するが、その際データハブに入来するデータ
が送信器レジスタ376,380でなくATEMPレジスタ430に記
憶される点が異なる。データはライン396上の確認信号
（第12図（ｄ）の波形432を参照）の立上り縁を使って
レジスタ430内にラッチされる。ライン396上の確認信号
が立下るとライン434上にバス要求信号BR（第12図
（ｃ）波形434を参照）が制御ユニット382によって要求
される。サブシステム＃２のCPUが空くと、すなわちラ
イン438上のバス許可信号BG（第12図（ｆ）波形439を参
照）がハイになるとライン440にバス許可確認信号（BGA
CK）がハブにより要求され（第12図（ｇ）波形442を参
照）先行のバスサイクルが終了してハブガバスのマスタ
になっていることが示される。
次いで転送先のアドレスが多重化アドレス／データバ
ス上に要求され（第12図（ｋ）ADBUS、波形446参照）、
安定なアドレスが存在するとハブがライン448にASLE信
号（第12図（ｈ）波形449を参照）を要求する。これは
ラッチ450中のアドレス情報をラッチしてサブシステム
＃２へのアドレスライン452に供給される。アドレスはB
INレジスタ456からアドレスを与えられる多重化器（MU
X）454により与えられる。BINレジスタ456はプログラム
されたアドレス情報をデータライン350を介してサブシ
ステム＃１より与えられる。
データは次いでライン460上にLUDS信号第12図（ｉ）
波形462を参照）を制御ユニット382によって要求するこ
とでサブシステム＃２のメモリに書込まれる。このサイ
クルはサブシステム＃２によりライン466上に要求され
る。第12図（ｊ）に波形464で示した確認信号DTACKによ
り終了する。サイクルの終りにデータ確認信号がまず要
求されることはまずライン388上の12メガヘルツクロッ
ク信号と同期される。これは次いでサブシステム＃２の
全てのラインを３状態化して要求を除去し、サブシステ
ム＃２のサイクルの終りを示すのに使われる。
ブロックワードカウントの第９ビットが１である場合
複数ポートデータハブはまずサブシステム＃２の側の読
取サイクルを実行し、これをデータラッチ（BTEMP）470
内に一時的に内部ラッチし、次にサブシステム１の側の
書込サイクルを実行する。
上記の場合の全てにおいて、第12図（ｄ）又は（ｊ）
に示したようなライン396又はライン466上の確認信号の
立下り縁はブロックワードカウントを減少させる。また
確認信号の立下り縁はそれぞれのアドレスポインタを増
やす。ブロックがサブシステム＃１のメモリからサブシ
ステム＃２のメモリへ動く場合、確認信号は第９図をラ
イン466上の同期した同期確認信号になる。ライン472上
のイネーブル信号（DMAEN）が否定されるとその時に優
先されていた要求はクリアされ（またライン410上の要
求信号もクリアされる、第12図（ｃ）参照）、それ以上
の要求が生じるのを抑止する。これは基本的な要求には
全く影響しない。そこでライン472上にイネーブル信号
が再び出力されるとMTCの立下り縁が再び復元順位を与
え、必要に応じて新たな要求を発生させる。
第13図を参照するに、第９図の＃２サブシステム372
から＃１のサブシステム370へデータ転送するのに際関
係するタイミング関係のいくつかが示されている。第13
図（ａ）の波形388は第９図中ライン390上の12メガヘル
ツ信号を示している。ライン386上のMTC信号は第13図
（ｂ）に波形390として示してある。ライン434上のハブ
からサブシステム＃２へのバス要求信号（BR）が第13図
（ｃ）に波形480として示してある。ライン438及び440
上のバス許可（BG）及び確認（BGACK）信号はそれぞれ
第13図（ｄ）及び（ｅ）の波形482及び484として示して
ある。サブシステム＃２からサブシステム＃１へのブロ
ック移動の際の手順は次の通りである。まずデータハブ
10がサブシステム＃２に対しライン434上にバス要求信
号を出力する。サブシステム＃２は空くとライン438畳
に第14図（ｃ）及び（ｄ）の波形480及び482のようなバ
ス許可信号を出力する。データハブは次いで440上にバ
ス許可確認信号GBACK（第13図（ｅ）の波形484を参照）
をライン440に出力し、ライン434上のバス要求信号をゲ
ートオフし、サブシステム＃２の読取／書込ライン447
をローに駆動し（第13図（ｉ）波形490を参照）、転送
先アドレスを多重化アドレス／データバス354（第13図
（ｈ）波形491を参照）に要求する。アドレスが安定す
るとデータハブはライン448にASLE信号を出力し（ハブ
からのハブ／ラッチイネーブル出力へのアドレスストロ
ーブ入力；第13図（ｆ）波形493を参照）、これはデー
タラッチ450からのアドレスを反多重化する。サブシス
テム＃２内のストローブされたアドレス中にストアされ
たデータはデータハブが読取／書込信号（CPUWR）をラ
イン447上に出力することによりADバス354を経て一時記
憶レジスタ（BTEMP）470へデータ流れ及びライン460上
のLUDS信号をハブ内へ導く目的で送られる。第13図
（ｇ）及び（ｉ）の波形488及び490をそれぞれ参照のこ
と。
そこでデータハブはデータをサブシステム＃２からラ
イン354へ経て記憶レジスタ（BTEMP）470へライン460上
のデータストローブ信号（LUPS）を用いて受入れる。サ
ブシステム＃２のサイクルの終りは第13図（ｊ）のDTAC
K信号波形492によって示される。するとデータハブはそ
の制御ユニット382への内部バス要求信号を発生させ
る。MTC信号はバス要求に際してより高い優先順位の未
決の要求が存在していなければサブシステム＃１への要
求信号をラッチしてライン410に出力する。これの第13
図（ｋ）に波形500で示す。一方サブシステム＃１は第1
3図（ｌ）に波形502で示すバスイネーブル信号をライン
402に出力し、データ転送を開始する。これはサブシス
テム＃１をアドレス／データライン352,350に対して再
び３状態化する。次いでレジスタ470から多重化器386及
びデータライン350を経てサブシステム＃１へ到るデー
タ転送が生じる。これを第13図（ｍ）に波形504で、ま
た第13図（ｎ）に波形506で示す。転送はライン402上の
バスイネーブル信号を受信した後データハブによって開
始される。転送が終了するとサブシステム＃１はDMAが
発生し、データがサブシステム＃１メモリに書込まれた
ことをライン396に確認信号を発生することで示す（確
認信号については第13図（ｎ）を参照）。双方のアドレ
スポインタは次いで増加され、ワードカウントは減少さ
れる。ワードカウントがゼロでないとゼロなるまで全過
程がくりかえされる。
DMA転送のためのタイミングの関係 第14図はサブシステム＃１からサブシステム＃２への
１ワードブロックの転送のタイミングを示す。T1〜T4は
データハブと２つのプロセッサとの間に同期のため変化
する。サブシステム＃１の側の転送はMTC信号とタイミ
ングが整合している。サブシステム＃２の側の転送は12
MHz信号と整合している。第13図のサブシステム＃２の
側の転送はハブとサブシステム＃２との間の信号がMTC
信号と整合していることを示しているが、これは必ずし
も必要ではない。例えば第14図ではMTC信号とハブとサ
ブシステム＃２との間の信号との間には何の関係も存在
しない。
ここで導かれたT1〜T4はサブシステム＃２においてモ
トローラMC68000とインターフェースするハブについて
のものである。しかし他のプロセッサを使用した場合タ
イミングが変化する。
T1はハブがバス要求信号をサブシステム＃２へ送りサ
ブシステム＃２からバス許可確認信号が返るまでの時間
である。MC68000の仕様に基きT1の最小時間は制御CPUの
ランニング周波数の同期の1.5倍に選ばれる。図の例で
はCPU2は８メガヘルツで動作している。同様にT1の最大
時間は制御CPUのランニング周期の４倍であり、上の側
では500ナノ秒である。この時間はCPU2の命令サイクル
のどこでバス要求がなされるかによって多重化する。要
求がサイクルの途中であるとデータハブはアクセスする
前にASLEが否定されるまで待たねばならない。第14図
（ｅ）はデータハブから要求している装置でのバス要求
信号である波形700、及び第14図（ｇ）の波形702で示す
バス確認信号の立下り縁によりこのバス要求信号が否定
されるまでの時間を示している。
バス許可確認信号440がハイになってからライン448上
の信号ASLEの立下りによって示される有効なアドレス、
すなわちデータからの反多重化アドレスが現われるまで
の間の時間T2は少なくとも83ナノ秒（12MHzの１サイク
ル分）で最大値は167ナノ秒に達する。この変化は確認
信号と12メガヘルツクロック信号との内部周期によるも
のである。すなわちライン440上のBGACK信号（第14図
（ｇ）波形702）は12MHz信号と非同期であり、12MHzの
１サイクル分の時間窓（83ナノ秒）内の任意のところで
生じる。そこで第14図（ｄ）に波形704として示す12メ
ガヘルツ信号は第14図（ｈ）の波形706で示すAKLE信号
の立下りをトリガする。波形702で示すバス許可確認信
号の立上り縁からBGACK信号の後波形704で示す12メガヘ
ルツクロック信号の第２番目の立上り縁によってトリガ
されるASLE信号の立下り縁までの時間T2は上記の如く最
小83ナノ秒，最大167ナノ秒になる。
第14図（ｉ）に波形708で示す第９図ライン460上のLU
DS信号の接続時間T3は最小83ナノ秒，最大値は83ナノ秒
の整数倍になる。この時間はLUDS信号と第14図（ｉ）に
波形710で示すDTACK信号466との同期によって変化す
る。最小時間はライン378上のDTACK信号を接地すること
で得られる。第14図（ｉ）に示すようにLUDS波形708の
立下り縁はアドレスが外部ラッチ450へのストローブを
終った後最初に現われる12メガヘルツクロックパルスの
立上り縁に対応して形成される。
要求相互の内部優先順位の割当ては第14図（ｂ）に波
形712でT4で示す時間内に行なわれる。内部優先順位割
当て時間（T4）はLUDSの否定の後、すなわちデータがス
トローブされた後始まり次の要求がCPU1よりなされるま
で続く。
要求に内部優先順位を割当てるのに必要な時間は他の
未決の要求，制御プロセッサのスピード、及びMTCの立
下り縁の出現によって変化し、０から666ナノ秒の間で
ある。
転送時間はT1＋T2＋T3＋T4＋74ナノ秒＋666＋83ナノ
秒である。最悪の場合加算転送時間は（通常332ナノ後
のT3を含めて）2,454ナノ秒である。また最小の転送時
間は1,351ナノ秒である。データハブをプログラムする
場合アドレスポインタがまず書かれる。次いでワードカ
ウントレジスタがイニシャライズされる。最後に所望の
チャンネルがイネーブルされる。
２つのマンチェスタ受信器のDMAチャンネルは本実施
例では増加していく16ビットアドレスポインタカウンタ
を有する。ワードカウントレジスタを使用することはで
きない。しかし勿論別の実施例でワードカウントレジス
タを使用することは可能である。従って上記実施例にお
いては受信器は受信器チャンネルがディスエーブルされ
るまで連続的にデータを隣接するロケーションに記憶し
つづけることになる。
本発明においてはDMAを介して受信器により転送され
るワード数を制御するのにロックステップモードが有用
である（第15図の書込デコード９及び読取デコード４の
ビット７及び８を参照）。状態ワード（第15図読取デコ
ード２を参照）において受信器チャンネルの状態を決定
するのに受信器当り３つのフラグが使用可能である。RX
1及びRX2RDYはワードがデコードされていて転送準備が
できていることを示す。この信号は優先順位ロジックに
対する要求として作用する。RX1BSY及びRX2BSYは受信器
Ｘが目下ワードデコードのために使用中であることを示
す。この信号はいつ受信器のDMAチャンネルをディスエ
ーブルするか、あるはいつアドレスポインタを変化させ
るかを決定するのに有用である。RX1 BKL VLD及びRX2 B
LK VLDはそれまでに受信した全てのデータがパリティー
もマンチェスタエラーも有していないとき真になる。こ
のビットはCPU1が受信器のバッファを読取ると、あるい
は新しい受信器アドレスポインタが書かれるとクリアさ
れる。
このように本実施例に設けられたロックステップモー
ドはリダンダートなチャンネルとやや同期した状態に維
持する手段を提供する（第15図書込デコード９のビット
６及び７を参照）。このモードでは送信器と受信器のDM
Aサイクルは相互に織りこめれている。そこでロード送
信器DMAサイクルの後にはRX×RDYフラグに依存しTX×EM
P及びXMTR×WC＞０フラグとは独立な記憶受信器DMAサイ
クルが続く。同様に記憶受信器サイクルの後にはTX×EM
P及びXMTR×WC＞０フラグに依存しRCV×RDYフラグと独
立なロード送信器DMAサイクルが続く、各々の送信器ワ
ードカウントレジスタをロードすると送信器DMAチャン
ネルはイネーブルされ受信器の要求はブロックされる。
リンク対１及び２を書込デコードを介してロックステッ
プモードに独立に加えてもよい。ロックステップイネー
ブルビットはイネーブル読取において読取られる。
リンク対はまた自己検査ラップアラウンドモードで独
立に加えてもよい。このモードでは送信器出力は受信器
入力へ向けられ外部マンチェスタの出力はディスエーブ
ルされる。ラップアラウンドモードイネーブルビットは
イネーブル読取において読取らる。システは電源投入に
よって自動的に自己検索モードにはならない。
マスク可能割込み 各データハブは第９図に示す開いた外部ドレイン割込
線720（INTR）を有する。このラインは以下の８つの割
込条件のどの組合わせにも応答するようにプログラムさ
れる。
1.TX1バッファが空の場合に割込む。
2.TX2バッファが空の場合に割込む。
3.RCV1でワードが準備完了している場合割込む。
4.RCV1でワードが準備完了している場合割込む。
5.TX1 DNA ブロック転送がなされた場合に割込む。
6.TX2 DMA ブロック転送がなされた場合に割込む。
7.DMAブロック移動がなされた場合に割込む。
8.メイルボックスデータが得られる場合に割込む。
これら全ての条件は書込デコード命令９の上位バイト
（第15図参照）によりマスク可能である。マスクレジス
タ及び全ての割込条件は状態読取（第15図読取デコード
４を参照）において読取可能である。
16ビットワードがサブシステム＃２によりDMA1にメイ
ルボックスレジスタ（MAIL）721に書込まれる。このデ
ータはライン447上のCPURW及びライン722上のCTRL信号
がローである場合LUDSBの立上り縁でメイボックスレジ
スタ内の配送される。書込まれた際MBX DTA AVLBフラグ
が読取デコード２のビット１にセットされメイルボック
スデータが使用可能なことを示す。このビットはサブシ
ステム１がこのメイルボックスデータを多重化器386及
びデータバス350を介して読取るとクリアされる。
サブシステム＃１はまたメイルをサブシステム＃２へ
送る。デコードユニット724は書込デコード命令９のビ
ット16をデコードして内部11ビットラッチへ書込む。こ
のラッチはサブシステム＃２バス上で読取可能である。
読取デコード命令の上位６ビットはハブ内の状態情報よ
りなる。サブシステム＃１へ書込まれるとMXB DTA AVLB
フラグが読取デコード２のビット８にセットされる（第
15図状態ワード読取を参照）。このフラグはサブシステ
ム＃２が多重書器454を介してメイルボックスを読む際
にクリアされる。
またサブシステム＃１がサブシステム＃２の64Kアド
レススペースの任意の場所のデータワードを間接的にDM
Aできるオプションを設けてもよい。16ビットデータワ
ードをサブシステム＃２へ送るにはサブシステム＃１は
まずサブシステム＃２のポインタ（第15図書込デコード
命令に参照）をセットアップして一のワードの転送先ア
ドレスを指定する。サブシステ＃１は次いでデータをハ
ブに書込み、ハブはサブシステム＃２へのデータのDMA
転送を開始する。これはブロック転送DMAチャンネルが
イネーブルされている間は使えない。
なお本発明の技術思想の範囲内で様々な変形，変更が
可能である。
発明の効果 本発明は信号プロセッサ間のデータ転送を高い効率で
実行するデータハブを提供する。データバスはマスタCP
Uから低い優先順位のデータ転送命令を受け、またかか
る低い優先順位のデータをプロセッサ間でデータソース
あるいは転送先に著しいオーバヘッド負担を課すること
なく転送することを可能にする。ハブはさらに中位の優
先順位のデータ転送を非同期的に受取り、受取ったデー
タを記憶しまたこれを他の低い優先順位の転送がなされ
る前に転送先へ転送することが可能である。ハブはさら
に中位及び低い優先順位の転送が実行される前にハブに
よって実行される高い優先順位の転送要求を非同期的に
受けることができる。このハブは信号プロセッサを結合
する中枢的要素として使われる。
【図面の簡単な説明】
第1A図及び第1B図は夫々中枢的構成要素として使われる
本発明による複数のモジュール式複数ポートデータハブ
を有する分散プロセッサシステムを示す図、第２図は各
々２つのデータハブを使用するように設計された一対の
リダンダントなシステムを示す図、第３図は各サブシス
テム内に２つのデータハブを使用しているリダンダント
なシステムを示す図、第４図は本発明によるモジュール
式複数ポートデータハブを示す概略的ブロック図、第５
図は複数の並列及び直列チャンネル間でデータ転送を行
なえる本発明による複数ポートデータハブを示す概略的
ブロック図、第6A図及び第6B図は夫々２つのサブシステ
ムをインターフェースする２つのポートのみを有する本
発明による複数ポートデータハブの概略的ブロック図、
第7A図及び第7B図は夫々第６図の複数ポートデータハブ
内で実行されるステップを示す２つのフローチャート、
第８図は典型的なサブシステムCPU内で実行されるステ
ップと本発明による複数ポートデータハブで実行される
ステップとを同時に示すフローチャート、第9A図及び第
9B図は夫々本発明によるモジュール式複数ポートデータ
ハブの一実施例を示す概略的ブロック図、第10図は第９
図のハブを使った直列伝送の典型的な波形を示すタイミ
ング図、第11図はマンチェスタ送信器の転送の際第９図
のデータハブ内で生じる一連の事象のタイミング図、第
12図は第９図のサブシステム＃１及び＃２内のCPU間で
データ転送を行なう際のタイミング関係を１ワードブロ
ック転送の場合について示す波形図、第13図は第９図サ
ブシステム＃１からサブシステム＃２へのデータ転送に
関与する信号のいくつかのタイミング関係を示す図、第
14図は第９図サブシステム＃１からサブシステム＃２へ
の１ワードブロック転送のタイミングを示す図、また第
15A及び第15B図はそれぞれ第９図のデータハブはワード
の定義を下位及び上位バイトについて示す図である。 10,26,28,30,32,102,106……データハブ、12……データ
ソース／転送ユニット、14,34,36,38,40,42,44,48,50,5
2,86,88……リンク、20,22,24,80,82,84,90,92,120,12
2,370,372……システム、56,58,60,62,64,66,102,104,1
24,126,350,352,354……バス、68,70,72,74,76,78……
装置、94,96,128,130……CPU.98,100,132,134,208,210
……メモリユニット、106,108,110,112,114,116,140,14
2,144,146,333,335,350,352,360,362,364,366,370,386,
388,390,397,402,410,418,422,434,438,440,447,448,45
2,460,466,722……ライン、136,138……チャンネル、14
8,150……受信部、152,154……送信部、156,158,160,16
2……ワードカウントレジスタ、164,166,168,170,196,1
98,204,206……バッファレジスタ、172,174,176,178,19
2,194……アドレスレジスタ、180,182,200,202……フリ
ップフロップ、184,186……メモリアドレスレジスタ、1
88,382……制御ユニット、190,408……状態レジスタ、2
00,202,206,208,212,214,216,218,220,224,226,228,23
2,236,238,240,242,244,246,248,250,300,302,304,306,
308,310,312,314,316,318,320,326,328……ステップ、2
04,210,230,322……ループ、210……メモリスペース、3
68……RTI、374,378……送信器、376,380……受信器、3
81,382,430,456,470,721……レジスタ、386,416,454…
…多重化器、388,390,400,406,412,414,416,418,420,42
4,432,433,437,442,446,448,464,480,482,484,490,491,
493,500,502,504,506,700,702,704,706,708,710,712…
…波形、450,472……ラッチ、466……データ確認信号、
724……デコードユニット。
フロントページの続き (72)発明者 グレゴリー アラン ポータノバ アメリカ合衆国 コネティカット 06082 エンフィールド アーバー ロ ード 50番地 (56)参考文献 特開 昭53−33555（ＪＰ，Ａ) 特開 昭59−11053（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】各々が個々に制御信号線を介して及び並列
    アドレス／データ信号線を介して個々のポートでハブに
    接続された複数のデータソース／転送先ユニット間のデ
    ータ流れを制御するデータハブであって、該データハブ
    はマスタソース／転送先ユニットから供給される少なく
    とも一対のアドレスポインタ入力制御信号ワード、ワー
    ド計数入力制御信号ワード、及びチャンネルイネーブル
    入力制御信号ワードに応答して、上記入力制御信号ワー
    ドは上記ハブによってなされるソースとしてのデータソ
    ース／転送先ユニット内の一又はそれ以上のメモリ位置
    からの一又はそれ以上の予定されたデータ信号ワード転
    送を示し、上記ソースとしてのデータソース／転送先ユ
    ニットはチャンネルイネーブル入力制御信号ワードによ
    って上記データハブにおいてイネーブルとされるチャン
    ネルにおけるチャンネルソースユニットとして使用さ
    れ、上記一又はそれ以上の予定されたデータ転送は上記
    ソースとしてのソース／転送先ユニットから転送先ユニ
    ットとして使用される転送先としてのイネーブルとされ
    たチャンネルデータソース／転送先ユニット内の一又は
    それ以上のメモリ位置へ上記データハブによってなさ
    れ、上記一又はそれ以上のチャンネルソースユニットメ
    モリ位置の第１のものはソースアドレスポインタ入力制
    御信号ワードによって示され残りのものは上記ワード計
    数に等しいいくつかの連続する上記ソースアドレスポイ
    ンタ入力制御信号ワードの増加又は減少によって示さ
    れ、上記一又はそれ以上の転送先メモリ位置の第１のも
    はデータ転送先アドレスポインタ入力制御信号ワードに
    よって示され残りのものは上記ワード計数に等しいいく
    つかの連続する上記転送先アドレスポインタ入力制御信
    号ワードの増加又は減少によって示され、上記ハブは更
    に、上記転送先としてのイネーブルとされたチャンネル
    データソース／転送先への後の転送のために上記ソース
    としてのイネーブルとされたチャンネルソース／転送先
    から転送されたデータを一時的に記憶する記憶手段より
    なり、上記データハブは： 上記ソース及び転送先アドレスポインタ入力信号ワー
    ド、上記ワード計数及び上記チャンネルイネーブル入力
    制御信号ワードに応答して上記イネーブルにされたデー
    タソース／転送先ユニットに対してソースデース転送要
    求出力信号を供給し次にその代りに上記ソースとしての
    イネーブルにされたデータソース／転送先ユニットから
    ソースバス許可信号を受け取る制御手段であって、該制
    御手段は上記ソースバス許可信号に応答して上記ソース
    アドレスポインタ入力制御信号ワードを出力信号として
    上記ソースとしてのイネーブルにされたデータソース／
    転送先ユニットに供給し、上記記憶手段は同時にソース
    データ信号ワードを上記ソースアドレスポインタ出力制
    御信号ワードによって示されるような上記ソース／転送
    先ユニット内のメモリ位置からソースデータ信号ワード
    を受けとって一時的に記憶し、上記制御手段はそこで上
    記転送先としてのデータソース／転送先ユニットに転送
    先データ転送出力要求信号を供給し次にその代りに上記
    転送先としてのデータソース／転送先ユニットから転送
    先バス許可信号を受け取り、上記制御手段は上記転送先
    バス許可信号に応答して前記転送先アドレスポインタ入
    力制御信号ワードを転送先アドレスポインタ出力制御信
    号ワードとして上記転送先としてのデータソース／転送
    先ユニットに供給し同時に上記記録手段から上記転送先
    アドレスポインタ出力制御信号によって示されるような
    上記転送先としてのソース／転送先ユニット内のメモリ
    位置への上記データ信号ワードの転送を行い、もって上
    記ソースとしてのデータソース／転送先と上記転送先と
    してのデータソース／転送先とでメモリを共有すること
    なくデータ転送がなされ、上記制御手段は上記ソース及
    び転送先アドレスポインタ出力信号を増加又は減少させ
    上記ワード計数信号を減少させ上記ワード計数信号がゼ
    ロに等しくなるまで上記ソースとしてのイネーブルにさ
    れたチャンネルのデータソース／転送先ユニットから上
    記転送先としてのデータソース／転送先ユニットへのデ
    ータの転送を周期的に繰り返す、制御手段を特徴とする
    データハブ。
  2. 【請求項２】上記制御手段は更に上記記憶手段への非同
    期入来直接直列データ信号ワード転送に及び上記複数の
    データソース／転送先ユニットの内の選択された一つか
    らの非同期直立データ転送要求信号ワードに応答し、上
    記制御手段はそれに応答して予定されたデータ信号ワー
    ド転送を低位優先転送カテゴリに分類し非同期入来直接
    直列データ信号ワード転送を中位優先転送カテゴリに分
    類し非同期直列データ転送要求信号ワードを上位優先転
    送カテゴリに分類し、上記制御手段は上記優先カテゴリ
    を保ちつつ優先付けされたデータ転送要求出力信号ワー
    ドを供給し、上記制御手段は上位優先データソース／転
    送先からの上記上位優先非同期直列データ転送要求信号
    ワードに応答してイネーブル信号を供給し、該イネーブ
    ル信号は上記上位優先データソース／転送先が直ちに他
    のデータソース／転送先から／へデータ信号を伝送／受
    信することを許容し、上記制御手段は又上記記憶手段へ
    の上記中位優先非同期入来直接直列データ信号ワード転
    送に応答して上位優先非同期直列データ転送要求信号ワ
    ードによって表現される全ての転送が完了した後に上記
    中位優先非同期入来直線直列データ信号ワード転送を行
    い、それは次にその代りとして上記中位優先データソー
    ス／転送先ユニットから転送先バス許可信号を受けるた
    めに転送先バス要求信号を転送先ユニットとして使用さ
    れる転送先としての中位優先データソース／転送先ユニ
    ットへ供給することによってなされ、上記制御手段は上
    記転送先バス許可信号が供給された後に上記記憶手段か
    ら上記転送先としての中位優先ソース／転送先ユニット
    内のメモリアドレスへのデータ信号転送を行い、上記制
    御手段は上記低位優先の予定されたデータ信号ワード転
    送に応答し、上位優先非同期直列データ転送要求信号ワ
    ードに関する全ての転送及び全ての中位優先データ信号
    ワード転送が完了した後に一又はそれ以上の低位優先デ
    ータ信号ワード転送を行うこと を更に特徴とする請求項１に記載のデータハブ。
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