JPH0426740B2 - - Google Patents

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JPH0426740B2
JPH0426740B2 JP61500328A JP50032886A JPH0426740B2 JP H0426740 B2 JPH0426740 B2 JP H0426740B2 JP 61500328 A JP61500328 A JP 61500328A JP 50032886 A JP50032886 A JP 50032886A JP H0426740 B2 JPH0426740 B2 JP H0426740B2
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JP
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bus
data
microprocessor
controller
memory
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JP61500328A
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Rojaa Aaru Ruusu
Aasaa Shii Baaguguriin
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ADOBANSUTO KONPYUUTAA KOMYUNIKEESHONZU
Original Assignee
ADOBANSUTO KONPYUUTAA KOMYUNIKEESHONZU
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Publication date
Application filed by ADOBANSUTO KONPYUUTAA KOMYUNIKEESHONZU filed Critical ADOBANSUTO KONPYUUTAA KOMYUNIKEESHONZU
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Publication of JPH0426740B2 publication Critical patent/JPH0426740B2/ja
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    • G06F15/163—Interprocessor communication
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    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
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    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
    • G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses

Description

請求の範囲 １ 規定されたプロトコルルールに従つてホスト
プロセツサおよび通信回路網により与えられたデ
イジタルデータを処理し、前記回路網およびプロ
セツサにそれぞれ、処理されたデータを伝送する
ために有用な通信コントローラであつて、前記コ
ントローラは、 メモリアレイ、メモリバス手段、および裁定論
理手段を含むランダムアクセスメモリ手段と、 メモリアクセス命令を与えるように動作可能な
マイクロプロセツサ手段と、 前記マイクロプロセツサ手段を前記裁定論理手
段に接続する第１のバスセグメント手段と、 前記通信回路網を前記裁定論理手段に接続する
ための第２のバスセグメント手段と、 前記ホストプロセツサを前記裁定論理手段に接
続するための第３のバスセグメント手段とを備
え、 前記第２のおよび第３のバスセグメント手段の
各々は、メモリアクセス命令に与えるための構成
要素手段がそこへ接続され、 前記裁定論理手段は、前記第１の、第２の、お
よび第３のバスセグメント手段により与えられた
メモリアクセス命令に応答して、前記メモリアレ
イからデータを読出し、または前記メモリアレイ
内にメモリを書込むために前記メモリバス手段
に、前記バスセグメント手段のうち選択された１
個のものを結合するための手段を含み、かつさら
に 前記プロトコルルールをストアし、前記マイク
ロプロセツサ手段に結合され、前記第２のおよび
第３のバスセグメント手段により前記メモリアレ
イ内に書込まれたデータを選択的に修正させるた
めのプログラムメモリ手段とを含む、通信コント
ローラ。 ２ 前記第１の、第２の、および第３のバスセグ
メント手段を前記メモリバス手段にそれぞれ結合
する第１の、第２の、および第３のゲート手段を
含み、かつそこで 前記裁定論理手段が、前記第１の、第２の、お
よび第３のゲート手段を排他的態様で選択的に能
動化する、請求の範囲第１項に記載のコントロー
ラ。 ３ 前記第２のおよび第３のバスセグメント手段
に接続された前記マイクロプロセツサ手段および
前記構成要素手段が互いに独立して動作すること
が可能であり、それによつて前記第１の、第２
の、および第３のバスセグメント手段での異なる
動作が同時に起こることが可能である、請求の範
囲第１項に記載のコントローラ。 ４ 前記第１のおよび第２のバスセグメントを結
合するように選択的に動作可能であるインタフエ
イス手段を含み、そこで 前記マイクロプロセツサ手段が、前記第１のバ
スセグメントを前記第２のバスセグメントに結合
するように前記インタフエイス手段を選択的に能
動化するように動作可能である、請求の範囲第１
項に記載のコントローラ。 ５ さらに、 メモリアクセス命令を与えるためのダイレクト
メモリアクセスコントローラ手段と、 前記ダイレクトメモリアクセスコントローラ手
段を前記裁定論理手段に接続する第４のバスセグ
メント手段と、 前記ダイレクトメモリアクセスコントローラ手
段に結合されたデータ修正手段とを含む、請求の
範囲第１項に記載のコントローラ。 ６ さらに、 前記バスセグメント手段の１個を前記バスセグ
メント手段の他のものに直接に結合するための、
少なくとも１個の選択的に動作可能なインタフエ
イスモジユールを含む、請求の範囲第５項に記載
のコントローラ。 ７ さらに、 前記第１のバスセグメント手段を前記第２のバ
スセグメント手段に結合するように選択的に動作
可能な第１のインタフエイスモジユールと、 前記第１のバスセグメント手段を前記第４のバ
スセグメント手段に結合するように選択的に動作
可能な第２のインタフエイスモジユールと、 前記第３のバスセグメント手段を前記第４のバ
スセグメント手段に結合するように選択的に動作
可能な第３のインタフエイスモジユールとを含
む、請求の範囲第５項に記載のコントローラ。 ８ 通信チヤネルおよびホストプロセツサの間
で、デイジタルデータを双方向に伝送し、かつこ
のようなデータ上でプロトコル処理を実行するた
めに有用なコントローラであつて、前記コントロ
ーラは、 第１の、第２の、および第３の入力／出力ポー
トを有するランダムアクセスメモリ手段、および 前記第１の、第２の、および第３のポートにそ
れぞれ結合された第１の、第２の、および第３の
データ伝送バスを含み、 前記第１のバスに接続され前記メモリ手段にお
ける特定の位置をアドレスし、かつデータが前記
のアドレスされた位置から読出されるべきか、ま
たは前記のアドレスされた位置に書込まれるべき
かを規定するメモリアクセス命令を与えるように
動作可能なマイクロプロセツサ手段と、 前記第２のバスに接続され前記メモリ手段にお
ける特定の位置をアドレスし、かつデータが前記
のアドレスされた位置から読出されるべきか、ま
たは前記のアドレスされた位置に書込まれるべき
かを規定するメモリアクセス命令を与えるように
動作可能な通信チヤネル手段と、 前記第３のバスに接続され、前記メモリ手段に
おける特定の位置をアドレスし、かつデータが前
記のアドレスされた位置から読出されるべきか、
または前記のアドレスされた位置に書込まれるべ
きかを規定するメモリアクセス命令を与えるよう
に動作可能なホストプロセツサ手段とを備え、 前記マイクロプロセツサ手段、通信チヤネル手
段、およびホストプロセツサ手段は互いに独立し
て動作可能であり、かつ 前記メモリアクセス命令に応答して、前記第１
のバスまたは前記第２のバスあるいは前記第３の
バスのいずれかを、そこからデータを読出しまた
はそこにデータを書込むための前記メモリ手段に
選択的に結合するための裁定論理手段とを含むコ
ントローラ。 ９ 前記バスの少なくとも１個に接続された付加
装置を含み、かつそこで、 前記マイクロプロセツサ手段または前記通信チ
ヤネル手段あるいは前記ホストプロセツサ手段の
うち少なくとも１個がまた、同じバスに接続され
た付加装置をアドレスする命令を与えるように動
作可能であり、かつ 他のデータが、同じバスに接続された装置の
間、およびこのような装置と前記メモリ手段の間
で他のバスに沿つて同時に伝送されている間、そ
こへ接続された装置の間でバスに沿つてデータを
伝送するための手段を含む、請求の範囲第８項に
記載のコントローラ。 １０ 前記付加装置の１個が、前記マイクロプロ
セツサ手段による使用のためにプロトコル処理プ
ログラムをストアするための前記第１のバスに接
続されたリードオンリメモリ手段を含む、請求の
範囲第９項に記載のコントローラ。 １１ 前記ランダムアクセスメモリが第４の入
力／出力ポートを有し、かつさらに、 前記第４のポートに結合された第４のデータ伝
送バス、および 前記メモリ手段における特定の位置をアドレス
し、かつデータが前記のアドレスされた位置から
読出されるべきか、または前記のアドレスされた
位置に書込まれるべきかを規定するメモリアクセ
ス命令を与えるように動作可能な前記第４のバス
に接続されたダイレクトメモリアクセス制御手段
を含む、請求の範囲第９項に記載のコントロー
ラ。 １２ さらに、前記ダイレクトメモリアクセス制
御手段に接続されたデータを記号化するための手
段を含む、請求の範囲第１１項に記載のコントロ
ーラ。 １３ さらに、前記ダイレクトメモリアクセス制
御手段に接続されたチエツクサムを発生するため
の手段を含む、請求の範囲第１１項に記載のコン
トローラ。 １４ 前記バスの１個を他の前記バスに結合する
ための、少なくとも１個のインタフエイスモジユ
ール手段を含む、請求の範囲第８項に記載のコン
トローラ。 １５ 前記第１のおよび第２のバスを結合するよ
うに選択的に動作可能な第１のインタフエイスモ
ジユール手段と、 前記第１のおよび第４のバスを結合するように
選択的に動作可能な第２のインタフエイスモジユ
ール手段と、 前記第３のおよび第４のバスを結合するように
選択的に動作可能な第３のインタフエイスモジユ
ール手段とを含む、請求の範囲第１１項に記載の
コントローラ。 １６ 前記第１のインタフエイスモジユール手段
が、前記マイクロプロセツサ手段により与えられ
る命令に応答して動作可能である、請求の範囲第
１５項に記載のコントローラ。 発明の背景 この発明は一般に、ホストプロセツサと、様々
な型の通信回路網および周辺装置との間の双方向
性デイジタルデータ伝送を容易にするための通信
制御装置に関する。 ますます多くの大型マルチユーザデータプロセ
ツシングシステムは、ホストセントラルプロセツ
シング装置（「ホスト」）と、様々な型の通信回路
網および周辺装置との間の高速度でのデータの双
方向伝送の能力を必要とする。回路網は、典型的
には非常に高い速度でデータを送り、かつホスト
プロセツサの入力／出力（Ｉ／Ｏ）バスは、しば
しば相対的に長い待ち時間を示すので、不均衡が
逆に集合体システムスループツトに悪影響を及ぼ
し、かつ異なる装置が同様のホストインターナル
データバスに対しコンテンシヨンを生じるとき、
回路網データの損失を時折引き起こす可能性があ
る。 この発明は、ホストプロセツサと通信回路網と
の間で通信されるデータのフロントエンドプロト
コル処理に有用である、改良された通信制御装置
（コントローラ）に向けられる。このコントロー
ラは、前記の装置のコンテンシヨンを最小にする
ことにより、システムスループツトを向上させる
ようにアーキテクチヤ的に構成されている。 先行技術の説明 先行技術には、様々な通信回路網および周辺装
置を有するホストプロセツサをインタフエイスす
るように意図された、様々な通信制御装置が数多
くある。以下の米国特許は、このような装置を例
証している。 第3588831号 第3702462号 第4075691号 第4079452号 第4080649号 第4156906号 第4156907号 上記の特許は、この発明に類似した応用のため
に意図されたフロントエンドプロトコルプロセツ
シングコントローラを開示するけれども、この発
明の実施例は、コンテンシヨンの問題をより効果
的に取扱うのを可能にする態様でアーキテクチヤ
的な実現化例の面で大いに異なる。 より特定的には、典型的な先行技術の通信コン
トローラは、マイクロプロセツサのピンアウト
（Pinouts）により規定された単一のデータバスを
有するマイクロプロセツサを含む。すべての周辺
装置および／または通信チヤネルは一般に、典型
的な動作においてしばしば過負荷になり得る単一
のデータバスに結合される。このようなコントロ
ーラアーキテクチヤにおけるマイクロプロセツサ
データバスは、システムのデータスループツトに
おける限定要因を表わす。 発明の要約 この発明は、セントラルマルチポートランダム
アクセスメモリ（RAM）および、各々が異なる
RAMポートに接続された多数のバスにセグメン
ト化されるとデータ伝送バスが概念的に考え得
る、マイクロプロセツサを特徴とするアーキテク
チヤを有する、改良された通信コントローラに向
けられる。 この発明により組織化されたコントローラは、
同時に動作を実行することが可能である多数の独
立バスを用いた結果、およびマイクロプロセツサ
バスコンテンシヨンからRAMコンテンシヨンに
まで従来のスループツト制限をシフトすることに
より、先行技術の手順に対し重要な性能の利点を
提供する。RAM裁定（arbitration）および
RAMサイクルは、典型的にはマイクロプロセツ
サバス裁定およびバスサイクルよりもずつと速
く、それゆえにスループツトはかなり向上してい
る。 この発明の実施例は、プロトコルプロセツシン
グを実行するためのホストプロセツサに対するフ
ロントエンド回路網アタツチメントとしての特定
の有用性を見い出す。しかしながら、それらはま
た、ホストプロセツサへの高速度データ伝送を必
要とする他の応用においても有用である。 ここに開示された好ましい実施例では、コント
ローラはモトロラ68000マイクロプロセツサおよ
び他の同定された商業的に入手可能な構成要素を
利用し、かつホストは、それのＩ／Ｏバスとして
UNIBUSを有するデイジタルイクイツプメント
コーポレーシヨンのPDP−11を含むことが仮定
されるであろう。しかしながら、この発明はいか
なる特定のマイクロプロセツサもしくは他の構成
要素またはホストにも限定されず、かつここでの
教示は他の装置を用いて容易に実現され得ること
が理解されるべきである。 この発明の好ましい実施例では、４個の別々
の、かつ互換性のあるデータ伝送バスが、バスセ
グメントCBUS、DBUS、UBUS，およびPBUS
として固定され、それぞれ利用される。各バスセ
グメントは、セントラルマルチポートRAMの異
なるポートに結合され、かつそこへ異なる組の装
置を結合する。こうして、CBUSは主としてマイ
クロプロセツサおよびそれの局部資源をRAMポ
ート３に結合する。DBUSは、ダイレクトメモリ
アクセスコントローラおよびデータ記号化プロセ
ツサおよびチエツクサム発生器をRAMポート２
に結合する。UBUSは、ホストＩ／Ｏバス、た
とえばPDP−11UNIBUSをRAMポート１にイン
タフエイスする。PBUSは、通信回路網または他
の周辺装置をRAMポート０に結合する。 この発明の重要な局面によれば、４個のバスセ
グメントは互いに独立して作用し得て、このため
１個のバスにおけるバスサイクルが、他のいかな
るバスのサイクルからも独立して発生するのを可
能にする。さらに、RAM（すなわち、メモリア
レイおよび関連するメモリ制御論理）は、バスサ
イクルがメモリアレイサイクルから独立して発生
するようにバスセグメントを分離するための手段
を含む。 さらにこの発明の局面によれば、RAMは
RAMメモリバスの制御のために競うバスセグメ
ントの間に優先順位を確立するための裁定論理を
含む。 好ましい実施例の重要な特徴によれば、マイク
ロプロセツサ制御のバスインタフエイス回路が設
けられ、現在実行される作用の型に依存して、選
択的にそれらを接続、または断路する。
【図面の簡単な説明】
第１図は、この発明による通信コントローラの
アーキテクチヤを略図的に表わす。第２図は、こ
の発明によるコントローラの好ましい実施例のブ
ロツク図である。第３図は、第２図の実施例にお
いて利用されるランダムアクセスメモリのブロツ
ク図である。第４図は、第２図に表わされたバス
インタフエイス論理のブロツク図である。第５図
は、CBUS構成要素を表わすブロツク図である。
第６図は、DBUS構成要素を表わすブロツク図で
ある。第７図は、UBUS構成要素を表わすブロ
ツク図である。第８図は、高速度連続チヤネルを
ホストプロセツサに結合するためのPBUS構成要
素の配置を表わすブロツク図である。第９図は、
局部区域の回路網をホストプロセツサに結合する
ためのPBUS構成要素の代わりの配置を表わすブ
ロツク図である。 好ましい実施例の説明 概要 ここで開示されるべきこの発明の好ましい実施
例は、デイジタルイクイツプメントコーポレーシ
ヨンのPDP−11プロセツサのＩ／Ｏバス
（UNIBUS）の回路網フロントエンドアタツチメ
ントとして作用するための通信コントローラを含
む。このコントローラは好ましくは１個の回路基
板上に実現され、それは以下において時々ユニバ
スプロセツサボード（UPB）と呼ぶ。UPBの詳
細を説明する際に、モトロラ68000マイクロプロ
セツサおよび関連装置のような特定の商業的に入
手可能な構成要素を時々参照する。このような参
照にもかかわらず、この発明がいかなる特定の構
成要素またはホストプロセツサにも制限されない
ことを理解すべきである。むしろ、この発明の原
理に基づく実施例は、様々なホストプロセツサと
インタフエイスするための様々な商業的に入手可
能な構成要素で実現され得る。 初めに第１図に注目すると、それはこの発明に
よるコントローラのアーキテクチヤを概略図に示
す。このアーキテクチヤは、多数の入力／出力ポ
ート２２を有するセントラルランダムアクセスメ
モリ（RAM）２０を特徴とする。第１図は、そ
れぞれポート０，１，２および３として同定され
た４個のポート２２を示す。第１図はさらに、そ
れぞれPBUS、UBUS、DBUS、およびCBUSと
して同定される４個の別々のバスを示す。これら
のバスは、概念的に単一のマイクロプロセツサデ
ータ伝送のセグメントと考えられるべきであり、
かつ以下においてしばしばバスセグメントと呼
ぶ。 各バスセグメントは、従来のマイクロプロセツ
サデータ伝送バスに対応し、かつアドレス、デー
タ、および制御ラインを含むことを理解されるべ
きである。各バスセグメントは、異なるグループ
の構成要素にインタフエイスする。こうして、
PBUSは主として通信回路網にインタフエイス
し、UBUSはUNIBUSにインタフエイスし、
DBUSはダイレクトメモリアクセスおよびデータ
記号化手段にインタフエイスし、かつCBUSはマ
イクロプロセツサおよびそれらの局部資源ならび
にシステムタイミング手段および制御レジスタに
インタフエイスする。これら４個のバスセグメン
トはそれぞれ、双方向性データ伝送のための
RAM入力／出力ポート０，１，２および３に接
続される。 第１図はさらに、CBUSおよびCBUSセグメン
トを選択的に直接に接続するためのインタフエイ
ス回路３０を示す。同様に、インタフエイス回路
３２はCBUSおよびPBUSセグメントを選択的に
接続し、かつインタフエイス回路３４はUBUS
およびDBUSセグメントを選択的に接続する。以
下に述べられるように、インタフエイス回路３
０，３２、および３４は主としてCBUSに装着さ
れたマイクロプロセツサの制御の下で動作する。 従来のマイクロプロセツサに基づく通信コント
ローラは、すべての周辺装置および回路網が装着
される単一のマイクロプロセツサデータ伝送バス
を採用していることが指摘されてきた。この従来
のアーキテクチヤは、マイクロプロセツサデータ
伝送バスを、実行およびデータスループツトの集
合体帯域幅における限定要因にする。対照的に、
第１図で示されたコントローラアーキテクチヤ
は、マイクロプロセツサバスコンテンシヨンから
RAMコンテンシヨンに至るスループツト制限を
シフトするように作用する。RAM裁定および
RAMサイクルは典型的には、マイクロプロセツ
サバス裁定およびバスサイクルよりもずつと速い
ので、第１図で示されたアーキテクチヤは従来の
コントローラに対する明確なスループツトの改良
を提供する。さらに、バスセグメントを接続し、
かつ断路するための必要性の減少は好ましい実施
例ではすべての性能を改善する。以下に見られる
ように、各バスセグメントはバスサイクルを発生
し得る手段を含む。これらのサイクルが他のバス
セグメントに接続された資源を必要としないと
き、サイクルは独立して進行し得る。換言すれ
ば、バスセグメントは互いに独立して、かつまた
はランダムアクセスメモリ２０のサイクルから独
立して作用することが可能である。制限のない例
として、CBUSに接続されたマイクロプロセツサ
装置は、DBUSに結合されたダイレクトメモリア
クセスコントローラ手段がDBUSにまた結合され
たデータ記号化装置にワードを書込むとき、
CBUSにまた接続されたリードオンリメモリから
の命令を呼んで来ることが可能である。同時に、
PBUSに結合された第２のダイレクトメモリアク
セスコントローラは、UNIBUSスレーブサイク
ルがUBUS上に発生する間、セントラルランダ
ムアクセスメモリ内にワードを書込むことが可能
である。 コントローラのブロツク図 第２図 さて第２図に注目すると、それはRAM２０な
らびにバスセグメントPBUS、UBUS、DBUS、
およびCBUSを示すこの発明によるコントローラ
の好ましい実施例のブロツク図を例示する。示さ
れるように、ランダムアクセスメモリ２０は１メ
ガバイトダイナミツクRAMアレイ（DRAM）４
０、すなわちパリテイを有する１個のＭ×９ビツ
トを含む。前に述べられたポート０，１，２、お
よび３を規定する裁定および制御ブロツク４２は
DRAM４０に接続される。 第１図における例示と一致して、PBUSは裁定
および制御ブロツク４２のポート０に接続され
る。同様に、UBUS、DBUS、およびCBUSはそ
れぞれポート１，２、および３に接続される。以
下に述べられるように、裁定および制御論理４２
はポート２２の間でのメモリの優先順位レベル、
すなわちポート０の最高の優先順位からポート３
の最低の優先順位まで規定するように構成されて
いる。 PBUS、UBUS、DBUS、およびCBUSの各々
に結合された構成要素は、第５図ないし第９図に
関連して以下に別々に述べられる。しかしなが
ら、第２図のブロツク図の全体の組織をより一層
理解するために、各バスセグメントの一般の機能
がここに導入される。 マイクロプロセツサ装置（MPU）５０および
第２図で示されたUPBの全体の作用を制御する
システムタイミング発生器５１がCBUSに接続さ
れる。また、たとえばプログラムおよびパラメー
タ記憶装置をストアするリードオンメモリ
（ROM）５２を含むマイクロプロセツサの局部
資源がCBUSに接続される。多機能周辺（MFP）
装置５４はまた、CBUSに接続され、かつベクト
ル能力のない装置のためのタイミング信号および
インタラプトを発生するように用いられる。さら
に、１組の制御レジスタ５６はまた、CBUSに接
続される。これらのレジスタはUPB内で様々な
機能を制御するために用いられる。さらに、アド
レスデコーダ５７は第１のアドレスデコードのた
め、CBUSに接続される。 DBUSに主として接続される装置は、ダイレク
トメモリアクセスコントローラ（DMAC）６０
ならびにデータ記号化およびチエツクサムプロセ
ツサ６２を含む。 UBUSは、UNIBUS制御論理６６ならびに
UNIBUSドライバおよび受信器６８を含む
UNIBUSにインタフエイスするように接続する。
さらに示されるように、UBUSは前記の制御レ
ジスタ５６の２個に接続される。 PBUSは、ホストプロセツサにインタフエイス
される通信チヤネルの特定の型、たとえばチヤネ
ルが高スピードの直列チヤネルかまたはエザーネ
ツト（Ethernet）のような局部区域の回路網
（LAN）かに依存して異なる可能性のある装置に
接続する。これらの異なる実現化例は、第８図な
いし第９図に関連して述べられる。 第２図における様々な信号ラインは、後の図面
と同様に信号の名称で分類されることが指摘され
る。ここでの付録Ａは、こられの信号の名称の
各々を規定する。 この発明の新しい局面は主として、各々がマル
チポートのRAMに対しアクセスを有する多数の
独立したバスの利用を特徴とするコントローラの
組織内にあることが理解されるべきである。第２
図で示されるように、バスに接続された構成要素
は、すべて周知の装置であり、かつしたがつてこ
こで詳しくは述べられていない。ここでの付録Ｂ
は、好ましい実施例の装置およびそれらのインタ
フエイスをかなり詳細に開示する様々な文章を表
わす。 ここでの付録Ｃは、68000マイクロプロセツサ
５０を利用するとき、第２図の実施例のための好
ましいアドレツシング機構（またはメモリマツピ
ング）を規定する。周知のとおり、68000バスフ
オーマツトは16メガバイト領域を規定する24個の
ビツトアドレスを備える。４個の最上位のアドレ
スビツトは全領域を16個の１メガバイトブロツク
に分けるために用いられる。付録Ｃの１枚目は、
MPU５０によりCBUSに与えられるアドレスの
ための第１のデコードを示す。２枚目および３枚
目はそれぞれ、そこに結合されたMPUまたは
DMA装置によりDBUSおよびPBUSに与えられ
たアドレスのための第２のデコードを示す。これ
らのバス上での第２のデコードはCBUS上での活
動から独立して、局部資源を有するデータ伝送を
可能にすることが必要である。 ランダムアクセスメモリ 第３図 さて第３図に注目すると、それはランダムアク
セスメモリ２０をかなり詳細に例示する。初め
に、データバスセグメントPBUS、UBUS、
DBUS、およびCBUSが第３図の上部から入り、
それぞれトランシーバゲート（TG）８０，８
２，８４、および８６において終結することが注
目されるべきである。前記のように、様々なバス
セグメントに接続された装置は、次の図面に関連
して以下に詳細に述べられるが、この点では各バ
スセグメントが、データバイトまたはワードが
RAMに書込まれるもしくはRAMから読出され
るたびに、可能にされたトランシーバゲートを介
してRAMメモリバスに、制御、アドレス、およ
びデータ情報を与えるとだけ言つておこう。トラ
ンシーバゲートは、バスセグメントをRAMアレ
イから分離するように作用し、そのためバスサイ
クルタイミングがRAMアレイのメモリサイクル
タイミングから独立できる。さらに、このバスセ
グメントはお互いに関して独立して動作する。 アドレスデコーダ９０，９２，９４、および９
６は、バスセグメントにより与えられたメモリア
ドレスが規定された範囲内にあるとき、各々がメ
モリ選択信号（たとえばCRAMSEL）を発生す
るようにそれぞれバスセグメントに結合されてい
る。アドレスデコーダにより発生した選択信号
は、前記の裁定および制御ブロツク４２の一部で
ある裁定およびタイミング論理９８に向かう。裁
定およびタイミング論理９８は、多数のバスセグ
メントによる同時のメモリ呼び出しの間、優先順
位を確立する。前記のように、最高から最低まで
の優先順位の順序は、PBUS，UBUS、DBUS、
およびCBUSである。 好ましい実施例では、RAMアレイはダイナミ
ツクRAM回路から構成される既に仮定してある
ので、リフレツシユパルスをアレイに定期的に与
えることが必要である。したがつて、リフレツシ
ユクロツク信号（すなわちRFSHCLK）を裁定
およびタイミング論理９８に定期的に与えるリフ
レツシユタイマ１００が備えられる。リフレツシ
ユクロツク信号は最高の優先順位のポートとして
扱われ、かつ通常、次のRAMサイクルに与えら
れる。リフレツシユサイクルのためのアドレス
は、ダイナミツクRAMコントローラ１０２によ
り与えられる。 裁定およびタイミング論理９８は、バス選択信
号の間で最高の優先順位のリクエストを決定し、
かつメモリイネーブル信号（たとえばMEMEN
３）をそのバスのリクエストに相関のトランシー
バゲート（たとえば８６）に与える。同時に、
行／アドレスストローブ信号（RASIN）はメモ
リサイクルを開始するようにRAMコントローラ
１０２に送られる。これは選択されたバスのトラ
ンシーバゲートをメモリ制御バス１０４、メモリ
アドレスバス１０６、およびメモリデータバス１
０８から構成されるメモリバス構造に結合する。
メモリ制御バス１０４に与えられた制御信号は、
アドレスタイミング、データタイミング、バイト
制御、および読出／書込制御を与える。メモリア
ドレスバス１０６へ与えられたアドレス情報は、
行および列アドレスストローブのタイミングおよ
び発生をまた与えるRAMコントローラ１０２に
より行および列のアドレス内に時間的に多重化さ
れる。メモリデータバス１０８は、RAMアレイ
４０に結合される。 RAMアレイ４０は１メガバイトの容量を有す
るように仮定され、かつ好ましくは、２個の別々
のアドレス可能なバンク（図示されていない）か
ら構成され、各バンクが２バイトのワードをスト
アする。バンク選択は、メモリアドレス内の単一
のビツトにより決定され、こうして１個または２
個のメモリバンクのいずれか一方を用いて、コン
トローラが容易に実現されるのを可能にする。
RAMでのデータ伝送は、バイト長または完全ワ
ード長のいずれかになり得る。 RAMアレイ４０に結合されることに加えて、
メモリデータバス１０８はまた、パリテイ発生器
１１２に結合される。システム構成レジスタ
（SCR）における制御ビツト、すなわち前記の制
御レジスタ５６（第２図）の１個は、パリテイが
奇数または偶数であつたり、発生したりまたは止
められたり、かつ検出されたりまたはマスクされ
たりするのを可能にする。メモリ書込サイクルの
間、パリテイが算定されかつパリテイアレイ１１
６内にストアされる。このアレイは、主アレイ４
０と同じ制御信号を有する。読出サイクルの間、
パリテイは主アレイの読出データから発生し、か
つそれらからパリテイアレイ１１６においてスト
アされるビツトと比較される。もしエラーが検出
されたら、かつもしパリテイ検出が可能化される
ならば、非−マスク可能なパリテイエラーインタ
ラプトはパリテイエラー検出器１２０により発生
される。 RAM２０は好ましくは、マイクロプロセツサ
５０により与えられたデータストローブにより規
定されたバイト長またはワード長の項目のいずれ
かとしてアクセス可能なように組織化される。さ
らに、RAMはアドレスビツトから得られたスト
ローブにより選択的にアドレスされることが可能
である上半分かつ下半分で組織化される。 データバスセグメントインタフエイス 第４図 マイクロプロセツサデータ伝送バスをセグメン
ト化する全機構は、CBUSおよびDBUS、CBUS
およびPBUS、ならびにDBUSおよびUBUSをそ
れぞれ結合するための３個のバスインタフエイス
モジユール３０，３２、および３４を例示する第
１図に示される。第４図は、CBUSをDBUSまた
はPBUSのいずれかに接続するための同一のイン
タフエイスモジユール３０および３２のブロツク
図を含む。DBUSまたはPBUSのいずれかに適用
可能である信号が第４図において「Ｄ／PBUS」
と符号を付されていることが注目されるべきであ
る。インタフエイスモジユール３４は、概念的に
はモジユール３０，３２と同じであるが、いくつ
かのあまり重要でない実現化例の詳細（示されて
いない）において異なる。UNIBUSインタフエ
イスはDBUS／UBUSインタフエイスに厳密に関
連するので、差異が存在する。こうして、インタ
フエイスモジユール３４はUNIBUSドライバお
よび受信器ブロツク６８内に含まれることが第２
図で仮定される。 続いて第４図を参照すると、バスインタフエイ
スモジユール３０は制御、アドレス、およびデー
タ情報をそれぞれ分離する３個の状態トランシー
バゲート１４０，１４２，および１４４を含む。
３個の状態ゲートの各々は、「オン接続」状態ま
たは「オフ断路」状態もしくは「不能化」状態を
規定し得る。接続論理１５０は、DBUSまたは
PBUSバスセグメントのためのバス活動を裁定す
る。アドレスビツトは、制御論理１５０が現在の
バスアドレスから装置選択を引き起こせるように
モニタされる。マイクロプロセツサ５０から独立
したバスサイクルは、インタフエイスモジユール
を介する直接バス接続を必要とする事象が起こる
まで続くだろう。マイクロプロセツサ５０の事象
の２つの一般的な型は、３個の状態ゲート１４
０，１４２，１４４をオン接続状態、すなわち(1)
装置基準または(2)インタラプト肯定応答にスイツ
チさせるように起こり得る。 装置基準事象の間、電位源バスセグメント（す
なわちCBUS）は、デコーダ５７（第２図）によ
るCBUS上での第１のデコードの結果として、バ
ス選択信号（Ｄ／PBUSSEL）を発生する。メモ
リマツプは好ましくは、バスセグメント上のすべ
ての装置が最少の数のアドレスビツトでデコード
され得るように配列される。制御論理１５０は、
行先バスセグメント上での活動をモニタし、かつ
バスサイクルが利用可能であるとき、バスイネー
ブル信号１５２はCBUSアドレスおよびデータ信
号を行先バスセグメント手段（DBUSまたは
PBUS）上に結合するように発生される。さらに
アドレスデコードは、そこに接続された特定の装
置に差異を与えるように行先バスセグメント上で
行なわれる。 ゲート１４０，１４２，１４４をオン接続状態
にスイツチするための第２のマイクロプロセツサ
事象は、マイクロプロセツサにより礼遇されるバ
スセグメント上の装置のインタラプトリクエスト
に応答して起こる。インタラプト肯定応答動作の
間、バス接続が必要である。インタラプト肯定応
答信号（Ｄ／PIACK）は制御論理１５０により
受取られ、かつライン１５２上にバスイネーブル
信号を発生する。いかなる係属しているバス活動
も完成された後、ゲート１４０，１４２、および
１４４はそれからCBUSをDBUSまたはPBUSに
接続し、マイクロプロセツサインタラプトプロト
コルが起こるのを可能にする。 CBUS構成要素 第５図 さて第５図に注目すると、それはCBUSおよび
その構成要素の組織を、第２図で示されたより以
上に詳細に、例示する。CBUSは、コントローラ
の第１のバスが前記のマイクロプロセツサ
（MPU）５０を含むものと考えることができる。
マイクロプロセツサ５０の他に、CBUSに相関の
第１の機能的要素は、前記の多機能周辺装置５
４、電気的にプログラム可能なリードオンリメモ
リ（EPROM）５２Ａ、および消去可能電気的プ
ログラム可能リードオンメモリ（EEPROM）５
２Ｂである。さらに、CBUSには前記制御レジス
タ５６が接続され、それはシステム構成レジスタ
（SCR）２００、LEDスイツチレジスタ（LED／
SW）２０２、UNIBUS制御およびステータスレ
ジスタ（UCSR）２０４、およびUNIBUSベク
トルレジスタ（UVECT）２０６を含む。 前記のように、マイクロプロセツサ５０はコン
トローラの主な処理要素であり、かつそれはマイ
クロプロセツサバスを規定する。他のバスセグメ
ントはCBUSから独立して動作する可能性がある
が、すべてのバスセグメントは或る制御の開始の
ためのCBUSに依存する。インタラプトサービス
およびプログラム実行は、典型的にはPROMS５
２Ａおよび５２Ｂにストアされた、またはRAM
２０に代わりにストアされたプログラムに応答し
て、CBUS上で起こる。またマイクロプロセツサ
５０は、バス接続を決定する第１の要因であるこ
とが理解されるべきである。マイクロプロセツサ
５０がCBUS上にない装置を参照するときはいつ
も、バスセグメント間の接続はインタフエイスモ
ジユール３０，３２，３４のうちの１個により確
立されなければならない。 UPBは、UBUSを介してホストプロセツサに
より、またはPBUSを介して通信チヤネルにより
与えられるデイジタルデータを処理するのに必要
な通信プロトコルルールを規定するPROM５２
Ａに主としてあるフアームウエアを含むインテリ
ジエント通信コントローラを構成することが理解
されるべきである。PROM５２Ｂは主として、
特定の環境においては滅多に変わらないプロトコ
ル構成パラメータをストアするように作用する。
その代わりに、プロトコルルールおよび／または
構成パラメータは、ホストまたは回路網から
RAM２０内にロードされ得る。 多機能周辺装置（MEP）５４の機能は、主と
してタイマ機能を実行し、かつベクトルされたイ
ンタラプト能力を有しない装置のためのインタラ
プトを発生することである。MFP54はモトロラ
68901を含み、それは独立してまたは対をなして
動作するようにプログラムされ得る４個のカウン
タタイマチヤネル（図示されていない）を含む。
チヤネルは異なる速度で、時間事象、カウント事
象を計数することができ、または様々なソフトウ
エア事象のためのタイマインタラプトを与えるこ
とができる。MFP54はまた、各ビツト上の遷移
をモニタするための並列のポートを含み、かつこ
の能力はベクトルされたインタラプト能力を有し
ない装置により発生された特定の事象を検出する
のに用いられる。MFPは、これらの事象に直接
に配線され（図示されていない）、かつこの事象
が活性状態に遷移するとき、ベクトルされたイン
タラプトを発生するようにプログラム化される。 MFP５４のインタラプトリクエストは、他の
すべてのインタラプトリクエストとともに集中コ
ード化モジユール２１０に向かう。すべてのリク
エストは優先順位レベルを割当てられ、かつ最高
の優先順位レベルはマイクロプロセツサ５０に通
知される。もしリクエストレベルがマイクロプロ
セツサにおける現在のインタラプトマスクビツト
の状態よりも高いならば、マイクロプロセツサ５
０はインタラプト肯定応答を指示する機能コード
ビツトで応答する。優先順位レベルは、３個の最
下位のアドレスビツトにおいてコード化される。
デコード論理２１４は、この情報からインタラプ
ト装置を決定し、かつこの装置にインタラプト肯
定応答を送る。インタラプトサイクルはそれか
ら、従来のマイクロプロセツサバスルールに従い
完成する。 コード化およびデコードブロツク２１０および
２１４を用いるインタラプト論理の集中化は、大
抵の制御機能が如何にしてUPB上で実現化され
るかについて典型的である。多くの制御機能は
CBUSに位置され、必要な回路が少なくなり、か
つたびたびのインターバス接続の必要性を最小化
する。コード化およびデコード回路２１０および
２１４により前記の態様で処理されたインタラプ
ト機能の他に、アドレスデコード、装置ストロー
ブ、および装置出力イネーブルが同様にアドレス
デコーダ２２０および装置制御ユニツト２２１に
より処理される。バスタイムアウト論理は同様
に、タイムアウト論理２２２により処理される。 制御レジスタ５６に関連する論理はまた、
CBUSに接続される、システム構成レジスタ２０
０の機能は、RAMパリテイ、バスタイムアウ
ト、メモリマツピング、ユニバスバイトオーダリ
ング、および他のステータス情報の発生および検
出を制御することである。LED／SWレジスタ２
０２は、オペレータ入力および出力の手段を与え
る。UCSR２０４は、UNIBUS、主としてDMA
およびインタラプト能力との相互作用を制御す
る。UVECTレジスタ２０６は、プログラム可能
なUNIBUSインタラプトベクトルを含む。 さらに、基本的システムタイミング発生器５１
は、発振器２２４およびCBUSに接続されたクロ
ツク発生器２２６を含むものとして示されてい
る。実際、これらの装置はすべてのバスセグメン
トにより用いられるクロツク信号を与える。 DBUS構成要素 第６図 さて第６図に注目すると、それはDBUSおよび
そこへ直接に接続された構成要素を例示する。
DBUSの主な機能は、データが最小のマイクロプ
ロセツサインタラプトを有するUPBを介して伝
送され得るように、RAMに独立したダイレクト
メモリアクセス（DMA）を与えることである。
DBUS構成要素の３つの主な機能は、(1)UBUSを
介して、UNIBUSへ、およびUNIBUSからデー
タを伝送し、(2)データブロツク上でチエツクサム
を算定し、かつ(3)データブロツクを記号化し、か
つ解読することである。 第２図でDBUSに装着された主な構成要素は、
前記のDMAコントローラ（DMAC）６０ならび
にデータ記号化およびチエツクサムプロセツサ６
２である。第６図は、データ記号化プロセツサ
（DEP）３０６およびチエツクサム発生器３０７
を別々に含むようにプロセツサ６２を示す。
DMAC６０は好ましくは、モトロラ68450を含
み、それは内部のプログラム制御の下で動作する
４個のチヤネル装置である。DMAC６０は大抵
のDMAコントローラと同じように機能する、な
ぜならばそれは２個の連続するバスサイクルにア
ドレスを与え、サイクル間の内部にデータをスト
アすることにより、資源から行先までデータを伝
送することができるからである。このモードに加
えて、DMAC６０は単一のサイクル内で周辺装
置とRAMの間にデータを伝送することが可能で
ある。この目的のために、周辺装置は従来のハン
ドシエイク論理の或る形を含むべきである。この
動作は最初にメモリアドレスを与え、かつそれか
らメモリがアドレスされたデータを与えるとき、
ハンドシエイク信号を周辺装置に与えることによ
り達成される。 第６図で示されるように、DMAC６０は
PBUSに直接装着されるが、例外としてデータビ
ツトが16個のアドレスビツトを有するマルチプレ
クサ３０４においては時間的に多重化される。
DMACがメモリからメモリへの移動を行なうと
き、このデータ経路が用いられる。UNIBUSは
UPBアドレス範囲内でマツプされたメモリなの
で、UNIBUS DMAはUNIBUSアドレス範囲内
でメモリ移動を単に行なうことによりDMAC６
０により開始され得る。 DMAC６０は、３個のチヤネルがDBUS上の
周辺装置に配線される。２個のチヤネルは、ハン
ドシエイク論理３０８により前記のデータ記号化
プロセツサ（DEP）３０６に装着される。第３
のチヤネルはハンドシエイク論理３１２により前
記のチエツクサム発生器３０７に装着される。こ
の構成は、チエツクサムを記号化または算定する
とき、DMACがより効率的な単一のアドレスモ
ードを用いるのを可能にする。 第６図の好ましい実施例で示されるように、
DEP６２はアドバンストマイクロデイバイシズ
の8068装置を含み、かつこのため、モトロラ
68000バスは互換性がない。バス変換器論理、好
ましくはプログラム可能な論理アレイ（PLA）
３２０は、68000バスプロトコルとDEP６２によ
り要求されるものの間で変換を行なう。チエツク
サム発生器３１４、また好ましくはプログラム可
能な論理アレイは、異なる通信プロトコルにより
要求されるチエツクサムを算定する。この動作は
従来、ソフトウエア制御の下でマイクロプロセツ
サにより達成されるので、かなりの実行時間は特
殊目的のチエツクサム発生器３１４を設けること
により節約される。 ＊UBUS構成要素 第７図 さて第７図に注目すると、それはUPBが
UNIBUSサイクルを実行するとき、主としてデ
ータ経路を提供するように作用するUBUSに相
関の構成要素を主として示す。UNIBUSへのイ
ンタフエイスとして、UPBはサイクルの３つの
型、すなわちDEC UNIBUSドキユメンテーシヨ
ン（付録Ｂ）により規定されるようにスレーブサ
イクル、マスタサイクル、およびインタラプトサ
イクル、に従い動作する。スレーブとして、
UPBはUNIBUS Ｉ／空間における16個のワー
ドを占有する。これらの16個のワードは、
68000CPUおよびUNIBUSプロセツサの両方が情
報を交換するようにアクセスできる通信レジスタ
である。このグループにおける第１のレジスタ
は、UNIBUS制御およびステータスレジスタ２
０４である。このレジスタは、インタラプト能力
およびいくつかのハードウエア機能を与える。そ
れはUNIBUSおよびUPBの両方によりアクセス
可能である。別の15個のレジスタは実際、ダイナ
ミツクRAM２０１内にあり、かつUBUSおよび
RAMポート１を介してUNIBUSによりアクセス
される。 UNIBUSアドレストランシーバ３４０は、第
７図で示されるように絶えずUNIBUSアドレス
ラインをモニタする。アドレスデコード論理３４
２はユニークスレーブインタフエイスアドレスを
認識するとき、選択信号はスレーブサイクル制御
論理３４４に送られる。UBUSが自由であると
き、データトランシーバ３４８は能動化され、か
つRAMリクエストがなされる。RAMサイクル
は、UNIBUSによりUBUS制御論理３５０に与
えられる制御情報により起こる。もしUNIBUS
により与えられたアドレスがUCSR通信レジスタ
２０４を同定するならば、ライン３５２を介して
データ伝送が生じる。 マスタサイクルは、常にDBUSを介して開始さ
れる。マスタサイクルの電位源は、DBUSを介す
るマイクロプロセツサ５０またはDBUS DMAC
６０のどちらかでよい。アドレスデコーダ３６０
がUNIBUS伝送を同定するDBUSアドレスを認
識すると、選択信号をUNIBUS獲得論理３６２
に送る。許諾が受信されると、UBUS制御論理
３５０はDBUSアドレスゲート３５４およびデー
タトランシーバゲート３５６、ならびにそれから
UNIBUSトランシーバ３４０，３４８を能動化
する。２組のDBUSデータトランシーバゲート３
５６のうちの１つは、システム構成レジスタにお
いてストアされた情報に従いマスタ論理３６３に
より能動化され、ゲート３５６の２組（すなわち
「SWAP」および「NO SWAP〕）はプログラム
制御の下でバイトオーダリングの選択に用いられ
そのためマイクロプロセツサ５０および
UNIBUSにより用いられる異なるバイトナンバ
リングフオーマツトを収容する。 インタラプトは、UNIBUS獲得論理３６２を
能動化するUNIBUS制御およびステータレジス
タ２０４におけるリクエストビツトにより発生さ
れる。許諾が得られると、UVECTレジスタ２０
６の容量はUNIBUSに能動化されるだろう。
UVECTレジスタがCBUSにより書込可能である
ので、マイクロプロセツサ５０はベクトルを決定
することが可能である。 PBUS 第８図および第９図 PBUSに接続された構成要素は、コントローラ
が動作するように意図された通信回路網の型に依
存して異なるだろう。たとえば、第８図は高速度
直列入力／出力回路網をホストプロセツサにイン
タフエイスするためのPBUS構成要素を例示す
る。この応用に対し、PBUS構成要素はマルチプ
ロトコル通信コントローラ（MPCC）として示
される回路網コントローラ４００を含む。コント
ローラ４００の機能は制御信号、回路網データ、
およびマイクロプロセツサ68000バスへの適切な
インタフエイスを与えることである。もしコント
ローラ４００がダイレクトメモリアクセスの能力
を有しないならば、別のDMAコントローラ４０
２が加えられる。DMAコントローラ４０２は、
好ましくはMPUの介入を必要としないでシーケ
ンシヤルアクセスを可能にする多重チヤネル能力
を有する。さらに、ハイの直列入力／出力チヤネ
ルに対し、特定されたクロツク速度で動作する直
列のラインドライバおよび受信器から構成されて
いる直列のインタフエイス装置４０４が利用され
る。PBUSは、最高の優先順位RAMポートに割
当てられる、なぜならばそこへ結合された回路網
が非常に高いデータ速度を有する可能性があるか
らである。 第９図はホストへのエザーネツトのような局部
区域の回路網をインタフエイスするためのPBUS
の構成要素の代わりの配置を例示する。この場
合、典型的にはそれ自体のダイレクトメモリアク
セスの能力を含む、特別なエザーネツトコントロ
ーラ４２０が利用される。エザーネツトコントロ
ーラ４２０は典型的には、マイクロプロセツサ
68000と互換性がないので、特別のバスインタフ
エイス４２２が典型的には必要とされる。エザー
ネツトへの実際のインタフエイスは、直列のイン
タフエイスアダプタ４２４により与えられる。 システム動作 前記から、データがUPBを介してホストから
回路網へ、または回路網からホストへのいずれか
で流れることが今では理解されるべきである。デ
ータを伝送する際のUPBの役割をより良く理解
するために典型的な動作のシーケンスが今から説
明される。 動作は、前記のソフトウエア通信レジスタにお
けるブロツク伝送パラメータをストアするホスト
で始まる。さらに、このホストはハードウエア
UNIBUS制御およびステータレジスタ（UCSR）
におけるビツトを設定する。このビツトは、
MFP５４を介してインタラプトを引き起こす。
マイクロプロセツサ５０は、こうしてインタラプ
トされ、かつ通信レジスタを調べさせられる。通
信レジスタにストアされたパラメータに基づい
て、UPBはそれから、UNIBUSメモリから
RAM２０へデータのブロツクを伝送する準備を
する。伝送パラメータは典型的には、アドレス、
ブロツク長、および他のコントローラのステータ
ス情報を開始することを含む。 伝送のための準備は、DBUS DMAC６０を適
切なパラメータで初期化することで初められる。
DMAC６０は、二重アドレスのメモリからメモ
リへの移動を実行し、それはUBUSを介する
UNIBUSの読出しおよびそれからDBUSポート
を介するRAMへの書込みを含む。これは、ブロ
ツク内の最後のデータ要素が伝送されてしまうま
で進行する。DMACはそれから、伝送が完成し
ていることを知らせるためにマイクロプロセツサ
50をインタラプトする。この点では、マイクロプ
ロセツサはデータブロツクが既に伝送されている
ことをホストに知らせるために、UCSRを介して
ホストプロセツサをインタラプトするかもしれな
い。 データブロツクがRAMに伝送された後、次の
動作は応用に依存している。或る形式のプロトコ
ル処理は典型的には、EPROM５２Ａまたは
RAMのどちらかにおいてストアされるプログラ
ムにより起こる。これは、DMACを介してデー
タを再びバツフアに入れ、データブロツクを再フ
オーマツト化するか、またはヘツダを付加するこ
とを含むかもしれない。この処理のうちいくつか
は、特定のUPB周辺装置の構成要素を含むかも
しれない。 たとえば、もしチエツクサムが付加される必要
があるならば、DBUS DMACチヤネルはRAM
からチエツクサム発生器３０７（第６図）内にブ
ロツクを書込むように初期設定されるだろう。チ
エツクサム発生器は算定を実行し、かつDMAC
６０はブロツクの終りでマイクロプロセツサ５０
をインタラプトするだろう。インタラプトルーチ
ンは、その結果を読出し、かつデータブロツクに
チエツクサムを付加するだろう。もしこのブロツ
ク部分が記号化される必要があるならば、データ
記号化プロセツサ（DEP）３０６およびDMAC
６０の両方が初期設定される必要がある。このブ
ロツクは、DEPに書込まれた８バイトセグメン
トにおいてメモリから読出されるだろう。DEP
は各セグメントを記号化し、かつそれがレデイに
なるとDMAC６０に知らせる。別のチヤネルが
次いで、DEPからのセグメントを読出し、かつ
それをRAMに書込み、戻す。この動作は全体の
ブロツクを介して進行する。 内蔵のUPB処理が完成した後、データは回路
網へ伝送されるだろう。高速度回路網の場合（第
８図）、第１の事象はPBUS DMAC４０２を初
期設定することである。DMACはRAMを読出
し、かつデータをMPCC４００に書込む。
MPCCは、データをバツフアに入れる小さな先
入れ先出しの記憶装置を有する。この記憶装置が
一杯になるとMPCCは、バイトが回路網に伝送
されてしまうまで、DMAC４０２からのデータ
をこれ以上、リクエストしなくなるだろう。それ
から、新しいDMACリクエストが次のバイトの
ために発生されるだろう。DMAC４０２および
MPCC４００は、データブロツクが回路網へ伝
送されるまでこの交互する態様で動作する。伝送
が完成してしまうと、インタラプトはマイクロプ
ロセツサ５０に送られるだろう。 前記の説明は、UPBを介するデータブロツク
の動作上の流れを例示する。この発明による
UPBコントローラのアーキテクチヤは、バスの
各々での同時のトラフイツクを考慮に入れてい
る。この能力は、コントローラの集合体スループ
ツトを向上させる。回路網のトラフイツクが滅多
に同期されないので、多数のバスのアーキテクチ
ヤは、各方向における多数のブロツク上のトラフ
イツクが同時に進行することを可能にする。４個
のバスのすべてが同時に動作中であることが可能
である。たとえば、PBUSは単一のアドレスモー
ドにおいてMPCC４００からRAMにバイトを伝
送するDMAC４０２により占有されることが可
能であり、CBUSはEPROM５２Ａからの命令の
読出しを実行するマイクロプロセツサ６０により
占有され、DBUS DMAC６０は、二重アドレス
モードにおいてDEP内にバイトを書込み、かつ
UNIBUSインタラプトはUBUSの使用で起こる。
データトラフイツクがわずかに稀にこの態様にお
ける４個のバスのすべてを同時に用いるけれど
も、この発明によるマルチバスアーキテクチヤは
集合体スループツトを向上させるためにこのよう
な動作を許諾する。 ４個のバスは独立して動作できるが、いくつか
の動作は単一のバスになるものにこれらのバスを
接続するだろう。最も典型的な接続は、インタフ
エイスモジユール３０，３２、および３４を介し
て２個のバスを含む。たとえば、モジユール32は
典型的にはCBUSを、PBUS周辺装置基準に対す
るマイクロプロセツサのためのPBUSに接続す
る。同様に、インタフエイスモジユール３０は
CBUSを、DBUS周辺装置基準に対するマイクロ
プロセツサ５０のためのDBUSに接続する。さら
に、モジユール３４はDBUSを、UNIBUSでの
DMAC伝送のためのUBUSに接続する。しかし
ながら、いくつかの場合には３個のバスはたとえ
ば、UNIBUSのマイクロプロセツサ基準を能動
化するために相互接続されてもよい。この状態で
は、CBUSはモジユール３０を介してDBUSに接
続され、モジユール３０はそれからモジユール３
４を介してUBUSに接続する。 好ましい実施例により、唯一の単一のダイレク
トメモリアクセスコントローラは各バスセグメン
トに接続される。このためバスに対するバス裁定
のオーバーヘツドまたはコンテンシヨンはほとん
ど存在しない。別々のバスの各々でのDMA装置
の各々は、そのバスサイクルの第１の発生器であ
る。マイクロプロセツサ５０はUPBの中央制御
要素であり、かつすべてのバス上にサイクルを生
じさせ得る唯一の装置であるので、それの傾向は
バスセグメントを接続させることである。たとえ
ば、MPCC（第８図）に対する基準は、CBUSを
PBUSに接続させる。チエツクサム発生器３０７
（第６図）に対する基準は、CBUSをDBUSに接
続させる。UNIBUSに対する基準は、CBUSを
UBUSに接続するDBUSに接続させる。他の
DMA装置によるバスサイクルは、他のバスを
CBUSから断路させる。たとえば、PBUS
DMACがMPCCからRAMにデータを伝送してい
るとき、PBUSはCBUSから断路される。唯一の
バスサイクルは、DBUS DMACがUNIBUSを基
準にするとき、バス接続を生じさせるマイクロプ
ロセツサ以外の装置により発生される。これは
DBUSをUBUSに接続させる。 前記から、改良された通信コントローラがホス
トプロセツサと通信回路網の間での双方向デイジ
タルデータ伝送を容易にするためにここに開示さ
れたことが今では認められるべきである。多数の
独立したバスアーキテクチヤおよびセントラルマ
ルチポートRAMの結果として、この発明による
通信コントローラの集合体スループツトが先行技
術の装置と対照的に大いに向上している。 この発明の好ましい実施例がここに説明され、
かつ例示されたが、様々な修正が当業者に対し生
じるであろうことが認識され、かつ請求の範囲が
これを包括するように解釈されることが意図され
ている。
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【表】 付録 Ｂ MC68000L12 12.5MHzマイクロプロセツサ MC68450 ダイレクトメモリアクセスコントロ
ーラ MC68561 マルチ−プロトコル通信コントロー
ラには 「モトロラマイクロプロセツサズデータマニユア
ル」 （Motorola Microprocessors Data Manual） モトロラ・セミコンダクタプロダクツ・インコー
ポレーテツド テキサス州、78721、オースチン、を参照。 HD68450 ダイレクトメモリアクセスコントロ
ーラには 「マイクロコンピユータデータブツク」（Micro
−computer Data Book） ヒタチ・アメリカ・リミテツド カリフオルニア州、95112、サン・ホセ、を参照。 AmZ8068 データサイフアリングプロセツサに
は 「MOSマイクロプロセツサおよび周辺装置デー
タブツク」（MOS Microprocessors and
Peripherals Data Book） アドバンスト・マイクロ・デイバイシズ カリフオルニア州、94088、サニイベイル、を参
照。 MK68901 多機能周辺装置には 「マイクロコンピユータデータブツク」（Micro
−computer Data Book） ユナイデツド・テクノロジーズ・MOSTEK テキサス州、75006、キヤロルトン、を参照。 R68561 マルチプロトコル通信コントローラに
は 「R68000 マイクロコンピユータシステムプロ
ダクト記述」（R68000 Microcomputer System
Product Description） ロツクウエル・インターナシヨナル・コーポレー
シヨン、を参照。 UNIBUSインタフエイスには 「DEC UNIBUS仕様書」（DEC UNIBUS
Specification） および 「PDP−11バスハンドブツク（1983）」（PDP−
11Bus Handbook（1983）） デイジタル・イクイツプメント・コーポレーシヨ
ン マサチユーセツツ州、メイナード、を参照。 RS−422 直列インタフエイスには 「平衡電圧デイジタルインタフエイス回路の電気
的特性」（Electrical Characteristics of
Balanced Voltage Digital Interface Circuits） EIAスタンダードRS−422 エレクトリツク・インダストリーズ・アソシエー
シヨン ワシントンD.C.20006、を参照。 また 「TTLデータブツク」（The TTL Data Book」
（１，２，３巻） テキサス・インスツルメンツ・インコーポレーテ
ツド テキサス州、75265、ダラス、を参照。
【表】
【表】
【表】
JP61500328A 1984-12-10 1985-12-06 マルチポ−トのランダムアクセスメモリを用いる通信コントロ−ラ Granted JPS62501454A (ja)

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