JPS62501454A - マルチポ−トのランダムアクセスメモリを用いる通信コントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

発明の背景 この発明は一般に、ホストプロセッサと、様々な型の通信回路網および周辺装置 との間の双方向性ディジタルデータ伝送を容易にするための通信制御装置に関す る。 ますます多くの大型マルチユーザデータプロセッシングシステムは、ホストセン トラルブロセツシング装置（「ホスト」）と、様々な型の通信回路網および周辺 装置との間の高速度でのデータの双方向伝送の能力を必要とする。回路網は、典 型的には非常に高い速度でデータを送り、かつホストプロセッサの入力／出力（ Ｉｌｏ）バスは、しばしば相対的に長い待ち時間を示すので、不均衡が逆に集合 体システムスループットに悪影響を及ぼし、かつ異なる装置が同様のホストイン ターナルデータバスに対しコンテンションを生じるとき、回路網データの損失を 時折引き起こす可能性がある。 この発明は、ホストプロセッサと通信回路網との間で通信されるデータのフロン トエンドプロトコル処理に有用である、改良された通信制御装置（コントローラ ）に向けられる。このコントローラは、前記の装置のコンテンションを最小にす ることにより、システムスルーブツトを向上させるようにアーキテクチャ的に構 成されている。 先行技術の説明 先行技術には、様々な通信回路網および周辺装置を有するホストプロセッサをイ ンタフェイスするように意図された、様々な通信制御装置が数多くある。以下の 米国特許は、このような装置を例証している。 第３．５８８，８３１号 第３，７０２，４６２号 第４，０７５，６９１号 第４，０７９，４５２号 第４，０８０，６４９号 第４．１５６，９０６号 第４．１５６．９０７号 上記の特許は、この発明に類似した応用のために意図されたフロントエンドプロ トコルプロセッシングコントローラを開示するけれども、この発明の実施例は、 コンテンションの問題をより効果的に取扱うのを可能にする態様でアーキテクチ ャ的な実現化例の而で大いに異なる。 より特定的には、典型的な先行技術の通信コントローラは、マイクロプロセッサ のビンアウト（Ｐ；ｈ；ｕｔｉ　）により規定された単一のデータバスを有する マイクロプロセッサを含む。すべての周辺装置錠および／または通信チャネルは 一般に、典型的な動作においてしばしば過負荷になり得る単一のデータバスに結 合される。このようなコントローラアーキテクチャにおけるマイクロプロセッサ データバスは・システムのデータスルーブツトにおける限定要因を表わす。 発明の要約 この発明は、セントラルマルチボートランダムアクセスメモリ゛（ＲＡＭ）およ び、各々が異なるＲＡＭポートに接続された多数のバスにセグメント化されると データ伝送バスが概念的に考え得る、マイクロプロセッサを特徴とするアーキテ クチャを有する、改良された通信コントローラに向けられる。 この発明により組織化されたコントローラは、同時に動作を実行することが可能 である多数の独立バスを用いた結果、およびマイクロプロセッサバスコンテンシ ョンからＲＡＭコンテンションにまで従来のスルーブツト制限をシフトすること により、先行技術の手順に対し小便な性能の利点を提供する。ＲＡ　Ｍ裁定（ａ ｒｂｉｔｒａｔｉｏｎ）およびＲＡＭサイクルは、典型的にはマイクロプロセッ サバス裁定およびバスサイクルよりもずっと速く、それゆえにスルーブツトはか なり向上している。 この発明の実施例は、プロトコルプロセッシングを実行、するためのホストプロ セッサに対するフロントエンド回路網アタッチメントとじての特定の有用性を見 い出す。しかしながら、それらはまた、ホストプロセッサへの高速度データ伝送 を必要とする他の応用においても有用である。 ここに開示された好ましい実施例では、コントローラはモトワラ６８０００マイ クロプロセツサおよび他の同定された商業的に入手可能な構成要素を利用し、か つホストは、それの１１０バスとしてＵＮＩＢＵＳを有するディジタルイクイツ ブメントコ−ポレーションのＰＤＰ−１１を含むことが仮定されるであろう。し かし、なから、この発明はいかなる特定のマイクロプロセッサもしくは他の構成 要素またはホストにも限定されず、かつここでの教示は他の装置を用いて容品に 実現され得ることが理解されるべきである。 この発明の好ましい実施例では、４個の別々の、かつ互換性のあるデータ伝送バ スが、バスセグメントＣＢＵＳ。 ＤＢＵＳ、、ＵＢＵＳ、およびＰＢＵＳとして同定され、それぞれ利用される。 各バスセグメントは、セントラルマルチポー）ＲＡＭの異なるポートに結合され 、かつそこへ異なる組の装置を結合する。こうして、ＣＢＵＳは主としてマイク ロプロセッサおよびそれの局部資源をＲＡＭボート３に結合する。ＤＢＵＳは、 ダイレクトメモリアクセスコントローラおよびデータ記号化プロセッサおよびチ ェックサム発生器をＲＡＭポート２に結合する。ＵＢＵＳは、ホスト１１０バス 、たとえばＦＤＰ−１１ＵＮＩＢＵＳをＲＡＭポート１にインタフェイスする。 １）　Ｂ　Ｕ　Ｓは、通信回路網または他の周辺装置をＲＡＭポート０に結合す る。 この発明の重要な局面によれば、４個のバスセグメントは互いに独立して作用し 得て、このため１個のバスにおけるバスサイクルが、他のいかなるバスのサイク ルからも独立して発生するのを可能にする。さらに、ＲＡＭ（すなわち、メモリ アレイおよび関連するメモリ制御論理）は、バスサイクルがメモリアレイサイク ルから独立して発生するようにバスセグメントを分離するための手段を含む。 さらにこの発明の局面によれば、ＲＡ　ＰＶ、１はＲＡ　Ｍメモリバスの制御の ために競うバスセグメントの間に優先順位を確立するための裁定論理を含む。 好ましい実施例の重要な特徴によれば、マ・イクロプロセッサ制御のバスインク フェイス回路が設けられ、現在実行される作用の型に依存し２て、選択的にそれ らを接続、または断路する。 好ましい実施例の説明 概要 ここで開示さＺするべきこの発明の好ましい実施例は、ディジタルイクイツブメ ントコ−ポレーションのＦＤＰ−１１プロセツサの１１０バス（ＵＮＩ　Ｂｕｓ ）の回路網フロントエンドアタッチメントとして作用するだめの通信コントロー ラを含む。このコントローラは好ましくは１個の回路基板上に実現され、それは 以下において時々ユニバスプロセッサボード（ＵＰＢ）と呼ぶ。ＵＰＢの詳細を 説明すル際ニ、モトウラ６８０００マイクロプロセツサおよび関連装置のような 特定の商業的に入手可能な構成要素を時々参照する。このような参照にもかかわ らず、この発明がいかなる特定の構成要素またはホストプロセッサにも制限され ないことを理解すべきである。むしろ、この発明の原理に基づ〈実施例は、様々 なホストプロセッサとインタフェイスするだめの様々な商業的に入手可能な構成 要素で実現され得る。 初めに第１図に注目すると、それはこの発明によるコントローラのアーキテクチ ャを略図的に示す。このアーキテクチャは、多数の入力／出力ポート２２を有す るセントラルランダムアクセスメモリ（ＲＡＭ）２０を特徴とする。 第１図は、それぞれポート０．１．２、および３として同定された４個のポート ２２を示す。第１図はさらに、それぞれＰＢＵＳ％ＵＢＵＳ、ＤＢＵＳ、および ＣＢＵＳとして同定される４個の別々のバスを示す。これらのバスは、概念的に 単一のマイクロプロセッサデータ伝送バスのセラメン！・と考えられるべきであ り、かつ以下においてしばしばバスセグメントと呼ぶ。 各バスセグメントは、従来のマイクロプロセッサデータ伝送バスに対応し、かつ アドレス、データ、および制御ラインを含むことを理解されるべきである。各バ スセグメントは、異なるグループの構成要素にインタフェイスする。 こうし、て、ＰＢＵＳは主として通信回路網にインタフェイスし、ＵＢＵＳはＵ ＮＩＢＵＳにインタフェイスし、ＤＢＵＳはダイレクトメモリアクセスおよびデ ータ記号化手段にインタフェイスし、かつＣＢＵＳはマイクロプロセッサおよび それの局部資源ならびにシステムタイミング手段および制御レジスタにインクフ ェイスする。これら４個のバスセグメントはそれぞれ、双方向性データ伝送のた めのＲＡＭ人力／出力ポート０．１．２、および３に接続される。 第１図はさらに、ＣＢＵＳおよびＤＢＵＳセグメントを選択的に直接に接続する ためのインタフェイス回路３０を示す。同様に、インクフェイス回路３２はＣＢ ＵＳおよびＰＢＵＳセグメントを選択的に接続し、かつインタフエイス回路３４ はＵＢＵＳおよびＤＢＵＳセグメントを選択的に接続する。以下に述べられるよ うに、インタフェイス回路３０．３２、および３４は主としてＣＢＵＳに装着さ れたマイクロプロセッサの制御の下で動作する。 従来のマイクロプロセッサに基づく通信コントローラは、すべての周辺装置およ び回路網が装着される単一のマイクロプロセッサデータ伝送バスを採用している ことが指摘されてきた。この従来のアーキテクチャは、マイクロプロセッサデー タ伝送バスを、実行およびデータスルーブツトの集合体帯域幅における限定要因 にする。対照的に、第１図で示されたコントローラアーキテクチャは、マイクロ プロセッサバスコンテンションからＲＡＭコンテンションに至るスルーブツト制 限をシフトするように作用する。ＲＡＭ裁定およびＲＡＭサイクルは典型的には 、マイクロプロセッサバス裁定およびバスサイクルよりもずっと速いので、第１ 図で示されたアーキテクチャは従来のコントローラに対する明確なスルーブツト の改良を提供する。さらに、バスセグメントを接続し、かつ断路するための必要 性の減少は好ましい実施例ではすべての性能を改善する。以下に見られるように 、各バスセグメントはバスサイクルを発生し得る手段を含む。これらのサイクル が他のバスセグメントに接続された資源を必要としないとき、サイクルは独立し て進行し得る。換言すれば、バスセグメントは互いに独立して、かつまたランダ ムアクセスメモリ２０のサイクルから独立して作用することが可能である。制限 のない例として、ＣＢＵＳに接続されたマイクロプロセッサ装置は、ＤＢＵＳに 結合されたダイレクトメモリアクセスコントローラがＤＢＵＳにまた結合された データ記号化装置にワードを書込むとき、ＣＢＵＳにまた接続されたリードオン リメモリからの命令を呼んで来ることが可能である。同時に、ＰＢＵＳに結合さ れた第２のダイレクトメモリアクセスコントローラは、ＵＮ　Ｉ　ＢＵＳスレー ブサイクルがＤＢＵＳ上に発生する間、セントラルランダムアクセスメモリ内に ワードを書込むことが可能である。 コントローラのブロック図−第２図 さて第２図に注目すると、それはＲＡＭ２０ならびにバスセグメントＰＢＵＳ、 ＵＢＵＳ、ＤＢＵＳ、およびＣＢＵＳを示すこの発明によるコントローラの好ま しい実施例のブロック図を例示する。示されるように、ランダムアクセスメモリ ２０は１メガバイトダイナミックＲＡ　Ｍアレイ（ＤＲＡＭ）４０、すなわちパ リティを有する１個のＭ×９ビットを含む。前に述べられたポート０．１．２、 および３を規定する裁定および制御ブロック４２はＤＲＡＭ４０に接続される。 第１図における例示と一致して、ＰＢＵＳは裁定および制御ブロック４２のポー ト０に接続される。同様に、ＵＢＵＳ、ＤＢＵＳ、およびＣＢＵＳはそれぞれポ ート１．２、および３に接続される。以下に述べられるように、裁定および制御 論理４２はポート２２の間でのメモリの優先順位レベル、すなわちポート０の最 高の優先順位からポート３の最低の優先順位まで規定するように構成されている 。 ＰＢＵＳ、ＵＢＵＳ、ＤＢＵＳ、およびＣＢＵＳの各々に結合された構成要素は 、第５図ないし第９図に関連して以下に別々に述べられる。しかしながら、第２ 図のブロック図の全体の組織をより一層理解するために、各バスセグメントの一 般の機能がここに導入される。 マイクロプロセッサ装置（ＭＰＵ）５０および第２図で示されたＵＰＢの全体の 作用を制御するシステムタイミング発生器５１がＣＢＵＳに接続される。また、 たとえばプログラムおよびパラメータ記憶装置をストアするリードオンリメモリ （ＲＯＭ）５２を含むマイクロプロセッサの局部資源がＣＢＵＳに接続される。 多機能周辺（ＭＦＰ）装置５４はまた、ＣＢＵＳに接続され、かつベクトル能力 のない装置のためのタイミング信号およびインクラブドを発生するように用いら れる。さらに、１組の制御レジスタ５６はまた、ＣＢＵＳに接続される。これら のレジスタはＵＰＢ内で様々な機能を制御するために用いられる。さらに、アド レスデコーダ５７は第１のアドレスデコードのため、ＣＢＵＳに接続される。　 ６ ＤＢＵＳに主として接続される装置は、ダイレクトメモリアクセスコントローラ （ＤＭＡＣ）６０ならびにデータ記号化およびチェックザムプロセッサ６２を含 む。 ＵＢＵＳは、ＵＮＩＢＵＳ制御論理６６ならびにＵＮＩＢＵＳドライバおよび受 信器６８を含むＵＮＩＢＵＳにインタフェイスするように接続する。さらに示さ れるように、ＵＢＵＳは前記の制御レジスタ５６の２個に接続される。 ＰＢＵＳは、ホストプロセッサにインタフェイスされる通信チャネルの特定の型 、たとえばチャネルが高スピードの直列チャネルかまＩ；はエザーネット（Ｅｔ ｈｅｒｎｅｔ）のような局部区域の回路網（ＬＡＮ）かに依存して異なる可能性 のある装置に接続する。これらの異なる実現化例は、第８図ないし第９図に関連 して述べられる。 第２図における様々な信号ラインは、後の図面と同様に信号の名称で分類される ことが指摘される。ここでの付録Ａは、これらの信号の名称の各々を規定する。 この発明の新しい局面は主として、各々がマルチポートのＲＡＭに対しアクセス を有する多数の独立したバスの利用を特徴とするコントローラの組織内にあるこ とが理解されるべきである。第２図で示されるように、バスに接続された構成要 素は、すべて周知の装置であり、かつしたがってここで詳しくは述べられていな い。ここでの付録Ｂは、好ましい実施例の装置およびそれらのインタフェイスを かなり詳細に開示する様々な文書を表わす。 ここでの付録Ｃは、６８０００マイクロプロセツサ５０を利用するとき、第２図 の実施例のための好ましいアドレッシング機構（またはメモリマツピング）を規 定する。周知のとおり、６８０００バスフオーマツトは１６メガバイト領域を規 定する２４個のビットアドレスを備える。４個の最Ｊ−位のアドレスビットは全 ６ｒｊ域を１６個の１メガバイトブロツクに分けるために用いられる。付録Ｃの １枚目は、ＭＰＵ５０によりＣＢＵＳに与えられるアドレスのための第１のデコ ードを示す。２枚目および３枚目はそれぞれ、そこに結合されたＭＰＵまたはＤ ＭＡ装置によりＤＢＵＳおよびＰＢＵＳに与えられたアドレスのための第２のデ コードを示す。これらのバス上での第２のデコードはＣＢＵＳｌでの活動から独 立して、局部資源を有するデータ伝送を可能にすることが必要である。 ランダムアクセスメモリー第３図 さて第３図に注口すると、それはランダムアクセスメモリ２０をかなり詳細に例 示する。初めに、データバスセグメントＰＢＵＳ、ＵＢＵＳＳＤＢＵＳ、および ＣＢＵＳが第３図の上部から入り、それぞれトランシーバゲート（ＴＧ）８０． ８２．８４、および８６において終結することが注目されるべきである。前記の ように、様々なバスセグメントに接続された装置は、次の図面に関連して以下に 詳細に述べられるが、この点では各バスセグメントが、データバイトまたはワー ドがＲＡＭに書込まれるもしくはＲＡＭから読出されるたびに、可能にされたト ランシーバゲートを介してＲＡＭメモリバスに、制御、アドレス、およびデータ 情報を与えるとだけ言っておこう。トランシーバゲートは、バスセグメントをＲ Ａ　Ｍアレ・イから分離するように作用し、そのためバスサイクルタイミングが ＲＡ　Ｍアレイのメモリザイクルタイミングから独立できる。さらに、このバス セグメントはお互いに関して独立して動作する。 アドレスデコーダ９（）、９２．９４、および９６は、Ｊ＜スセラメントにより 与えられたメモリアドレスが規定さ４］た範囲内にあるとき、各々がメモリ選択 信号（たとえばＣＲＡＭ５ＥＬ）を発生するようにそれぞれバスセグメントに結 合されている。アドレスデコーダにより発生した選択信号は、前記の裁定および 制御ブロック４２の一部である裁定およびタイミング論理９８に向かう。裁定お よびタイミング論理９８は、多数のバスセグメントによる同時のメモリ呼び出し の間、優先順位を確立する。前記の、ように、最高から最低までの優先順位の順 序は、ＰＢＵＳ％ＵＢＵＳ、ＤＢＵＳ、およびＣＢＵＳである。 好ましい実施例では、ＲＡＭアレイはダイナミックＲＡＭ回路から構成されると 既に仮定ｌ、であるので、リフレッシュパルスをアレイに定期的に与えることが 必要である。 したがって、リフレッシュクロック信号（すなわちＲＦ　５ＨＣＬＫ）を裁定お よびタイミング論理９８に定期的に与えるリフレッシュタイマ１００が倫えられ る。リフレッシュクロック信号は最高の優先順位のボートとして扱われ、かつ通 常、次のＲＡＭサイクルに与えられる。リフレッシュサイクルのためのアドレス は、ダイナミックＲＡ　Ｍコントローラ１０２により与えられる。 裁定およびタイミング論理９８は、バス選択信号の間で最高の優先順位のリクエ ストを決定し、かつメモリイネーブル信号（たとえばＭＥＭＥＮ３）をそのバス のリクエストに相関のトランシーバゲート（たとえば８６）に与える。 同時に、行／アドレスストローブ信号（ＲＡＳＩＮ）はメモリサイクルを開始す るようにＲＡＭコントローラ１０２に送られる。これは選択されたバスのトラン シーバゲートをメモリ制御バス１０４、メモリアドレスバス１０６、およびメモ リデータバス１０８から構成されるメモリバス構造に結合する。メモリ制御バス １０４に与えられた制御信号は、アドレスタイミング、データタイミング、バイ ト制御、および読出／書込制御を与える。メモリアドレス内（ス１０６へ与えら れたアドレス情報は、行および列アドレスストローブのタイミングおよび発生を また与えるＲＡＭコントローラ１０２により行および列のアドレス内に時間的に 多重化される。メモリデータバス１０８は、ＲＡＭアレイ４０に直接に結合され る。 ＲＡＭアレイ４０は１メガバイトの容量を有するように仮定され、かつ好ましく は、２個の別々のアドレス可能なバンク（図示されていない）から構成され、各 バンクが２バイトのワードをストアする。バンク選択は、メモリアドレス内の単 一のビットにより決定され、こうして１個または２個のメモリバンクのいずれか 一方を用いて、コントローラが容易に実現されるのを可能にする。ＲＡＭでのデ ータ伝送は、バイト長または完全ワード長のいずれかになり得る。 ＲＡＭアレイ４０に結合されることに加えて、メモリデータバス１０８はまた、 パリティ発生器１１２に結合される。システム構成レジスタ（ＳＣＲ）における 制御ビット、すなわち前記の制御レジスタ５６（第２図）の１個は、パリティが 奇数または偶数であったり、発生したりまたは止められたり、かつ検出されたり またはマスクされたりするのを可能にする。メモリ書込サイクルの間、パリティ が算定されかつパリティアレイ１１６内にストアされる。このアレイは、主アレ イ４０と同じ制御信号を有する。続出サイクルの間、パリティは主アレイの続出 データから発生し、かつそれからパリティアレイ１１６においてストアされるビ ットと比較される。もしエラーが検出されたら、がっもしパリティ検出が可能化 されるならば、非−マスク可能なパリティエラーインクラブトはパリティエラー 検出器１２０により発生される。 ＲＡＭ２０は好ましくは、マイクロプロセッサ５０により与えられたデータスト ローブにより規定されたバイト長またはワード長の項目のいずれかとしてアクセ ス可能なように組織化される。さらに、ＲＡＭはアドレスビットから得られたス トローブにより選択的にアドレスされることが可能である上半分かつ下半分で組 織化される。 データバスセグメントインタフェイス−第４図マイクロプロセッヅデータ伝送バ スをセグメント化する全機構は、ＣＢＵＳお、Ｊ：びＤ　Ｂ　Ｕ　Ｓ　ＳＣＢ　 Ｕ　Ｓ　オよびＰＢＵＳ、ならびにＤＢＵＳおよびＵＢＵＳをそれぞれ結合する ための３個のバスインクフェイスモジュール３０．３２、および３４を例示する 第１図に示される。第４図は、ＣＢＵＳをＤＢＵＳまたはＰＢＵＳのいずれかに 接続するための同一のインタフェイスモジュール３０および３２のブロック図を 含む。ＤＢＵＳまたはＰＢＵＳのいずれかに適用可能である信号か第４図におい てｒＤ／ＰＢＵＳＪと符号を付されていることが注目されるべきである。インタ フェイスモジュール３４は、概念的にはモジュール３０．３２と同じであるが、 いくつかのあまり重要でない実現化例の詳細（示されていない）において異なる 。ＵＮＩＢＵＳインクフェイスはＤＢＵＳ／ＵＢＵＳインタフェイスに厳密に関 連するので、差異が存在する。こうして、インタフェイスモジュール３４はＵＮ Ｉ　ＢＵＳドライバおよび受信器ブロック６８内に含まれることが第２図で仮定 される。 続いて第４図を参照すると、バスインクフェイスモジュール３０は制御、アドレ ス、およびデータ情報をそれぞれ分離する３個の状態トランシーバゲート１４０ ．１４２、および１４４を含む。３個の状態ゲートの各々は、「オン接続」状態 または「オフ断路」状態もしくは「不能化」状態を規定し得る。制御論理１５０ は、ＤＢＵＳまたはＰＢスピットは、制御論理１５０が現在のバスアドレスから 装置選択を引き起こせるようにモニタされる。マイクロプロセッサ５０から独立 したバスサイクルは、インタフェイスモジュールを介する直接バス接続を必要と する事象が起こるまで続くだろう。マイクロプロセッサ５０の事象の２つの一般 的な型は、３個の状態ゲート１４０．１４２．１４４をオン接続状態、すなわち （１）装置基準または（２）インクラブド肯定応答にスイッチさせるように起こ り得る。 装置基準事象の間、電位源バスセグメント（すなわちＣＢＵＳ）は、デコーダ５ ７（第２図）によるＣ　Ｂ　Ｕ　Ｓ　−ｉ−での第１のデコードの結果として、 バス選択信号（Ｄ／Ｐ　ＢＵＳＳＥＬ）を発生する。メモリマツプは好ましくは 、バスセグメント上のすべての装置が最少の数のアドレスビットでデコードされ 得るように配列される。制御論理１５０は、行先バズセグメント上での活動をモ ニタし、かつバスサイクルが利用可能であるとき、バスイネーブル信号１５２は ＣＢＵＳアドレスおよびデータ信号を行先バスセグメント（ＤＢＵＳまたはＰＢ ＵＳ）上に結合するように発生される。さらにアドレスデコードは、そこに接続 された特定の装置に差異を与えるように行先バスセグメント上で行なわれる。 ゲー）１４０，１４２．１４４をオン接続状態にスイッチするための第２のマイ クロプロセッサ事象は、マイクロプロセッサにより礼遇されるバスセグメント上 の装置のインタラブドリクエストに応答して起こる。インクラブド肯定応答動作 の間、バス接続が必要である。インクラブド肯定応答信号（Ｄ／Ｐ　ＩＡＣＫ） は制御論理１５０により受取られ、かつライン１５２上にバスイネーブル信号を 発生する。いかなる係＾しているバス活動も完成された後、ゲ、−ト１４０．１ ４２、および１４４はそれからＣＢＵＳをＤＢＵＳまたはＰＢＵＳに接続し、マ イクロプロセッサインクラブドプロトコルが起こるのを可能にする。 ＣＢＵＳ構成要素−第５図 さて第５図に注目すると、それはＣＢＵＳおよびその構成要素の組織を、第２図 で示されたより以上に詳細に、例示する。ＣＢＵＳは、コントローラの第１のバ スが前記のマイクロプロセッサ（ＭＰＵ）５０を含むものと考えることができる 。マイクロプロセッサ５０の他に、ＣＢＵＳに相関の第１の機能的要素は、前記 の多機能周辺装置５４、電気的にプログラム可能なリードオンリメモリ（ＥＦＲ ＯＭ）５２Ａ、および消去可能電気的プログラム可能リードオンリメモリ（ＥＥ ＦＲＯＭ）５２Ｂである。さらに、ＣＢＵＳには前記制御レジスタ５６が接続さ れ、それはシステム構成レジスタ（ＳＣＲ）２００、ＬＥＤスイッチレジスタ（ ＬＥＤ１５Ｗ）２０２、ＵＮＩ　ＢＵＳ制御およびステータスレジスタ（ＵＣ８ Ｒ）２０４、およびＵＮＩＢＵＳベクトル１ノジスタ（ＵＶＥＣＴ）２０６を含 む。 前記のように、マイクロプロセッサ５０はコントローラの主な処理要素であり、 かつそれはマイクロプロセッサバスを規定する。他のバスセグメントはＣＢＵＳ から独立して動作する可能性があるが、すべてのバスセグメントは成る制御の開 始のためのＣＢＵＳに依存する。インタラブドサービスおよびプログラム実行は 、典型的にはＦＲＯＭＳ５２Ａおよび５２Ｂにストアされた、またはＲＡＭ２０ に代わりにストアされたプログラムに応答して、ＣＢＵＳ上で起こる。またマイ クロプロセッサ５０は、バス接続を決定する第１の要因であることが理解される べきである。マイクロプロセッサ５０がＣＢＵＳＪ−にない装置を参照するとき はいつも、バスセグメント間の接続はインタフェイスモジュール３０．３２．３ ４のうちの１個により確立されなければならない。 ＵＰＢは、ＵＢＵＳを介してホストプロセッサにより、またはＰＢＵＳを介して 通信チャネルにより与えられるディジタルデータを処理するのに必要な通信プロ トコルルールを規定するＦＲＯＭ５２Ａに主としであるファームウェアを含むイ ンテリジェント通信コントローラを構成することが理解されるべきである。ＦＲ ＯＭ５２　Ｂは主として、特定の環境においては滅多に変わらないプロトコル構 成パラメータをストアするように作用する。その代わりに、プロトコルルールお よび／または構成パラメータは、ホストまたは回路網からＲＡＭ２０内にロード され得る。 多機能周辺装置（ＭＦＰ）５４の機能は、主としてタイマ機能を実行し、かつベ クトルされたインタラブド能力を付しない装置のためのインクラブドを発生ずる ことである。 ＭＦＰ５４はモトロラ６８９０１を含ろ、そ狛は独立してまたは対をなして動作 するようにプログラムされｉする４個のカウンタタイマチャネル（図示されてい ない）を含む。 チャネルは異なる速度で、時間１■象、カウント事象を計数することができ、ま たは様々なソフトウェア事象のためのタイマインクラブドを与えることができる 。ＭＦＰ５４はまた、各ビット上の遷移をモニタするための並列のボルトを含み 、かつこの能力はベクトルされたインタラブド能力を有しない装置により発生さ れた特定の事象を検出するのに用いられる。ＭＦＰは、これらの事象に直接に配 線され（図示されていない）、かつこの事象が活性状態に遷移するとき、ベクト ルされたインタラブドを発生するようにプログラム化される。 ＭＦＰ５４のインタラブドリクエストは、他のすべてのインクラブドリクエスト とともに集中コード化モジュール２１０に向かう。すべてのリクエストは優先順 位レベルを割当てられ、かつ最高の優先順位レベルはマイクロプロセッサ５０に 通知される。もしリクエストレベルがマイクロプロセッサにおける現在のインク ラブドマスクビットの状態よりも高いならば、マイクロプロセッサ５０はインク ラブド肯定応答を指示する機能コードピットで応答する。優先順位レベルは、３ 個の最下位のアドレスピットにおいてコード化される。デコード論理２１４は、 この情報からインタラブド装置を決定し、かつこの装置にインタラブド１う定応 答を送る。インクラブトザイクルはそれから、従来のマイクロプロセッサバスル ールに従い完成する。 コード化およびデコードブロック２１０および２１４を用いるインクラブド論理 の集中化は、大抵の制御機能が如何にしてＵＰＢ上で実現化されるかについで典 型的である。 多くの制御機能はＣＢＵＳに位置され、必要な回路が少なくなり、かつたびたび のインターバス接続の必要性を最小化する。コード化およびデコード回路２１０ および２１４により前記の態様で処理されたインタラブｌ−機能の他に、′アド レスデコード、装置Ｎストローブ、および装置出力イネーブルが同様にアドレス デコーダ２２０および装置制御ユニット２２１により処理される。バスタイムア ウト論理は同様に、タイムアウト論理２２２により処理される。 制御レジスタ５６に関連する論理はまた、ＣＢＵＳに接続される。システム構成 ［ノジスタ２００の機能は、ＲＡＭパリティ、バスタイムアウト、メモリマツピ ング、ユニバスバイトオーダリング、および他のステータス情報の発生および検 出を制御することである。ＬＥＤ／ＳＷ＋ノジスタ２０２は、オペレータ入力お よび出力の手段を与える。ＵＣＳＲ２０４は、ＵＮＩＢＵＳ、主としてＤＭＡお よびインタラブド能力との相互作用を制御する。ＵＶＥＣＴレジスタ２０６は、 プログラム可能なＵＮＩＢＵＳインタラブドベクトルを含む。 さらに、基本的システムタイミング発生器５１は、発振器２２４およびＣＢＵＳ に接続されたクロック発生器２２６を含むものとして示されている。実際、これ らの装置はすべてのバスセグメントにより用いられるクロ・ツク信号を与える。 ＤＢＵＳ構成要素−第６図 さて第６図に注目すると、それはＤＢＵＳおよびそこへ直接に接続された構成要 素を例示する。ＤＢＵＳの主な機能は、データが最小のマイクロプロセッサイン タラブドを有するｔＪＰＢを介して伝送され得るように、ＲＡＭに独立したダイ レクトメモリアクセス（ＤＭＡ）を与えることである。ＤＢＵＳ構成要素の３つ の主な機能は、（１）ＵＢＵＳを介して、ＵＮＩＢＵＳへ、およびＵＮ　Ｉ　Ｂ ＵＳからデータを伝送し、（２）データブロック上でチェックサムヲ算定し、か つ（３）データブロックを記号化し、かつ解読することである。 第２図でＤＢＵＳに装着された主な構成要素は、前記のＤＭＡコントローラ（Ｄ ＭＡＣ）６０ならびにデータ記号化およびチェックサムプロセッサ６２である。 第６図は、データ記号化プロセッサ（ＤＥＰ）３０６およびチェックサム発生器 ３０７を別々に含むようにプロセッサ６２を示す。ＤＭＡＣ６０は好ましくは、 モトロラ６８４５０を含み、それは内部のプログラム制御の下で動作する４個の チャネル装置である。ＤＭＡＣ６０は大抵のＤＭＡコントローラと同じように機 能する、なぜならばそれは２個の連続するバスサイクルにアドレスを与え、サイ クル間の内部にデータをストアすることにより、資源から行先までデータを伝送 することができるからである。このモー　ドに加えて、ＤＭＡＣ６Ｑは単一のサ イクル内で周辺装置とＲＡＭの間にデータを伝送することが可能である。このｌ 」的のために、周辺装置は従来のハンドシェイク論理の成る形を含むべきである 。この動作は最初にメモリアドレスを与え、かつそれからメモリがアドレスされ たデータを与えるとき、ハンドシェイク信号を周辺装置に与えることにより達成 される。 第６図で示されるように、ＤＭＡＣ６０はＰＢＵＳに直接装着されるが、例外と してデータビットが１６個のアドレスビットを有するマルチプレクサ３０４にお いては時間的に多重化される。ＤＭＡＣがメモリからメモリへの移動を行なうと き、このデータ経路が用いられる。ＵＮ　Ｉ　ＢＵＳはＵＰＢアドレス範囲内で マツプされたメモリなので、ＵＮＩＢＵＳ　ＤＭＡはＵＮＩ　ＢＵＳアトｌ／ス 範囲内でメモリ移動を単に行なうことによりＤＭＡＣ６０により開始され得る。 ＤＭＡ、Ｃ６０は、３個のチャネルがＤＢＵＳ上の周辺装置に配線される。２個 のチャネルは、ハンドシェイク論理３０８により前記のデータ記号化プロセッサ （ＤＥＰ）３０６に装着される。第３のチャネルはハンドシェイク論理３１２に より前記のチェックサム発生器３０７に装ｊ１される。この構成は、チェックサ ムを記号化または算定するとき、Ｄ　Ｍ　Ａ　Ｃがより効率的な単一のアドレス モードを用いるのを可能にする。 第６図の好ましい実施例で示されるように、ＤＥＰ６２はアドパンストマイクロ ディバイシズの８０６８Ｗ置を含み、かっこのため、モトウラ６８０００バスは 互換性がない。バス変換器論理、好ましくはプログラム可能な論理アレイ（ＰＬ Ａ）３２０は、６８０００バスプロトコルとＤＥＰ６２により要求されるものの 間で変換を行なう。チェックサム発生器３１４、また好ましくはプログラム可能 な論理アレイは、異なる通信プロトコルにより要求されるチェックサムを算定す る。この動作は従来、ソフトウェア制御の下でマイクロプロセッサにより達成さ れるので、かなりの実行時間は特殊目的のチェックサム発生器３１４を設けるこ とにより節約される。 ＵＢＵＳ構成要素−第７図 さて第７図に注口すると、それはＵＰＢがＵＮ　Ｉ　ＢＵＳサイクルを実行する とき、主としてデータ経路を提供するように作用するＵＢＵＳに相関の構成要素 を主として示す。 ＵＮ　Ｉ　ＢＵＳへのインクフェイスとして、ＵＰＢはサイクルの３つの型、す なわちＤＥＣＵＮＩＢＵＳドキュメンァーンヨン（付録Ｂ）により規定されるよ うにスレーブサイクル、マスクサイクル、およびインクラブドサイクル、に従い 動作する。スレーブとし５て、ＵＰＢはＵＮ　Ｉ　ＢＵＳ１１０空間における１ ６個のワードを占有する。これらの１６個のワードは、６８０００ＣＰＵおよび ＵＮＩＢＵＳプロセッサの両方が情報を交換するようにアクセスできる通信レジ スタである。このグループにおける第１のレジスタは、ＵＮ　Ｉ　ＢＵＳ制御お よびステータスレジスタ２０４である。このレジスタは、インタラブド能力およ びいくつかのハードウェア機能を与える。それはＵＮ　Ｉ　ＢＵＳおよびＵＰＢ の両方によりアクセス可能である。別の１５個のレジスタは実際、ダイナミック ＲＡＭ２０１内にあり、かつＵＢＵＳおよびＲＡＭポート１を介してＵＮ　Ｉ　 ＢＵＳによりアクセスされる。 ＵＮＩＢＵＳアドレストランシーバ３４０は、第７図で示されるように絶えずＵ ＮＩＢＵＳアドレスラインをモニタする。アドレスデコード論理３４２がユニー クスレーブインタフェイスアドレスを認識するとき、選択信号はスレーブサイク ル制御論理３４４に送られる。ＵＢＵＳが自由であるとき、データトランシーバ ３４８は能動化され、かつＲＡＭリクエストがなされる。ＲＡ　Ｍサイクルは、 ＵＮＩ　ＢＵＳによりＵＢＵＳ制御論理３５０に与えられる制御情報により起こ る。もしＵＮＩＢＵＳにより与えられたアドレスがＵＣＳＲ通信レジスタ２０４ を同定するならば、ライン３５２を介してデータ伝送が生じる。 マスクサイクルは、常にＤＢＵＳを介して開始される。 マスクサイクルの電位源は、ＤＢＵＳを介するマイクロプロセッサ５０またはＤ ＢＵＳ　ＤＭＡＣ６０のどちらかでよい。アドレスデコーダ３６０がＵＮＩＢＵ Ｓ伝送を同定するＤＢＵＳアドレスを認識すると、選択信号をＵＮＩＢＵＳ獲得 論理３６２に送る。許諾が受信されると、ＵＢＵＳ制御−理３５０はＤＢＵＳア ドレスゲート３５４およびデータトランシーバゲート３５６、ならびにそれから ＵＮＩ　ＢＵＳ　）ランシーバ３４０．３４８を能動化する。２組のＤＢＵＳデ ータトランシーバゲート３５６のうちの１つは、システム構成レジスタにおいて ストアされた情報に従いマスク論理３６３により能動化され、ゲート３５６の２ 組（すなわちｒｓＷＡＰＪおよびｒＮＯ５ＷＡＰＪ　）はプログラム制御の下で バイトオーダリングの選択に用いられそのためマイクロプロセッサ５０およびＵ ＮＩＢＵＳにより用いられる異なるバイトナンバリングフォーマットを収容する 。 インクラブドは、ＩＮ　Ｉ　ＢＵＳ獲得論理３６２を能動化するＵＮ　Ｉ　ＢＵ Ｓ制御、およびステータスレジスタ２０４におけるリクエストビットにより発生 される。許諾が得られると、ＵＶＥＣＴレジスタ２０６の容量はＵＮ　Ｉ　ＢＵ Ｓに能動化されるだろう。ＵＶＥＣＴレジスタがＣＢＵＳにより書込可能である ので、マイクロプロセッサ５０はベクトルを決定することが可能である。 ＰＢＵＳ−第８図および第９図 ＰＢＵＳに接続された構成要素は、コントローラが動作するように意図された通 信回路網の型に依存して異なるだろう。たとえば、第８図は高速度直列人力／出 力回路網をホストプロセッサにインタフェイスするためのＰＢＵＳ構成要素を例 示する。この応用に対し、ＰＢＵＳ構成要素はマルチプロトコル通信コントロー ラ（ＭＰＣＣ）として示される回路網コントローラ４００を含む。コントローラ ４００の機能は制御信号、回路網データ、およびマイクロプロセッサ６８０００ バスへの適切なインタフェイスを与えることである。もしコントローラ４００が ダイレクトメモリアクセスの能力を有しないならば、別のＤ　Ｍ　Ａコントロー ラ４０２が加えられる。ＤＭＡコントローラ４０２は、好ましくはＭＰＵの介入 を必要としないでシーケンシャルアクセスを可能にする多重チャネル能力を有す る。さらに、ハイの直列人力／出力チャネルに対し、特定されたクロック速度で 動作する直列のライントライバおよび受信器から構成されている直列のインクフ ェイス装置４０４が利用される。ＰＢＵＳは、最高の優先順位ＲＡＭボートに割 当°Ｃられる、なぜならばそこへ結合された回路網が非常に高いデータ速度を有 する可能性があるからである。 第９図はホストへのエザーネットのような局部区域の回路網をインタフェイスす るためのＰＢＵＳの構成要素の代わりの配置を例示する１、この場合、典型的に はそれ自体のダイレクトメモリアクセスの能力を含む、特別なエサ・−ネットコ ントローラ４２０が利用される。エザーネットコントローラ４２０は典型的には 、マイクロプロセッサ６８０００と互換性がないので、特別のバスインクフェイ ス４２２が典型的には必要とされる。エザーネットへの実際のインタフェイスは 、直列のインクフェイスアダプタ４２４により与えられる。 システム動作 前記から、データがＵＰＢを介してホストから回路網へ、または回路網からホス トへのいずれかで流れることが今では理解されるべきである。データを伝送する 際のＵＰＢの役割をより良く理解するために典型的な動作のシーケンスが今から 説明される。 動作は、前記のソフトウェア通信レジスタにおけるブロック伝送パラメータをス トアするホストで始まる。さらに、このホストはハードウェアＵＮＩＢＵＳ制御 およびステータスレジスタ（Ｕ　ＣＳ　Ｒ）におけるビットを設定する。このビ ットは、ＭＦＰ５４を介してインクラブドを引き起こす。マイクロプロセッサ５ ０は、こうしてインクラブドされ、かつ通信レジスタを調べさせられる。通信１ ノジスタにストアされたパラメータに基づいて、ＵＰＢはそれから、ＵＮ　Ｉ　 ＢＵＳメモリからＲＡＭ２０へデータのブロックを伝送する準備をする。伝送パ ラメータは典型的には、アドレス、ブロック長、および他のコントローラのスア ータス情報を開始することを含む。 伝送のためのＡ、ＩＸ備は、ＤＢＵＳ　ＤＰ＝・ｆｆＡｃ６０を適切なパラメー タで初期化することで始められる。ＤＭＡＣ６０は、二重アドレスのメモリから メモリへの移動を実行し、それはＵＢＵＳを介するＬＴＮＴＢＵＳの読出り、お よびそれからＤＢＵＳポー　トを介するＲ　Ａ　Ｍへの書込みを含む。これは、 ゛ブロック内の最後のデータ要素が伝送されてし５まうまで進行する。Ｄ　ＮＩ Ａ　Ｃはそれから、伝送が完成していることを知らせるためにマイクロプロセッ サ５０をインタラブドする。この点では、マイクロプロセッサはデータブロック が既に伝送されていることをホストに知らせるために、ＵＣ５Ｒを介してホスト プロセッサをインタラブドするかもしれない。 データブロックがＲＡ　Ｍに伝送された後、次の動作は応用に依存している。成 る形式のブ「７トコル処理は典型的には、Ｅ　Ｐ　ＲＯＭ　５２　ＡまたはＲＡ 八・１のどちらかにおいてストアされるプログラムにより起こる。これは、Ｊ） ＭＡＣを介しでデータを再びバッファに入れ、データプロ・ツクを再フォーマッ ト化するか、またはヘッダを付加することを含むかもしれない。この処理のうち いくつかは、特定のＵ　ＰＢ周辺装置の構成要素を含むかもし、れない。 たとえば、もしチェックサムが（＝ｌ加される必要があるならば、ＤＢＵＳ　Ｄ ＭＡＣチャネルはＲＡ　Ｆ−１からチェックサム発生器３０７（第６図）内にブ ロックを書込むように初期設定されるだろう。チェックサム発生器は算定を実行 し、かつＤＭＡＣ６０はブロックの終りでマイクロプロセッサ５０をインクラブ ドするだろう。インクラブドルーチンは、その結果を読出し、かつデータブロッ クにチェックサムを付加するだろう。もしこのブロックが記号化される必要があ るならば、データ記号化プロセッサ（ＤＥＰ）３０６およびＤＭＡＣ６０の両方 が初期設定される必要がある。このブロックは、ＤＥＰに書込まれた８バイトセ グメントにおいてメモリから読出されるだろう。ＤＥＰは各セグメントを記号化 し、かつそれがレディになるとＤＭＡＣ６０に知らせる。別のチャネルが次いで 、ＤＥＰからのセグメントを読出し、かつそれをＲＡＭに書込み、戻す。この動 作は全体のブロックを介して進行する。 内蔵のＵＰＢ処理が完成した後、データは回路網へ伝送されるだろう。高速度回 路網の場合（第８図）、第１の事象はＰＢＵＳ　ＤＭＡＣ４０２を初期設定する ことである。 ＤＭＡＣはＲＡＭを読出し、かつデータをＭＰＣＣ４００に書込む。ＭＰＣＣは 、データをバッファに入れる小さな先入れ先出しの記憶装置を有する。この記憶 装置が一杯になるとＭＰＣＣは、バイトが回路網に伝送されてしまうまで、ＤＭ ＡＣ４０２からのデータをこれ以」二、リクエストしなくなるだろう。それから 、新しいＤＭＡＣリクエストが次のバイトのために発生されるだろう。ＤＭＡＣ ４０２およびＭＰＣＣ４００は、データブロックが回路網へ伝送されるまでこの 交互する態様で動作する。伝送が完成してしまうと、インタラブドはマイクロプ ロセッサ５０に送られるだろう。 前記の説明は、ＵＰＢを介するデータブロックの動作上の流れを例示する。この 発明によるＵＰＢコントローラのアーキテクチャは、バスの各々での同時のトラ フィックを考慮に入れている。この能力は、コントローラの集合体スルーブツト を向上させる。回路網のトラフィックが滅多に同期されないので、多数のバスの アーキテクチャは、各方向における多数のブロック上のトラフィックが同時に進 行することを可能にする。４個のバスのすべてが同時に動作中であることが可能 である。たとえば、ＰＢＵＳは単一のアドレスモードにおいてＭＰＣＣ４００か らＲＡＭにバイトを伝送するＤＭＡＣ４０２により占有されることが可能であり 、ＣＢＵＳはＥＦＲＯＭ５２Ａからの命令の読出しを実行するマイクロプロセッ サ６０により占有され、ＤＢ、ＵＳ　ＤＭＡＣ６０は、二重アドレスモードにお いてＤＥＰ内にバイトを書込み、かつＵＮＩＢＵＳインタラブドはＵＢＵＳの使 用で起こる。データトラフィックがわずかに稀にこの態様における４個のバスの すべてを同時に用いるけれども、この発明によるマルチパスアーキテクチャは集 合体スループットを向上させるためにこのような動作を許諾する。 ４個のバスは独立して動作できるが、いくつかの動作はｊｌｉ−のバスになるも のにこれらのバスを接続するだろ・う。 最も典型的な接続は、インタフェイスモジュール３０．３２、および３４を介し て２個のバスを含む。たどえば、モジュール３２は典型的にはＣＢ　Ｕ　Ｓを、 ＰＢＵＳ周辺装置基準に対するマイクロプロセッサのだめのＰＢＵＳに接続する 。同様に、インタフェイスモジュール３０はＣＢＵＳを、ＤＢＵＳ周辺装置基準 に対するマイクロプロセッサ５０のためのＤＢＵＳに接続する。さらに、モジュ ール３４はＤＢＵＳを、ＵＮＩ　ＢＵＳでのＤ　Ｍ　Ａ　Ｃ伝送のためのＵＢＵ Ｓに接続する。１．かしながら、いくつかの場合には３個のバスはたとえば、Ｕ ＮＩＢＵＳのマイクロプロセッサ以外を能動化するために相互接続さ才１てもよ い。この状態では、ＣＢＵＳはモジュール３０を介し、てＤＢＵＳに接続され、 モジュール３０はそれからモジ、】−ル３４を介してＵＢＵＳに接続する。 好ましい実施例により、唯一の単一のダイレクトメモリアクセスコントローラは 各バスセグメントに接続される。 このためバスに対するバス裁定のオーバーヘッドまたはフンテンションはほとん ど存在しない。別々のバスの各々でのＤＭＡ装置の各々は、そのバスサイクルの 第１の発生器である。マイクロプロセッサ５０はＵＰＢの中央制御要素であり、 かつすべＣのバス十にサイクルを生じさせ得る唯一の装置ｕであるので、それの 傾向はバスセグメントを接続させること−ｒ、本、る。たとえば、ＭＰＣＣ（第 ８１ズ）に対−ｄ゛る基準ｉ：ｔ、ＣＢ　１．Ｊ　ＳをＰＢＵＳに接続させる。 チェック廿ム発生器３０７（第６図）にλ・ｌする基準は、ＣＢ　Ｕ　ＳをＤＢ ＵＳに接続させる。Ｕ　Ｎ　Ｉ　Ｂ　Ｕ　Ｓに対する基準は、ＣＢＵＳをＵＢＵ Ｓに接続するＤＢＵＳに接続させる。伸のＤＭＡ装置によるバスサイクルは、他 のバスをＣＢＵＳから断路させる。たとえば、ＰＢＵＳ　ＤＭＡＣがＭＰＣＣか らＲＡ　Ｍにデータを伝送Ｉ５ているとさ、ＰＢＵＳはＣＢ　ＵＭ　Ａ　ＣがＵ Ｎ　Ｉ　ＢＵＳを基準にするとき、バス接続をη二じさせるマイクロプロセッサ 以外の装置により発生される。 これはＤＢＵＳをＵＢＵＳに接続させる。 前記から、改良さねた通信コントローラがホストブロセッヴと通信回路網の間で の双方向ディジタルデータ伝送を容易にするためにここに開示されたことか今で は認められるベムである。多数の独立し、たバスアーキテクチャおよびセントラ ルマルチボートＲＡＭの結７Ｂとして、この発明による通信コントローラの集合 体スループ・・／１・が先行技術の装置と対照的に大いに向」ユしている。 この発明の好まし７、い実施例がここに説明され、かつ例示されたが、様々な修 正が当業者に月１．生じるであろうことが認識され、かつ請求の範囲がこれを包 括するように解釈されることが意図されている。 付録　△ ＵＰＳ信号の名称の用語集 皿　縫 １２ＭＣＬＫ　１２メガヘルツク［二１ツク１６ＭＣＬＫ　１６メガヘルツクロ ツク３ＭＣＬＫ　３メガへルック［ｌツク ４８ＭＣＬＫ　４８メガヘルツクロック４ＭＣＬＫ　／Ｉメガへルック［１ツク ８ＭＣＬＫ　８メガヘルツクロツク ＡＯＯＬＪＮＩＢ（ＪＳアドレスビット００ＡＯＩ　ｔＪＮＩＢＵｓアドレスビ ット０１ＡＯ２ｊ〕ＮＩＢＵＳアドレスピット０２Δ０５　１ＪＮＩＢＵＳアド レスビット０５ＡＯ６ｔノＮＩＢｔＪＳアドレスビット０６ＡＯ７ＵＮＩＢＵＳ アドレスビット０７八Ｏ８（ｊＮＩＢＵＳアドレスビットｏ８ＡＯ９ＵＮＩＢｔ ＪＳアドレスビット０９Ａ１０　ＵＮＩＢＵＳアドレスビット１０△１１　ＵＮ ＩＢＬＩＳアドレスビット１１Ａ１２　ｔ）ＮＩＢｔＪＳアドレスビット１２Ａ １３　ＵＮＩＢＵＳアドレスビット１３Ａ１４　ＵＮＩＢｊＪＳアドレスピット １４Δ１５　ＵＮｒＢＵＳアドレスビット１５Ａ１６　（）ＮＴＢＵＳアドレス ビット１６Ａ１７　ＵＮＩＢＵＳアドレスピット１７ＡＵ丁０ＩＡ７　オートベ クトルインタラブト肯定応答レベル７８ＢＳＹ　ＵＮＩＢＵＳバスビジィ ＢＢＳＹＩ　ｔＪＮＩＢＵｓバスビジィインＢＢＳＹＯＵＮＩＢｔ、Ｉｓババス シイアウト８Ｇ４ｆ　ｔＪＮＩＦ３ｔＪｓバス許諾４イン８Ｇ４０　ＵＮＩＢｔ ＪＳバスｖ′ｆｍ４アＣすＩ−信旦　定五 ＢＧ５１　ＵＮＩＢｕｓバスＷ［諾５イン８Ｇ５０　ＵＮＩＢｔＪＳバスム１諾 ５アウ［・８Ｇ６Ｉ　ＵＮＩＢＵＳバスＦｆ諾６インＢＧ６０　ｔＪＮＩＢｔＪ Ｓバス８１諾６アウト８Ｇ７１　ｔ）ＮＩＢＵＳバス許諾フィンＢＧ７０　ＵＮ ＩＢＵＳバス許諾７アウ］・ＢＧＩ　ＵＮＩＢＵＳバス許諾イン ＢＧＯＵＮＩＢＵＳバス許諾アウト ＢＧＸＤＬＹ　ｌノＮｆＢＵＳバス許諾°“ｘ”ｕ延ＢＧＸＩＮ　ＵＮＩＢｔＪ Ｓバス許諾“Ｘパ受信ＢＧＸＯＵＴ　ＵＮＩＢＵＳバスＫＴｍ’Ｘ”アラ１−Ｂ ＧＸＲＥＣＬＪＮＴＢＬＪＳバス許諾１ｉＸＣ１１受信ＢＲ４ｔＪＮｉＢｔＪｓ バスリクエス１−４ＢＲ５ｊＪＮＩＢｔＪｓバスリク］”スト５ＢＲ６ＵＮＩＢ ＵＳパスリクエス１−６ＢＲ７ｔＪＮＩＢｊＪＳバスリク」−ストアＢＲＸ　Ｕ ＮＩＢＵＳバスリク１ストロＸ″ＢＲＸＯＵＴ　ｔノＮＴＢＬＪＳパスリクエス １−″ＸＩＴアウトＢＴＯＣＩ−、Ｋ　バスタイムアウトクロックＢＴＯＥＮ　 パスタイムアウトイネーブルＣｏ　ＵＮＩＢｕｓ制御ビット０ Ｃｏｔ　ｊＪＮＩＦ３ｊＪｓＩｌ、＋制御ビットＯインＣｏｏ　ＵＮＩＢＵＳ制 御ビットＯ出力Ｃ１

【ノＮ　Ｔ　Ｆ３　ｔＪ　Ｓ＆１１１１１１ピッ１〜１Ｃ１ １ＵＮＩＢＵＳ制御ピッｌ〜コインＣ１０ＵＮＩＦ３ｔＪＳ制御ビット１出力Ｃ ２ＤＣＮＥＮ　ＣＢｔＪＳ−ＤＢＵＳ制陣イ制御イネーブルＣ２ＤＥＮ　ＣＢＵ Ｓ−ｒ）ＲｔＪＳイネ−フルＣ２ＰＣＮＥＮ　ＣＢＵＳ−ＰＢＵＳ制御イネーブ ルＣ２ＰＥＮ　ＣＢＵＳ−ＰＲＵＳイネーブルＣＡＯ１０ＢＵＳアドレスビット ０１ ＣＡ０２　ＣＢｊＪＳアドレスビット０２ＣＡ０３　０ＢＵＳアドレスビットＯ ３借旦　ｔ４ ＣＡ０４　ＣＢＬＩＳアドレスピッ１へ０４０Ａ０５　ＣＢｔノＳアドレスビッ ト０５ＣＡＯ６ＣＢＵＳアドレスビット０６ ＣＡＯ７ＣＢＵＳアドレスビット０７ ＣＡＯ８ＣＢＵＳアドレスビット０８ ＣＡＯ９ＣＢｔＪＳアドレスピット０９ＣＡ１０　ＣＢＵＳアドレスビット１０ ＣＡ１１　ＣＢｔＪＳアドレスビット１１ＣΔ１２　ＣＢＵＳアドレスビット１ ２ＣＡ１３　ＣＢｊＪＳアドレスビット１３ＣＡ１４　ＣＢＵＳアドレスビット １４ＣＡ１５　ＣＢＵＳアドレスビット１５ＣＡ１６　ＣＢＬＪＳアドレスビッ ト１６ＣＡ１７　ＣＢＵＳアドレスビット１７ＣΔ１８　ＣＢｔＪＳアドレスビ ット１８ＣΔ１９　ＣＢＵＳアドレスピッド９ Ｃ△２０　ＣＢｔＪＳアドレスビット２ＯＣＡ２１　ＣＢｔＪＳアドレスビット ２１ＣＡ２２　ＣＢＵＳアドレスビット２２ＣＡ２３　ＣＢＵＳアドレスビット ２３ＣＡＳ　列アドレスストローブ ＣＢＥＲＲＣＲＵＳバス１ラー ＣＢＩＡＣＫ　ＣＢＬＪＳインタラブ１−出走応答ＣＢＵＳＡＳ　ＣＦ３ＬＪＳ アドレスストローブＣＢＵＳＴＯＣＢＵＳタイムアウ１へ ｃｏｏｏ　ｃＢｕｓデータビット０Ｏ ＣＤＯＩ　ＣＢＬＪＳデータビット０１ＣＤＯ２ＣＢＵＳデータビット０２ ＣＤＯ３０ＢＵＳデータビット０３ ＣＤＯ４ＣＦ３ｔＪＳデータビット０４ＣＤ０５　０ＢＵＳデータピッ１〜０５ ＣＤ０６　ＣＢＵＳデータビット０６ ＣＤＯ７ＣＢＵＳ７’−タＬット０７ 仏旦　定れ ＣＤ０８　ＣＢＵＳ′：ｉ′−タビッ１−０８ＣＤ０９　ＣＲ１，ＪＳデータビ ット０９ＣＤＩＯＣＢＵＳデータビット１０ ＣＤ１１　Ｃ１８デ・〜タビツ１−１１ＣＤ１２　Ｃ［３ＵＳデータピッ１−１ ２ＣＤ１３　ＣＢｔＪＳデー・タビブト１３ＣＤ１４　０ＢＵＳデータビット１ ４ ＣＤ１５　ＣＢＵＳデータビット１５ ＣＤＴＡＣＫ　ＣＢＵＳデー９伝達肯定応答ＣＥ　ＣＢＬＪＳ６８００イネーブ ル ＣＥＮＳ’ｒＢ　クロックイネーブルストロ−１ＣＦＣＯＣＢＵＳ橢能］−ド０ ＣＦＣＩ　ＣＢＵＳ機能」−ド１ ＣＦＣ２ＣＢｔＪＩＩ能コート２ ＣＩＰＩ−ＯＣＲＵＳインタラグ１−優先順情レベル０ＣＩＰＬ１　ＣＦ３ｔＪ Ｓインタラブド優先順位レベル１ＣＩＰＬ２　ＣＢｔＪＳインタ″シブ１−優先 順位レベル２ＣＩＲＱＡ　ＣＢＵＳインタラブトリクトリ１−ＡＣＩＲＱＢ　Ｃ ＢＵＳインタラブトリク［ス１−Ｉ３ＣＫＯＯヂ１ツク→ツム発生器ビット０Ｏ ＣＫＯ１チＩツクリム発Ｑ二器ピット０１ＣＫＯ２ヂエックリム発生器ビット０ ２ＣＫ０３　″ｆ−ｘツクυム発生器ビット０３ＣＫＯ４チェック（ツム発９二 器ビット０４ＣＫＯ５チェックリーム発′［器ピッ１〜０５ＣＫＯ６ヂエツクサ ム発生器ビット０６ＣＫＯ７ヂエツクリム発ソ」二蒸ピッ１−０７ＣＫＯ８ヂエ ツクサム発生器ピッ１−０８ＣＫＯ９ヂ１ツクナム発生器どブト０９ＣＫＩＯチ ェックサム発生器ビット１゜ＣＫ１１　チェック号ム発生器ごブト１１ＣＫ１２ 　ヂｆツクサム発生器ピッ１−１２ＣＫ１３　チェックすム発生器ビット１３茫 　ｊ ＣＫ１４　チェックすム発生器ビット１４ＣＫ１５　グ・ニックリム発生器ビッ ト１５ＣＫＳＭＣＬＲチェックリ゛ム発生器りリＶＣＫＳＭＯＥ　チェックサム 発生器出力イネーブルＣＫＳＭＳＴＢ　チェックサム発生器ストローブＣＬＤＳ 　ＣＢＬＪＳ上方デー上方トークストｃｐｕｖｐ　ｃｐｕ電圧プルアップ ＣＲΔＭＳＥＬ　ＣＢＬＩＳ　ＲＡＭ選択ＣＲＷ　ＣＢＵＳ読み出し一／書き込 み一〇ＲＹＯ３チェックサム桁上げビット０３ＣＲＹＯ７チェックリ“ム桁−り げピッ１−０７ＣＲＹ１１　チェックサム桁上げビット１１ＣＲＹ１５　チェッ クリ′ム桁−［げビット１５Ｃ８Ａ　送イ１クリヤ、Ａライン Ｃ８Ｂ　送信クリｒ、Ｂライン ＣＴＳ　送信クリヤ ＣＵＢＹＴＥ　ＣＰｔＪ−（ＪＮ１１３ＵＳバイト制御ビ・ノドＣＵＤＳ　ＣＢ ｔＪＳ上方データスト［１−ブＣＶＭＡ　ＣＢＵＳ有効メモリアドレスＣＶＰＡ 　ＣＢｊＪＳ有効周辺装置アドレスＤＯＯＬＪＮＩＢＩＪＳ７’−’ｌビｙト０ ０ＤＯＩ　ＵＮＩＢｔＪＳデータビット０１ＤＯ２ＵＮＩＢＵＳデータビット０ ２ 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ドレスピッ１〜１９、データビット１１ＰＡ２０　ＰＢＬＪＳアドレスビット２ ０ＰＡ２０Ｄ１２　ＰＢＵＳ　ＤＭΔＣアドレスピッ］・２０、データピッ１− １２ＰＡ２１　ＰＢＵＳアドレスビット２′］ＰＡ２１Ｄ１３　ＰＢＵＳ　ＤＭ ΔＣアドレスピッｌ−２１、データピッ１−１３ＰＡ２２　ＰＢＵＳアドレスビ ット２２ＰＡ２２１）１４　ＰＩ３ＬＪＳ　ｌ）ＭΔＣアドレスピッ１−２２、 データビット１４ＰＡ２３　ＰＢＵＳアドレスビット２３ＰＡ２３［）１５　Ｐ ｌ’３ＵＳ　ＤＭＡＣアドレスビット２３、データビット１５信−号　定−ム ＰＡＲｔ日ＲＲバリディエラー ｌ〕ΔＲＯＤｒ）　バリディ奇数 ＰＢＥＣＯＰＢＵＳ　ＤＭＡＣバスエラーコード０ＰＳＥＣＩ　ρＩｓ　Ｉ）Ｍ ＡＣバス１ラーコード１ＰＢＥＣ２ＰＢＵＳ　ＤＭＡＣバスエラーコード２ＰＢ Ｇ　ＰＢＵＳバス許諾 ＰＢＧΔＣＫ　Ｐ　Ｂ　ＬＪ　Ｓバス許；１；肯定応答ＰＢＰ　ＰＢＵＳバスリ クエリフ ＰＢＵＳＡＳ　ＰＢＵＳアドレスストローブＰＢＵＳ　［△ＣＫ　ＰＢＬＪＳイ ンタラブド肖定応答ＰＢＬＩＳＪＲＱ　ＰＢｔ）Ｓインクラブトリクコニス１− ＰＢＬノ５ＳＥＩ−Ｐｌ’３（ＪＳ選択ＰＢＬＪＳＴ○　ＰＢｔＪＳタイムアウ １へＰＤＯＯＰＢＵＳデータビット０Ｏ ＰＤＯＩ　ＰＢＬＩＳデータビット０１ＰＤＯ２ＰＢｔＪＳデータビット０２ ＰＤ０３　ＰＢＵＳデータビット０３ ｒ’ＤＯ４ρＢ　Ｕ　Ｓデータビット０４ＰＤＯ５ＰＢＵＳデータビット０５ ＰＩ）０６　ＰＢＵＳデータビット０６１）ＤＯ７ＰＢＵＳデータビット０７ ρ１〕０８　ρＢｔＪＳデータビット０８ＰＤ０９　ＰＢＵＳデータビット０９ ｐｏｉｏ　ｐｓｕｓデータピッ１−１０ＰＤ１１　ＰＢＵＳデータビット１１ Ｐｉ）”１２　ρＢ　ＩＪ　Ｓデータピッ１へ１２ＰＤ１３　ＰＢＵＳデータビ ット１３ ＰＤ１４　ＰＢＵＳデータビット１４ ＰＤ１５　ＰＢＵＳデータビット１５ ＰＤＤＡＣＫＯＰＢＬＪＳ　ＤＭＡＣ肯定応３ヂ１１ネル０ＰＤＤΔＣＫ１　Ｐ ＢＵＳ　ＤＭＡＣ肯定応答チャネル１ＰＤＤＡＣＫ２　ＰＢＵＳ　ＤＭＡＣ肯定 応答チャネル２ＰＤＤＡＣＫ３　ＰＢＵＳ　ＤＭＡＣＦｊ定応答ヂトネル３円） ＤＡＣＫ　ＰＢＬＪＳ　ＤＭＡＣ肯定応答信一旦　′Ｌ−６ ＰＤＤＢＥＮ　Ｐ［３ＵＳ　ＤＭΔＣバスイネ−ゾルＰＩ）ＤＤｉＲＰＢＬＪＳ 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ステムルリ御しジスタロードイネ〜プル５ＣＲＯＥ　システムυＩｔｉｌレジス タ出カイネーブル５ＣＲ３ＥＬ　システム構成レジスタ選択ＳＤＡ　データ送信 、ラインＡ Ｓ　Ｄ　Ｉ３　データ送信、ラインＢ ＳＲＣＡＰＡＩ　スルーレートコンデンサ△、ドライバ１ＳＲＣＡＰＡ２　スル ーレートコンデンサ△、ドライバ２ＳＲＣＡＰＢＩ　スルーレートコンデンサＢ １ドライバ１ＳＲＣＡＰＢ２　スルーレートコンデンサＢ１ドライバ２ＳＲＣＡ ＰＣＩ　スルーレートコンデンサＣ、ドライバ１ＳＲＣ八ＰＣ２スルーレートコ ンデンサＣ１ドライバ２８ＲＣＡＰＤ１　スルーレートコンデンサＢ１ドライバ １ＳＲＣΔＰＤ２　スルーレートコンデンサＢ１ドライバ２ＳＳＹＮ　ＵＮＩＢ ＬＪＳスレーブ同期＄５ＹＮＩ　ＵＮＩＢＵＳスレーブ同期イン５ＳＹＮＯ（Ｊ ＮＩＢＵＳスレーブ同期アウトＳＴ△　タイミング送信、ラインΔ ＳＴＢ　タイミング送信、ラインＢ ＴＩＭＲＥＳ　タイムリセット ＴＲＡ　端末装置レディ、ラインＡ 葺一旦　定−義 ＴＲＢ　端末装置レディ、ラインＢ ＴＴＡ　端末装置タイミング、ライン△ＴＴＢ　端末装置タイミング、ラインＢ ＴＸＣクロック送信 ＴＸＣＥＮ　クロックイネーブル送信 ＴＸＤ　データ送信 Ｔ　Ｘ　Ｄ　Ｑ　データ送信Ｑ−出力 ＴＸＲＥＱ　リフニス１〜送信 ＴＸＲＥＱ２Ｑ　リクエストチャネル２送仁Ｑ−出力ＬＪＡＯＯＯＵＮＩＢＵＳ ７ドレスビツトＯＯ出力ＵＡＯＯＬＩＢＵＳアドレスビット０ＯＵＡＯＩ　ＬＪ Ｆ３ＬＪＳアドレスピッ１−０１ＵＡＯ２ＬＪＢＵＳアドレスピッ１へ０２ＵＡ Ｏ３ＵＢＵＳ７ドレスビツト０３ ＬＩＡＯ４ＬＩ８ＬＩＳアドレスピッ１−０４ＵＡＯ５ｔＪＢＬＪｓアドレスピ ット０５ＵＡＯ６ＵＢＵＳアドレスビット０６ １ＪＡＯ７Ｌ）ＢＵＳアドレスビット０７ＵＡＯ８ＵＢＵＳアドレスピッ１−〇 ８ＵΔ０９　Ｌ月３（ＪＳアドレスビット０９ＵＡＩＯＵＢＵＳアドレスビット １０ ＵＡ１１　ｔＪＢＬＪｓアドレスピッ１−１１ＬＩＡ１２　ＵＢＵＳアドレスビ ット１２（〕Ａ１３　ｔＪＢＩＪｓアドレスビット１３ＵＡ１４　ＵＢＵＳアド レスビット１／（）Ａ１５　［）ＢＵＳアドレスビット１５ＵＡ１６　ＵＢＵＳ アドレスビット１６ＵＡ１７　ＵＢＵＳアドレスビット１７ＵＡＣＭＰ　ＵＮＩ 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Ｓスレーブ上方選択Ｕ　Ｕ　Ｄ　Ｓ　（Ｊ　Ｂ　ｔＪ　Ｓ　、ｈ方データストロ ーブｔＪＶｃ１”Ｓ［ヨｌ−ＬＪＮＩＢＹＳベクトルレジスタ選択付録　Ｂ ＭＣ６８０００１１２１２，５ＭＨｚマイクロプロセッサ ＭＣ６８４５０ダイレフ１〜メモリアクセスコントローラＭＣ６８５６１マルヂ ープロトコル通信」ントローラには ［モトロラマイク■］ブロセッザズデータマニュアル］（Ｍｏｔｏｒｏｌａ　Ｍ ｉｃｒｏｐｒｏｃｅｓｓｏｒｓ［）ａｔａ　Ｍａｎｕａｌ） モトロラ・セミ」ンダクタブロダクツ・インコーホレーテッド テキサス州、７８７２１、オースイン、を参照。 ＨＤ　６８４５０　ダイレフミルメモリアクセスコントローラには ［マイクロコンピュータデータブックＪ　（Ｍｉｃｒｏ−ｃｏｍｐｕｔｅｒ　Ｄ ａｔａ　Ｂｏｏｋ）ヒタチ・アメリカ・リミテッド カリフォルニア州、９５１１２、サン・ホセ、を参照。 ΔｍＺ８０６８　データサイファリングプロセッサにはｒＭＯｓマイクロプロセ ッサズＪ３よび周辺ＶｉｌｄデータブックＪ（ＭＣ３Ｍｉｃｒｏｐｒｏｃｅｓｓ ｏｒｓ　ａｎｄＰｅｒｉｐｈｅｒａｌｓ　ｏａｔａ　Ｂｏｏｋ）アドバンス（へ ・マイクロ・ディバイシズカリフォルニア州、９４０８Ｂ、サニイベイル、を参 照。 ＭＫ６８９０１　多ｇＭ能周辺装置には「マイクロコンピュータデータブックＪ （Ｍｉｃｒｏ−ｃｏｍｐｕｔｅｒ　Ｄａｔａ　３ｏｏｋ）ユナイテッド・チクノ ロシーズ・ＭＯ８ＴＥＫテキサス州、７５００６、ＰｔＯルトン、を参照。 Ｒ６８５６１マルヂブロ［・コル通信コントローラにはｒ　Ｒ６８０００マイク ロコンピュータシステムプロダクトＳｙＳｔｅｍ　Ｐｒ’０ｄＬＪＣｊ　Ｄｅｓ ｃｒｉｐｔｉｏｎ）ロックウェル・インターナシ３プル・コーポレーション、を 参照。 ＵＮ　Ｉ　Ｂｕｓインタフ１イスには ｒＤＥｃ　ＵＮＩＢＵＳ仕様古Ｊ　（ＤＥＣＩＪＮＩＢＵｓ３ｐｃｃ　ｉ　ｆ　 １ｃａｔ　１ｏｎ）および ＩＰＤＰ−１１バスハンドブツク（１９８３）、１　（ＰＤＰ−１１Ｂｕｓ　１ １ａｎｄｂｏｏｋ＜１９８３））ディジタル・イクイツブメン１−・ニーポレー シミ】ンマサチ１　ｉ２ソツ州、メイブード、を参照。 Ｒ８−４２２直列インタフ１イスには 「平衡電圧ディジタルインターノエイス回路の電気的特性Ｊ（Ｅｌｅｃｔｒｉｃ ａｌ　（：：ｈａｒａｃｔｅｒｉｓｔｉＣ５ｏｆ　Ｂａ１ａｎｃｅｄ　Ｖｏｌｔ ａｇｅ　Ｄｉｇｌ　ｉ　ａ　Ｉ　Ｉ　ｎ　ｉ　ｅ　ｒ　ｆ　ａ　Ｃｅ　ＣＩ　ｒ 　Ｃ（Ｊ　Ｉ　ｉ　Ｓ　）ＥＩＡスタンダー　ドロ３−４２２ エレクトリツク・インダストリーズ・アソシエーシ」シワシン１−ンＤ、Ｃ８２ ０００６、を参照、３また ｒＴＴＬデータブックＪ　（Ｔｈｅ　ＴＴＬ　Ｄａｔａ　ＢｏｏｋＪ　＜１．２ ．３巻） デ４．１ノス・インスツルメンツ・イン−１−ポし／−デッドテキサス州、７５ ２６５、ダラス、を参照。 （以］ζ余白） マ４クロアロＣ・１で　１Ｎ’　Ｊ　Ｐ　章５片、へｊノ 図面の簡単な説明 第１図は、この発明による通信コントローラのアーキテクチャを略図的に表わす 。 第２図は、この発明によるコントローラの好ましい実施例のブロック図である。 第３図は、第２図の実施例におい゛Ｃ利用されるランダムアクセスメモリのブロ ック図である。 第４図は、第２図に表わされたバスインタフェイス論理のブロック図である。 第５図は、ＣＢＵＳ構成要素を表わすブロック図である。 第６図は、ＤＢＵＳ構成要素を表わすブロック図である。 第７図は、ＵＢＵＳ構成要素を表わすブロック図である。 第８図は、高速度連続チャネルをポストプロセッサに結合するためのＰ　Ｂ　Ｕ 　Ｓ構成要素の配置を表わすブロック図である。 第９図は、局部区域の回路網をホストプロセッサに結合するためのＰ　Ｂ　Ｕ　 Ｓ　構成要素の代わりの配置を表わすブロック図である。 閤陣這を報告

Claims (16)

【特許請求の範囲】
1. １．規定されたプロトコルルールに従ってホストプロセッサおよび通信回路網に より与えられたディジタルデータを処理し、前記回路網およびプロセッサにそれ ぞれ、処理されたデータを伝送するために有用な通信コントローラであって、前 記コントローラは、 メモリアレイ、メモリバス手段、および裁定論理手段を含むランダムアクセスメ モリ手段と、 メモリアクセス命令を与えるように動作可能なマイクロプロセッサ手段と、 前記マイクロプロセッサ手段を前記裁定論理手段に接続する第１のバスセグメン ト手段と、 前記通信回路網を前記裁定論理手段に接続するための第２のバスセグメント手段 と、 前記ホストプロセッサを前記裁定論理手段に接続するための第３のバスセグメン ト手段とを備え、前記第２のおよび第３のバスセグメント手段の各々は、メモリ アクセス命令に与えるための構成要素手段がそこへ接続され、 前記裁定論理手段は、前記第１の、第２の、および第３のバスセグメント手段に より与えられたメモリアクセス命令に応答して、前記メモリアレイからデータを 読出し、または前記メモリアレイ内にメモリを書込むために前記メモリバス手段 に、前記バスセグメント手段のうち選択された１個のものを結合するための手段 を含み、かつさらに前記プロトコルルールをストアし、前記マイクロプロセッサ 手段に結合され、前記第２のおよび第３のバスセグメント手段により前記メモリ アレイ内に書込まれたデータを選択的に修正させるためのプログラムメモリ手段 とを含む、通信コントローラ。
2. ２．前記第１の、第２の、および第３のバスセグメント手段を前記メモリバス手 段にそれぞれ結合する第１の、第２の、および第３のゲート手段を含み、かつそ こで前記裁定論理手段が、前記第１の、第２の、および第３のゲート手段を排他 的態糠で選択的に能動化する、請求の範囲第１項に記載のコントローラ。
3. ３．前記第２のおよび第３のバスセグメント手段に接続された前記マイクロプロ セッサ手段および前記構成要素手段が互いに独立して動作することが可能であり 、それによって前記第１の、第２の、および第３のバスセグメント手段での異な る動作が同時に起こることが可能である、請求の範囲第１項に記載のコントロー ラ。
4. ４．前記第１のおよび第２のバスセグメントを結合するように選択的に動作可能 であるインタフェイス手段を含み、そこで 前記マイクロプロセッサ手段が、前記第１のバスセグメントを前記第２のバスセ グメントに結合するように前記インタフェイス手段を選択的に能動化するように 動作可能である、請求の範囲第１項に記載のコントローラ。
5. ５．さらこ、 メモリアクセス命令を与えるためのダイレクトメモリアクセスコントローラ手段 と、 前記ダイレクトメモリアクセスコントローラ手段を前記裁定論理手段に接続する 第４のバスセグメント手段と、前記ダイレクトメモリアクセスコントローラ手段 に結合されたデータ修正手段とを含む、請求の範囲第１項に記載のコントローラ 。
6. ６．さらに、 前記バスセグメント手段の１個を前記バスセグメント手段の他のものに直接に結 合するための、少なくとも１個の選択的に動作可能なインタフェイスモジュール を含む、請求の範囲第５項に記載のコントローラ。
7. ７．さらに、 前記第１のバスセグメント手段を前記第２のバスセグメント手段に結合するよう に選択的に動作可能な第１のインタフェイスモジュールと、 前記第１のバスセグメント手段を前記第４のバスセグメント手段に結合するよう に選択的に動作可能な第２のインタフェイスモジュールと、 前記第３のバスセグメント手段を前記第４のバスセグメント手段に結合するよう に選択的に動作可能な第３のインタフェイスモジュールとを含む、請求の範囲第 ５項に記載のコントローラ。
8. ８．通信チャネルおよびホストプロセッサの間で、ディジタルデータを双方向に 伝送し、かつこのようなデータ上でプロトコル処理を実行するために有用なコン トローラであって、前記コントローラは、 第１の、第２の、および第３の人力／出力ポートを有するランダムアクセスメモ リ手段、および前記第１の、第２の、および第３のポートにそれぞれ結合された 第１の、第２の、および第３のデータ伝送バスを含み、 前記第１のバスに接続きれ前記メモリ手段における特定の位置をアドレスし、か つデータが前記のアドレスされた位置から読出されるべきか、または前記のアド レスきれた位置に菩込まれるべきかを規定するメモリアクセス命令を与えるよう に動作可能なマイクロプロセッサ手段と、前記第２のパスに接続され前記メモリ 手段における特定の位置をアドレスし、かつデータが前記のアドレスされた位置 から読出されるべきか、または前記のアドレスされた位置に書込まれるべきかを 規定するメモリアクセス命令を与えるように動作可能な通信チャネル手段と、前 記第３のバスに接続され、前記メモリ手段における特定の位置をアドレスし、か つデータが前記のアドレスされた位置から読出されるべきか、または前記のアド レスされた位置に書込まれるべきかを規定するメモリアクセス命令を与えるよう に動作可能なホストプロセッサ手段とを備え、前記マイクロプロセッサ手段、通 信チャネル手段、およびホストプロセッサ手段は互いに独立して動作可能であり 、かつ 前記メモリアクセス命令に応答して、前記第１のバスまたは前記第２のバスある いは前記第３のバスのいずれかを、そこからデータを読出しまたはそこにデータ を書込むための前記メモリ手段に選択的に結合するための裁定論理手段とを含む コントローラ。
9. ９．前記バスの少なくとも一個に接続された付加装置を含み、かつそこで、 前記マイクロプロセッサ手段または前記通信チャネル手段あるいは前記ホストプ ロセッサ手段のうち少なくとも１個がまた、同じバスに接続された付加装置をア ドレスする命令を与えるように動作可能であり、かつ他のデータが、同じバスに 接続された装置の間、およびこのような装置と前記メモリ手段の間で他のバスに 沿って同時に伝送されている間、そこへ接続された装置の間でバスに沿ってデー タを伝送するための手段を含む、請求の範囲第８項に記載のコントローラ。
10. １０．前記付加装置の１個が、前記マイクロプロセッサ手段による使用のために プロトコル処理プログラムをストアするための前記第１のバスに接続されたリー ドオンリメモリ手段を含む、請求の範囲第９項に記載のコントローラ。
11. １１．前記ランダムアクセスメモリが第４の入力／出力ポートを有し、かつさら に、 前記第４のポートに結合された第４のデータ伝送バス、および 前記メモリ手段における特定の位置をアドレスし、かつデータが前記のアドレス された位置から読出されるべきか、または前記のアドレスされた位置に書込まれ るべきかを規定するメモリアクセス命令を与えるように動作可能な前記第４のバ スに接続されたダイレクトメモリアクセス制御手段を含む、請求の範囲第９項に 記載のコントローラ。
12. １２．さらに、前記ダイレクトメモリアクセス制御手段に接続されたデータを記 号化するための手段を含む、請求の範囲第１１項に記載のコントローラ。
13. １３．さらに、前記ダイレクトメモリアクセス制御手段に接続されたチェックサ ムを発生するための手段を含む請求の範囲第１１項に記載のコントローラ。
14. １４．前記バスの１個を他の前記バスに結合するための、少なくとも１個のイン タフェイスモジェール手段を含む、請求の範囲第８項に記載のコントローラ。
15. １５．前記第１のおよび第２のバスを結合するように選択的に動作可能な第１の インタフェイスモジュール手段と、 前記第１のおよび第４のバスを結合するように選択的に動作可能な第２のインタ フェイスモジュール手段と、前記第３のおよび第４のバスを結合するように選択 的に動作可能な第３のインタフェイスモジュール手段とを含む、請求の範囲第１ １項に記載のコントローラ。
16. １６．前記第１のインタフェイスモジュール手段が、前記マイクロプロセッサ手 段により与えられる命令に応答して動作可能である、請求の範囲第１５項に記載 のコントローラ。