JP2541767B2

JP2541767B2 - スマ―ト・バス制御ユニット

Info

Publication number: JP2541767B2
Application number: JP5259699A
Authority: JP
Inventors: アラン・ロバート・クラーク; シバラマ・クリシュナ・コダクーラ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-11-12
Filing date: 1993-10-18
Publication date: 1996-10-09
Anticipated expiration: 2011-10-09
Also published as: JPH06208548A; US5581741A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にデータ処理システ
ム・アーキテクチャに関し、特に第１のデータ・プロセ
ッサの入出力バスを第２のデータ・プロセッサの入出力
バスに対し、データが両方のプロセッサ間で双方向に転
送されるように結合するプログラマブル入出力バス・ア
ダプタに関する。本発明は２つのデータ・プロセッサが
２種類の実質的に異なるコンピュータ・アーキテクチャ
により構成される状況に適用される。

【０００２】

【従来の技術】パーソナル・コンピュータが実業界及び
自然科学分野において受入れられるにつれて、データ処
理システム間の連結性ニーズが増大しつつある。しかし
ながら、現存のデータ処理システムは、複数のコンピュ
ータ・アーキテクチャのいずれかに従い編成されてい
る。これらのコンピュータ・アーキテクチャは、しばし
ば相互に非互換であり、こうした２つの非互換のシステ
ム間の直接接続は意味のある結果を生まない。従って、
非互換のアーキテクチャを有する２つのデータ・プロセ
ッサ間のインタフェースを提供する目的で、様々な従来
システムが開発されてきた。

【０００３】２つのデータ・プロセッサ間のインタフェ
ースを提供するために一般的に使用される１つの技術
は、一方のプロセッサから他方のプロセッサへのデータ
のフローをバッファリングするバッファ記憶機構を使用
する。バッファ記憶機構は双方向データ・フローを提供
する。一方のプロセッサから他方のプロセッサへのデー
タ・ブロック転送が望まれる場合、ブロックはまず第１
のプロセッサからバッファ記憶機構に転送される。次
に、データ・ブロックがバッファ記憶機構から第２のデ
ータ・プロセッサに読出される。ここで到来する全ての
データは、バッファが読出される以前にバッファ記憶機
構内に存在しなければならないため、前述の２つのデー
タ転送は同時には発生しない。これらの従来のバッファ
リング技術は、しばしば"蓄積交換（store and forwar
d）"或いは"メールボックス（mailbox）"と呼ばれる。

【０００４】別の従来システムは、第１のアーキテクチ
ャを有するマスタ・コンピュータ・システムと第２のア
ーキテクチャを有するスレーブ要素との間のデータ転送
装置を提供する。こうしたシステムはBergerらによる米
国特許第５０４３８７７号 "Architecture Converter f
or Slave Elements"（１９９１年８月２７日出願）に開
示されており、本発明においても参照される。この装置
は、第１のアーキテクチャに対応する信号を、第２のア
ーキテクチャに対応する信号に変換する変換回路を含
む。この変換回路はまた、第２のアーキテクチャに対応
する信号を、第１のアーキテクチャに対応する信号に変
換する機能も有している。

【０００５】上記Bergerによるシステムは、拡張工業標
準アーキテクチャ（ＥＩＳＡ：Extended Industry Stan
dard Architecture ）バスを使用するマスタ・コンピュ
ータ・システムを使用して設計される。スレーブ要素
は、ＩＢＭから提供されるマイクロチャネルとして知ら
れるアーキテクチャを使用する。マイクロチャネルはＩ
ＢＭの登録商標である。マイクロチャネル・コンピュー
タは、ＥＩＳＡタイプのバス・アーキテクチャとは直接
的に互換性のない３２ビットのデータ転送形式を提供す
る。

【０００６】ＥＩＳＡ／マイクロチャネル変換システム
は、一般的には満足するものであるが、装置がＥＩＳＡ
及びマイクロチャネル・アーキテクチャにもとづき動作
するように設計される。更に、このシステムは第１のア
ーキテクチャのマスタ要素と、第２のアーキテクチャの
スレーブ要素を使用することが望まれる状況に適用され
る。マスタ／スレーブ・システム・トポロジは、ＥＩＳ
Ａ／マイクロチャネル以外のアーキテクチャの組合わせ
においては、最適なオペレーション効率を提供しない。

【０００７】別の従来システムは、周辺装置をマイクロ
チャネル・タイプ・アーキテクチャ・バス・システムに
接続することを促進するように設計される集積回路チッ
プを提供する。このシステムはPlevaらによる米国特許
第４９９１０８５号"PersonalComputer Bus Interface
Chip with Multi-Function Address RelocationPins"
（１９９１年２月５日出願）に開示されている。全ての
機能に共通のマイクロチャネル信号及びプロトコル信号
が、単一のインタフェース・チップ上に含まれるよう
に、集積回路が区分化されたインタフェースを提供す
る。

【０００８】マイクロチャネル・システムは、ＩＢＭ
ＡＴシステム・アーキテクチャなどの他のタイプのシス
テム上で使用される非コード化メモリ入出力信号とは異
なり、コード化サイクル・コマンドを使用する。ＩＢＭ
ＡＴシステム・アーキテクチャは、パーソナル・コン
ピュータの広範に使用可能なクラスにおける業界標準に
発展した。パーソナル・コンピュータに関わる多くの基
本的な周辺装置が、非コード化コマンド信号を要求す
る。これらの装置をマイクロチャネル・タイプのバスに
接続するために、周辺装置により使用され認識されるコ
マンドを提供するための、バス・ステータス信号をデコ
ードする論理が提供されなければならない。

【０００９】集積回路チップは単純な周辺装置をマイク
ロチャネル・バスに接続するための有用なインタフェー
スを提供するが、チップは完全に異なるシステム・アー
キテクチャを有する２つの完全に集積化されたデータ処
理システムを接続することが望まれるシステム・アプリ
ケーションに対応して設計されていない。こうしたアプ
リケーションはこの集積回路チップの機能を超越する。

【００１０】周辺装置及びホスト・コンピュータ用に設
計される別の従来システムの例が、Estrada らによる米
国特許第４８５５９０５号（１９８９年８月８日出願）
に述べられている。Estrada による装置は、記憶プログ
ラム命令のシーケンスを実行するデータ処理要素を含む
入出力制御装置である。記憶プログラム命令は、特定の
入出力装置とホスト・コンピュータとの間のデータ転送
を制御する。しかしながら、上記Pleva特許に関連して
前述された時と類似の理由により、Estradaによる装置
は、異なるバス・アーキテクチャを使用する２つの完全
に集積化されたデータ処理システムを接続することが望
まれる状況には適応しない。

【００１１】２つの異なるデータ処理システムを相互接
続するための１つの技術が、Anthony、Jr．らによる米
国特許第４７０９３２８号"Composite DataProcessing
System Using Multiple Standalone Processing Syste
m"（１９８７年１１月２４日出願）に述べられている。
このAnthony のシステムでは、各個々のデータ処理シス
テムのアドレス空間内の共用デュアル・ポート・メモリ
領域を使用することにより、データ処理システムを単一
の複合システムに相互接続する。各データ処理システム
が他のシステムを制御可能なように、仮想チャネルが割
込み生成用に使用される。各データ処理システムはスタ
ンドアロン・プログラムを実行する機能を有する。

【００１２】上記Anthony による装置は、ホスト・プロ
セッサに結合されるチャネル・バスを含む。チャネル・
バスは、入出力データ及びコマンドをホスト・プロセッ
サと入出力ハードウェア・アダプタにより制御される複
数の入出力装置との間で転送するために、複数の入出力
ハードウェア・アダプタに接続されるように適応され
る。仮想チャネル・アダプタはホスト・プロセッサから
チャネル活動化信号を受信し、チャネル活動化信号に応
答して制御信号を生成する。

【００１３】上記Anthony による装置の目的は、比較的
複雑な事務用タイプのホスト・コンピュータ・システム
を、基本パーソナル・コンピュータ補助システムに接続
するための技術を提供する。こうしたパーソナル・コン
ピュータ・システムは、しばしば、ＰＣ、ＸＴ、及びＡ
Ｔシステムとして一般に知られる３つの比較的単純な入
出力バス構造の１つを使用する。このようにパーソナル
・コンピュータは、ホスト・コンピュータのための複数
の機能を実行するために使用可能である。しかしなが
ら、上記Anthony によるシステムは、比較的複雑な非同
期のバス構成を使用するマイクロチャネル・システムに
関連しては、好適には適応しない。

【００１４】マイクロチャネル・システムは重要な性能
的利点を提供し、従来のＰＣ、ＡＴ、及びＸＴシステム
に比較した場合、特に特定のタイプのシステム・アプリ
ケーションに好適である。マイクロチャネル環境などの
比較的複雑なアーキテクチャに適応可能であり、２つの
異なるデータ処理システムを相互接続するための技術が
望まれる。

【００１５】現存のマイクロチャネル処理システムは、
命令を実行するプレーナ・プロセッサをメモリ装置と一
緒に含む。マイクロチャネル通信リンクは、プレーナ・
プロセッサと、ＳＣＳＩバス或いはローカル・エリア・
ネットワーク・ポートなどの１個或いは複数の通信ポー
トとの間のインタフェースを提供する。１個或いは複数
のマイクロチャネル入出力アダプタは、マイクロチャネ
ル通信リンクと関連して使用される。

【００１６】マイクロチャネル環境に適用可能な現存の
技術は、最適な効率及び速度を提供しない。これは多く
のタスクが、マイクロチャネル・プレーナ・プロセッサ
に委託されていることによる。これらのタスクには、Ｉ
ＢＭＳｙｓｔｅｍＳ／３９０の入出力チャネル及び
制御ユニット・エミュレーションが含まれる。プレーナ
・プロセッサによるこれらのタスクの実行は、マイクロ
チャネル・システム性能を大幅に低下させる。

【００１７】

【発明が解決しようとする課題】従って、プロセッサ間
のインタフェースを提供する改良されたシステムが必要
とされる。このインタフェースは２つのプロセッサ間に
おいて、現存のシステム・トポロジに比較して、より高
速なデータ転送レートを提供しなければならない。ま
た、多重、並行、独立なプロセッサ間オペレーションを
可能とする改良されたインタフェース機構が望まれる。
このインタフェースは、マイクロチャネルのプレーナ・
プロセッサがより効率的に使用されるように、チャネル
及び制御ユニットをエミュレートする機能を含まねばな
らない。

【００１８】

【課題を解決するための手段】本発明によれば、入出力
制御機能を実施する新たな改良されたスマート・バス制
御ユニットが提供される。本発明は２つのデータ処理シ
ステムの関係において使用される。第１のデータ処理シ
ステムは、マイクロチャネル・アーキテクチャ及びマイ
クロチャネル・バスを使用する。入出力装置をマイクロ
チャネル・バスに接続するために、１個或いは複数のマ
イクロチャネル入出力アダプタがマイクロチャネル・バ
スに接続される。第２のデータ処理システムは、マイク
ロチャネル・システムと非互換のアーキテクチャを有す
るバスを含む。

【００１９】本発明のスマート・バス制御ユニットは、
第１のデータ処理システムを第２のデータ処理システム
にインタフェースするためのインタフェース手段を含
む。このインタフェース手段は、マイクロチャネル・バ
スを第２のデータ処理システムのバスに接続する。ま
た、スマート・バス制御ユニットが１個或いは複数のマ
イクロチャネル入出力アダプタを直接アクセスすること
を可能とする、アクセス手段が提供される。このアクセ
ス手段は、複数のマイクロチャネル入出力アダプタ・コ
ンポーネントに直接アクセスすることのできるマイクロ
プロセッサを含む。このように、マイクロチャネル・ア
ーキテクチャを使用するデータ処理システムが、他のタ
イプのデータ処理システムと共に使用される。こうした
他のタイプのシステムには、ＩＢＭＳｙｓｔｅｍ／３
９０などが含まれる。

【００２０】本発明の実施例では、スマート・バス制御
ユニットが、少なくとも１個の入出力アダプタを含むマ
イクロチャネル・バスのオペレーションを制御する制御
手段を含む。この制御手段は、アクセス手段に含まれる
マイクロプロセッサ装置により実行されるマイクロコー
ド命令を含む。マイクロコード命令は、入出力アダプタ
或いはマイクロチャネル・バスに関する、少なくとも１
つの入出力機能を提供する。マイクロコードは、スマー
ト・バス制御ユニットに１個または複数のチャネル機能
を独立に実行させることにより、独立型のバス制御ユニ
ット・オペレーションを提供する。このようにアダプタ
・アクセス手段は、複数の入出力アダプタ間で効率的な
データ転送を提供する。

【００２１】本発明の別の実施例では、ＲＩＳＣタイプ
のマイクロプロセッサ装置を使用する。単一の専用の制
御カードがマイクロチャネル入出力アダプタとして使用
される。こうした制御カードは、マイクロチャネル・プ
レーナ・データ・プロセッサに対して、追加設置される
入出力アダプタをサポートする能力を提供する。これら
の入出力アダプタは、マイクロチャネル・システムなど
の第１のデータ処理システム１０７の入出力バス機能を
オペレートする手段を含む。アクセス手段は、マイクロ
チャネル・バス・マスタ・アクセス装置及び以前に構築
されたサブシステム制御ブロック（以降では"ＳＣＢ（S
ubsystem Control Block）" と呼ぶ）プロトコルを使用
して動作する。スマート・バス制御ユニットはマイクロ
チャネルＳＣＢアーキテクチャをサポートして、アダプ
タ間におけるピア・ツー・ピア（peer-to-peer）通信を
可能とする。

【００２２】バス・マスタ・アクセス装置或いはインタ
フェース手段は、カスタム集積回路チップ・セットを含
んでもよい。本発明はまた、ＥＳＡアドレス指定モード
をサポートするアドレス指定手段を含む。３２ビットの
データ・ストリームが提供される場合、最大４０メガバ
イト／秒のデータ転送レートがマイクロチャネル上にお
いて可能となる。

【００２３】

【実施例】図１は本発明のスマート・バス制御ユニット
１１２の動作環境を表すハードウェア・ブロック図であ
る。スマート・バス制御ユニット１１２は、第１のデー
タ処理システム１０７と第２のデータ処理システム１０
１との間のインタフェースとして機能する。第１のデー
タ処理システム１０７はマイクロチャネル・アーキテク
チャを使用し、マイクロチャネル１０３及びマイクロチ
ャネル１０５を含む。マイクロチャネル・システムの基
本動作は、当業者にはよく知られている。マイクロチャ
ネルはＩＢＭの登録商標である。第２のデータ処理シス
テム１０１は、マイクロチャネル・プロトコルと非互換
なアーキテクチャを使用する。

【００２４】第１のデータ処理システム１０７の各マイ
クロチャネル１０３、１０５は、マイクロチャネル・バ
スを含む。例えばマイクロチャネル１０３はマイクロチ
ャネル・バス＃１（参照番号１１８）を使用し、マイク
ロチャネル１０５はマイクロチャネル・バス＃２（参照
番号１２０）を使用する。各マイクロチャネル・バス１
１８、１２０は、プレーナ・プロセッサ１２２及び１個
または複数の入出力アダプタ１２８に接続される。プレ
ーナ・プロセッサ１２２はメモリ１２６で示される電子
メモリを提供される。各入出力アダプタ１２８は入出力
装置１３０、１３１、１３２を接続するように設計され
る。

【００２５】第２のデータ処理システム１０１は中央処
理ユニット（ＣＰＵ）１０２、及びメモリ・ユニット１
０４を含む。ＣＰＵ１０２は入出力バス＃１（参照番号
１０６）、入出力バス＃２（参照番号１０８）及び入出
力バス＃３（参照番号１１０）などで示される１個また
は複数の入出力バスに接続される。入出力バス＃１、＃
２及び＃３（それぞれ１０６、１０８及び１１０）は、
マイクロチャネル・アーキテクチャと物理的及び論理的
に非互換なプロトコルを使用する。

【００２６】本発明の実施例では、第２のデータ処理シ
ステム１０１はＩＢＭＳ／３９０システムであり、入
出力バス＃１、＃２及び＃３は、Ｓ／３９０システムの
オペレーションに一致して体系化される情報を伝達す
る。ＩＢＭＳ／３９０システムの基本的な全てのオペ
レーションが、当業者には一般に知られている。

【００２７】本発明のスマート・バス制御ユニット１１
２（図１）は、第１及び第２のデータ処理システム１０
７、１０１間における通信を可能とする。ＩＢＭＳ／
３９０入出力バス＃１（１０６）、＃２（１０８）ま
たは＃３（１１０）と、マイクロチャネル・バス１１８
または１２０との間の直接接続は可能ではない。これは
Ｓ／３９０バスが、マイクロチャネル・バスと異なるラ
イン数を有することによる。更にＩＢＭＳ／３９０シ
ステムは、アドレス情報、転送長及びデータを受渡す選
択サイクル及びデータ・サイクルの概念に従う。従っ
て、一方のデータ処理システム（すなわち第１のデータ
処理システム１０７）から他方のデータ処理システム
（すなわち第２のデータ処理システム１０１）へデータ
を転送する以前に、データを再フォーマット或いは再編
成することが必要となる。

【００２８】マイクロチャネル１０３、１０５入出力技
術の最近の発展により、ＩＢＭＳ／３９０システム１
０１とマイクロチャネル１０３、１０５システムとをイ
ンタフェースするために、スマート・バス制御ユニット
１１２を使用することは、特に有利である。マイクロチ
ャネル１０３、１０５をＩＢＭＳ／３９０データ処理
システム１０１に結合することにより、比較的コンパク
トで低コストな集積データ処理システムが提供される。
スマート・バス制御ユニット１１２は、ＩＢＭＳ／３９
０コンピュータの現在体系化されている全てのアドレス
指定モードをサポートする一方で、Ｓ／３９０入出力命
令の処理を可能とする。

【００２９】スマート・バス制御ユニット１１２は、マ
イクロチャネル１０３或いはマイクロチャネル１０５な
どの第１のデータ処理システム１０７と、第２のデータ
処理システム１０１とをインタフェースするためのイン
タフェース手段を含む。各スマートバス制御ユニット１
１２は、入出力バス＃１（１０６）、入出力バス＃２
（１０８）、或いは入出力バス＃３（１１０）などの入
出力バスに接続される。各スマートバス制御ユニット１
１２は、マイクロチャネル・バス＃１（参照番号１１
８）或いはマイクロチャネル・バス＃２（参照番号１２
０）などのマイクロチャネル・バスを介して、マイクロ
チャネル１０３、１０５とインタフェースする。入出力
バス＃１（１０６）、入出力バス＃２（１０８）、入出
力バス＃３（１１０）、マイクロチャネル・バス＃１
（参照番号１１８）及びマイクロチャネル・バス＃２
（参照番号１２０）の各々は、アドレス情報、制御情
報、及びデータを転送するための複数のラインを含む。

【００３０】スマート・バス制御ユニット１１２は、マ
イクロチャネル１１８を介して１個または複数のマイク
ロチャネル入出力アダプタ１２８をアクセスするための
アクセス手段を含む。このアクセス手段は、複数のマイ
クロチャネル入出力アダプタ１２８コンポーネントを直
接アクセス可能なマイクロプロセッサを含む。このよう
に、マイクロチャネル１０３或いは１０５などのマイク
ロチャネル・アーキテクチャを使用するデータ処理シス
テムが、ＩＢＭＳ／３９０などの他のタイプのデータ
処理システムと共に使用される。

【００３１】スマート・バス制御ユニット１１２は、少
なくとも１個の入出力アダプタ１２８及びマイクロチャ
ネル・バス１１８または１２０を制御する制御手段を含
む。この制御手段は、アクセス手段に含まれるマイクロ
プロセッサ２０６装置により実行されるマイクロコード
命令を含む。マイクロコード命令は、入出力アダプタ１
２８或いはマイクロチャネル・バス１１８または１２０
の少なくとも１個の入出力機能の性能を提供する。

【００３２】マイクロコードは、スマート・バス制御ユ
ニット１１２が１個または複数のチャネル機能を独立に
実行することを可能とすることにより、独立型のバス制
御ユニット１１２オペレーションを提供する。全てのＩ
ＢＭＳ／３９０チャネル機能は、スマート・バス制御
ユニット１１２に関連して実行されるマイクロコードに
より達成される。独立で並行なプレーナ・プロセッサ１
２２オペレーションが可能となり、マイクロチャネル１
０３、１０５のトラフィックを最小化し、マイクロチャ
ネル１０３、１０５が比較的高効率に動作する。マイク
ロコードは１つの共通のハードウェア・プラットフォー
ム上で構成され、マイクロコードにより実行される機能
は、スマート・バス制御ユニット１１２とプレーナ・プ
ロセッサ１２２との間に割当てられる。マイクロコード
は比較的柔軟であり、今後開発される予定のＩＢＭＳ
／３９０制御ユニットの他のタイプのエミュレーション
を可能とする。このように、アダプタ・アクセス手段は
複数の入出力アダプタ１２８間における効率的なデータ
転送を提供する。

【００３３】本発明の別の実施例は、ＲＩＳＣタイプの
マイクロプロセッサ装置を使用する。スマート・バス制
御ユニット１１２は、単一の専用の制御カード上に製作
される。こうした制御カードの使用は、マイクロチャネ
ル・プレーナ・データ・プロセッサ１２２に、複数の入
出力アダプタ１２８の設置をサポートする能力を提供す
る。スマート・バス制御ユニット１１２は、例えばＩＢ
ＭＳ／３９０などのデータ処理システムの入出力バス
１０６、１０８、１１０機能をエミュレートするエミュ
レーション手段を含む。スマート・バス制御ユニット１
１２のアクセス手段は、マイクロチャネル・バス・マス
タ・アクセス装置と、以前に体系化されているサブシス
テム制御ブロック（以降"ＳＣＢ"と呼ぶ）プロトコルを
使用して動作する。スマート・バス制御ユニット１１２
はマイクロチャネルＳＣＢアーキテクチャをサポートす
ることにより、入出力アダプタ１２８間、或いは同一の
マイクロチャネル１０３、１０５上に存在する他のスマ
ート・バス制御ユニット１１２間におけるピア・ツー・
ピア通信を可能とする。

【００３４】バス・マスタ・アクセス装置或いはインタ
フェース手段は、カスタム集積回路チップ・セットを含
む。本発明はまたＩＢＭＳ／３９０ＥＳＡアドレス
指定モードをサポートするアドレス指定手段を含む。３
２ビットのデータ・ストリームが提供され、最大４０メ
ガバイト／秒のデータ転送レートがマイクロチャネル上
で可能となる。

【００３５】図２は図１のスマート・バス制御ユニット
１１２のハードウェア・ブロック図である。スマート・
バス制御ユニット１１２は第１のバス・インタフェース
２０２、第２のバス・インタフェース２０４、マイクロ
プロセッサ２０６、及びメモリ２０８を含む。

【００３６】本発明の実施例では、第１のデータ処理シ
ステム１０７、バス・インタフェース２０２は、インテ
ル社のマイクロチャネル・バス・マスタ・チップ・セッ
ト（部品番号８２３２５）を使用して実施される。第２
のバス・インタフェース２０４はＩＢＭＳ／３９０シ
ステムとインタフェースするように設計される。マイク
ロプロセッサ２０６は、インテルＩ８０９６０ＣＡマイ
クロプロセッサ集積回路などのＲＩＳＣプロセッサであ
る。メモリ２０８はＥＰＲＯＭメモリ２１０、フラッシ
ュ・メモリ２１２、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）２１４、及びスタティック・ラン
ダム・アクセス・メモリ（ＳＲＡＭ）２１６を含む。

【００３７】第１のバス・インタフェース２０２は６４
バイト容量のローカル・レジスタ２４５、及びデータ転
送用のＤＭＡチャネル（ＤＭＡＣ）２４７を含む。ＤＭ
ＡＣ２４７は３２ビットのシステム・アドレス・レジス
タ（ＣＳＡＲ）２４９、２４ビットのバイト・カウント
・レジスタ（ＣＢＣＲ）２５１、２４ビットのローカル
・アドレス・レジスタ（ＣＬＡＲ）２５３、２４ビット
のリンク式リスト・ポインタ（ＣＬＬＰ）２５５、８ビ
ット制御レジスタ（ＣＣＲ）２５７、８ビット・ステー
タス・レジスタ（ＣＳＲ）２５９、及び割込みマスク・
レジスタ（ＩＭＲ）２６１を含む。第１のバス・インタ
フェース２０２はまたＤＭＡＰ機能９０１を含む。ＤＭ
ＡＰ機能９０１はシステム・アドレス・レジスタ（ＰＳ
ＡＲ）９０３、データ・レジスタ（ＤＡＴＡ）９０５、
制御レジスタ（ＰＣＲ）９０７、及びステータス・レジ
スタ（ＰＳＲ）９０９を含む。ＤＭＡＣ２４７機能及び
ＤＭＡＰ９０１機能の目的は、図６乃至図１４に関連し
て詳細に述べられる。

【００３８】第２のバス・インタフェース２０４は、第
２のデータ処理システム１０１とマイクロチャネル１０
３、１０５（図１）との間における全てのＳ／３９０メ
ッセージ及びデータ転送のための移送機構を提供する。
第２のバス・インタフェース２０４は、２個の内部６４
バイト・ピンポン・バッファ２４１、２４３、及び高優
先ＤＭＡポート３０１を含む。全てのメッセージ及びデ
ータ転送は、スマート・バス制御ユニット１１２により
実行される。第２のデータ処理システム１０１からのデ
ータ転送は、スマート・バス制御ユニットのＤＲＡＭ２
１４またはＳＲＡＭ２１６（図２）に向けられる。これ
らのデータ転送は、別のスマート・バス制御ユニット１
１２、入出力アダプタ１２８、或いはプレーナ・メモリ
１２６などの別のマイクロチャネル１０３、１０５装置
（図１）への、またはそれらからの直接転送のために、
第１のバス・インタフェース２０２へ直接経路指定され
ても良い。第２のバス・インタフェース２０４は、現在
体系化されている全てのＳ／３９０、ＥＡ、及びＥＳＡ
アドレス指定モードに対応して構成可能である。

【００３９】図２を参照すると、スマート・バス制御ユ
ニット１１２は、データをマイクロチャネル・バス＃１
（参照番号１１８）、Ｓ／３９０入出力バス＃１（参照
番号１０６）、マイクロプロセッサ２０６、及びメモリ
２０８との間で転送するための複数のバスを使用する。
例えば、マイクロプロセッサ２０６は第１のバス・イン
タフェース２０２及び第２のバス・インタフェース２０
４に対し、第１の３２ビット・バス（参照番号２２
２）、第１のトランシーバ２２４、第２の３２ビット・
バス（参照番号２２６）、第２のトランシーバ２２８、
及び１６ビット・バス（参照番号２３０）を介して接続
される。第１及び第２のデータ処理システム・バス、イ
ンタフェース２０２、２０４は、１６ビット・バス（参
照番号２３０）を介して一緒に接続される。

【００４０】マイクロプロセッサ２０６から第２のバス
・インタフェース２０４に至る第２のパス２３４は、第
２のレシーバ２２８を通過することなく、第２の３２ビ
ット・バス（参照番号２２６）から第２のバス・インタ
フェース２０４へ直接通じる。マイクロプロセッサ２０
６は、第１の３２ビット・バス（参照番号２２２）及び
８ビット・バス（参照番号２３２）を介して、フラッシ
ュ・メモリ２１２及びＥＰＲＯＭメモリ２１０をアクセ
スする。ＤＲＡＭ２１４及びＳＲＡＭ２１６は、第２の
３２ビット・バス（参照番号２２６）を介してアクセス
される。

【００４１】Ｓ／３９０入出力バス＃１（参照番号１０
６）はＩＢＭＳ／３９０データ処理システムなどの第
２のデータ処理システム１０１（図１）と、第２のバス
・インタフェース２０４（図２）との間の物理接続を提
供する。本発明は、第２のデータ処理システム１０１と
第２のバス・インタフェース２０４との間で、双方向に
メッセージまたはデータを独立に受渡す機能を含む。更
に第２のバス・インタフェース２０４には、エラー情報
を記憶し、第２のデータ処理システム１０１へ転送する
機能、及び第２のデータ処理システム１０１によりセッ
トされる汎用バス制御のための機能が含まれる。

【００４２】メッセージまたはブロック・データ転送の
発信元及び宛先は、転送の方向により一般に示される。
ダウン・オペレーションは、第２のデータ処理システム
１０１から第２のバス・インタフェース２０４への転送
を差す。ダウン・メッセージは、第２のデータ処理シス
テム１０１により生成されて、第２のバス・インタフェ
ース２０４内のローカル記憶内にフェッチされるメッセ
ージとして定義される。アップ・メッセージは、第２の
バス・インタフェース２０４から第２のデータ処理シス
テム１０１へ転送されるメッセージを示す。アップ方向
のデータ・ブロック転送は、第２のデータ処理システム
１０１に方向付けされる。ダウン方向のデータ・ブロッ
ク転送は、第２のデータ処理システム１０１から第２の
バス・インタフェース２０４に方向付けされる。

【００４３】Ｓ／３９０入出力バス＃１（参照番号１０
６）は次の機能を可能とする。（１）ダウン・メッセー
ジを第２のデータ処理システム１０１（図１）のメモリ
・ユニット１０４から、第２のバス・インタフェース２
０４の内部ダウン・メッセージ配列に送信する。（２）
第２のバス・インタフェース２０４から第２のデータ処
理システム１０１（図１）内の内部キューに向かうアッ
プ・メッセージを受信する。（３）第２のデータ処理シ
ステムのメモリ・ユニット１０４（図１）から第２のバ
ス・インタフェース２０４の内部ピンポン配列２４１、
２４３（図２）へ、フェッチ・オペレーションを実行す
る。（４）メモリ・ユニット１０４（図１）及び第２の
バス・インタフェース２０４の内部ピンポン配列２４
１、２４３へのデータ転送を記憶する。（５）第２のデ
ータ処理システム１０１（図１）へセンス情報を送信す
る。及び（６）第２のデータ処理システム１０１から制
御情報を送信する。

【００４４】第１の３２ビット・バス（参照番号２２
２）、第１のトランシーバ２２４、第２の３２ビット・
バス（参照番号２２６）、第２のトランシーバ２２８、
１６ビット・バス（参照番号２３０）、第２のパス２３
４、及び８ビット・バス（参照番号２３２）は、共にロ
ーカル・プロセッサ・バスを構成する。ローカル・プロ
セッサ・バスは、マイクロプロセッサ２０６及び第１の
バス・インタフェース２０２がマスタとして機能するよ
うに動作する。メモリ２０８及び第２のバス・インタフ
ェース２０４はスレーブ装置として機能する。

【００４５】マイクロプロセッサ２０６はローカル・プ
ロセッサ・バスを介してＤＲＡＭ２１４をアクセスし、
機能的及び診断的マイクロコード・オペレーションを実
行する。マイクロプロセッサ２０６はまた、ローカル・
プロセッサ・バスを介して、フラッシュ・メモリ２１２
及びＥＰＲＯＭ２１０をアクセスする。第２のバス・イ
ンタフェース２０４の内部ピンポン・バッファ２４１、
２４３はローカル・プロセッサ・バスを介して、マイク
ロプロセッサ２０６によりアクセスされる。ローカル・
プロセッサ・バスはまた、マイクロプロセッサ２０６に
対し、第１のバス・インタフェース２０２のローカル・
レジスタ２４５へのアクセスを提供する。マイクロチャ
ネル・バス＃１（１１８）によるＤＲＡＭ２１４のアク
セスは、ローカル・プロセッサ・バスを介して発生す
る。第１のバス・インタフェース２０２はローカル・プ
ロセッサ・バスを介して、リンク・リストをフェッチす
る。１６ビット・バス２３０は、第２のバス・インタフ
ェース２０４の内部ピンポン・バッファ２４１、２４３
とマイクロチャネル・バス＃１（１１８）との間の入出
力データ転送用に使用される。従って、この１６ビット
・バス２３０はバイパス・バスと呼ばれる。

【００４６】第１のバス・インタフェース２０２は、マ
イクロチャネル・バス＃１（１１８）と物理的にインタ
フェースする。このバス・インタフェース２０２は、マ
イクロチャネル・バス＃１（１１８）上で使用される信
号バス及びデータ・バスの各々に対応する機能を提供す
る。様々なデータ・オペレーションがマイクロチャネル
・バス＃１（１１８）上で発生する。これらには、初期
システム・セットアップの間における、第２のバス・イ
ンタフェース２０４のレジスタへのアクセスなどが含ま
れる。マイクロチャネル・バス＃１（１１８）はマスタ
及びスレーブの両方のオペレーションを実行することが
できる。例えば、マスタ・オペレーションは第１のバス
・インタフェース２０２により開始される。スレーブ・
オペレーションは、ＤＲＡＭ２１４及びＳＲＡＭ２１６
をアクセスするために、プレーナ・プロセッサ１２２ま
たは別のマイクロチャネル１０３、１０５を使用して実
行される。

【００４７】スマート・バス制御ユニット１１２（図
１）は、記憶オペレーションまたはメッセージ・オペレ
ーションを実行するようにプログラムされる。記憶オペ
レーションは、ＩＢＭＳ／３９０記憶またはＩＢＭ
Ｓ／３９０フェッチとしてプログラムされる。これらは
第２のバス・インタフェース２０４内の同一の機能を使
用する。オペレーションがメッセージ記憶（アップ・メ
ッセージ）か、メッセージ・フェッチ（ダウン・メッセ
ージ）かに依存して、メッセージ・オペレーションは別
の制御機能を使用する。これはダウン・メッセージが、
第２のバス・インタフェース２０４に対する内部オペレ
ーションであるという事実に起因し、これにより第２の
データ処理システム１０１は、スマート・バス制御ユニ
ット１１２のステータス或いはセット制御に関する情報
を獲得する。通常のアップ及びダウン・メッセージは外
部オペレーションであり、ローカル・マイクロプロセッ
サ２０６からのサービスを要求する。

【００４８】記憶処理オペレーションは、第２のバス・
インタフェース２０４のＤＭＡ優先ポート３０１（図
３）などのＤＭＡポート、及び第１のバス・インタフェ
ース２０２により提供されるＤＭＡＣ２４７（図２）を
使用して実行される。バス・インタフェース２０４は、
データ転送を制御する３つのデータ制御ブロックを提供
する。これらのブロックには、ＤＭＡ優先ポート３０１
に関連して使用されるデータ制御ブロック（図３）、及
びピンポン・バッファ２４１及び２４３（図２）に関連
して使用される２つの制御ブロックが含まれる。これら
３つのデータ制御ブロックは、図３に関連して後述され
るデータ構造を使用する。

【００４９】図３はＳ／３９０入出力バス＃１（図２の
１０６）と、マイクロプロセッサ２０６及びメモリ２０
８の少なくとも一方との間を、第２のバス・インタフェ
ース２０４を介して転送されるデータ制御ブロックのデ
ータ構造を表す。第２のバス・インタフェース２０４は
高優先ＤＭＡポート３０１を含む。このポート３０１
は、制御ユニットのＤＲＡＭ２１４またはＳＲＡＭ２１
６（図２）と、第２のデータ処理システムのメモリ・ユ
ニット１０４（図１）との間の、最大６４バイトの任意
のデータ転送に使用される。

【００５０】図３を参照すると、いくつかのデータ・フ
ィールドを含むデータ制御ブロック３０３が示される。
Ｓ／３９０開始アドレス・フィールド３０５は、特定の
データ記憶オペレーションに対応するＳ／３９０開始ア
ドレスを含む。Ｓ／３９０開始アドレスは、メモリ・ユ
ニット１０４（図４）内のロケーションに対応する。デ
ータ制御ブロック３０３（図３）は更に、バイト・カウ
ント・フィールド３０７、コマンド・フィールド３０
９、アドレス限界許可（ＬＭＥＮＢ）フィールド３１
３、アドレス限界フィールド３１５、アダプタ・ステー
タス・フィールド３１９、転送ステータス・フィールド
３１７、キー・フィールド３２１、及びＩＯＰフィール
ド３２５を含む。これらのフィールドの使用について
は、図４乃至図６を参照しながら以降で詳しく述べられ
る。

【００５１】図４及び図５は、Ｓ／３９０（第２のデー
タ処理システム１０１）からスマート・バス制御ユニッ
ト１１２への転送を説明する流れ図である。このタイプ
の転送は、第２のデータ処理システムのメモリ・ユニッ
ト１０４（図１）と、第２のバス・インタフェース２０
４内の優先データ・ポート３０１との間で行われること
を述べておく。優先データ・ポート３０１が使用される
ため、プログラムされる各転送は６４バイトに制限され
る。しかしながら、任意の優先ポート３０１のオペレー
ションは、第２のデータ処理システム１０１と第１のデ
ータ処理システム１０７との間の、ピンポン・バッファ
２４１、２４３及び第１のバス・インタフェース２０２
を介する転送を中断する。

【００５２】プログラムはブロック４０１（図４）で開
始され、マイクロプロセッサ２０６（図２）は転送の方
向を決定する。転送がアップ方向（記憶オペレーショ
ン）の場合、マイクロプロセッサは転送されるデータを
第２のバス・インタフェース内の優先バッファに書込ま
ねばならない（ブロック４０３）。マイクロプロセッサ
は次に優先制御ブロック（ＰＣＢ：priority control b
lock）を、Ｓ／３９０記憶キー、Ｓ／３９０開始記憶ア
ドレス、バイト・カウント、アドレス限界チェック情
報、及びコマンドの初期値により初期化する（ブロック
４０５）。一度ＰＣＢがプログラムされると、マイクロ
プロセッサは"go"ビットをＰＣＢコマンド・フィールド
に書込む（ブロック４０７）。この時点で、第２のバス
・インタフェースが転送の実行を開始する。これは全て
ハードウェアがＰＣＢの内容を読出し、適切な選択サイ
クル・データを形成し、最大１６データ・サイクルを率
いる選択サイクルを転送することにより達成される。転
送が完了すると、ハードウェアは制御ブロックを最終Ｓ
／３９０アドレス、バイト・カウント、及び転送及びア
ダプタのステータスで更新する。ハードウェアはまた転
送を開始するために、プログラムにより以前にセットさ
れた"go"ビットをリセットし、許可されれば割込みをマ
イクロプロセッサに送信する。この間、マイクロプロセ
ッサは"go"ビットをポーリングするか、割込みを受信す
るまで他の処理を実行する。マイクロプロセッサは転送
が完了したことを認識すると、制御装置ステータス及び
転送ステータスを読出し、転送の結果を判断する（ブロ
ック４１１）。ステータスがエラーを示す場合（ブロッ
ク４１５）、プログラムはエラー回復処理を実行して、
オペレーションを再試行し、ハードウェアが動作不能で
あることを示すメッセージをサービス・システムに送信
する。通常ステータスが受信されて、転送がダウン転送
（すなわちフェッチ・オペレーション）の場合、マイク
ロプロセッサは優先バッファから受信データを読出す
（ブロック４１９）。

【００５３】スマート・バス制御ユニット１１２（図
１）は、第２のデータ処理システムのメモリ・ユニット
１０４（図１）と、マイクロチャネル・メモリ１２６
（図１）または入出力アダプタ・メモリとの間のデータ
転送を提供する。これらのデータ転送はＳ／３９０入出
力バス＃１（図１の１０６）、入出力バス＃２（１０
８）或いは入出力バス＃３（１１０）を使用する。バイ
パス・バス（図２の２３０）及びマイクロチャネル（１
０３または１０５）もまた使用される。

【００５４】第２のバス・インタフェース２０４は２つ
のデータ制御ブロック３０３（図３）を使用して、第２
のデータ処理システムのメモリ・ユニット１０４（図
１）と、第２のバス・インタフェース２０４内の２つの
内部ピンポン・バッファ２４１、２４３（図２）との間
のＤＭＡオペレーションを実行する。スマート・バス制
御ユニットのマイクロプロセッサ２０６は、これらのデ
ータ制御ブロック３０３（図３）の１つを初期化する一
方、他のデータ制御ブロック３０３は第２のバス・イン
タフェース２０４（図２）により処理される。第２のバ
ス・インタフェース２０４は、以前のオペレーションの
完了後、データ転送要求を実行する。以前のオペレーシ
ョンの完了は、バイト・カウント・フィールド３０７
（図３）の値が０となることにより示される。

【００５５】２つのピンポン・バッファ２４１、２４３
は、Ｓ／３９０入出力バス＃１（図１の１０６）、入出
力バス＃２（１０８）或いは入出力バス＃３（１１
０）、及びバイパス・バス２３０（図２）上で転送をオ
ーバラップする。ピンポン・バッファ２４１、２４３と
第１のバス・インタフェース２０２のローカル・レジス
タ２４５（図２）との間のデータは、第１のバス・イン
タフェース２０２により提供されるＤＭＡチャネル（Ｄ
ＭＡＣ）２４７を使用して、バイパス・バス２３０上を
転送される。第２のバス・インタフェース２０４は、第
１のバス・インタフェース２０２にとっては、暗黙的に
アドレス指定される装置のように見える。

【００５６】図６はバイパス・バス２３０（図２）を横
断して、ピンポン・バッファ２４１、２４３とローカル
・レジスタ２４５との間をデータ転送される信号を表
す。バイパス・バス信号は、第１のバス・インタフェー
ス２２２及び第２のバス・インタフェース２０４と共
に、第１のパス・インタフェース２０２のＤＭＡＣレジ
スタ２４７にプログラムされるＤＭＡオペレーションを
実行するための物理リンクを提供する。ＤＭＡ要求（Ｄ
ＭＡＲＥＱ）信号５０１（図６）が、第１のバス・イ
ンタフェース２０２からのデータ転送を要求するため
に、第２のバス・インタフェース２０４（図２）により
アサートされる（すなわち第１の論理状態が第２の論理
状態に変化する）。ＤＭＡ応答（ＤＭＡＡＣＫ）信号
５０３（図６）が、ＤＭＡ要求信号５０１（図６）の受
信を通知するために、第１のバス・インタフェース２０
２（図２）によりアサートされる。ＤＭＡ応答信号５０
３は、ＤＭＡレディ（ＤＭＡＲＤＹ）信号５０５がア
サートされるまで、アサートされた状態（例えばハイ論
理状態）を保持する。ＤＭＡレディ信号５０５がアサー
トされると、ＤＭＡ応答信号５０３がニゲート（negat
e）される（すなわち第１の論理状態に戻される）。

【００５７】ＤＭＡレディ信号５０５は、第２のバス・
インタフェース２０４（図４）からの読出しサイクルの
間、データが有効なことを示すために使用される。ＤＭ
Ａレディ信号５０５（図６）はまた、第２のバス・イン
タフェース２０４（図２）への書込みサイクルの間に、
データが受付けられていることを示すために使用され
る。単一の転送では、ＤＭＡ要求信号５０１（図６）は
ＤＭＡ応答信号５０３がアサートされた後、且つＤＭＡ
レディ信号５０５がアサートされる以前に、ニゲートさ
れなければならない。ＤＭＡレディ信号５０５がアサー
トされた後にＤＭＡ要求信号５０１がアサート状態を維
持している場合、この状態はバースト要求の存在を暗示
するために使用される。

【００５８】ＤＭＡＣ２４７（図２）オペレーションは
プログラム制御の２つのモードのいずれかにより開始さ
れる。直接プログラム制御モードでは、マイクロプロセ
ッサ２０６（図２）が全てのＤＭＡＣレジスタ（ＣＳＡ
Ｒ２４９、ＣＢＣＲ２５１、ＣＬＡＲ２５３、ＣＬＬＰ
２５５、ＣＣＲ２５７、及びＣＳＲ２５９）に書込む。
マイクロプロセッサは次にＳＴＡＲＴＤＭＡＣコマン
ドを第１のバス・インタフェース２０２に発する。直接
プログラム制御モードでは、ＣＣＲ２５７レジスタのリ
ンク式リスト連鎖ビットが０にセットされなければなら
ない。第１のバス・インタフェース２０２はＣＬＬＰ２
５５レジスタの内容を無視する。ＤＭＡＣオペレーショ
ンの終了時、ＤＭＡＢＵＳＹステータス及び転送終了
ステータスがＣＳＲ２５９レジスタ内でリセットされ
る。要求がＩＭＲレジスタ２６１によりマスクされてい
ない場合、ＤＭＡＣ終了割込みがマイクロプロセッサ２
０６に要求される。

【００５９】ＤＭＡＣ２４７オペレーションの第２のプ
ログラム制御モードは、リンク式リスト・モードと呼ば
れる。リンク式リスト・モードのオペレーション・シー
ケンスが図７の流れ図で示される。ブロック６０１で、
マイクロプロセッサ２０６（図２）は、制御ユニット・
メモリ２０８のＤＲＡＭ２１４またはＳＲＡＭ２１６に
存在する制御ブロック内に、１回或いは何回かの転送に
対応するリンク式リスト・パラメータを構成する。制御
ブロックはマイクロチャネル・アドレス、マイクロプロ
セッサ・アドレス、リンク式リスト・ポインタ、及びバ
イト・カウントを含むＤＭＡ転送情報を含む。

【００６０】１つのリンク式リスト制御ブロックが、別
のリンク式リスト制御ブロックを指示することも可能で
ある。ブロック６０３で、プログラムは任意の制御ブロ
ックを次のリンク・リストに連鎖することが望まれるか
を判断テストする。そうである時、プログラムはブロッ
ク６０５で、リンク式リストのＣＣＲ２５７（図２）フ
ィールドのＬＬＣビットをセットし、プログラム制御は
ブロック６０１に戻る。ブロック６０３が否定される
と、ブロック６０７に移行し、マイクロプロセッサ２０
６はＤＭＡＣ開始信号を発する。ＤＭＡＣ開始信号の受
信時、ブロック６０９で、第１のバス・インタフェース
２０２は第１のリンク式制御ブロックをフェッチし、そ
れぞれのレジスタにＤＭＡ転送情報をロードし、転送を
実行する。

【００６１】ブロック６０９のＤＭＡ転送の後、プログ
ラムはＤＭＡＣオペレーションが成功したかどうかを判
断するための２つのテストを実行する。第１のテストは
ブロック６１１で実行されて、ＤＭＡ転送が成功したか
どうかを判断する。成功しなかった場合、エラー・ステ
ータス・ビットがブロック６１３でセットされ、プログ
ラムは終了する。ＤＭＡ転送が成功した場合、ブロック
６１１からの肯定分岐はブロック６１５に至り、ここで
ＬＬＣビットが１であるかがテストされる。最後のＤＭ
Ａオペレーションの完了は、ＬＬＣビット値が０により
示される。ＬＬＣが１の場合、プログラム制御はブロッ
ク６０９にループして戻る。ＬＬＣが１でない場合、完
了良好ステータス・ビットがブロック６１７でセットさ
れて、プログラムは終了する。

【００６２】リンク式リスト・モードの使用は、Ｓ／３
９０メモリ・ユニット１０４（図１）の１つの連続空間
から、マイクロチャネル・メモリ１２６のいくつかの不
連続セクションへのデータ転送を可能とする。第１のバ
ス・インタフェース２０２のＤＭＡＣ２４７（図２）
は、境界制限無しにデータをマイクロチャネル・メモリ
１２６（図１）の任意のバイト・アドレスに転送するこ
とができる。データ転送に関する唯一の制限は、転送長
が４バイトよりも大きく、且つ１６メガバイトよりも小
さくなければならないことである。

【００６３】マイクロプロセッサ２０６（図２）は、Ｄ
ＭＡＣオペレーションが進行中に停止されない。マイク
ロプロセッサ２０６はＤＭＡＣオペレーションが実行中
に、メモリ２０８または第２のバス・インタフェース２
０４を同時にアクセスすることができる。第１のバス・
インタフェース２０２レジスタ（ＣＳＡＲ２４９、ＣＢ
ＣＲ２５１、ＣＬＡＲ２５３、ＣＬＬＰ２５５、ＣＣＲ
２５７、及びＣＳＲ２５９及びＩＭＲ２６１）に対する
マイクロプロセッサ２０６の同時アクセスもまた許可さ
れる。マイクロプロセッサ２０６は、バイパス・バス２
３０上における現行のＤＭＡサイクルの完了を判断する
ために、第１のバス・インタフェース２０２レジスタを
ポーリングすることができる。

【００６４】図８乃至図１１は、第２のデータ処理シス
テム１０１（図１）のフェッチ・オペレーションに対応
するオペレーション・シーケンスを示す流れ図である。
このオペレーションはデータを、メモリ・ユニット１０
４とマイクロチャネル・メモリ１２６との間で転送す
る。本発明の実施例では、メモリ・ユニット１０４はＩ
ＢＭＳ／３９０記憶装置である。プログラム制御はブ
ロック７０１で開始され、マイクロプロセッサ２０６
（図２）はデータ制御ブロック３０３（図３）のキー・
フィールド３２１、Ｓ／３９０開始アドレス・フィール
ド３０５、及びバイト・カウント・フィールド３０７
を、実行される転送に対応して初期化する。コマンド・
フィールド３０９は"フェッチ"オペレーションを指定す
るようにセットされる。

【００６５】次にブロック７０３で、マイクロプロセッ
サ２０６（図２）はアダプタ・ステータス・フィールド
３１７（図３）に書込み、第２のバス・インタフェース
２０４（図２）に対し、ＧＯ／−ＤＥビットをアサート
することによりデータ転送を開始するように通知する。
プログラム制御はブロック７０５に移行し、第２のバス
・インタフェース２０４（図２）がＳ／３９０入出力バ
ス＃１（１０６）上において記憶オペレーションを開始
する。記憶オペレーションは最大１６データ・サイクル
を率いる選択サイクルで開始される。

【００６６】初期Ｓ／３９０転送の間、ブロック７０７
は初期化処理を実行し、マイクロプロセッサ２０６（図
２）はＤＭＡＣ２４７を次のように初期化する。ＣＳＡ
Ｒ２４９レジスタは、データが記憶されるマイクロチャ
ネル・メモリ１２６（図１）アドレスにセットされる。
ＣＢＣＲ２５１（図２）レジスタは、データの転送長に
セットされ、これは１６メガバイト以下、且つ４バイト
より大きくなければならない。要求が有ればＣＬＬＰ２
５５レジスタがスマート・バス制御ユニット・メモリ２
０８（図２）内のリンク式リスト・アドレスにセットさ
れる。ＣＣＲ２５７レジスタは転送モードにセットされ
る。このモードは暗黙的オペレーション・モードであ
り、これはバイパス・バス２３０とマイクロチャネル・
バス＃１（１１８）またはマイクロチャネル・バス＃２
（１２０）のいずれか一方との間の転送を指定する。

【００６７】ブロック７０９で、マイクロプロセッサ２
０６（図２）はＤＭＡＣ開始コマンドを第１のバス・イ
ンタフェース２０２に発する。第２のバス・インタフェ
ース２０４はブロック７１１で、ＤＭＡ要求信号を第１
のバス・インタフェース２０２に送信する。ＤＭＡ要求
信号は、全パケット或いは部分的パケットがピンポン・
バッファ２４１または２４３（図２）に到達すると、直
ちに生成される。

【００６８】ブロック７１５で、第１のバス・インタフ
ェース２０２（図２）はＤＭＡ応答信号を第２のバス・
インタフェース２０４に対してアサートし、第２のバス
・インタフェース２０４にデータを送信するように要求
する。第２のバス・インタフェース２０４は次にＤＭＡ
レディ信号と共に、データをピンポン・バッファ２４
１、２４３（図２）からバイパス・バス２３０上に転送
する（ブロック７１７）。第１のバス・インタフェース
２０２はローカル・レジスタ２４５（図２）が充填され
ると、直ちにマイクロチャネル・バス＃１（図１の１１
８）を調停する（ブロック７１９）。

【００６９】マスタ権を獲得後、第１のバス・インタフ
ェース２０２（図２）はマイクロチャネル・バス＃１
（図１の１１８）上に最大４バイト／サイクルの増分で
データを転送する（図１０のブロック７２１）。第１の
バス・インタフェース２０２（図２）は、ローカル・レ
ジスタ２４５のデータを、マイクロチャネル・バス＃１
（１１８）上に、スレーブ装置の応答レートで転送して
空にする（ブロック７２３）。

【００７０】ブロック７１９からブロック７２３の実行
の間、別のパケットのデータがピンポン・バッファ２４
１、２４３（図２）に到来する。こうしたデータ・パケ
ットの到来時、第２のバス・インタフェース２０４はＤ
ＭＡ要求信号をアサートすることにより、別のＤＭＡオ
ペレーションを開始する（ブロック７２５）。ブロック
７２６で、ブロック７１９からブロック７２３で実行さ
れるマイクロチャネル転送オペレーションの完了後、第
１のバス・インタフェース２０２はＤＭＡ応答信号によ
りこの要求に応答する。ブロック７２７で、転送カウン
トが消滅したかがテストされる。転送カウントが消滅し
ていない場合、プログラムはブロック７１９にループし
て戻る。転送カウントが消滅している場合、プログラム
制御は図１１のブロック７２９に移行し、第２のバス・
インタフェース２０４（図２）はマイクロプロセッサ２
０６に対して割込みを発生する。割込みはデータ転送が
完了したことを示す役割をする。マイクロプロセッサ２
０６はブロック７３１で、必要に応じて、転送ステータ
ス・フィールド３１７またはアダプタ・ステータス・フ
ィールド３１９を読出し、完了ステータスを確認する。

【００７１】図１２乃至図１４は、第２のデータ処理シ
ステム１０１（図１）の記憶オペレーションに対応する
オペレーション・シーケンスを示す流れ図である。この
オペレーションは、マイクロチャネル・メモリ１２６と
メモリ・ユニット１０４との間でデータを転送する。本
発明の実施例では、メモリ・ユニット１０４はＩＢＭＳ
／３９０記憶装置である。プログラム制御はブロック８
０１で開始され、マイクロプロセッサ２０６（図２）は
ＤＭＡＣ２４７レジスタを次に示す値により初期化す
る。ＣＳＡＲ２４９レジスタは、データが読出されるマ
イクロチャネル・メモリ１２６（図１）アドレスにセッ
トされる。ＣＢＣＲ２５１（図２）レジスタは、データ
の転送長にセットされ、これは１６メガバイト以下、且
つ４バイトより大きくなければならない。要求が有れば
ＣＬＬＰ２５５レジスタがスマート・バス制御ユニット
・メモリ２０８（図２）内のリンク式リスト・アドレス
にセットされる。ＣＣＲ２５７レジスタは転送モードを
指定するようにセットされ、これはバイパス・バス２３
０とマイクロチャネル・バス＃１（図１及び図２の１１
８）またはマイクロチャネル・バス＃２（図１の１２
０）のいずれか一方との間の転送を暗黙的に指定する。

【００７２】ブロック８０３で、ＤＭＡＣ開始コマンド
が第１のバス・インタフェース２０２（図２）に発せら
れる。第１のバス・インタフェース２０２はブロック８
０５でマイクロチャネル・バス＃１（１１８）を調停す
る。マスタ権を獲得後、第１のバス・インタフェース２
０２（図２）はマイクロチャネル・メモリ２０８からロ
ーカル・レジスタ２４５への充填を開始する（ブロック
８０７）。ブロック８０５及びブロック８０７の実行の
間、マイクロプロセッサ２０６（図２）はデータ制御ブ
ロック３０３のキー・フィールド３２１、Ｓ／３９０開
始アドレス・フィールド３０５、及びバイト・カウント
・フィールド３０７を、実行される転送に対応して初期
化する（ブロック８０９）。図１３のブロック８１１
で、コマンド・フィールド３０９は"記憶"オペレーショ
ンを指定するようにセットされる。

【００７３】次にブロック８１３で、マイクロプロセッ
サ２０６（図２）はアダプタ・ステータス・フィールド
３１７（図３）に書込み、第２のバス・インタフェース
２０４（図２）に対し、ＧＯ／−ＤＥビットをアサート
することによりデータ転送を開始するように通知する。
プログラム制御はブロック８１５に移行し、第２のバス
・インタフェース２０４（図２）がＤＭＡ要求信号を第
１のバス・インタフェース２０２に送信し、次にブロッ
ク８１７で、プログラムは第１のバス・インタフェース
２０２（図２）からのＤＭＡ応答信号を待機する。

【００７４】ブロック８１９で、第１のバス・インタフ
ェース２０２（図２）はローカル・レジスタ２４５が充
填されると直ちにＤＭＡ応答信号をアサートする。第２
のバス・インタフェース２０４は、ＤＭＡレディ信号を
出力して、ピンポン・バッファ２４１または２４３への
ロードを開始する（図１４のブロック８２１）。次にブ
ロック８２３で、第１のバス・インタフェース２０２
（図２）がマイクロチャネル・バス＃１（図１の１１
８）を調停する。このステップは、残余バイト・カウン
トが０でなければ、ローカル・レジスタ２４５（図２）
の内容が転送された直後に実行される。

【００７５】ブロック８２３の間、第２のバス・インタ
フェース２０４（図２）は、ピンポン・バッファ２４１
または２４３からＳ／３９０入出力バス１０６にデータ
を転送する（ブロック８２５）。ブロック８２３及び８
２５の実行と同時に、ブロック８２７はＤＭＡ要求信号
を第１のバス・インタフェース２０２（図２）に送信す
る。プログラム制御は次にブロック８２９に移行し、バ
イト・カウント・フィールド３０７（図３）が０である
かがテストされる。このフィールドが０でない場合、プ
ログラムは図１３のブロック８１９にループして戻る。
バイト・カウント・フィールド３０７（図３）が０の場
合、プログラム制御はブロック８３１に移行し、第２の
バス・インタフェース２０４（図２）がデータ転送の完
了を示す割込みをマイクロプロセッサ２０６に送信す
る。ブロック８３３で、マイクロプロセッサ２０６（図
２）は必要に応じて、転送ステータス・フィールド３１
７またはアダプタ・ステータス・フィールド３１９（図
３）を読出し、完了ステータスを確認する。

【００７６】本発明のスマート・バス制御ユニット１１
２（図２）は、制御ユニット・メモリ２０８とマイクロ
チャネル・メモリ１２６（図１）または入出力アダプタ
・メモリとの間で転送が可能である。これらの転送は２
つのステップにより実行される。最初に、データがロー
カル・プロセッサ・バスから第１のバス・インタフェー
ス２０２（図２）に転送される。ローカル・プロセッサ
・バスはトランシーバ２２４及び２２８、バス２２２、
２２６、２３０、２３２及び２３４を含む。次にデータ
は、第１のバス・インタフェース２０２（図２）からマ
イクロチャネル・バス＃１（１１８）に転送される。こ
れらの転送は３つの技術の内のいずれかを使用して達成
される。すなわち、それらは（１）第１のバス・インタ
フェース２０２内のＤＭＡＰ９０１機能（図２）、
（２）第１のバス・インタフェース２０２内のＤＭＡＣ
２４７明示モード機能、（３）制御ユニット・メモリ２
０８をメモリ・スレーブとしてアクセスするマイクロチ
ャネル１０３、１０５（図１）である。ＤＭＡＣ２４７
明示モード機能については、Ｓ３９０記憶装置（メモリ
・ユニット１０４）とマイクロチャネル・メモリ１２６
（図１）との間のデータ転送に関連して前述された。し
かしながら、第１のバス・インタフェースはローカル・
プロセッサ・バス上でマスタ権を調停し、制御ユニット
・メモリ２０８との間でデータを転送する。

【００７７】ＤＭＡＰ機能９０１によるデータ転送につ
いて次に示す。図２を参照すると、ＤＭＡＰ機能９０１
はシステム・アドレス・レジスタ（ＰＳＡＲ）９０３、
データ・レジスタ（ＤＡＴＡ）９０５、制御レジスタ
（ＰＣＲ）９０７、及びステータス・レジスタ（ＰＳ
Ｒ）９０９を含む。マイクロプロセッサ２０６（図２）
は、ＰＳＡＲレジスタ９０３、ＤＡＴＡレジスタ９０
５、及びＰＣＲレジスタ０７を書込みプログラムするこ
とにより、最大４バイトのデータをマイクロチャネルと
の間で直接転送することができる。マイクロプロセッサ
２０６はＤＭＡＰ開始コマンドを発する。第１のバス制
御ユニット２０２は、次にマイクロチャネル１０３、１
０５（図１）の制御を獲得して、最大４バイトのデータ
をＤＡＴＡレジスタ９０５（図２）、或いはチャネル・
バス１１８、１２０（図１）またはマイクロチャネル・
メモリ１２６空間との間で転送する。これらの転送相手
はＰＳＡＲレジスタ９０３及びＰＣＲレジスタ９０７の
値により決定される

【００７８】ＤＭＡＰ９０１書込み転送初期化の間、Ｄ
ＡＴＡレジスタ９０５は、ＰＳＡＲレジスタ９０３にロ
ードされるマイクロチャネル１０３、１０５アドレス及
びＰＣＲレジスタ９０７にロードされる転送カウント値
により、位置合わせされなければならない。ＤＭＡＰ９
０１読出しサイクルの間、第１のバス・インタフェース
２０２は、ワード配列方式で、ＰＳＡＲレジスタ９０３
の最下位２ビットにより示される開始バイト・アドレ
ス、及びＰＣＲレジスタ９０７の転送カウントに依存し
て、最大４バイトの読出しデータをアクセスする（すな
わちアドレス０から最大４バイト、アドレス１から最大
３バイトなど）。

【００７９】データ転送が終了すると、第１のバス・イ
ンタフェース２０２はＰＳＲレジスタ９０９に終了ステ
ータスをセットする。終了割込みステータスもこの時セ
ットされてもよい。ＤＭＡＰ９０１転送の終了は、第１
のバス・インタフェース２０２割込み要求をサービスす
ることにより、或いはＰＳＲ９０９のＤＭＡＰビジー・
ビットをポーリングすることにより、確認される。

【００８０】マイクロチャネル１０３、１０５（図１）
は制御ユニット・メモリ２０８（図２）をメモリ・スレ
ーブとしてアクセスできる。メモリ２０８はマイクロチ
ャネル・メモリ１２６（図１）アドレス空間にマップさ
れる。第１のバス・インタフェース２０２（図２）は、
マイクロチャネル１０３、１０５（図１）がメモリ１２
６をアクセスする時、ＣＨＲＥＡＤＹ信号をアサートす
る。第１のバス・インタフェース２０２（図２）は、Ｈ
ＯＬＤ及びＨＯＬＤＡプロトコルを使用して、ローカル
・プロセッサ・バスを調停する。第１のバス・インタフ
ェース２０２はマスタ権を獲得すると、転送オペレーシ
ョンを完了し、マイクロチャネル１０３、１０５サイク
ルを終了するためにＣＨＲＥＡＤＹ信号をニゲートす
る。第１のバス・インタフェース２０２（図２）が１６
ビット・スレーブとしてマイクロチャネル１０３、１０
５（図１）に応答するため、これらのアクセス・オペレ
ーションは常に２バイト長である。

【００８１】

【発明の効果】以上説明したように、本発明によれば、
非常に高速なデータ転送レート、及び多重同時独立のプ
ロセッサ間オペレーションを可能とする改良されたイン
タフェース機構が提供される。更に本発明は、マイクロ
チャネルのプレーナ・プロセッサがより効率的に使用可
能なチャネル及び制御ユニットのエミュレーション機能
を提供する。

【図面の簡単な説明】

【図１】本発明のスマート・バス制御ユニットの動作環
境を表すハードウェア・ブロック図である。

【図２】図１のスマート・バス制御ユニットのハードウ
ェア・ブロック図である。

【図３】図１のスマート・バス制御ユニットにより実行
される記憶オペレーションに使用されるデータ構造を示
すブロック図である。

【図４】本発明による、ＩＢＭＳ／３９０データ処理
システムとマイクロチャネル・システムとの間のデータ
記憶転送機能の動作シーケンスを表す流れ図である。

【図５】本発明による、ＩＢＭＳ／３９０データ処理
システムとマイクロチャネル・システムとの間のデータ
記憶転送機能の動作シーケンスを表す流れ図である。

【図６】本発明のバイパス・バス上のＤＭＡシーケンス
を示すタイミング図である。

【図７】図２に示されるＤＭＡＣのリンク式リスト・モ
ードの動作シーケンスを示す流れ図である。

【図８】本発明によるフェッチ・オペレーションに対応
してコンピュータにより実行される処理の流れ図であ
る。

【図９】本発明によるフェッチ・オペレーションに対応
してコンピュータにより実行される処理の流れ図であ
る。

【図１０】本発明によるフェッチ・オペレーションに対
応してコンピュータにより実行される処理の流れ図であ
る。

【図１１】本発明によるフェッチ・オペレーションに対
応してコンピュータにより実行される処理の流れ図であ
る。

【図１２】本発明による記憶オペレーションに対応して
コンピュータにより実行される処理の流れ図である。

【図１３】本発明による記憶オペレーションに対応して
コンピュータにより実行される処理の流れ図である。

【図１４】本発明による記憶オペレーションに対応して
コンピュータにより実行される処理の流れ図である。

【符号の説明】

１０１第２のデータ処理システム１０２中央処理ユニット（ＣＰＵ）１０３、１０５マイクロチャネル１０４メモリ・ユニット１０６入出力バス＃１１０７第１のデータ処理システム１０８入出力バス＃２１１０入出力バス＃３１１８マイクロチャネル・バス＃１１２０マイクロチャネル・バス＃２１２２プレーナ・プロセッサ１２６メモリ１２８入出力アダプタ１３０、１３１、１３２入出力装置２０２第１のバス・インタフェース２０４第２のバス・インタフェース２０６ローカル・マイクロプロセッサ２１０ＥＰＲＯＭメモリ２１２フラッシュ・メモリ２１４ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）２１６スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）２２２第１の３２ビット・バス２２４第１のトランシーバ２２６第２の３２ビット・バス２２８第２のトランシーバ２３０１６ビット・バス２３２８ビット・バス２３４第２のパス２４１、２４３内部ピンポン・バッファ２４５ローカル・レジスタ２４７ＤＭＡチャネル２４９ＣＳＡＲ２５１バイト・カウント・レジスタ（ＣＢＣＲ）２５３ローカル・アドレス・レジスタ（ＣＬＡＲ）２５５２４ビットのリンク式リスト・ポインタ（ＣＬ
ＬＰ）２５７８ビット制御レジスタ（ＣＣＲ）２５９８ビット・ステータス・レジスタ（ＣＳＲ）２６１割込みマスク・レジスタ（ＩＭＲ）３０１高優先ＤＭＡポート３０７バイト・カウント・フィールド３０９コマンド・フィールド３１３アドレス限界許可（ＬＭＥＮＢ）フィールド３１５アドレス限界フィールド３１７転送ステータス・フィールド３１９アダプタ・ステータス・フィールド３２１キー・フィールド３２５ＩＯＰフィールド５０１ＤＭＡ要求（ＤＭＡＲＥＱ）信号５０３ＤＭＡ応答（ＤＭＡＡＣＫ）信号５０５ＤＭＡレディ（ＤＭＡＲＤＹ）信号

フロントページの続き (72)発明者シバラマ・クリシュナ・コダクーラアメリカ合衆国13850、ニューヨーク州ベスタル、フラー・ホロー・ロード 4100

Claims

(57)【特許請求の範囲】

【請求項１】入出力制御機能を実行するバス制御システ
ムであって、データを記憶する第１のメモリ手段、命令を実行する第
１のプロセッサ手段、及び各々が第１の入出力バス・プ
ロトコルを有する第１のコンピュータ・アーキテクチャ
に対応する第１の信号セットを使用することにより、デ
ータ、制御情報、及びアドレス情報の少なくともいずれ
かの通信パスを提供する複数のチャネルを含む、データ
転送用の第１の入出力バスを含む第１のデータ処理シス
テムと、データを記憶する第２のメモリ手段、命令を実行する第
２のプロセッサ手段、及び各々が第２の入出力バス・プ
ロトコルを有する第２のコンピュータ・アーキテクチャ
に対応する上記第１の信号セットとは同一でない第２の
信号セットを使用することにより、データ、制御情報、
及びアドレス情報の少なくともいずれかの通信パスを提
供する複数のチャネルを含むデータ転送用の第２の入出
力バスを含む第２のデータ処理システムと、少なくとも１個の入出力装置と、上記第１の入出力バス及び上記少なくとも１個の入出力
装置への接続に適応する、各々が上記入出力装置と上記
第１の入出力バスとの間の通信を提供する通信手段を含
む複数の入出力アダプタと、上記第１の入出力バスと通信するための第１の通信ポー
ト、上記第２の入出力バスと通信するための第２の通信
ポート、上記第１の信号セットを上記第２の信号セット
に変換するための第１の信号変換手段、及び上記第２の
信号セットを上記第１の信号セットに変換するための第
２の信号変換手段を含む、上記第１のデータ処理システ
ムと上記第２のデータ処理システムとをインタフェース
するインタフェース手段を含むスマート・バス制御ユニ
ットと、を含むバス制御システム。
【請求項２】上記第１の信号変換手段が上記第２の信号
変換手段と同時に動作する、請求項１記載のバス制御シ
ステム。
【請求項３】上記スマート・バス制御ユニットが上記複
数の入出力アダプタの少なくとも１個をアクセスするア
クセス手段を含む、請求項１記載のバス制御システム。
【請求項４】上記アクセス手段が上記入出力アダプタの
上記通信手段に接続されるマイクロプロセッサを含む、
請求項３記載のバス制御システム。
【請求項５】上記スマート・バス制御ユニットが上記複
数の入出力アダプタの少なくとも１個及び上記第１の入
出力バスのオペレーションを制御する制御手段を含む、
請求項４記載のバス制御システム。
【請求項６】上記アクセス手段が上記マイクロプロセッ
サ装置により実行されるマイクロコード命令を含むマイ
クロプロセッサ制御手段を含む、請求項４記載のバス制
御システム。
【請求項７】上記マイクロコード命令が、データ、制御
情報及びアドレス情報の少なくともいずれかの転送を指
定する、上記入出力アダプタの少なくとも１個及び上記
第１の入出力バスに関する入出力機能を提供する、請求
項６記載のバス制御システム。
【請求項８】上記アクセス手段が上記複数の入出力アダ
プタの間でデータ、制御情報及びアドレス情報の少なく
ともいずれかを転送するように、上記マイクロコード命
令が上記複数のチャネル上の複数の上記入出力機能を同
時に実行するためのチャネル・マルチプレクス手段を含
む、請求項７記載のバス制御システム。
【請求項９】上記マイクロプロセッサがＲＩＳＣマイク
ロプロセッサ装置を含む、請求項４記載のバス制御シス
テム。