JPS6270964A - デ−タハブ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマルチプロセッサシステム及び分散プロセッサ
システムに係り、特に分散プ［Ｉセッサ間及びマルチプ
ロセッサ間のデータ転送手段に関する。

従来の技術及びその問題点 分散処理のためのマルチブロセツザシステムアーキテク
ヂャはプロセッリ＝間で共用される共通メモリを度々使
用する。これはマルチプロセッサシステムでは複数ボー
トメモリ、あるいはクロスバ−スイッチ、タイムシェア
共通バス、あるいは二重バス構造を含むアーキテクチャ
を使用することでなされる。

複数ボートメモリシステムは各々のメモリモジュールと
各々のプロセッサとの間に別々のバスを使用する。各々
のプロセッサバスは各々のメモリモジュールに物理的に
結合される。各々のメモリモジュールは複数のボートを
有し、各々のボートはバスの−を受入れる。各メモリモ
ジュールは所定の時間にどのボートがメモリをアクセス
するかを決定する内部制御ロジックを有する。メモリア
クセスに際して生じる衝突は各メモリボートに優先順位
を割当てることで解決される。プロセッサとメモリ間に
複数のバスがあるため高い転送速度が実現される。マル
チプロセッサクロスバースイッチアーキテクチャではプ
ロセッサバスとメモリモジュールバスとの間の交点に切
換点が形成される。各切換点はプロセッサとメモリとの
間に物理的な転送路を形成する制御ロジックを有する。

制御ロジックはバス上を送られたアドレスを吟味し、そ
の特定のモジュールがその時点でアドレスされた状態で
あるか否かを判定し、また同一のメモリモジュールに対
する複数のアクセス要求を所定の優先順位に従って解決
する。

マルチプロセッサタイムシエアアーキテクチャでは一定
数のプロセッサが共通バスを介してメモリユニットに接
続される。かかるシステムでは一度に−のプロセッサし
かメモリと通信できない。

転送動作は任意の時間にバスを制御できるプロセッサに
よって制御される。（Ｉ！！の転送の開始を待っている
プロセッサはまずバスの使用可能状況を判断し、バスが
使用可能になって始めてメモリユニットをアドレスして
転送を開始する。このシステムでは全てのプロセラ→〕
が−の共通バスを共用しているためメモリアクセスに際
して衝突が発生する。メモリのとりあいはアクセス要求
のあるユニット間の優先順位を決定するバスコントロー
ラによって解決される。このタイムシエアアーキテクチ
ャでは−のプロセッサしかメモリと通信できず、他の全
てのプロセッサは内部処理に使用中であるかバスがあく
のを持っている状態になっており、従って不利である。

タイムシェア共通バスマルチプロセッサ７−キテクヂャ
よりも効率的なアーキテクチャはデュアルバスマルチプ
ロセッサ構造であり、この場合一定数のローカルバスが
各々ローカルメモリ及び−または複数のプロセッサに接
続されている。システムバスコントローラが各々のロー
カルバスと協働して各ローカルバスを共通システムバス
へ結合する。多くの設計において、ローカルバスに接続
される装置はローカルブロセッリによってのみ使用可能
である。共通システムバスに接続されたメモリは全ての
プロセッサで共用される。システムはローカルバスに接
続された装置が他のローカルバスのブロセッ１ノによっ
てもアクセスできるように構成される。一つのプロセッ
サのみがシステムバスを介して任意の時間に共用メモリ
及び他の共通のりソースと通信できる。ローカルバス上
の他のプロセッサはローカルメモリ及びローカル装置と
の通信に使用中である状態に維持される。かがるシステ
ムはマルチプロセッサシステムと考えてもよいが、より
正確には複数コンピュータシステムとして分類されるも
のである。これはプロヒッリ−，メ［す、及び他の装置
が厚いにローカルバス上で接続された場合、かく形成さ
れた［］−カルグループ自体が一つのコンピュータシス
アムをなすためである。

安全上の理由から多くのシステムは独立に動作する複数
のコンピュータを有するリダンダントな構成にされてい
る。他のリダンダントなシステムは分散プロセッサの半
独立な動作を与えるもので、故障したプロセッサあるい
はそれに関係する装置がシステム全体の動作を破局的に
低下させることなくシステムから切離されるように構成
されている。

分散マルチプロセッサシステムは最大の効率を得るため
には半独立に動作する必要がある。相互接続通信リンク
を有しつつ独立に近い動作を達成するためにはプロセッ
リーオーバヘッドを回避する分散プロセッサ間の何らか
のデータ転送手段を使用せねばならない。これはある程
度までは各ポー１〜毎に物理的に分離されたアドレス及
びデータ入力バスを有する複数ボートメモリユニットを
使用することで達成できる。プロセッサ間のハンドシェ
イクにより複数ボートメモリを媒介にしたプロセッサ間
のデータ転送に必要な制御が得られる。

しかし、共用メモリの使用はある程度のアドレス自由度
を与えるものの、一度に一つのプロセッサしかメモリを
アクセスすることができない。この制約はいくつかのシ
ステム設計上の要求、例えばプロセッサにメモリを自由
にアクセスさけたいという要求と両立しない。

かかるシステム設計上の要求、すなわち共用メモリによ
って１待機」状態にされることをなくする問題の部分的
な解決は先入れ先出しくＦＩＦＯ）バッファをプロセッ
サ間に使用することで）９られる。これによりプロセッ
サが直ちにメモリをアクセスするのが妨げられることが
なくなり、データ流れの自由度が確保される。データは
異なった速度で入出力でき、出力データは常にデータが
バッファに入ったのと同じ順序になる。二方向のデータ
流れについてＦＩＦＯバッフ？を両方向に使用すること
ができる。しかし、共用メ［りで１！？られるアドレッ
シングの自由度はＦＩＦＯバッファを用いた解決策では
失われる。

上記の共用メモリ及びＦＩＦ○バッファを用いた解決策
は個々の利点はあるものの、いずれも別のメモリにより
分離が与えられるにもかかわらず、最も望ましい処理の
独立性の欠如により問題点を有している。共用メモリを
用いた場合任意の時間にプロセッサをアクセスできない
ためシステム効率を低下させる望ましくない待機状態が
発生する。

ＦＩＦＯバッファによりバッファリングされたＣＰｔＪ
では共用アドレッシングにより得られる情報が使用でき
ない。すなわち、ＣＰＵはＦＩＦＯに書込む際データの
位間割当てを制御することはできるがＦＩＦＯから読取
る際はデータの割当てを制御できない。換言すれば、読
取る際ＣＰ　Ｕは所望の記憶位置に到達するまでに関係
のないデータを読取らねばならない。

より効率的な分散プロセッサの処理を行なうことがシス
テムが複雑になるにつれより重要になってくる。プロセ
ッサの数が増加するにつれ相互通信条件はより複雑にな
り、望ましくない待機状態を生じる機械が増えてくる。

そこで半独立動作を相対的に維持ないし増大させつつ処
理効率を増大さける手段が必要になってくる。

本発明はプロセッサ間を結合するのに使われ、プロセッ
サ間のデータ転送を高効率で実行するモジュール式デー
タハブどして機能する中枢的構成ブロックを提供するこ
とを目的とする。

問題点を解決するための手段 本発明においては制御プロセッサないしマスクＣＰＵ及
びこれと１ｉＡ働するメモリが同様な協働Ｊ゛るメモリ
を有していてもよい別のプロセッサを含む−又は複数の
分散した装置との間でデータの交換を制御プロセッサ及
びこれと協働するメモリと他の各々の装置及びこれと協
働するメモリ（これを有する場合）とをモジュール式デ
ータハブで結合することにより実行する。マスクＣＰＵ
によるイニシャライズの後データハブはマスクＣＰＵの
命令により一又は複数の結合された装置へのデータ転送
成木を生成する。−又は複数の要求が生成するとデータ
ハブはマスクＣＰＵによってデータソースとして指定さ
れた装置へのデータ転送要求の実行を開始する。ハブに
よる指定データソースへの転送要求の生成はｎコ゛接メ
モリアクセス（ＤＭＡ）サイクルを開始する。処理を維
持するかハブの制御を放棄するかの決定権はデータソー
ス側にある。データソースの命令処理は妨げられない。

ハブは必要なデータをデータソースから得るとこれを記
憶し、そのデータを指定された転送先のユニットにその
転送先ユニットに好都合なタイミングで転送する。そこ
でハブは転送先ユニットに転送準備のできたデータを持
っていて、転送先ユニットがデータを受取るのに好都合
であると判断するまで待機中であることを知らせる。転
送先ユニットがハブに転送を行なうように信号を送ると
転送先ユニットは目下実行する必要のある無関係なプロ
グラムの実行を再開し、一方ハブは転送先ユニットの協
働するメモリを直接にアクセスすることが許される。転
送先ユニットで使われているプロセッサによっては転送
が終るまで通常のプ［１グラムの実行を中断して待つ必
要がある場合もある。

ハブは複数の並列フォーマットデータデヤンネルのみ、
ある゛いは並列及び直列フォーマットチャンネルの組合
わせを含むことができる。

本発明ではまた各チャンネルはハブ内に形成されるプロ
グラム可能優先順位を有し、これにより各チャンネルと
協働する様々な装置からの競合するデータ転送要求を裁
定することができる。そこでハブが−又は異なった優先
順位を割当てられた転送要求を別々のチャンネルから受
取った場合は最高の優先順（σを有する装置がまず転送
アクセスを許され、一方これと競合するチャンネルない
しこの競合チ１ｒンネルの転送要求は転送要求待ち行列
に入れられて各々より高い優先順位の転送がプログラム
された転送優先順位に従って実行された後転送アクセス
を許される。優先順位の構造はより高い優先順位の転送
要求が生じた場合に実行中の低い優先順位の転送が中断
されるようなものでもよい。この優先順位の低い転送は
優先順位のより高い転送が実行された後に再開される。

本発明ではまた独立した割込条件の選択された組合わせ
に応答するように再プログラム可能なマスク可能割込ラ
インがハブ中に形成される。

本発明ではさらに複数ポートデータハブが分散プロセッ
サシステムの構成における中枢的な要素として使用され
る。複数のプロセッサ間をインターフェースするのにハ
ブのようなモジュール式の建築ブロックに似た装置を使
用することにより分散された１ナブシステム間に望まし
い高度な独立性を与える多様性のある構成要素が得られ
る。そこで複数のプロセッサをモジュール式複数ポート
データハブにインターフェースし、複数のモジュール式
ポートデータハブを互いに結合することで多数のマルチ
プロセッリリ゛ブシスデムを有する複雑に分散したプロ
セッサシステムが構成される。各々のモジュール式複数
ポートデータハブはデータ転送のいわば中心点として機
能し、システム全体にかかるデータ転送の中心点が数多
く形成される。

このように本発明によるモジュール式複数ボートデータ
ハブは特に分散プロセッサシステムの構成に際し必要に
応じていくらでも複製できるデータハブを構成するモジ
ュール式の建築ブ［１ツクにやや構成上の機能が似た装
置であり、またマルチプロセッサ用途のより限定された
目的にも使用できる。これは各チャンネルがＤＭＡ構造
を有するマルチチャンネルインターフェース装置を用い
てデュアルポートＲＡＭなど共用バスのアドレッシング
の独立性とＦＩＦＯアーキテクチャの情報流れの自由さ
とを結びつけるものである。データは分散プロセッサ間
を極くわずかのプロセッサオーバヘッドで転送される。

実施例 本発明のこれらの、また他の目的、特徴及び利点は以下
の図面を参照した実施例の詳細な説明より明らかとなろ
う。

第１図は本発明による複数のモジュール式複数ボートデ
ータハブ１０を有する分散プロセッサシステムを示す図
である。各々のハブは各々専用メモリを有するプロセッ
サ、Ｉ１０コントローラ。

Ｉ１０装首、インターフェース装置、及びイの仙多数の
装置の−であってよい複数のデータソース／転送先ユニ
ット１２をインターフェースする。

さらにデータソース／転送先ユニツ１−１２は例えば第
１図に示したシステムと全く同一のシステム全体を含ん
でいてもよい。かかるリダンダントな構成はデータの一
体性を確信するのに使用される。

データリンク１４は各々のデータソース／転送先ユニッ
ト１２と協働するモジュール式複数ボートデータハブ１
０とを結合するのに使用される。かかるリンク１４は直
列でも並列でも、また同期的でも非同期的でもよい。

本発明による多数ボートデータハブ１０はマルチプロセ
ッサシステム、特に分散プロセッサシステム構成用のい
わば建築ブロックに似たユニットとしての使用を意図し
ている。しかし、本発明によるデータハブはまた複数プ
ロセラナシステム中でも使用できることを念頭に置いて
おくべきである。設計者はデータハブ１０をデータをソ
ースと転送先との間でソース／転送先プロセッサオーバ
ヘッドをほとんど生じずに転送できる中枢的要素として
使用することができる・ 本発明によるハブ設計の本質的な特徴はデータソースと
データ転送先との間でメモリの共用を必要としない点に
ある。これにより従来のシステムで必要とされたオーバ
ヘッドを除去することが可能になる。

第２図は各々２つのデータハブ２６．２８及び３０．３
２を使用するように設計されている一対のリダンダント
なシステム２２．２４を有するシステム２０を示す。２
つのシステム２２．２４は２つの別々の直列データリン
ク３４．３６を介して互いに通信することができる。そ
こで＃１のデータハブ２６はリンク３４を介して＃３の
データハブ３０に直列に結合されている。同様に＃２の
データハブ２８は＃４のデータハブ３２に直列リンク３
６を介して直列に結合されている。一般にシステム２２
中の装置はどれも直列データリンク３４．３６のいずれ
かを介してシステム２４中のあらゆる装置と通信するこ
とができる。しかし実際には指定されたシステム中の選
択されたユニットのみが通常別のシステムの他の選択さ
れたユニットと通信する。第２図のシステムアーキテク
チャにおいては各々ハブ２６．２８．３０及び３２は並
列リンク３８．４０．４２．４４．４８゜５０．５２．
及び５４を介してそれぞれ一対のローカルバス５６及び
５８．５６及び６０．６２及び６４．及び６４及び６６
をインターフェースする。

ローカルバス５６，５８．６０．６２．６，１゜及び６
６は一群の装置６８．７０，７２，７４゜７６、及び７
８をインターフェースする。第２図の群の各々はＣＰＵ
とメモリユニット（ＭＵ）とを含む。ＣＰＵ及びＭＵの
各々は協働するバスと同様に符号付けされている。換言
すれば＃１のデータハブ２６は＃１のローカルバス５６
及び＃２のローカルバス５８を＃３のハブ３０と結合す
る。

かくて＃１のＣＰＬＩはデータを＃１のＭＵから＃１の
ローカルバス５６．並列リンク３８及び＃１のデータハ
ブを経てシステム２０中の他の装置のどれかに転送する
。

同様に第３図にリダンダントなザブシステム８２．８４
を有する別のりダンダントシステム８０を示す。第２図
のシステムと第３図のシステムの主要な差はハブ＃１及
び＃２．またハブ＃３及び＃４の間にそれぞれ別の直列
データリンク８６．８８が存在し、また同じリーブシス
テム内でハブ間にローカルバスの共用がないことである
。

勿論筒１．第２．及び第３図のシステムアーキテクチャ
は本発明によるモジュール式複数ボートデータハブを使
用して構成される様々なアーキテクチャのわずかな例に
すぎないことを理解すべきである。

第４図は本発明によるモジュール式マルチボートデータ
ハブの概略的なブロック図である。第４図の複数ボート
データハブはデュアルポートデータハブであり、簡単の
ため２つのボートしか有さない。しかし開示する本発明
思想はデータハブ内に複数のボートが含まれる場合を包
括するものであり、デュアルポートデータハブに限定さ
れるものではないことを理解すべきである。

第４図の複数ポートデータハブ１０はシステムΔ９０と
システム８９２とをインターフェースするように示しで
ある。システムＡ及びシステムＢはそれぞれＣＰＵ９４
．９６及び協働するメモリユニット９８，１００を有す
る。各々のシステムのＣＰＵは概略的に単一のパスライ
ン１０２゜１０４として示したデータ、アドレス、及び
制御バスを介して協働するメモリユニットと通信する。

バス１０２及び１０４の各々は別々の複数ポートデータ
ハブ１０と別々のボートにおいて通信を行なう。このよ
うに、システムＡとシステムＢとの間でのメモリの共用
はされない。

システムＡと複数ポートデータハブとの間にはハンドシ
ェイク制御ライン１０６，１０８．及び１１０が設置ノ
られる。また同様にシステムＢと複数ポートデータハブ
との間にはハンドシェイクライン１１２，１１４．及び
１１６が設けられる。

ハブと各々のＣＰＵとの間の３つのハンドシェイク制御
ラインはハブと各々のＣＰＵを結ぶ２つのハンドシェイ
クラインにまで減少させることができることを理解すべ
きである。これは個々のＣＰ（Ｊで必要なハンドシェイ
ク思想如何による。

また第４図に概略化して示した複数ポートデータハブは
上記のデュアルポートによる実施例に限定されることは
なく、また並列インターフェースに限定されることはな
いことを理解すべきである。

各々のハブは個々に形成でき、第５図に示すように多数
の並列チ１１ンネルと多数の直列チ１！ンネルとを含ま
せるためのバス帯域幅によってのみ限定される。バス帯
域幅はメモリシステムに可能な最大転送速度である。例
えば１００ナノ秒のアクセス時間を有するメモリ装置を
有するメモリユニットシステムは１０メガヘルツのバス
帯域幅を有している。これは転送速度に対するチャンネ
ルの総数を制御する。またシステム全体はそのシステム
内の最も遅いメモリユニットの帯域幅で通信する。

そこで第５図において複数ポートデータハブ１０はＮの
並列チャンネルと７の直り１１チヤンネルどの間でデー
タ転送をすることができる。換言すれば、本発明による
複数ポートデータハブは様々なアーキテクチャにモジュ
ール化することができる。

第６図は第４図と同様に２つのザブシステム１２０及び
１２２とインターフェースする２つのボートのみを有す
る複数データハブ１０を単純化して示す図であるが第６
図は第４図よりやや詳細になっている。各々のサブシス
テム１２０及び１２２はそれぞれローカルバス１２４及
び１２６を介して複数ポートデータハブ１０とインター
フェースされている。各り゛ブシステムはそれぞれＣＰ
Ｕ１２８．１３０及びメモリユニット１３２゜１３４を
含む。

第６図の複数ポートデータハブ１０は各々ローカルバス
＃１　１２４及びローカルバス＃２１２６と通信する２
つのチャンネル１３６及び１３８を有している。チャン
ネルＡ１３６はローカルバス＃１　１２４からのライン
１４０上の並列情報を受信して同じ情報をライン１４２
を経てローカルバス＃２　１２６に出力する。一般にラ
イン１４０を経て受信されたデータはライン１４２へ供
給されるデータと同じであるがアドレスは同じであった
りなかったりする。チャンネルＢ１３８は＃２のローカ
ルバス１２６からデータをライン１４４を経て受信して
同じデータを同一の、あるいは異なったアドレスでライ
ン１４６を経て＃１のローカルバス１２４へ出力する。

そこでチャンネルＡ及びチャンネルＢは並列データチャ
ンネルの特徴を有する。しかしチャンネルＡとチャンネ
ルＢとは本発明では単一の二方向チャンネルに結合する
ことが可能なことを理解すべきである。

＃１ザブシステム１２０及び＃２サブシステム１２２の
転送速度に対する独立性を強化するため別のチャンネル
が設けられる。

複数ポートデータハブのチャンネル１３６゜１３８の各
々は受信部１４８．１５０及び送信部１５２．１５４に
分割される。これらの送受信部はワードカウントレジス
タ１５６，１５８．　１６０゜１６２、バッファレジス
タ１６４，１６６、　１６８゜１７０、及びアドレスレ
ジスタ１７２，１７４゜１７６．１７８を含む。

複数ポートデータハブ１０はチャンネル△と協働するり
クエストフリツプフロツブ１８０及びチャンネルＢと協
働する同様なリクエストフリップフロップ１８２とを含
む。またメモリアドレスレジスタ１８４がチャンネルＡ
と協働し、同様なメモリアドレスレジスタ１８６がチャ
ンネルＢと協働する。データハブ１０はまた制ｔＩＯ：
）−ニット　１８８及び状態レジスタ１９０とを含む。

各サブシステム１２０．１２２のＣＰＵはアドレスレジ
スタ１９２，１９４．バッフ７レジスタ１９６．１９８
．及びリクエストフリップフロップ２００．２０２を含
む。各サブシステム１２０゜１２２のメモリユニット１
３２．１３４はバッファレジスタ２０４，２０６．及び
メモリユニット２０８．２１０を含む。＃　１　法７シ
ステム１２０と＃２サブシステム１２２との間のデータ
転送は第７及び第８図のフローチャートを参照するとわ
かりやすい。

第７図は第６図の複数ポートデータハブ１０内で同時に
進行する２つのフローチャートの単純化した例である。

スタートステップ２００で動作を開始した後まず判定ス
テップ２０２で第６図のリクエストフリップフロップＡ
１８０が１であるか否かが判定される。否であれば＃１
サブシステムのローカルバス１２４をアクセスする要求
がどのユニットからもなされていないことを意味する。

従ってこの場合プログラムは２０４で示すステップ２０
２から戻るループを連続的に行ない、同一の質問をくり
かえす。ローカルバス１２４に対する要求がなされてい
る場合は次にステップ２０６が実行されて複数ポートデ
ータハブ１０がローカルバス＃１　１２４のアクセスを
要求する。次いでステップ２０８でアクセス要求がＣＰ
ｔＪ＃１１２８によって許可されているか否かが判定さ
れる。否であればローカルバスのアクセスが許可される
までプログラムはステップ２０８から２１０で示すルー
プを循環する。アクセスが許可されると次いでステップ
２１２が実行され、チャンネルＡ受信アドレスレジスタ
１７２がその内容をメモリ＃１アドレスレジスタ１８４
へ転送する。チャンネルＡの受信アドレスレジスタ１７
２はＣＰＵ＃１又はＣＰＵ＃２のどちらか一方からその
どちらのＣＰＵがシステム転送を制御しているか如何に
よってその内容を与えられる。次いでステップ２１４が
実行され、アドレスされたロケーションのメモリスペー
ス１の内容がメモリ１のバッファレジスタに転送され、
次いでチャンネルＡの受信バッフ７レジスタ１６４に転
送される。リクエストフリップフロップ八が次いでステ
ップ２１６でぜ口とされ、ステップ２１８でリクエスト
フリップフロップＢが１とされ、またステップ２２０で
ＣＰＵ＃１の−のバスが解放される。プログラムは次い
で２２２で示すループを辿ってステップ２０２に戻る。

リクエストフリップフロップがステップ２１Ｂで１にセ
ットされるとその変化がステップ２２４で検知される。

このステップ２２４での状態の１の変化の検知に先立ち
第７図右側に示すプログラムは要求が検知されるまでス
テップ２２４をくりかえし循環している。検知の復、ス
テップ２２６が次いで実行され、データハブ１０がロー
カルバス＃２　１２６のアクセスを要求する。次いで判
定ステップ２２８が実行され、ＣＰＵバスのアクセスが
許可されているか未許可であるかが判定される。否であ
れば２３０で承り”連続ループがアクセスが許可される
までくりかえされる。許可されると次いでステップ２３
２が実行され、チ１７ンネル△の送信アドレスレジスタ
１７４の内容がメモリ＃２のアドレスレジスタ１８６に
転送される。

次のステップ２３４でチャンネルΔの送信バッフ７レジ
スタ１６６に保持されているデータがメモリ＃２のバッ
フ７レジスタ２０６に転送され、また次いでメモリスペ
ース＃２　２１０の適当なアドレスへ転送される。送信
バッファレジスタ　１６６ｔま制御ユニット１８８に制
御されて内容を受信バッファレジスタ１６４から受取る
。同！！な伯のブロック間の転送が上記の転送がなされ
るに先立ち送受信部内でも生じている。次いでステップ
２３６でリクエストフリップフロップＢはゼロにセット
される。転送ワードカウンタレジスタ１５８の内容は次
いでステップ２３８で１減らされ、ＣＰＬＪ＃２のバス
がステップ２４０で解放される。ステップ２４２で転送
ワードカウントレジスタがゼロであるか１であるかの判
定がなされる。否であればリクエストフリップフロップ
△はステップ２４４でゼロにセットされ、第７図左側の
ステップ　２０２に後続するステップが全てのワードが
転送されてしまうまでくりかえし実行される。

ステップ２４２のワードカウントレジスタが１口である
場合ＣＰＵはステップ２４６で転送が完了したと報告さ
れる。次いでステップ２４８が実行され、マスク可能割
込がイネ−ブルされているか否かが判定される。割込が
イネ−ブルされている場合認定されたＣＰＵがステップ
２５０で割込まれ、ステップ２２４への復帰がなされる
。割込がイネ−ブルされていない場合プログラムはＣＰ
Ｕに割込むことなく直ちにステップ２２４に復帰する。

勿論このフロープログラムは状態マシンを使用して実行
できることを理解すべきである。

第８図の単純化したフローチャートは典型的なサブシス
テム中のＣＰＵにおける一連の事象及び？！２数ポート
デ〜タハブで生じている一連の事象を同時に示している
。仮想的時間線が図の頂部から底部にかけて走っている
ものとする。この場合ＣＰＵは制ｍ＋ｃｐｕであり、ス
テップ３００でデータ転送用にデータハブ内にチャンネ
ルが構成される。データハブはステップ３０２でチャン
ネルアクティビティを開始することにより応答する。一
方ＣＰＵはステップ３０４に示す如く無関係なプログラ
ムを自由に実行する。ステップ３０６でチャンネルが転
送データを必要としていることあるいは転送すべきデー
タを有していることが判定されるとステップ３０８でリ
クエストフリップフロップＡが１にセットされる。ＣＰ
Ｕはステップ３１０を周期的に実行して転送要求がある
か否かを判定する。否であればステップ３０４で無関係
なプログラムの実行に戻る。一方要求が有る場合はＣＰ
Ｕはステップ３１２で自分自身が使用中であるか否かを
判定する。使用中であればステップ３０４の無関係なプ
ログラムの実行に戻る。否であればＣＰＵはリクエスト
フリップ７０ツブをステップ３１４で１にセットし、同
時にそのプロセッサ構成如何によって転送が終了するま
で持つか否かを決定する。そのプロセッサ構成がＣＰＵ
に転送が終るまで待たせる必要がないようなものである
場合ＣＰＵはステップ３１６で転送が終了するまで待つ
ことが不要であると判断し、次いでステップ３１８が実
行され、ＣＰＵリクエストフリップフロップが再びゼロ
にヒツトされる。特定のプロセッサ構成のため関係のな
いプログラムの実行に進む前に転送が完了されるまで持
つ必要がある場合はＣＰＵはステップ３１６で転送終了
まで持つことが必要であると判断し、次いでステップ３
２０が実行され、転送が終了したか否かがくりかえし判
定される。否であればステップ３２０がループ３２２で
示すように転送が終了するまでくりかえし実行される。

転送が終了すると次にステップ３１８が実行され、ＣＰ
Ｕリクエストフリップフロップがゼロにリセットされ、
制御がステップ３０４へ再び戻され無関係なプログラム
のＣＰＵによる実行が継続する。

ＣＰＵリクエストフリップフロップがステップ３１４で
１にセットされた後厄にステップ３２４においてＣＰＵ
リクエス１−フリップフロップがステップ３１４で１に
セットされるのを待っているデータハブは次にステップ
３２６を実行し、ＣＰＵとハブとの間でデータ転送がな
される。転送が終了した後データハブはステップ３２８
でリクエストフリップフロップＡを再びゼロにセットし
、これによりステップ３２０でＣＰＵは転送が終了した
ことを知る。

第９図は本発明によるモジュール式複数ポートデータハ
ブ１０の実施例を示す単純化したブロック系統図である
。第９図の実施例は２つの直列入／出力ボート及び２つ
の並列入／出力ボートを有する。サブシステム＃１は本
実施例ではマスクＣＰＵである。第９図のハブは例えば
第３図のアーキテクチャに使用することができる。各々
のハブは２つの直列データリンク及び２つの並列データ
リンクとインターフェースする。第９図の特定の実施例
は既に指摘したように第３図のアーキテクチャに使用す
るのが右利であるが、これは単に本発明によるモジュー
ル式複数ボートデータハブの特定の実施例として選択可
能な広範囲の内部構造の−にずぎない。第９図の実施例
は従って本発明の教示を使用した特定のシステムアーキ
テクチＸ１の単なる一例にすぎないことを理解すべきで
ある。

第９図の実施例の２つのｑｋ列大入／出力ボート構造に
は第１の並列ボートの別個のデータバス３５０及び別個
のアドレスバス３５２及び第２の並列ボートの多重化デ
ータ／アドレスバス３５４が含まれる。第２の並列ボー
トのライン３５４上のサブシステム＃２へのハブ１０か
らのアドレス出力はデータがこの同じラインを通って送
信したり受信したりされる前に外部でラッチする必要が
ある。

勿論、ここで開示する〈第９図に関連して）ハブと衛星
１Ｊ゛ブシステムあるいはハブ等を結合する特定のアド
レス、データ、及び制御ラインの構造は単に図示した特
定の実施例での使用状況により決まる便宜的なものにす
ぎなない。従って本発明の範囲内で他の数多くのデータ
転送結合構造が考えられ、ここで開示した実施例は本発
明の範囲を限定するものではない。

図示の第９図の複数ボートデータハブ１０は２つの別の
複数ポートデータハブ１０２及び１０６とインターフェ
ースされてｄ３す、ハブ１０はこれらと直列ライン３６
０，３６２，３６４，３６６゜；５５３遠隔端末インタ
ーフエース（ＲＩＴ）３６８゜及び第６図のサブシステ
ムと同様な＃１のザブシステム３７０及び＃２のサブシ
ステム３７２を介して通信する。サブシステム＃１及び
＃２はどららもＣＰＵユニットとメモリユニット（図示
せず）を含む。先に説明したようにサブシステム＃１は
本実施例ではマスクになっている。

第９図に示した本発明によるモジュール式複数ポートデ
ータハブ１０の実施例では６種類のデータ転送が処理さ
れる。転送は複数ポートデータハブ１０及び＃１サブシ
ステム３７０．２つのマンチェスタ送信器（ＸＭＴＲ）
／受信器（ＲＣＶＲ）対３７４．，３７６．３７８．’
３８０を介して結合された２つのデータハブ１０２，１
０５．１５５３１１ＴＩ３６８．及びサブシステム＃２
　１２２との間で生じる。図示の実施例では以■の優先
順位のＤＭＡ転送が可能である。

１、　１５５３ＲＦｌから１ノブシステム＃１への、ま
たサブシステム＃１から１５５３ＲＴ　Ｉへの転送。

２、＃３のハブ１０６からサブシステム＃１のメモリへ
の転送。

３　＃２のハブ１０２からサブシステム＃１のメモリへ
の転送。

４、＃３のハブ１０６への］１ブシステム＃１のメモリ
からの転送。

５、＃２のハブ１０２へのサブシステム＃１のメモリか
らの転送。

６、　サブシステム＃１のメモリからサブシステム＃２
のメモリへの、またサブシステム＃２のメモリからリブ
システム＃１のメモリへの転送。

ＤＭＡ要求は制御ブロック３８２に含よれる制御ロジッ
クと非同期である。各々の転送要求ｔよ上に示した順に
優先順位が与えられ、番号１が最高優先順位をあられし
番号６が最低優先順位をあられす。この６つの転送は各
々今の場合マスタザブシステム＃１内にあるデータ転送
制御２Ｉｔ（マスク）ＣＰ　Ｕにより書かれるマスタワ
ードによって個々にディスエーブル化される。１６ビツ
トアドレスバス３５２及び３５４がサブシステム＃　１
　、１５５３ＲＴＩ、及びサブシステム＃２のバスの双
方に６４にアドレススペースの全部を提供する。

マスタＣＰＵはハブをこれがアドレスポインタ。

ワードカウンタを与え、またデータ転送したいチャンネ
ルをイネ−ブルするようにプログラムする。

第１５図は第９図のデータライン３５０上を転送される
様々な１６ビツトワードの定義をサブシステムチャンネ
ル１からハブへアドレスライン３５２」−を送られる読
取書込デコード命令と関連して示す。データラインの場
合１６ビツｌ〜ワードはハブ内の様々なレジスタに送ら
れる。読取書込デコード命令の１９合、読取デコード命
令はライン３３３上のデツプ選択（Ｃ３Ｂ）信号と共に
ライン３３１に生じるＩＯＲ信号によってハブへシグナ
ルされる。また書込デコード命令はチップ選択命令と関
連して生じるライン３３５上のＩＯＷ信号によってシグ
ナルされる。ハブをプログラムする場合はリブシステム
＃１がまず適当な書込デコード命令を用いてハブ内の適
当なレジスタにアドレスポインタを書込む。次いでサブ
システム＃１は適当なワードカウンタレジスタを適当な
書込デコード命令を再び使用してイニシャライズする。

最後に書込デコード命令９（ＷＲ９）を使用して所望の
チャンネルがリブシステム＃１によりイネ−ブルされる
。

１５５３ＲＴ　１転送の説明 転送の準備として１５５３ＲＴ　Ｉ　３６８はライン３
８４を要求する。この要求は６種類の転送の最高位の優
先順位を有している。データハブ１０は以下の条件が全
て満足されている場合この要求に応答する。

１、　　ＤＭＡチャンネル１がイネ−ブルされている。

２、　その時点でのＤＭＡサイクルが終了している。す
なわちハブはこの時点で他のチャンネルのための動作を
していない。

、３．Ｉナブシステム＃１よりのＭＴＣｌすなわちライ
ン３８６上のメモリトグルクロック信号がローになって
いる。

第１０図は１５５３ＲＴ　１転送（外部要求ＤＭＡサク
ル）の典型的波形のいくつかを示すタイミン′図である
。第１０図（ａ）には第９図中ライン９０上の１２Ｍｔ
−１ｚ信号を示す波形３８８を示。第１０図（ｂ）はサ
ブシステム＃１のｃＰＵりのライン３８６上の信号を示
すメモリトグルロツタ（ＭＴＣ）信号波形３９０を示す
、ＭＴがハイの場合にＤＭＡ転送が許される。ＭＴＣロ
ーの場合は個々のサブシステムのｃＰＵが自と協働する
メモリユニットのアクセスを許され。ＭＴＣはサブシス
テム＃１への要求に優先順を付すのに使用され、これと
バスのとりあいを定するのに有効である。ＭＴＣはいく
つかの実施例では図示のような規則的な再帰的信号であ
るが、そのパルス幅はプロセッサのクロック迷電及び実
行されているソフトウェア命令に従って変化してもよい
（ＭＴＣｒスローダウン」については第１４図を参照）
。データ転送と転送要求の内部での優先順位付けはいず
れもサブシステム＃１よりのＭＴＣの立下り縁の位置に
よるのでＭＴＣの変化はＤＭＡ転送に影響する。諺通は
第１０図に示した特定の実施例ではＭＴＣは乗綽、除算
、及びシフト命令群の間を除き周期的に脈動するがこれ
らの命令群の間はＭＴＣは仮りに複数のＡＣＫ（確認）
パルスが生じたとしても一様に保持されている。データ
ハブはこの期間は最初の確認パルスのみを使用し他は無
視する。従ってかかる命令が生じるとデータハブの有効
転送速度が減少する。

第１０図（Ｃ）は転送に備えてＲＴＩ３６８により発せ
られたライン３８４上の要求信号を示している。第１０
図（ｄ）はハブ１０からサブシステム＃１のライン４１
０上の要求信号（ＲＥＱ）を示す。第１０図（ｅ）はラ
イン４０２上の信号を表わすバスイネ−ブル（ＢＥＮ）
波形４００を示す。この波形はサブシステム＃１がバス
を差し迫ったデータ転送に備えてイネ−ブルすることを
表わす。

同様に第１０図（ｆ）はハブが差し迫ったデータ転送に
備えてそのバス３５０及び３５２をイネ−ブルすること
を示す波形４０４　（ＸＯＵＴＥＮ）を示している。転
送が完了すると第１０図（ａ）に波形パルス４０６で示
した如き確認信号（ＡＣＫ）がライン３９６に出力され
る。

マンチェスタ受信器の転送動作の説明 マンチェスタ受信器３７４及び３７８の各々は協働する
内部レジスタにおいてワード受信が終了するとワード転
送を要求する。ワードは非同期的に受信され、また受信
器は逐次的に受信されるワードを独立して受信しデータ
ハブが必要とする並列フォーマットに組立てる手段を含
む。２つの受信器３７４及び３７８はそれぞれ優先順位
レベル２及び３が与えられる。データハブは以下の場合
にこれらの要求に応じる。

１、　各々のＤＭ△チ１７ンネル（２又は３）が書込デ
コード命令Ｏ及び１（第１５図ＷＲＯ及びＷＲｌ）によ
りイネ−ブルされている。これは適正なアドレスポイン
タが協働するレジスタ内に存在してｊ３リチ１／ンネル
が書込デコード命令９（第１５図ＷＲ９，Ｄ２ビット及
びＤ３ビット（ＣＩ−１２又はＣＨ３））によってイネ
−ブルされていることを意味する。

２、　　ＲＣＶｘＲＤＹフラグがアクディプ、すなわち
受信器のＲＣＶｘＲＤＹフラグがアクティブ、すなわち
受信器が１６どットワードを完全にデコードしている。

デコードが終了すると受信器は内部ＲＣＶｘＲＤＹフラ
グ（第１５図０１６ビツト及びＤ１５ビット）をセット
アツプし受信器がその内容（Ｒｘ　２　　ＲＤＹ又はＲ
ｘＩ　　ＲＤＹ）の転送準備を完了していることを示す
。このフラグは状態レジスタ４０８によって読取られる
。

３、　より高い優先順位の未定の要求がない。

４、　この時点においてＤＭＡサイクルが終了している
。すなわち最後になされたＤＭＡサイクルが終了してい
る。

５、＃１のサブシステム３７０のＣＰＵからのＭＴＣが
立下った状態にある。

これらの要求が満足された後データハブ１０により＃１
のサブシステム３７０のＣＰＵに対しライン４１０上に
要求信号（ＲＥＱ）が要求される。

第１１図（Ｃ）は要求信号ＲＥＱの波形４１２と第１１
図（ｂ）のＭＴＣ波形３９０及び第１１図（ａ）の１２
ＭＨｚ波形との関係を示す図である。

ライン３７０上のＭＴＣ信号が立上りさらにライン４０
２上のバスイネ−ブル信号く第１１図（ｄ）ＢＥＮ、波
形４１４）がサブシステム＃１の制御ロジックによって
立上げられた後データハブ１０はアドレスライン３５２
上のアドレスポインタ。

アドレス多重化器（△ＤＤ　　ＭＵＸ）４１６によりデ
ータライン３５０上に形成される受信器データ、及び第
１１図（ｅ）に波形４２０で示したライン４１８上のメ
モリ読取（ＭＲＤ）信号とを要求する。ライン３９６上
のＴｉ１ｎ信号が転送が終了したことを示し、データバ
ス３５０は確認信号〈第１１図＜ｆ）ＡＣＫ、波形４２
４）の立上り縁でＲＣＶｘＲＤＹフラグと共にディスエ
ーブルされる。ライン４１０上の要求信号（第１１図（
ｃ）ＲＥＱ、波形４１２）は次いでライン３８６上のＭ
　Ｔ　Ｃ信号が立下る際に除去される）。

マンチェスタ送信器の転送動作の説明 ２つのマンチェスタ送信器（ＸＭＴＲ）３７６及び３８
０の各々は協働する送信器バッファが空である（ずなわ
ちＴＸｘ　ＥＭＰフラグ（状態ワードレジスタの第１３
又は第１４ビツト）がアクティブな）場合、またそのチ
ャンネルのワード転送カウントがゼロでない場合にワー
ド転送を要求する。図示の実施例ではマンチェスタ送信
器が１ワードを転送するのに２０ミリ秒間を要する。送
信器が使用中の場合はＴＸｘ　ＥＭＰフラグ（送信器レ
ジスタが空であることを示す）は偽となり伯のワードが
ロードされる準備ができていないことを示す。このフラ
グは状態レジスタ（ＳＴＡＴＵＳ）４０８で読まれる。

２つの送信器３７６及び３８０にはそれぞれ優先順位レ
ベル４及び５が割当てられる。複数ポートデータハブは
かがる要求に以下の条件が満足されている場合応答する
。

１、各々の複数ポートデータハブチャンネル（４又は５
）がイネ−ブルされている。これはサブシステム＃７が
ハブがサブシステム＃１のメモリから情報を検索するの
に使用するアドレスポインタがセットアツプされたこと
を意味する。アドレスポインタは書込デコード命令２又
は３（第１５図ＷＲ２，ＷＲ３参照）を要求するサブシ
ステム＃１によりセットアツプされる。

すなわちこれはアドレスライン３５２上に二進数の２又
は３を与え、アドレスポインタをデータライン３５０上
に設けてＴ×１又はＴｘ２レジスタ３８１，３８３に記
憶することでなされる。これはまたサブシステム＃１が
書込デコード命令３（ＷＲ３）を要求しアドレスライン
が二］Ｗ数の３を要求しデータラインがワードカウント
レジスタに入れられるカウント数を含んでいる（初めの
８ビツトに）ことをも意味している。最後にサブシステ
ム＃１は書込デコード９（ＷＲ９）を要求しまた二進数
１をチャンネル４又は５のＤ４又はＤ５ビット（第１５
図参照）に設けることにより前記送信器をイネ−ブルす
る。

２、　　ＴＸｘＥＭＰフラグがアクティブで−ｒＸｘワ
ードカウントがゼロでない。

３、　より優先順位の高い未決の要求がない。

４、　ワード転送カウントがゼロでない。

５、現時点でのＤＭＡサイクルが終了しＣいる。

６、サブシステム＃１のＣＰＵからのＭＴＣＢが立下っ
た状態にある。

これらの条件が満足されると複数ポートデータハブ１０
は第１２図（Ｃ）の波形４１２で示すようなサブシステ
ム＃１のバスの要求信号（ＲＥＱ）をライン４１０に要
求する。第１２図（ａａ）は第９図のライン３９０上に
存在する信号に対応する１２メガへルックロックパルス
波形３８８を示す。第１２図（ｂｂ）は第９図ライン３
８６上のＭＴＣ信号に対応する波形３９０を示す。第１
２図（ａ）は第９図ライン４０２のＢＥＮ信号に対応す
る波形４１４を示す。第１２図（ｂ＞はライン４２２上
のＭＷＲ信号又はライン４１８上のＭＲＤ信号の一方に
対応する波形４１６を示す。第１２図（ｆ）はライン３
９６上のＡＣＫ信号に対応する波形４１８を示す。

データハブによるサブシステム＃１のバスのアクセス要
求がなされ、またＭＴＣ信号が第１２図（ｂｂ）に示す
ように立上った後ライン４０２上にバスイネ−ブル信号
（ＳＥＮ）（波形４１４）が要求される。イネ−ブル期
間内にライン４２２上でのメモリ占込散求が実行された
場合リブシステム＃１のメモリはＭＷＲ信号波形４１６
により示す如くメモリからハブにアドレスされたデータ
を書込む。確認信号波形４３２は第１２図（ｄ）に示す
ように要求されデータは送信器３７６又は３８０内にラ
ッチされる。確認信号波形４１８が立下るとワードカウ
ントが減少しＴ　Ｘ　Ｘ　Ｅ　Ｍ　Ｐフラグがクリアさ
れる。アドレスポインタは第１２図１＞に示す如きライ
ン３９６上の確認信号の立上り縁によって増やされる。

ライン４１０上の要求信号（ＲＥＱ）は次いてライン３
９６上の確認信号（Ａｃｈ＞が解放された後の最初の１
２メガヘルツクロツクによって除去される。

そこで送信器転送動作に際して生じる事象の順序を要約
すると、送信器バッファ３７６又は３８０が空になり、
ずなわちＴＸＸＥＭＰフラグがアクティブになり送信器
がより多くの情報を転送する準備ができたことが示され
るとデータハブはより多くのデータをサブシステム＃１
のＣＰＵへ転送する要求をなし、ＣＰＵはそのデータバ
スをＭ　ｌ”Ｃがハイである間イネ−ブルし、またサブ
システムの７ドレス／データラインを３状態化し、ＣＰ
Ｕはデータハブに確認を送ってＤＭＡが発生したことを
示し、さらに複数ポートデータハブはアドレスレジスタ
を次の転送のための新しいアドレスの点まで増やす。こ
の時点で送信器からハブ１０２゜１０６の−へのデータ
の直列伝送の準備が完了する。

プロセッサ間のブロック転送 第９図の複数ポートデータハブ１０は＃１サブシステム
３７０のプロセッサメモリと第２サブシステム３７２の
プロセッサメモリとの間の二方向転送を支持する。この
形の転送は最も優先順位が低く、以下の場合に実行され
る。

１、　　ＤＭＡチャンネル６がイネ−ブルされている。

２　より高優先順位の未決要求が存在しない。

３　ブロック転送ワードカウントがゼロでない。

４、現時点でＤＭＡサイクルが終了している。

５、　第９図のライン３８６上のＭｒＣ信号が立下って
いる。

転送の方向はＢＬＫ　　ＷＲＤ　　ＣＮＴ　　レジスタ
４２９に記憶される内部ワードカウントワイヤの第９ビ
ツト（第１５図の書込デコード命令８（ＢＬＫ　　ＷＲ
Ｄ　　ＣＮＴ）を参照）により決定される。第９ビツト
がハイであることはサブシステム＃２側の読取サイクル
及びサブシステム＃１側の書込サイクルを示す。同様に
このビットがローであることはサブシステム＃１のバス
の読取サイクルとそれに続くサブシステム＃２のバスの
書込サイクルとを示す。

ＤＭ△チ１！ンネル６がイネ−ブルされるという仮定は
サブシステム＃１のブロックアドレスポインタ（第１５
図書込デコード命令６を参照）が既にリブシステム＃１
によりイニシャライズされていることを意味する。そこ
でサブシステム＃１のブロックアドレスポインタはサブ
システム＃１からザブシステム＃２への転送の際リブシ
ステム＃１からのデータが得られるアドレス、あるいは
サブシステム＃２からサブシステム＃１への転送の際デ
ータが記憶されるサブシステム＃１中のアドレスを含ん
でいる。同様にサブシステム＃２のブロックアドレスポ
インタく第１５図書込デコード命令７（ＷＲ７）を参照
）もまたサブシステム間でのデータ転送の際情報が取出
されたり入れられたりするアドレスを内部に有している
。ブロックワードカウント（ＢＬＫ　　ＷＲＤ　　ＣＮ
Ｔ）レジスタはまた第１５図の書込デコード命令９（ワ
ードをマスク及びイネ−ブル〉におけるビット６のイネ
−ブルによってイネ−ブルされる際イニシャライズされ
る。

第９ビツトのワードカウントがロー、すなわち第９図の
＃１サブシステム３７０から＃２のサブシステム３７２
へのデータ転送が指示されると複数ポートデータハブ１
０はサブシステム＃１から送信器への転送に関連して説
明したような＃１のサブシステム３７０との間での読取
りＤＭＡサイクルを開始するが、その際データハブに入
来するデータが送信器レジスタ３７６．３８０でなくΔ
ＴＥＭＰレジスタ４３０に記憶される点が異なる。

データはライン３９６上の確認信号（第１２図（ｄ）の
波形４３２を参照）の立上り縁を使ってレジスタ４３０
内にラッチされる。ライン３９６上の確認信号が立下る
とライン４３４上にバス要求信号ＳＲ（第１２図（ｃ）
波形４３３を参照）が制御ユニット３８２によって要求
される。リブシステム＃２のＣＰＵが空くと、すなわち
ライン４３８上のバス許可信号ＢＧ（第１２図（ｆ）波
形４３９を参照）がハイになるとライン４４０にバス許
可確認信号（ＢＧＡＣＫ）がハブにより要求され（第１
２図（ＣＩ）波形４４２を参照）先行のバスリ°イクル
が終了してハブがバスのマスクになっていることが示さ
れる。

次いで転送先アドレスが多重化アドレス／データバス上
に要求され（第１２図（ｋ）ＡＤＢＵＳ、波形４４６参
照）、安定なアドレスが存在するとハブがライン４４８
にΔＳＬＥ信号（第１２図（ｈ）波形４４９を参照）を
要求する。これはラッチ４５０中のアドレス情報をラッ
チしてサブシステム＃２へのアドレスライン４５２に供
給される。アドレスはＢＩＮレジスタ４５６からアドレ
スを与えられる多重化ｍ　（ＭＵＸ）４５４により与え
られる。ＢＩＮレジスタ４５６はプログラムされたアド
レス情報をデータライン３５０を介してサブシステム＃
１より与えられる。

データは次いでライン４６０上にＬ　Ｕ　Ｄ　Ｓ　（、
ｉ号第１２図＜ｉ）波形４６２を参照）を制御ユニット
３８２によって要求することでサブシステム＃２のメモ
リに８込まれる。このサイクルはサブシステム＃２によ
りライン４６６上に要求される。

第１２図（」）に波形４６４で示した確認信号ＤＴＡＣ
Ｋにより終了する。サイクルの終りにデータ確認信号が
まず要求されるとこれはまずライン３８８上の１２メガ
へルックロック信号と同期される。これは次いでサブシ
ステム＃２の全てのラインを３状態化して要求を除去し
、サブシステム＃２のサイクルの終りを示ずのに使われ
る。

ブロックワードカウントの第９ビツトが１である場合複
数ボートデータハブはまずサブシステム＃２の側の読取
サイクルを実行し、これをデータラッチ（ＢＴＥＭＰ）
４７０内に一時的に内部ラッチし、次にサブシステム１
の側の書込サイクルを実行する。

上記の場合の全てにおいて、第１２図（ｄ）又は（」）
に示したようなライン３９６又はライン４６６上の確認
信号の立下り縁はブロックワードカウントを減少させる
。また確認信号の立下り縁はそれぞれのアドレスポイン
タを増やす。ブロックがリーブシステム＃１のメモリか
らサブシステム＃２のメモリへ動く場合、確認信号は第
９図のライン４６６上の同期した開明確認信号になる。

ライン４７２上のイネ−ブル信号（ＤＭＡＥＮ）が否定
されるとその時に優先されていた要求はクリアされ（ま
たライン４１０上の要求信号もクリアされる、第１２図
（Ｃ）参照）、それ以上の要求が生じるのを抑止づる。

これは基本的な要求には全く影響しない。そこでライン
４７２上にイネ−ブル信号が再び出力されるとＭ　Ｔ　
Ｃの立下り縁が再び復元順位を与え、必要に応じて新た
な要求を発生させる。

第１３図を参照するに、第９図の＃２サブシステム３７
２から＃１のサブシステム３７０ヘデータ転送する際関
係するタイミング関係のいくつかが示されている。第１
３図（ａ）の波形３８８は第９図中ライン３９０上の１
２メガヘルツ信号を示している。ライン３８６上のＭＴ
Ｃ信号は第１３図（ｂ）に波形３９０として示しである
。ライン４３４上のハブからサブシステム＃２へのバス
要求信号（ＳＲ）が第１３図（ｃ）に波形４８０として
示しである。ライン４３８及び４４０上のバス許可（Ｂ
Ｇ）及び確認（ＢＧＡＣＫ）信号はそれぞれ第１３図（
ｄ）及び（ｅ）の波形４８２及び４８４として示しであ
る。す゛ブシステム＃２からサブシステム＃１へのブロ
ック移動の際の手順は次の通りである。まずデータハブ
１０がサブシステム＃２に対しライン４３４上にバス要
求信号を出力する。リブシステム＃２は空くとライン４
３８上に第１４図（Ｃ）及び（ｄ）の波形４８０及び４
８２のようなバス許可信号を出力する。データハブは次
いで４４０上にバス許可確認信号ＧＢＡＣＫ　（第１３
図（ｅ）の波形４８４を参照）をライン４４０に出力し
、ライン４３４上のバス要求信号をゲートオフし、サブ
システム＃２の読取／書込ライン４４７をローに駆動し
く第１３図（（）波形４９０を参照）、転送先アドレス
を多重化アドレス／データバス３５４（第１３図（ｈ）
波形４９１を参照）に要求する。アドレスが安定すると
データハブはライン４４８にＡＳＬＥ信号を出力しくハ
ブからのハブ／ラッチイネ−ブル出力へのアドレススト
ローブ入力；第１３図（ｆ）波形４９３を参照）、これ
はデータラッチ４５０からのアドレスを反量重化する。

サブシステム＃２内のストローブされたアドレス中にス
トアされたデータはデータハブが読取／書込信号（ＣＰ
ＵＷＲ）をライン４４７上に出力することによりＡＤバ
バス５４を経て一時記憶レジスタ（ＢＴＥＭＰ）４７０
へデータ流れ及びライン４６０上のＬＵＤＳ信号をハブ
内へ導く目的で送られる。第１３図（Ｑ）及び＜＋＞の
波形４８８及び４９０をそれぞれ参照のこと。

そこでデータハブはデータをサブシステム＃２からライ
ン３５４へ経て記憶レジスタ（ＢＴＥＭＰ）４７０ヘラ
イン４６０上のデータストローブ信Ｔｈｅ　（Ｌ　Ｕ　
Ｐ　Ｓ　）を用いて受入れる。ザブシステム＃２の１Ｊ
イクルの終りは第１３図（ｊ）のＤＴ八へに信号波形４
９２によって示される。するとデータハブはその制御ユ
ニット３８２への内部バス要求信号を発生させる。Ｍ丁
Ｃ信号はバス要求に際してより高い優先順位の未決の要
求が存在していなければサブシステム＃１への要求信号
をラッチしてライン４１０に出力する。これを第１３図
（ｋ）に波形５００で示す。一方サブシステム＃１は第
１３図（之）に波形５０２で示ずバスイネ−ブル信号を
ライン４０２に出力し、データ転送を開始する。これは
サブシステム＃１をアドレス／データライン３５２．３
５０に対して再び３状悪化する。次いでレジスタ４７０
から多重化器３８６及びデータライン３５０を経てサブ
システム＃１へ到るデータ転送が生じる。これを第１３
図（ｍ）に波形５０４で、また第１３図（ｎ）に波形５
０６で示す。転送はライン４０２上のバスイネ−ブル信
号を受信した後データハブによって開始される。転送が
終了するとサブシステム＃１はＤＭＡが発生し、データ
がサブシステム＃１のメ［りに書込まれたことをライン
３９６上に確認信号を発生することで示す（確認信号に
ついては第１３図（ｎ＞を参照）。双方のアドレスポイ
ンタは次いで増加され、ワードカウントは減少される。

ワードカラン［・がゼロでないとぜ口になるまで仝過程
がくりかえされる。

ＤＭＡ転送のためのタイミングの関係 第１４図はサブシステム＃１からサブシステム＃２への
１ワードブロツクの転送のタイミングを示す。Ｔ１〜Ｔ
４はデータハブと２つのプロセッサとの間の同期のため
変化Ｊ−る。サブシステム＃１の側の転送はＭＴＣ信号
とタイミングが整合している。」）−ブシステム＃２の
側の転送は１２８Ｈ２信号と整合している。第１３図の
サブシステム＃２の側の転送はハブとサブシステム＃２
との間の信号がＭＴＣ信号と整合していることを示して
いるが、これは必ずしも必要ではない。例えば第１４図
ではＭＴＣ信号とハブとサブシステム＃２との間の信号
との間には何の関係も存在しない。

ここで導かれたＴ１〜Ｔ４はサブシステム＃２において
モトローラＭＣ６８０００とインターフェースするハブ
についてのものである。しかし伯のプロセッサを使用し
た場合タイミングが変化する。

Ｔ１はハブがバス要求信号をサブシステム＃２へ送りサ
ブシステム＃２からバス許可確認信号が返るまでの時間
である。ＭＣ６８０００の仕様に暴きＴ１の最小時間は
制御ＣＰＵのランニング周波数の同期の１．５倍に選ば
れる。図の例ではＣＰＵ２は８メガヘルツで動作してい
る。同様にＴ１の最大時間は制１ｃｐｕのランニング周
期の４倍であり、上の側では５００ナノ秒で−ある。こ
の時間はＣＰＵ２の命令サイクルのどこでバス要求がな
されるかによって多重化する。、要求がサイクルの途中
であるとデータハブはバスをアクセスする前にＡＳＬＥ
が否定されるまで待たねばならない。

第１４図（ｅ）はデータハブから要求している装置への
バス要求信号である波形７００、及び第１４図（ｇ）の
波形７０２で示すバス確認信号の立下り縁によりこのバ
ス要求信号が否定されるまでの時間を示している。

バス許可確認信号４４０がハイになってからライン４４
８上の信号ＡＳＬＥの立下りによって示される有効なア
ドレス、すなわちデータからの反多市化アドレスが現わ
れるまでの間の時間Ｔ２は少なくとも８３ナノ秒（１２
ＭＨｚの１１ナイクル分）で最大値は１６７ナノ秒に達
する。この変化は確認信号と１２メガヘルツクロック信
号との内部周期によるものである。すなわらライン４．
４０上のＢＧＡＣＫ信号（第１４図（ｑ）波形７０２）
は１２Ｍ１−１ｚ信号と非同期であり、１２Ｍ１−１ｚ
の１サイクル分の時間窓（８３ナノ秒）内の任意のとこ
ろで生じる。そこで第１４図（ｄ）に波形７０４として
示す１２メガヘルツ信号は第１４図（ｈ）の波形７０６
で丞ずＡＳＬＥ信号の立下りを１−リガする。波形７０
２で示すバス許可確認信号の立上り縁からＢＧＡＣＫ信
号の後波形７０４で示ず１２メガヘルツクロック信号の
第２番目の立上り縁によってトリガされる△ＳＬＥ信号
の立下り縁までの時間Ｔ２は上記の如く最小８３ナノ秒
、最大１６７ナノ秒になる。

第１４図（１）に波形７０８で示す第９図ライン４６０
上のＬ　ＬＪ　Ｄ　Ｓ信号の接続時間Ｔ３は最小８３ナ
ノ秒、Ｒ大値は８３ナノ秒の整数倍になる。

この時間はＬＵＤＳ信月と第１４図（ｉ）に波形７１０
で示ずＤＴＡＣＫ信号４６６との同期によって変化する
。最小時間はライン３７８上のＤＴＡＣＫ信号を接地す
ることで得られる。第１４図（１）に示すようにＬＵＤ
Ｓ波形７０８の立下り縁はアドレスが外部ラッチ４５０
へのストローブを終った後最初に現われる１２メガヘル
ツクロツクパルスの立上り縁に対応して形成される。

要求相互の内部優先順位の割当ては第１４図（ｂ）に波
形７１２でＴ４で示す時間内に行なわれる。内部優先順
位割当て時間（Ｔ４）はＬＩＪＤＳの否定の後、すなわ
ちデータがストローブされた（々始まり次の要求がＣＰ
Ｕ１よりなされるまで続く。

要求に内部優先順位を割当てるのに必要な時間は他の未
決の要求、制御プロセッサのスピード、及びＭＴＣＢの
立下り縁の出現によって変化し、Ｏから６６６ナノ秒の
間である。

転送時間はＴＩ　＋Ｔ２　＋Ｔ３　＋Ｔ４　＋７４９ナ
ノ秒＋６６６＋８３ナノ秒である。最悪の場合側口転送
時間は（通常３３２ナノ秒のＴ３を含めて）２、／１５
４ナノ秒である。また最小の転送時間は１．３５１ナノ
秒である。データハブをプログラムする場合アドレスポ
インタがまず書かれる。次いでワードカウントレジスタ
がイニシ１１ライスされる。＠後に所望のチャンネルが
イネ−ブルされる。

２つのマンチェスタ受信器のＤＭＡチャンネルは本実施
例では増加していく１６ごットアドレスボインタカウン
タを有する。ワードカウントレジスタを使用することは
できない。しかし勿論別の実施例でワードカウントレジ
スタを使用することは可能である。従って上記実施例に
おいては受信器は受信器チャンネルがディスエーブルさ
れるまで連続的にデータを隣接するロケーションに記憶
しつづけることになる。

本発明においてはＤＭＡを介して受信器により転送され
るワード数を制御するのにロックステップモードが有用
である（第１５図の書込デコード９及び読取デコード４
のビット７及び８を参照）。

状態ワード（第１５図読取デコード２を参照）において
受信器チャンネルの状態を決定するのに受信器当り３つ
のフラグが使用可能である。ＲＸｌ及びＲＸ２ＲＤＹは
ワードがデコードされていて転送準備ができていること
を示す。この信号は優先順位ロジックに対する要求とし
て作用する。ＲＸｌＢＳＹ及びＲＸ２ＢＳＹは受信器Ｘ
が目下ワードデコードの！こめに使用中であることを示
す。

この信号はいつ受信器のＤＭＡチャンネルをディスエー
ブルするか、あるいはいつアドレスポインタを変化させ
るかを決定するのに有用である。ＲＸｌ　ＢＫＬ　　Ｖ
ＬＤ及びＲＸ２　　ＢＬＫ　　Ｖｌ−Ｄはそれまでに受
信した全てのデータがパリティ−もマンチェスタエラー
も有していないとき真になる。このビットはＣＰＵ１が
受信器のバッファを読取ると、あるいは新しい受信器ア
ドレスポインタが書かれるとクリアされる。

このように本実施例に設けられたロックステップモード
はリダンダートなチャンネルとやや同期した状態に維持
する手段を提供する（第１５図書込デコード９のビット
６及び７を参照）。このモードでは送信器と受信器のＤ
ＭＡサイクルは相互に織りこまれている。そこでロード
送信器ＤＭＡサイクルの後にはＲＸＸＲＤＹフラグに依
存しＴＸＸＥＭＰ及びＸＭＴＲｘＷＣ＞Ｏフラグとは独
立な記憶受信器ＤＭＡサイクルが続く。同様に、記憶受
信器サイクルの後にはＴ　Ｘ　Ｘ　Ｅ　Ｍ　Ｐ及びＸＭ
ＴＲＸＷＣ＞０フラグに依存しＲＣＶＸＲＤＹフラグと
独立なロード送信３ＤＭＡす゛イクルが続く。各々の送
信器ワードカウントレジスタをロードすると送信器Ｄ　
Ｍ　Ａ−７−ｐンネルはイネ−ブルされ受信器の要求は
ブロックされる。リンク対１及び２を書込デコードを介
してロックステップモードに独立に加えてもよい。ロッ
クステップイネ−ブルビットはイネ−ブル読取において
読取られる。

リンク対はまた自己検査ラップアラウンドモードで独立
に加えてもよい。このモードでは送信器出力は受信器入
力へ向けられ外部マンチェスタの出力はディスエーブル
される。ラップアラウンドモードイネ−ブルビットはイ
ネ−ブル読取において読取られる。システは電源投入に
よって自動的に自己検査モードにはならない。

マスク可能割込み 各データハブは第９図に示す開いた外部ドレイン割込線
７２０　（ＩＮＴＲ）を有する。このラインは以下の８
つの割込条件のどの組合わせにも応答するようにプログ
ラムされる。

１．７Ｘ１バツフアが空の場合に割込む。

２、ＴＸ２バッファが空の場合に割込む。

３、ＲＣＶｌでワードが準備完了している場合割込む。

４、　　ＲＣＶｌでワードが準備完了している場合割込
む。

５、　　ＴＸｌ　　ＤＭＡ　　ブロック転送がなされた
場合に割込む。

６、　　ＴＸ２　　ＤＭＡ　　ブロック転送がなされた
場合に割込む。

７、ＤＭＡブロック移動がなされた場合に割込む。

ａ　メイルボックスデータが得られる場合に割込む。

これら全ての条件は書込デコード命令９の上位バイト（
第１５図参照）によりマスク可能である。

マスクレジスタ及び全ての割込条件は状ＭＩｔ取（第１
５図読取デコード４を参照）において読取可能である。

１６ビツトワードがサブシステム＃２によりＤＭＡＩに
メイルボックスレジスタ（ＭＡＩＬ＞７２１に書込まれ
る。このデータはライン４４７上のＣＰＵＲＷ及びライ
ン７２２上のＣＴＲＬ信号がローである場合ＬＵＤＳＢ
の立上り縁でメイルボクスレジスタ内に配送される。書
込まれた際ＭＢＸ　　ＤＴＡ　　ＡＶＬＢフラグが読取
デコード２のビット１にセットされメイルボックスデー
タが使用可能なことを示す。このビットはナブシステム
１がこのメイルボックスデータを多重化器３８６及びデ
ータバス３５０を介して読取るとクリアされる。

サブシステム＃１はまたメイルをサブシステム＃２へ送
る。デコードユニット７２４は書込デコード命令９のビ
ット１６をデコードして内部１１ビツトラツチへ書込む
。このラッチはサブシステム＃２バス上で読取可能であ
る。読取デコード命令の上位６ビツトはハブ内の状態情
報よりなる。

サブシステム＃１へ書込まれるとＭＸＢ　　ＤＴＡＡＶ
ＬＢフラグが読取デコード２のビット８にセットされる
（第１５図状態ワード読取を参照）。

このフラグはザブシステム＃２が多重化器４５４を介し
てメイルボックスを読む際にクリアされる。

またサブシステム＃１がサブシステム＃２の６４にアド
レススペースの任意の場所のデータワードを間接的にＤ
ＭＡできるオプションを設けてもよい。１６ビツトデー
タワードをサブシステム＃２へ送るにはサブシステム＃
１はまずサブシステム＃２のポインタ（第１５図書込デ
コード命令に参照）をセットアツプして−のワードの転
送先アドレスを指定する。サブシステム＃１は次いでデ
ータをハブに書込み、ハブはサブシステム＃２へのデー
タのＤＭＡ転送を開始する。これはブロック転送りＭＡ
チャンネルがイネ−ブルされている間は使えない。

なお本発明の技術思想の範囲内で様々な変形。

変更が可能である。

発明の効果 本発明は信号プロセッサ間のデータ転送を高い効率で実
行するデータハブを提供する。データバスはマスタＣＰ
Ｕから低い優先順位のデータ転送命令を受け、またかか
る低い優先順位のデータをプロセッサ間でデータソース
あるいは転送先に著しいオーバヘッド負担を課すること
なく転送することを可能にする。ハブはさらに中位の優
先順位のデータ転送を非同１Ｊ的に受取り、受取ったデ
ータを記憶しまたこれを他の低い優先順位の転送がなさ
れる前に転送先へ転送することが可能である。

ハブはさらに中位及び低い優先順位の転送が実行される
前にハブによって実行される高い優先順位の転送要求を
非同期的に受けることができる。このハブは信号プロセ
ッサを結合する中枢的要素として使われる。

【図面の簡単な説明】

第１図は便宜上第１Ａ及び第１Ｂ図に分けて示されてい
る、中枢的構成要素として使われる本発明による複数の
モジュール式複数ポートデータハブを有する分散プロセ
ッサシステムを示す図、第２図は各々２つのデータハブ
を使用するように設訂された一対のリダンダントなシス
テムを示す図、第３図は各サブシステム内に２つのデー
タハブを使用しているリダンダントなシステムを示す図
、第４図は本発明によるモジュール式複数ボートデータ
ハブを示す概略的ブロック図、第５図は複数の並列及び
直列チャンネル間でデータ転送を行なえる本発明による
複数ボートデータハブを示す概略的ブロック図、第６図
は便宜上第６Ａ及び第６Ｂ図に分けて示されている、２
つのサブシステムをインターフェースする２つのボート
のみを有する本発明による複数ポートデータハブの概略
的ブロック図、第７図は便宜上第７Ａ及び第７Ｂ図に分
けて示されている、第６図の複数ボートデータハブ内で
実行されるステップを示す２つのフローチャート、第８
図は典型的なサブシステムＣＰＵ内で実行されるステッ
プと本発明による複数ポートデータハブで実行されるス
テップとを同時に示すフローチャート、第９図は便宜上
第９Ａ及び第９Ｂ図に分けて示された本発明によるモジ
ュール式複数ポートデータハブの一実施例を示す概略的
ブロック図、第１０図は第９図のハブを使った直列伝送
の典型的な波形を示すタイミング図、第１１図はマンチ
ェスタ送信器の転送の際第９図のデータハブ内で生じる
一連の事象のタイミング図、第１２図は第９図のサブシ
ステム＃１及び＃２内のＣＰＵ間でデータ転送を行なう
際のタイミング関係を１ワードブロツク転送の場合につ
いて示す波形図、第３図は第９図サブシステム＃１から
サブシステム＃２へのデータ転送に関与する信号のいく
つかのタイミング関係を示す図、第１４図は第９図サブ
システム＃１からサブシステム＃２への１ワードブロツ
ク転送のタイミングを示す図、また第１５Ａ及び第１５
Ｂ図はそれぞれ第９図のデータハブはワードの定義を下
位及び上位バイトについて示す図である。 １０．２６．２８．３０．３２，１０２，１０６・・・
データハブ、１２・・・データソース／転送ユニット、
１４．３４．３６，３８．４０，４２，４４゜４８．５
０．５２，８６．８８・・・リンク、２０゜２２．２４
．８０．８２．８４．９０．９２゜１２０．１２２，３
７０，３７２・・・システム、５６．５８．６０．６２
．６４．６６．１０２゜１０４．１２４，１２６，３５
０，３５２，３５４・・・バス、６８．７０．７２．７
４．７６．７８・・・装置、９４．９６，１２８．１３
０・・・ＣＰＬＩ、９８．１００，１３２，１３４，２
０８．２１０・・・メモリユニット、１０６．１０８，
１１０゜１１２．１１４，１１６，１４０，１４２，１
４４゜１４６．３３３，３３５，３５０，３５２，３６
０　。 ３６２．３６４，３６６．３７０，３８６，３８８　。 ３９０．３９７，４０２，４１０，４１８，４２２　。 ４３４．４３８，４４０，４４７，４４８，４５２　。 ４６０．４６６．７２２・・・ライン、１３６．１３８
・・・チャンネル、１４８．１５０・・・受信部、１５
２゜１５４・・・送信部、１５６．１５８．１６０．１
６２・・・ワードカウントレジスタ、１６４，１６６゜
１６８．１７０，１９６，１９８，２０４，２０６・・
・バッフ７レジスタ、１７２，１７４，１７６゜１７８
．１９２，１９４・・・アドレスレジスタ、１８０．１
８２，２００．２０２・・・フリップフロップ、１８４
．１８６・・・メモリアドレスレジスタ、１８８．３８
２・・・制御ユニツ１へ、１９０．４０８・・・状態レ
ジスタ、２００，２０２，２０６，２０８　。 ２１２．２１４，２１６，２１８，２２０，２２４　。 ２２６．２２８，２３２，２３６，２３８，２４０　。 ２４２．２４４，２４６．２，１８，２５０，３００　
。 ３０２．３０４，３０６，３０８，３１０，３１２　。 ３１４．３１６，３１８，３２０，３２６．３２８・・
・ステップ、２０４，２１０，２３０．３２２・・・ル
ープ、２１０・・・メモリスペース、３６８・・・ＲＴ
ｔ、３７４．３７８・・・送信器、３７６．３８０・・
・受信器、３８１，３８２，４３０，４５６，４７０　
。 ７２１・・・レジスタ、３８６，４１６．４５４・・・
多重化器、３８８，３９０，４００，４０６，４１２　
。 ４１４．４１６，４１８，４．２０，４２４，４３２　
　。 ４３３．４３７，４４２，４４６，４４８，４６４　　
。 ４８０．４８２，４８４，４９０，４９１，４９３　。 ５００．５０２，５０４，５０６，７００，７０２　　
。 ７０４．７０６，７０８，７１０．７１２・・・波形、
４５０．４７２・・・ラッチ、４６６・・・データ確認
信号、７２４・・・デコートユニット。 特許出願人　ユナイテッド　チクノロシーズ／−／Ｇど ＦＩＧ　　７Ａ ＦＩＧ、７Ｂ の’　　　　　　　　　　　　　Ｉｔイ々／ｃ７．５ ＦＩＧ　　９Ｂ ？２　Ｚ　Ｓ　Ｎ　Ｓ　”＞　　　　　　　　　　３　
　Ｑ　　”、　　名ｌ　Ｃ！ＣミＳミロ　Ｓさ３ミｇ　
”８　Ｓ　３６．！６　３　　、！　　３　　Ｓ　　Ｓ
　　’＠　　３　３　３　　Ｓ談０書ム　　　　　　下
Ａｆｔ　　バイトＦＩＧ、１５Ａ ＦＩＧ、１５Ｂ 手続ネ甫正書（方式） 昭和６１年１０月１５日 特許庁長官　　黒　１）明　雄　殿 １、事件の表示 昭和６１年　特許願　第１５４９５５号２、発明の名称 データハブ ３、補正をする者 事件との関係　　特許出願人 住　所、アメリカ合衆国　コネテイカット　０６１０１
ハートフオード　ファイナンシャル　プラグ　１番地名
　称　ユナイテッド　チクノロシーズ　コーポレーショ
ン代表者　ドミニク　ジエイ　シャンテラ４、代理人 住　所　〒１０２　　東京都千代田区麹町５丁目７番地
５、補正命令の日付 昭和６１年９月３０日〈発送日） し゛　　・・ ６、補正の対称 明細書の図面の簡単な説明の欄。 ７、補正の内容 （１）明細戊申、第６７頁第４行〜第５行の１第１図は
・・・いる、」を［第１Ａ図及び第１Ｂ図は夫々」と補
正する。 （２同、第６７頁第１６行〜第１７行の「第６図は・・
・いる、」を［第６Ａ図及び第６Ｂ図は夫々」と補正す
る。 ■　同、第６７頁第２０行〜第６８頁第１行の「第７図
は・・・いる、」を「第７Ａ図及び第７Ｂ図は夫々」と
補正する。 （４）同、第６８頁第６行〜第７行の１“第９図は・・
・示された」を［第９Ａ図及び第９Ｂ図は夫々］と補正
する。

Claims (2)

【特許請求の範囲】
1. （１）複数のデータソース／転送先ユニット間のデータ
   流れを制御し、マスタプロセッサにより与えられる複数
   のデータ転送タスク入力信号及びデータ転送アドレス入
   力信号に応答し、選択したデータソース／転送先アドレ
   スとの間でハブにより実行される複数のデータ転送を表
   わすデータ転送要求信号を開始するデータハブであって
   ： データソースから転送されたデータを一時的に記憶した
   後にデータ転送先へ転送する記憶手段と； 該データ転送タスク入力信号とデータ転送アドレス入力
   信号とに応じてデータ位置を指定するアドレス出力信号
   を出力するアドレス手段と；データソースからデータ転
   送先へデータ転送する転送タスク入力信号に応じて該デ
   ータソースへソース要求信号を出力し、次いで該ソース
   からのソースバス許可信号を受取る制御手段とよりなり
   、該データハブは該ソースバス許可信号を受取った後、
   該ソースへ該アドレス手段により出力された該アドレス
   出力信号の選択された一によって指示される該ソース内
   のアドレスからデータ転送を受取り、該制御手段は次い
   で該データ転送先に転送先バス要求信号を出力し、さら
   に次いで該データ転送先からの転送先バス許可信号を受
   取り、該制御手段はまた該転送先バス許可信号が該ハブ
   に出力された後、該転送先へ該アドレス手段により出力
   された該アドレス出力信号の他の選択した一により指示
   される該転送先内のアドレスへ該記憶手段よりデータ転
   送を行なうことを特徴とするデータハブ。
2. （２）該制御手段はさらに該記憶手段へ入来する非同期
   直接データ転送及び該複数のデータソース／転送先ユニ
   ットの選択された一からの非同期転送要求に応答する手
   段を有し、該データハブはさらに： 複数のデータ転送タスク信号とデータ転送アドレス信号
   に応答し、また非同期入来データ転送に応答し、またさ
   らに非周期転送要求に応答してデータ転送タスクに低い
   優先順位を与え、非同期入来データ転送に中位の優先順
   位を与え、また非同期転送要求に高い優先順位を与え、
   優先順位の与えられた転送要求信号を選択した優先順位
   を保持しながら出力する優先順位手段と；データソース
   ／転送先からの該高優先順位非周期転送要求信号に応答
   して該データソース／転送先信号がデータを選択された
   データ転送先／ソースとの間で直ちに送受信させるイネ
   −ブル信号を出力する別の制御手段とを有し、該別の制
   御手段はまた該記憶手段への該中位の優先順位の非同期
   入来データ転送に応答してデータ転送先へ転送先バス要
   求信号を出力し次いで該データ転送先から転送先バス許
   可信号を受取ることにより全ての高優先順位の非同期転
   送要求信号が完了した後中位の優先順位の非同期転送を
   行ない、さらに該制御手段は該転送先バス許可信号が出
   力された後該伝送先内のアドレスへ該記憶手段よりデー
   タ転送を行ない、また該別の制御手段は該低優先順位の
   データ転送タスク信号に応じて該低優先順位データ転送
   を中位の優先順位の非周期転送要求信号に関係した全て
   の転送が完了した後実行することを特徴とする特許請求
   の範囲第１項記載のハブ。