JPS62189550A - マルチプロセツサシステムにおけるプロセツサアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １里ム立団 本発明はマルチプロセッサに係り、特にマルチプロセッ
サシステムのプロセッサへのアクセスを制御するための
装置に関する。

ｉ見立１見 マルチプロセッサシステムは通常データ操作ジョブを達
成するよう協働する複数の相互接続されたプロセッサか
らなる。その結果、多数のデータメッセージが規則に従
ったベースでプロセッサ間で相互交替される。このプロ
セッサ相互間通信はシステムの計算時間を浪費し計算ジ
ョブを処理するための能力を減少させるボトルネックと
なっていることが長い間認識されてきた。慣例上、２つ
のプロセッサ間のデータ転送はデータメッセージを送信
するよう準備しているプロセッサによって開始される。

送信プロセッサは先ずシステムプロセッサを相互接続し
ている共通バスへのアクセスを要求し、そしてバスアク
セスが許された後に予定の受信プロセッサの身元と共に
バス上へメッセージを伝送する。多大な努力がバスアク
セス問題を解決するのに専念され、そして幾つかの技術
的解決が競合アクセス要求からもたらされるアクセス遅
延を最小化している優先位ベースでバスアクセス要求を
取り扱っているものとして知られている。

あるバスアクセス装置ではバスへの″公平ｔ′アクセス
を保証しており、そこでは優先位ベースでのアクセスを
提供しているが低優先位プロセッサは異常に長い期間除
外されることが許されないようになっている。しかし、
従来技術はバスへのアクセスがメッセージ送信プロセッ
サによって得られてしまった後に受信プロセッサへの公
平なアクセスという問題に成功しているとはいえなかっ
た。マルチプロセッサシステムの送信プロセッサはバス
へのアクセスを待った後に受信プロセッサがデータメッ
セージを受けとれないことを見つけるかもしれない。従
来技術システムにおいては、送信プロセッサはそれから
バスへのアクセスを獲得することを再度状みなければな
らずそして再び受信プロセッサへのアクセスが拒否され
るかもしれない。これがしばしば発生すると、特定のプ
ロセッサが異常に長い間そして潜在的に永久にそのタス
クを達成することが妨げられてしまうかもしれない。こ
の繰返しの拒否はシステムの問題でありシステムのデー
タ取扱い能力を減少させる。

見班夏髪！ この問題は本発明によって解決される。本発明において
は、マルチプロセッサシステムのプロセッサ間のデータ
通信はデータ受信プロセッサへのアクセスを拒否されて
しまったデータ送信プロセッサの身元を記録しそしてそ
の拒否された送信プロセッサの受信プロセッサへのアク
セスを他の競合するプロセッサに先立って許可すること
により改善される。

本発明の一つの側面によると、目的の受信プロセッサへ
のデータ転送アクセスが拒否されているプロセッサの各
々の身元はデータ転送アクセスの試みがなされる順序で
アドレスバッファに記録される。受信プロセッサが追加
のデータメッセージを受信するのに利用可能であるとき
、再送の要求がアドレスバッファ内で身元が識別されて
いる第１のプロセッサに送られる。拒否されたプロセッ
サからのデータメッセージの受信完了時、メッセージ要
求の再送はそれらが蓄積される順序においてバッファに
アドレスによって身元識別された他のプロセッサに送ら
れる。

好ましくは、本装置はバスへのプロセッサ獲得アクセス
が妥当な期間内に目的の受信プロセッサへのデータ転送
アクセスが保証されているようなプロセッサ間装置を提
供するためにアクセスが優先位ベースで許可される単一
の相互接続バスを採用しているマルチプロセッサシステ
ムにおいて使用され得る。

本発明の特定の実施例においては、マルチプロセッサシ
ステムのプロセッサが優先位ペースでアクセスが許可さ
れているバスの手段によって相互接続されている。デー
タがバスに接続されているプロセッサの１つにより転送
されるとき、データは宛先アドレスの他に起点アドレス
を伴う。マルチプロセッサシステムの各受信プロセッサ
は、目的の受信プロセッサによってデータ転送アクセス
が拒否されてしまっている他のプロセッサ各々の身元を
順次蓄積するためのアドレスバッファと共に、バスから
のデータを受信しそしてプロセッサによって空にされる
関連の受信バッファを有している。受信バッファが充満
してしまうと又はエントリー（登記）が目的受信装置の
アドレスバッファに現われると、更にデータメッセージ
が受け入れられることはない。

その状況下で、否定承認が受け入れられるメッセージを
送り得ない各プロセッサへ送られそしてそのようなプロ
セッサ各々のアドレスがアドレスバッファに記入される
。拒否されたプロセッサの身元記録がアドレスバッファ
に残っている間に受信バッファが空になると、元のメッ
セージの目的の受信装置はバスへのアクセスを要求しそ
の許可時アクセスがバスを把えるだろう。メッセージ要
求再送信は把えられたバスを介してアドレスバッファに
おける最も若い未処理エントリーによって同定されたプ
ロセッサへ送られるであろう。メッセージを受信したプ
ロセッサはそれから把えたバス上にデータを送信する。

好ましくは、本発明に従うシステムにおいては、マルチ
プロセッサシステムのデータ処理能力は著しく増加され
る。２又はそれ以上のプロセッサを要求するタスクを取
扱う１０又はそれ以上のプロセッサを有するシステムに
おいては本発明の装置はシステムのデータ取扱い能力に
おいて約２０％の改善を与えることを計算は示している
。

失胤粁灸■吋 第１図は、バスインターフェース回路１１０と１４５そ
れぞれを介してプロセッサ間バス１５０に接続されたプ
ロセッサ１０１と１４０を示している、第２図はプロセ
ッサ２０１と２４０がそれぞれプロセッサインターフェ
ース回路２１０と２４５によってバス１５０に接続され
ている対応する装置を示している。

本発明の詳細な説明上、４つのプロセッサと対応する相
互接続回路のみがバス１５０に接続されているように示
されている。例えば、１０以上の多数のプロセッサがプ
ロセッサの各々を相互接続バスとインターフェースさせ
るためここで述べられているバスインターフェース回路
を用いてバスに接続され得る。プロセッサ１０１，２０
．１及び他のプロセッサは例えばここで述べられている
バスインターフェース回路のような回路を介してバス１
５０と通信することのできる任意数の異なるプロセッサ
システムであることができる。

インターフェース回路１１０，１４５，２４５及び２１
０は同一であるとされている。第１図に示すようなイン
ターフェース１１０のブロックの各々は第２図のインタ
ーフェース回路２１０において対応して名付けられたブ
ロックが同一でありそして対応する機能を果すものとし
て説明されるであろう、インターフェース回路１１０は
受信ＦＩＦ○１２１と送信ＦＩＦ○１２３から構成され
るデータバッファユニット１２０を含む。インターフェ
ース回路１１０又制御ユニツト１１４、制御レジスタ１
１３、状態レジスタ１１６及びエンドオブパケット（Ｅ
ＯＰ）レジスタ１１７を含む。これらの装置はプロセッ
サ１０１とインターフェース回路１１０との間の通信に
おいて使用される。プロセッサ１０１は送信ＦＩＦＯ１
２３、制御レジスタ１１３及びＥＯＰレジスタ１１７へ
の書込みアクセスを有しており、状態レジスタ１１６と
受信ＦＩＦＯ１２１への読出しアクセスを有している。

ＦＩＦＯと３つのレジスタのような装置はプロ′セッサ
のアドレス空間にありそしてそのメモリアドレスバスを
介してアドレスされ得る。

その場合、第１図のプロセッサバス１０３はプロセッサ
１０１のメモリバスの単に延長である。例えばプロセッ
サ周辺バスを用いた代りのバス装置が同様に容易に考え
られ得る。

制御ユニット１１４は、（ａ）受信ＦＩＦ○１２１又は
送信ＦＩＦＯ１２３、又は（ｂ）状態レジスタ１１６、
又は（Ｃ）制御レジスタ１１３．又は（ｄ）ＥＯＰＬ／
ジスタ１１７がアドレスされたときバス１１５への接続
を介してプロセッサ１０１からの読出し又は書込みスト
ローブを受信するであろう。制御ユニット１１４はアド
レスの２つの予じめ選択されたビットを調べて４つのア
ドレス可能なものの１つを選択し周知の標準的方法でプ
ロセッサ１０１からアドレスされた装置へのアクセスを
制御する。有限状態マシンＰは類似な論理がＦＩＦＯ及
び状態、制御そしてＥ○Ｐレジスタへの読出しと書込み
アクセスの別々の制御を履行するために用いられ得る。

これらの動作を達成するための回路と論理は周知であり
ここでは詳細には述べない、制御ユニット１１４と２１
４はアドレス情報を符号化するに必要なデコーダそして
有限状態マシンを実現するためのフィールドプログラマ
ブルロジックアレー（ＥＰＬＡ）とフィールドプログラ
マブルロジックシフトレジスタ　（ＦＰＬＳ）を含む。

これらの装置の全ては市販されておりそして所望の機能
を達成するための使用法は周知である。

プロセッサ１０１が別なプロセッサへデータパケットを
送ろうとするとき、ここで送信バッファとして言及され
た送信ＰＩＦＯ１２３にパケットのデータワードを書き
込む。パケットの最後のワードはパケットの終りを示す
ＥＯＰレジスタ１１７に送信される。この例示のシステ
ムにおけるデータワードは３２ビツトからなり、受信バ
ッファと同様送信バッファは３２ビツト幅である。周知
のデータラッチ１３０が送信バッファとバスとの間に設
けられバッファとバスとの間のタイミング差を補償して
いる。　しかし、　ＥＯＰレジスタ１１７と送信バッフ
ァ１２３は３３ビツト幅でありモしてＥＯＰレジスタの
白味はパケットの終りを示す余ビットと共に送信バッフ
ァ１２３に転送される。ＥＯＰレジスタ１１７は又パケ
ットの終りが書き込まれてしまったことを示すＥＯＰＷ
出力信号を発生する。この信号はパケットの最後のワー
ドが受信されたことを制御ユニット１１４に知らせる。

更に、ＥＯＰＷ信号はＯＲゲート１２９を介して制御ユ
ニット１１４へ送られ相互接続バス１５０に関し競合を
始める。データパケットの送信ＦＩＦ○１２３への送信
と共に、プロセッサ１０１は又７ビツト身元識別コード
を制御レジスタ１１３に送る。これはパケットが送信さ
れるべきプロセッサの身元又はアドレスである。一度ア
クセスがバス１５０に対し得られると、制御レジスタ１
１３の白味は送信ＦＩＦＯ１２３から得られたデータワ
ード及びＩＤレジスタ１１２から得られた起点アドレス
と共に宛先アドレスとしてバス１５０上に置かれる。こ
の最後に名付けられたレジスタはバスインターフェース
回路１１０に関し７ビツトの身元識別コードを含む。デ
ータワードは３２ビツトＤＡＴＡパス１５２上に送信さ
れ、宛先アドレスは７ビツトのＩＤバス１５３上に送信
されそして起点アドレスは７ビツトのＦＲＯＭバス１５
６上に送信される。これらのバスは全てバス１５０の一
部である。

別なプロセッサ例えばプロセッサ２０１がデータワード
をプロセッサ１０１に転送したとき、データワードは受
信ＰＩＦＯ１２１に蓄積される。パケットの最後のワー
ドはそれと共に受信ＰＩＦＯ１２１に蓄積されているバ
ス１５０のＥＯＰリード１５４上の信号を伴う、プロセ
ッサ１ｏ１は受信Ｆ　Ｉ　ＦＯ１２１からのデータを読
み取りそしてパケットの最後のワードが読み取られたと
き制御ユニット１１４は状態レジスタ１１６に対応する
エントリーを行うであろう。プロセッサ１０１が状態レ
ジスタを読み取る迄、制御ユニット１１４は受信バッフ
ァの更なる読み取りを禁止するであろう。

第１図と第２図に示されているように、相互接続バス１
５０は多ビットＰＲＩＯＲＩＴＹバス１５１を含み、バ
ス１５１には各インターフェース回路１１０，２１０の
各々において及びバスに接続され得る他のインターフェ
ース回路において調停回路が接続される。バス調停は、
優先位ベースでバスアクセスを許可する幾つかの周知の
バス調停計画のいずれかにより達成され得る。１つの周
知のバス装置は調停プロトコルが規定されてしまってい
る標準化Ｓ−１００バスである。調停回路１１１゜２１
１はＳ−１００バスで規定されたような周知の調停回路
又は幾つかの競合者を選択しそして最高優先位競合者に
許可信号を与える同様の回路であることができる。　Ｐ
ＲＩＯＲＩＴＹバス１５１は７つの優先位リードを有す
る７ビツトバスである。そのような装置は、Ｓ−１００
調停回路を使用している１２７の異なるプロセッサに関
し１２７の異なる優先位を規定するために理論上用いら
れ得る。調停回路１１１゜２１１及びインターフェース
１４０，２４０のような他のインターフェース回路にお
けるそれらがＰＲＩＯＲＩＴＹ　　（優先位）バスの全
ての７つのリードに接続される。調停回路１１１はＩＤ
レジスタ１１２から独自の７ビツト身元識別ワードを受
信する。この身元識別ワードはバスアクセスの目的の優
先位同様プロセッサ１０１とバスインターフェース回路
１１０の身元を規定する。調停回路はオープンコレクタ
論理ゲート又はそれと同様のものを介してＰＲＩＯＲＩ
ＴＹ　リードのあるものを予め規定された論理状態（例
えば論理ゼロ）に保持し関連のプロセッサ１０１の優先
位を規定する。

優先位リードの状態により規定されたより高゛い優先位
のプロセッサがない場合のみ、調停回路１１１は適当な
許可信号を制御ユニット１１４に与えＤＡＴＡバス１５
２へのアクセスを許可する。

各バスインターフェース回路の制御ユニットはバスから
のデータの読取り又は受信を制御する有限状態マシン及
びバスへのデータの書込み又は送信を制御する有限状態
マシンを含む。例えばプロセッサ２０１のような送信プ
ロセッサはそのバスインターフェース回路２１０を介し
てＤＡＴＡバス１５２へのアクセスを得そして例えばプ
ロセッサ１０１のような受信プロセッサの身元と起点プ
ロセッサ２０１の身元と共にデータを送信する。バスイ
ンターフェース回路１０１において、ＩＤ整合回路１２
２はＩＤバス１５３を監視しそしてそれをＩＤレジスタ
１１２に規定されているアドレスと比較する。プロセッ
サ１０１のアドレスが認識されたとき、データラッチ１
２５が整合回路１２２からの整合信号及び制御ユニット
１１４からの付勢信号によって付勢され、バスからのデ
ータを受信バッファ１２１へ転送する。

第５図は、バス１５０に接続されるバスインターフェー
ス回路の各々の制御ユニット（１１４，２１４）におい
て具現化されているようなバス受信動作を制御する有限
状態マシンの状態を示す。その動作はバスインターフェ
ース回路１１０に関してのみ述べられ、インターフェー
ス回路２１０及び他のものにおいてはその動作は同様で
ある。有限状態マシンの初期状態はオープン受信状態５
１０である。この状態において、付勢信号がデータラッ
チ１２５に与えられそしてバスから受信Ｆ工Ｆｏ１２１
へのデータ転送はＩＤバス１５３上のアドレスがＩＤレ
ジスタ１１２の白味と整合している限り生ずる。バッフ
ァのオーバフロー以外の状態下では、オープン受信状態
からの変化は必要とされない。ＰＩＦＯ１２１と１２３
は標準的な市場で入数できるＦＩＦ○であり、それは通
例の゛バッファ満″と″バッファ空′″指示及び受信バ
ッファ満状態とをエンドオブパケット（パケット終了）
信号の受信がオーバフロー状態として解釈される前に提
供されるものである。制御ユニット１１４はオープン受
信状態５１０において受信バッファ１２１とバス１５０
のＥＯＰリード１５４に関して″バッファ満”と″バッ
ファ空″指示を監視する。通常の動作において、プロセ
ッサ１０１はデータバス１５２の転送速度より遅い速度
で受信ＦＩＦＯ１２１からデータワードを読み取り、プ
ロセッサ１０１における異常状態のない場合でもあり得
る受信バッファオーバフロー状態に関し説明をしている
。

図において、制御ユニット１１４にバッファレヘル状態
信号を与えるリードが簡単化のためバッファユニット１
２０からの出力として示されている。制御ユニット１１
４は又バッファ指示装置の状態を反映している状態レジ
スタ１１６に適当なエントリーを行う。関連のパケット
に関するＥＯＰ信号がＥＯＰリード１５４上で受信され
てしまう前の受信バッファ満の指示の発生は、パケット
の全て又は部分が受信バッファに成功裏に蓄積されてし
まっていないことを示す。その場合、有限状態マシンは
オープン受信状態のままであるが、否定承認信号５ＮＡ
ＣＫが制御ユニット１１４によりバス１５０の５ＮＡＣ
Ｋリード１５５上に送信される。この５ＮＡＣＫ信号は
例えば２１０のようなデータ送信回路により受信される
だろう バスインターフェースユニットの各々はＲＦＧＦと付さ
れたＦＩＦＯからなる。これは第１図においてブロック
１１８そして第２図においてブロック２１８に示されて
いる。システムにおいて用いられている他のＦＩＦＯの
ようなＲＦＧＦ　　ＦＩＦＯは標準の市場で入数可能な
装置で、それは標準の“′バッファ満″、゛′バッファ
空空状状態信号発生する。

データラッチ（１２７，２２７，１３１，２３１）がＦ
ＩＦＯとバスとの間のタイミング差を補償するために設
けられている。この例示のシステムでは、データパケッ
トを送信するプロセッサはＩＤバス１５３上に宛先アド
レスそしてＦＲＯＭバス１５６上に送信プロセッサの識
別をする起点アドレスを送る。受信バッファオーバフロ
ー状態検出時、受信バッファ満の指示により示されるよ
うに制御ユニット１１４はＲＦＧＦ　　ＦＩＦＯ１１８
を付勢してＦＲＯＭバス１５６上に生ずる起点アドレス
を蓄積する。第５図を参照するに、５ＮＡＣＫ信号の送
信と共にＦＩＦＯ内のＦＲＯＭバスの白味の蓄積がオー
プン受信状態５１０で発生する。このアクションの完了
時、遷移がＲＦＧＦバッファが空でない状態でＲＦＧ状
態５１２へとなされる。ＲＦＣ状態５１２において、制
御ユニット１１４は整合回路１２２の出力と共に受信バ
ッファ状態リードを監視する。整合回路１２２が状態５
１２でＩＤバス１５３上にプロセッサ１０１の身元の発
生を示す時、制御ユニット１１４は再びＲＦＧＦ　　Ｆ
ＩＦＯ１１８を付勢しＦＲＯＭバス１５６上に生ずる起
点アドレスを蓄積しそして５ＮＡＣＫ信号を送信する。

これは、他のプロセッサがバス受信有限状態マシンがＲ
ＦＧＦ状態５１２にある間にデータをプロセッサ１０１
に転送することを試みる回数だけ生ずる。

受信ＦＩＦ○１２１が空になりそしてＲＦＧＦ　　ＦＩ
ＦＯ１１８が空でないとき、ＡＮＤゲート１２８は能動
化されその出力はＯＲゲート１２９を介して伝達されＩ
ＷＡＮＴ信号を発生する。この信号は制御装置１１４か
ら調停装Ｗ１１１に送られ、ＲＦＧＦバッファにおいて
識別された最初のプロセッサに再送要求を送るように制
御装置１１４させるため再先機会でバスへのアクセスに
関する競合を開始する。この例示システムでは調停装置
は、任意の１バスサイクルにおいてバスに関して競合す
る全ての調停装置がその後のバスサイクルにおいて能動
化される調停装置がバスを把えるのを許可される前に取
り扱われるような方法でバスへの公平なアクセスを提供
するよう構成されている。そのようなバス割合で計画を
履行する装置は、゛蓄積グループバス割合でシステム″
と称される米国特許第４．５１４，７２８号に開示され
ている。本発明の例示という意味で、適宜の標準調停計
画が採用され得る。いわゆる公平アクセス計画を用いる
と、バスへの接続にあるインターフェース回路群はバス
１５０のＢＳＴリード１６０を主張する。これは数バス
サイクルの間継続し、他の回路はＢＳＴリードが主張さ
れている限りバスへの競合を試みないだろう。

バスインターフェース回路が競合プロセスにあるときそ
れはＣ０ＮＴＥＮＤリード１６１を主張しそしてバスが
把えられるとＨＯＬＤリード１５９が主張される。

制御ユニット１１４と２１４の双方が第５図のバス受信
有限状態マシンと共に第４図示のバス送信有限状態マシ
ンを具現化している。

第４図に示されるシーケンスはデータを送信バッファ１
２３，２２３からバスへ転送するのに用いられている。

それは又、例えばプロセッサ１０１のような別のプロセ
ッサへのデータ転送アクセスが否定された例えばプロセ
ッサ２０１のようなプロセッサへの再送要求の送信を制
御するために用いられている。プロセッサ１０１からの
このメッセージの送信は説明されるだろう。類似のアク
ションが類似な条件の下での他のバスインターフェース
回路で生ずるだろう、前述のＯＲゲート１２９の出力で
のＩＷＡＮＴ信号の発生時、有限状態マシンはそのＩＤ
ＬＥ（アイドル−遊び）状態４０１からＲＥＡＤＹ（準
備済）状態４０２へ移動する。この最後に名称した状態
は、ＩＷＡＮＴ信号がバス１５０と同期された制御ユニ
ット１１４のタイミ゛ングに同期していないから同期状
態として用いられる。もしＢＳＴリードが１つ若しくは
それ以上の他の調停装置がバスに関し競合していること
を主張したとすると、遷移はＲＥＡＤＹ状態４０２から
ＷＡＩＴ−１（待−１）状態４０３へと移動するであろ
う。もし有限状態マシンがＲＥＡＤＹ状態４０２にある
又はＷＡＩＴ−１状態４０３にあるときにＢＳＴリード
が主張されていないとすると、遷移がＣ０ＮＴＥＮＤ−
１（競合−１）状態４０４に移動する。調停装置１１１
，２１１及びバスに接続された他のものが、ＰＲＩＯＲ
ＩＴＹ　（優先位）バス１５１にそれ等の身元識別を与
えそしてより高い優先位調停装置の身元識別がＰＲＩＯ
ＲＩＴＹパス１５１上にあるときはそれを撤回すること
により優先位を決定する。そのような装置において、物
理回路の電気的遅延に依存して、それはバスへの接続を
解決するのに１つ以上のバスサイクルおそらく３〜５バ
スサイクルを要するかもしれない。第４図において、こ
れはＣ０ＮＴＥＮＤ−１状態４０４とＣ０ＮＴＥＮＤ−
Ｎ状態４１４との間で点線で示されている。、　Ｃ０Ｎ
ＴＥＮＤ　（競合）状態の実際の数はシステムの物理的
パラメータに依存した設計上の選択の事柄である。い゛
ずれにしても、もし調停装置１１１がアクセスが許可さ
れたことを示すＷＯＮ信号を制御ユニット１１４にバス
上の競合を解決するのに通常要する時間迄に送信しなか
ったとすると、遷移はＷＡＩＴ−２状態に対してなされ
るだろう。制御ユニット１１４はバス１５０のＣ０ＮＴ
ＥＮＤリード１６１を監視し、そしてこのリードがもは
や主張されなくなると遷移はＷＡＩＴ−２状態４ｏ５か
らＣ０ＮＴＥＮＤ−１状態４０４へとなされるであろう
。

Ｃ０ＮＴＥＮＤ状態とＷＡＩＴ−２状態とを通じてのシ
ーケンスは調停装置１１１が制御ユニット１１４に対し
ＷＯＮ信号を与える迄くり返されるだろう、制御ユニッ
ト１１４は又バス１５０のＨＯＬＤリード１５９を監視
するだろう、このリードはバスへのアクセスを得てしま
っておりデータを送信しているバスインターフェース回
路により主張される。

ＨＯＬＤリードがＷＯＮ信号が受信されてしまった後も
主張され続けている限り、バス送信有限状態マシンはＣ
０ＮＴＥＮＤ−Ｎ状態４１４のままであろう。ＨＯＬＤ
リード１５９が開けわたされたとき、遷移が５ＥＮＤ状
態４０６へとなされるであろう、この状態において、制
御ユニット１１４はバスの把えを指示するバス１５０の
ＨＯＬＤリード１５９を主張するだろう。

先術の例示例では、データはプロセッサ２０１からプロ
セッサ１０１へ転送されそしてバッファオーバフローが
遭遇した。その結果として、プロセッサ２０１のアドレ
スはＲＦＧＦバッファ１１８に蓄積されそしてバッファ
は制御ユニットにバッファの非空状態を示すのにＲＦＧ
Ｆ信号を供給した。これらの条件下で、遷移は５ＥＮＤ
状態４０６からＲＦＧＦ状態４１０へとなされるのであ
ろう。

この状態で、制御ユニット１１４はＲＦＧＦバッファ１
１８を付勢してデータラッチ１２７を介してＦＩＦＯ内
の最初のアドレスをＩＤバス１５３に送りそしてＦＩＦ
○からそのエントリーを削除する。同時に、制御ユニッ
ト１１４はバス１５０　の５ＥＮＤＲＱリード１５７を
主張することにより再送要求を送るだろう。このリード
の主張は他のプロセッサインターフェース回路例えば２
１４によって再送要求として認識されるだろう。状態４
１０における１サイクルの後、遷移がＩＤＬＥ状態４０
１へとなされそしてＨＯＬＤリード１５９はもはや主張
されないだろう。後述するように、制御装置１１４によ
るバス把握は再送要求を受信する制御装置（例えば２１
４）によって了解されるだろう。従って、インターフェ
ース回路１１０のより先のアクセスを否定されたプロセ
ッサは再送要求を受信した後にバスアクセスに対し別々
に競合する必要はない。

第２図に示すバスインターフェース回路２１０の制御ユ
ニット２１４は制御ユニット１１４のそれらと同一の有
限状態マシンを含んでいる。前述の例では、プロセッサ
２０１はデータメッセージをプロセッサ１０１へと送っ
ていた。バッファオーバーフロー条件がインターフェー
ス回路で遭遇され、否定承認信号５ＮＡＣＫがバス１５
０のリード１５５上でインターフェース回路２１０に送
られていた。プロセッサ２０１から元のデータメッセー
ジを送る際、関連のインターフェース制御ユニット２１
４が第４図に示すバス送信有限状態マシンのＩＤＬＥ状
態４０１から５ＥＮＤ状態４０６へと進展してしまって
いる。

ＩＤＬＥ状態からの遷移はＯＲゲート２２９で発生され
たＩＷＡＮＴ信号により生じさせられる。データがプロ
セッサ２０１からプロセッサ１０１へと送られるべきと
き、データパケットはパケットの最後のワードがＥＯＰ
レジスタ２１７へと転送されると共に送信ＦＩＦＯ２２
３に蓄積される。ＥＯＰレジスタはＯＲゲート２２９に
エンドオブパケット（パケットの終了）信号ＥＯＰＷを
与えＩＷＡＮＴ信号が発生されるようにする。ＩＷＡＮ
Ｔ信号に応答して、第４図に示すような制御装置２１４
のバス送信有限状態マシンはＩＤＬＥ状態４０１からＲ
ＥＡＤＹ状態４０２へそしてＣ０ＮＴＥＮＤ状態を経て
５ＥＮＤ　（送信）状態４０６へと移動するだろう、こ
のアクションは第４図及び制御ユニット１１４のバス競
合とバス把握アクションに関して前述したものと同じで
ある。

制御ユニット２１４は５ＥＮＤ状態４０６においてデー
タワードを送信ＦＩＦＯ２２３からデータバス１５２に
転送するだろう・それは又ＩＤバス１５３上に宛先身元
識別をそしてＦＲＯＭバス１５６上に起点身元識別を転
送する。制御ユニット２１４はバス１５０の５ＮＡＣＫ
リード１５５を監視し、データ受信インターフェース回
路（例えば１１０）がこのリードを主張したとき、バス
送信有限状態マシンは５ＥＮＤ状態から５ＮＡＣＫ状態
４０７に変り、そしてＦＩＦＯ２２３からのデータの更
なる送信を停止する。即ち、時間期間が５ＮＡＣＫ信号
が受信バスインターフェース１１０により送られる時と
再送信要求が開始守れる時との間経過するだろう、制御
ユニット２１４におけるバス送信有限状態マシンはこの
時間期間の間バス１５０の５ＥＮＤＲＱリード１５７が
５ＮＡＣＫ信号を送信するプロセッサから主張される迄
状態４０７のままでいるだろう。前述した制御ユニット
１１４により発生されたこの５ＥＮＤＲＱ信号にはＲＦ
ＧＦバッファ１１８から得られたＩＤバス１５３上の宛
先アドレスが及びＦＲ゛○Ｍバス１５６上の起点アドレ
スが伴う。インターフェース回路２１０において、整合
回路２２２はバス１５３上の身元識別がプロセッサ２０
１の身元識別を蓄えているＩＤレジスタ２１２の内容に
合致した時データラッチ２２５と制御ユニット２１４と
にＤＥＭＡＴＣＨ出力信号を与えるだろう、同様に、整
合回路２２６はＦＲＯＭバス上のアドレスを制御レジス
タ２１３におけるアドレスと比較するだろう。制御レジ
スタは送信バッファの内容か初め送信されるプロセッサ
のアドレスを含んでいることに注意されたい。従ってこ
の比較は再送信が開始されるアドレスのチェックを与え
る。ＯＲＭＡＴＣＨ信号が整合（合致）の場合に制御ユ
ニット２１３に与えられる。５ＥＮＤＲＱリード１５２
の主張を有するこの情報は、制御ユニット２１４におい
て遷移が５ＮＡＣＫ状態４０７から５ＥＮＤ状態４０６
へ戻るようにさせる。この状態でデータラッチ２２５は
制御ユニット２１４から付勢されそして送信ＦＩＦＯ２
２３の内容はデータバス１５２へ送られる。送信されて
いるパケットの最後のワードがデータバスに到達すると
、それにはエンドオブパケット（パケット終了）を示す
ＥＯＰビットが伴うだろう。このビットは３３番目のビ
ットとしてデータレジスタ２２５から送信され、３２ビ
ツトデータワードがデータバス１５２上に送られそして
ＥＯＰビットがＥＯＰリード１５４上に送られる２二の
ＥＯＰビットが制御ユニット２１４により検出されると
、遷移がＬＡＳＴ状態４０８へとなされる。もし５ＮＡ
ＣＫ信号がＥＯＰ前に検出されるならば５ＮＡＣＫ状態
への復帰が再びなされることが理解されるだろう。ＬＡ
ＳＴ状態において、送信ＦＩＦＯ２２３とデータラッチ
２２５は制御ユニット２１４から消勢される。ＬＡＳＴ
状態から遷移が内容が送信ＦＩＦＯ２２３からクリヤさ
れるＣＬＥＡＲ状態になされる。接続（１２４，２２４
）が送信ＦＩＦ○の出力から与えられＦＩＦＯの内容が
送信動作中巡回されるようにする。これは、否定承認５
ＮＡＣＫ信号が送信中に受信される場合に送信されるパ
ケットが保存されることを可能にする。完全なパケット
が成功裡に送信されてしまったとき、ＦＩＦＯはＣＬＥ
ＡＲ状態においてクリヤされる。ＣＬＥＡＲ状態から復
帰がＩＤＬＥ状態４０１へとなされる。

前述の例では、プロセッサ２０１はバスインタフェース
ユニット１１０における受信バッファオーバフロー状態
のおかげでデータパケットの送信でのプロセッサ１０１
へのアクセスが否定される。第５図を参照した制御ユニ
ット１１４の動作の前述の説明で指摘したように、バッ
ファオーバフロー状態は０ＰＥＮ　　ＲＥＣＥＩＶＥ状
態５０１からＲＦＧ状態５１２の変化をもたらしそして
オーバフロー状態を生じさせるパケットを送っているプ
ロセッサの身元はＲＦＧＦバッファ（１１８゜２１８）
に記入される。前述のように、再送要求が受信バッファ
が空になったとき制御ユニット１１４により５ＥＮＤＲ
Ｑリード１５７上に送信されそしてアドレスがＲＦＧＦ
バッファに蓄えられる。これは制御ユニット１１４で具
現化されているバス送信有限状態マシン（第４図）の制
御下で生ずる。ところで、制御ユニット１１４における
バス受信有限状態マシン（第５図）はＲＦＣ状態５１２
にある。

この状態で、バスから受信バッファ１２１へのデータの
転送を制御しているデータラッチ１２５は消勢される。

　　５ＥＮＤＲＱリード１５７がプロセッサ１１４によ
り主張されるとき、制御ユニット１１４のバス受信有限
状態マシンにおいてＲＦＧ状態５１２からＲＦＧ　　Ｒ
ＥＣＥＩＶＥ状態５１４へと遷移がなされる。　この状
態において、データ　ラッチ１２５がデータをバスから
受信ＦＩＦＯ１２１へ送るため制御ユニット１１４から
再び一旦消勢される。従って、パケットがプロセッサ１
０１を身元識別するバス１５３上の適当な身元識別と共
にインターフェース回路２１０から再送信されるとき、
整合回路１２２の出力はレジスタ１２５において制御ユ
ニット１１４からの付勢と論理積がとられたときにデー
タバス上に生じている情報を受信ＰＩＦＯ１２１に通過
させるようデータレジスタをさせる。

前述のように、バス受信有限状態マシンはＥＯＰリード
１５４がインターフェースユニット２１０により主張さ
れる迄ＲＦＧＲＥＣＥ’ＩＶＥ状態５１４のままで＆Ｎ
る。ＥＯＰ指示が制御ユニット１１４における読出し有
限状態マシンニおいてＲＦＧ　　ＲＥＣＥＩＶＥ状態５
１４からＲＦＧ状態５１２へとなされる。

ＲＦＧ　　ＦＩＦＯ１１８においてＩｎ扱わなかった少
なくとも１つのプロセッサのアドレスが残っている限り
、別の送信要求が上述した方法でインターフェース回路
１１０から発生され、バス受信有限状態マシン（第５図
）は再びＲＦＧ　　ＲＥＣＥ’ＩＶＥ状態５１４への遷
移をなしそして追加パケットを受信しＲＦＧ状態５１２
へ復帰するシーケンスをくり返す、ＲＦＧ　　ＦＩＦ○
１１８が空であるとき、　ＲＦＧＦＥ信号で示されてい
るように、遷移が０ＰＥＮ　　ＲＥＣＥＩＶＥ状態５１
０へとなされる。バス受信有、限状態マシンは正規のバ
ス読出し動作に関しこの状態のままにいるだろう。

前述のように、インターフェース回路１１０と２１０は
同一であるとされており、第１図のブロックの機能の説
明は等しく第２図の同じ名称のブロックへ又はその反対
に適用される。同様に、制御ユニット１１４と２１４と
は同一の有限状態マシンを含んでいる。第４図に示すバ
ス送信有限状態マシンと第５図に示すバス受信有限状態
マシンは両方の制御ユニットにおいて同一に達成される
。上述したことにおいて、プロセッサ２０１からプロセ
ッサ１０１へのパケットの送信の例示が選ばれており図
中の種々のユニットの動作の説明がなされる。第１図の
ブロックは第２図の同様の名称のブロックに関して説明
された機能を果たし、そして第２図のブロックは第１図
の同様の名称のブロックに関して説明された機能を果た
すだろう。説明してきた装置は本発明の原理の例示であ
り、種々の他の装置が本発明の範囲で当業者には考案さ
れ得る。

【図面の簡単な説明】

第１図と第２図はブロックによって本発明のアクセス制
御装置を示すマルチプロセッサシステムを表わす図。 第３図は第１図と第２図の配置を示す図、及び 第４図と第５図は第１図と第２図のアクセス制御装置に
含まれた有限状態マシンのフロー図である。 ［主要部分の符号の説明］ プロセッサ・・・・・・・・・・・・・・・・・・・・
１０１．２０１インタ一フエース回路・・・・・・・・
・・１１０．２１０バ　　　ス　・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・　１５出願人
：アメリカンテレフォンアンド テレグラフ　カムパニー ＦＩＧ、　１ ＦＩＧ、２ 手続補正申 昭和６２年　２月　４日 特許庁長官　　黒　１）明　雄　　殿 １、事件の表示 昭和６１年特許願第２９７８３７号 ２、発明の名称 ３、補正をする者 事件との関係　　特許出願人 ４、代理人 ５、補正の対象 別紙の通り節書した明細書を１通提出致します。

Claims (1)

1. 【特許請求の範囲】 １、マルチプロセッサシステムにおける 複数のプロセッサを相互接続する装置であって、起点と
   宛先アドレス、データワード及び制御メッセージを転送
   する相互接続バス及び該バスに接続されその各々がマル
   チプロセッサシステムのプロセッサに接続可能な複数の
   バスインターフェース回路とを含み、該バスインターフ
   ェース回路各々はそれに関連した個有の身元識別アドレ
   スを有しており、 該バス上に発生する該関連アドレスに対応 する宛先アドレスを伴うデータメッセージを記憶しそし
   て受信バッアア状態信号を発生する受信バッファ、 身元識別アドレスを記憶しそしてアドレス バッファ状態信号を発生するアドレスバッ ファ、 過負荷状態を示す受信バッファ状態信号及 び該バス上の該関連のアドレスに対応する宛先アドレス
   の発生に応答して該アドレスバッファにおける該バス上
   に生ずる起点アドレスを記憶し、そして該受信バッファ
   とアドレスバッファ状態信号とに応答して該受信バッフ
   ァ状態信号が該受信バッファが追加データワードを受信
   する準備が済んでいることを示しそして該アドレスバッ
   ファ状態信号がアドレスが該アドレスバッファに存在し
   ていることを示すときに再送要求制御メッセージと共に
   該アドレスバッファから取出されたアドレスを該バス上
   に送信している制御手段からなるバスインターフェース
   回路を含むものである相互接続装置。 ２、特許請求の範囲第１項に記載の相互 接続装置であって、該装置は更に別のバスインターフェ
   ースを含み、該別のバスインターフェース回路は データメッセージ及び該バス上の起点と宛 先アドレスワードを転送しそして該バス上に転送され取
   出されたアドレス及び該バス上に生じた該制御メッセー
   ジに応答して優先的に転送されたデータメッセージを再
   送する手段を含むものである相互接続装置。 ３、特許請求の範囲第２項に記載の相互 接続装置において、該制御手段は過負荷状態を示す該受
   信バッファ状態信号に更に応答して該バス上に状態制御
   メッセージを送信し、そして該別なバスインターフェー
   ス回路における該再送手段は該バスに生じた該状態制御
   メッセージに応答して該バス上へのデータメッセージの
   送信を禁止している相互接続装置。 ４、複数のプロセッサを相互接続する装 置であって、第１のプロセッサに接続され得る第１のバ
   スインターフェース回路、第２のプロセッサに接続され
   得る第２のバスインターフェース回路及び該インターフ
   ェース回路を相互接続するバス手段とを含み、該インタ
   ーフェース回路各々はそれに関連した個有のアドレスを
   有しているものである相互接続装置において、 該第１のバスインターフェース回路は、該 第１のプロセッサからデータメッセージと宛先アドレス
   を受信する手段、及び該第１のバスインターフェース回
   路に関連した該アドレスに対応する起点アドレスと共に
   該バス上に該受信されたデータメッセージと宛先アドレ
   スを送信する手段とを含み、 該第２のバスインターフェース回路はデー タメッセージを記憶する受信バッファであってそして該
   受信バッファの負荷状態を示す状態信号を発生する受信
   バッファ、アドレス記憶手段、そして該送信された宛先
   アドレスと該状態信号に応答して該状態信号が追加デー
   タを受信するのに非準備であることを示すとき該アドレ
   ス記憶手段における該起点アドレスを記憶しそして更に
   該状態信号に応答して該アドレス記憶手段からアドレス
   を回復しそして該状態信号が追加データを受信する準備
   済であることを示すとき該バス上に該回復されたアドレ
   スと送信要求メッセージを送信する手段を含み、 該第１のバスインターフェース回路は該バ ス上に送信された該回復されたアドレスと該要求メッセ
   ージに応答して該データバス上に優先的に送信されたメ
   ッセージを再送しているものである相互接続装置。 ５、データ送信プロセッサとデータ受信 プロセッサを有するマルチプロセッサシステムのプロセ
   ッサ間で通信する方法において、ａ、該送信プロセッサ
   からのデータメ ッセージを該受信プロセッサに送信し、 ｂ、もし該データメッセージが該受信 プロセッサによって受信可能でないなら、 該受信プロセッサからのアクセス否定メッ セージを該送信プロセッサへ送信し、 ｃ、データメッセージが否定メッセー ジが送信されてしまった後に取り扱われ得 るとき再送要求を送信し、そして ｄ、該再送要求の受信時に該送信プロ セッサからのデータメッセージを該受信プ ロセッサに再送信している工程からなる通 信方法。 ６、データパケット送信プロセッサと限 られた容量の受信バッファを有するデータパケット受信
   プロセッサとを含むマルチプロセッサシステムのプロセ
   ッサ間で通信する方法において、 ａ、複数のデータワードからなりそし て該送信プロセッサからのエンドオブパケ ット（パケット終了）を含むデータパケッ トを送信し、 ｂ、該受信バッファがその容量に達し てしまう迄該受信バッファにおける該送信 プロセッサにより送信されたデータワード を記憶し、 ｃ、もし該受信バッファが該エンドオ ブパケット指示が該受信プロセッサにより 受信される前にその容量に達したなら該受 信プロセッサからのアクセス否定メッセー ジを該送信プロセッサに送信し、 ｄ、該受信バッファがデータパケット を記憶できるレヘルに達したとき該受信プ ロセッサからの再送要求メッセージを該送 信プロセッサに送信し、 ｅ、アクセス否定メッセージが該受信 プロセッサから送信されたところの該送信 プロセッサからのデータパケットを再送し、ｆ、該受信
   バッファに該再送されたパ ケットを記憶する工程からなる通信方法。 ７、特許請求の範囲第６項に記載の通信 方法において、該マルチプロセッサシステムは複数のデ
   ータ送信プロセッサを含みそして該受信プロセッサは更
   にアドレス記憶手段を含み、該方法は更にアクセス否定
   メッセージが送信されてしまった各送信プロセッサのア
   ドレスを記憶しそして再送要求を送信しアクセス否定メ
   ッセージが送信された時間シーケンスにおいて該アドレ
   ス記憶手段に記録されているアドレスにより身元識別さ
   れた各送信プロセッサからのデータパケットを記憶する
   工程を含む通信方法。 ８、複数のプロセッサ、各々が関連のプ ロセッサに接続された対応する複数のバスインターフェ
   ース回路、及び該バスインターフェース回路を相互接続
   し該インターフェース回路間で起点と宛先アドレス情報
   及びデータと制御メッセージを転送する多重導線通信バ
   スを含むマルチプロセッサシステムにおいて、データを
   記憶し送信制御信号に応答して該 バスへデータを転送する送信バッファ、起点と宛先アド
   レスを記憶し該送信制御信号に応答して該記憶された起
   点と宛先アドレスを該バスへ転送する手段、及び該送信
   制御信号を発生する制御手段を含み、 該複数のバスインターフェース回路の少な くとも１つは、データを記憶し第１の受信バッファ負荷
   状態指示と第２の受信バッファ負荷状態指示信号を発生
   する受信バッファ、該バス上に生ずる宛先アドレス情報
   に応答して該バスから該受信バッファへデータを転送す
   る手段、アドレス情報を記憶しアドレスバッファ負荷状
   態指示信号を発生するアドレスバッファ手段、及び該第
   １の受信バッファ負荷状態に応答して該アドレスバッフ
   ァ手段における該バス上に生ずる起点アドレス情報を記
   憶しそして該第２の受信バッファ負荷状態指示信号と該
   アドレスバッファ負荷状態指示信号とに応答して該アド
   レスバッファ手段からアドレス情報を回復して該回復し
   たアドレス情報を該バス上へ宛先アドレス情報として送
   信要求メッセージと共に送信する制御手段を含み、 該第１の複数のインターフェース回路の該 制御手段は該バス上に生ずる該再送要求メッセージと宛
   先アドレス情報とに応答して該送信制御信号を発生して
   該バス上にデータを送信しているマルチプロセッサシス
   テム。 ９、特許請求の範囲第８項に記載のマル チプロセッサシステムであって、更にバス優先位割当て
   手段を含み、該インターフェース回路の各々は個有の所
   定の優先位が割り当てられそして該少なくとも１つのバ
   スインターフェース回路における該制御装置該少なくと
   も１つのインターフェース回路が該割当て手段によりバ
   スアクセスが許可されるときのみ該バスを把え該バス上
   に該回復されたアドレス情報を送信しているマルチプロ
   セッサシステム。 １０、特許請求の範囲第９項に記載のマル チプロセッサシステムであって、該第１の複数のインタ
   ーフェース回路の該制御手段は該再送要求メッセージと
   該宛先アドレス情報とに応答して該把えられたバス上に
   データを送信しているマルチプロセッサシステム。 １１、特許請求の範囲第８項に記載のマル チプロセッサシステムであって、該アドレスバッファ手
   段は複数のロケーションを含み、及び該少なくとも１つ
   のインターフェース回路は該所定のアドレス情報が該バ
   ス上に生じたとき所定の宛先アドレス情報を認識しそし
   て整合信号を発生する手段を含み、該少なくとも１つの
   インターフェース回路における該制御手段は該第１の受
   信バッファ負荷状態指示信号に応答して該整合信号が発
   生する毎に該アドレスバッファ手段における該バス上に
   生じる起点アドレス情報を記入しているマルチプロセッ
   サシステム。 １２、複数のプロセッサと該プロセッサ間 でデータメッセージを転送するバス手段を含むマルチプ
   ロセッサシステムにおいて、データ送信プロセッサから
   データ受信プロセッサへのアクセスを保証する装置を含
   み、該装置が 該受信プロセッサが送信プロセッサからの データメッセージを受け入れることができないときアク
   セス否定信号を送信する手段、 アクセス否定信号が送信される各データ送 信プロセッサの身元を記録する手段、及び 該アドレスが該アドレス記録手段に記録さ れる時間シーケンスで該アドレス身元が該アドレス記録
   手段に記録されるプロセッサの各々へ再送要求信号を送
   信する手段とからなるマルチプロセッサシステム。 １３、各々が個有のアドレス身元を有する 複数のプロセッサと該プロセッサを相互接続するバス手
   段とからなるマルチプロセッサシステムであって、複数
   のデータ送信プロセッサからデータ受信プロセッサへア
   クセスを保証する装置を含み、該装置は 該受信プロセッサがそこからのデータメッ セージを受け入れることができないデータ送信プロセッ
   サのアドレス身元をデータメッセージ転送の試みがなさ
   れる順序で記録する手段、 該記録手段に記録されているアドレス身元 により識別されたプロセッサの各々へ再送要求信号を該
   アドレス身元が該記録手段に記憶される順序で送信する
   手段、及び 該再送要求信号に応答してデータメッセー ジを再送する該送信プロセッサの各々における手段を含
   み、 それにより該受信プロセッサへのアクセス は複数の送信プロセッサに対して保証されそして該受信
   プロセッサへの送信の不成功の試みがなされる順序で提
   供されているマルチプロセッサシステム。