JPS6079456A - 共通バス制御方式 - Google Patents
共通バス制御方式Info
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- JPS6079456A JPS6079456A JP18824183A JP18824183A JPS6079456A JP S6079456 A JPS6079456 A JP S6079456A JP 18824183 A JP18824183 A JP 18824183A JP 18824183 A JP18824183 A JP 18824183A JP S6079456 A JPS6079456 A JP S6079456A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は情報処理装置を構成する複数のモジ−一ル間で
情報転送を行う際に使用される共通バスの制御方式に係
シ、特に１回の情報転送の途中で共通バスのバス使用権
を解放することを可能とした共通バス制御方式に関する
。
情報転送を行う際に使用される共通バスの制御方式に係
シ、特に１回の情報転送の途中で共通バスのバス使用権
を解放することを可能とした共通バス制御方式に関する
。
（ロ）従来技術と問題点
従来の共通バス制御方式としては、１度共通バスの使用
権を獲得したならば、記憶装置への書込み動作又は読出
し動作、あるいは周辺装置の外部レジスタへの書込み動
作又は読出し動作等の１回の情報転送の期間中は、共通
バスを占有して使用し、情報転送が終了した後に共通バ
スの使用権を解放する方式が一般的である。ところが、
周辺装置として外部レジスタへの省込み動作又は読出し
動作に時間のかかる低速な周辺装置を使用する場合には
、上記のような従来の共通バス制御方式では、比較的長
い期間にわたって共通バスが占治され、この期世中は共
通バスに接読された他のモジュールは共通バスを使用で
きないため、情報転送が待たさル、データオーバラン又
ｅまデータアンダランが発生する危険性があった。
権を獲得したならば、記憶装置への書込み動作又は読出
し動作、あるいは周辺装置の外部レジスタへの書込み動
作又は読出し動作等の１回の情報転送の期間中は、共通
バスを占有して使用し、情報転送が終了した後に共通バ
スの使用権を解放する方式が一般的である。ところが、
周辺装置として外部レジスタへの省込み動作又は読出し
動作に時間のかかる低速な周辺装置を使用する場合には
、上記のような従来の共通バス制御方式では、比較的長
い期間にわたって共通バスが占治され、この期世中は共
通バスに接読された他のモジュールは共通バスを使用で
きないため、情報転送が待たさル、データオーバラン又
ｅまデータアンダランが発生する危険性があった。
また、周辺装置によっては、その周辺装置の特定の外部
レジスタへの畏込み指示を検出した場合には、記憶装置
への宛込み又は畝；５出しを含む一連の入出力処理を実
行した後、その実行結果を応答信号として返送し、外部
レジスタへの書込み動作を完結するのがある。ところが
上記のような従来の共通バス制御方式では、外部レジス
タへの書込み動作中は、そのために共通バスが占有され
るため、その途中でさらに共通バスを使用して記憶装置
への誉込み又は読出し動作葡行うことは不可能であった
。
レジスタへの畏込み指示を検出した場合には、記憶装置
への宛込み又は畝；５出しを含む一連の入出力処理を実
行した後、その実行結果を応答信号として返送し、外部
レジスタへの書込み動作を完結するのがある。ところが
上記のような従来の共通バス制御方式では、外部レジス
タへの書込み動作中は、そのために共通バスが占有され
るため、その途中でさらに共通バスを使用して記憶装置
への誉込み又は読出し動作葡行うことは不可能であった
。
（／９ 発明の目的
本発明の目的は、複数の主モジュールと、主モジ・−ル
により制御される複数の従モジーールとを共通バスで接
＃、ニジ、任意の主モジュールと任意の従モジュールと
の間で情報転送を行うための共通バス制待１方式であシ
、１回の情報転送の途中で共通バスのバス使用権を解放
し、共通バスの占有時間を短縮することを可能とした共
通パスＩ制御方式を提供することにおる。
により制御される複数の従モジーールとを共通バスで接
＃、ニジ、任意の主モジュールと任意の従モジュールと
の間で情報転送を行うための共通バス制待１方式であシ
、１回の情報転送の途中で共通バスのバス使用権を解放
し、共通バスの占有時間を短縮することを可能とした共
通パスＩ制御方式を提供することにおる。
に）発明の構成
上記目的を達成するために本発明ね１複数の主モジーー
ルと主モジーールにより制御される卵数の従モジュール
とを共通バスで接続し、任意の主モジュールと任意の従
モジュールとの間で情報転送を行うための共通バス制御
方式において、各主モジュールに対応して設けられ、各
従モジュールから出力される信号の論理和かとられて主
モジールに入力される第１の信号線と、各主モジニール
に対応して設けられ、各従そジーールから出力される信
号の論理和がとられて主モジュールに入力される第２の
信号線と、前記複数の主モジーールのいずれかが共通バ
スを使用している除に、共通バスを使用している主モジ
ュールを識別する主モジユール識別情報が送出される主
モジユール識別情報線と、各従モジュールに、主モジユ
ール識別情報を格納する主モジユール識別情報格納手段
とを設け、第１の主千ジュールと第１の従モジュールと
の間で情報転送を行う場合に、第１の主モジーール妹共
通バスのバス使用権を獲得し、共通バスを介して第１の
従モジニールに対して情報転送要求を発行し、第１の従
モジュールは自己宛の情報転送要求を検出した時点でた
だちに要求された情報転送が行えない場合には、主モジ
ユール識別情報線上の主モジユール識別情報を主モジユ
ール識別情報格納手段に格納し、絹１の主モジーールに
対応する第１の信号線を活性化して第１の主モジュール
に通知しバス使用権を解放させ、その後、情報転送の準
備ができた時点で前記第１の信号線を非活性化して第１
の主モジュールに通知し、該通知により第１の主モジュ
ールは再度バス使用権をｉイξして情報転送を行うこと
を特徴とするものである。
ルと主モジーールにより制御される卵数の従モジュール
とを共通バスで接続し、任意の主モジュールと任意の従
モジュールとの間で情報転送を行うための共通バス制御
方式において、各主モジュールに対応して設けられ、各
従モジュールから出力される信号の論理和かとられて主
モジールに入力される第１の信号線と、各主モジニール
に対応して設けられ、各従そジーールから出力される信
号の論理和がとられて主モジュールに入力される第２の
信号線と、前記複数の主モジーールのいずれかが共通バ
スを使用している除に、共通バスを使用している主モジ
ュールを識別する主モジユール識別情報が送出される主
モジユール識別情報線と、各従モジュールに、主モジユ
ール識別情報を格納する主モジユール識別情報格納手段
とを設け、第１の主千ジュールと第１の従モジュールと
の間で情報転送を行う場合に、第１の主モジーール妹共
通バスのバス使用権を獲得し、共通バスを介して第１の
従モジニールに対して情報転送要求を発行し、第１の従
モジュールは自己宛の情報転送要求を検出した時点でた
だちに要求された情報転送が行えない場合には、主モジ
ユール識別情報線上の主モジユール識別情報を主モジユ
ール識別情報格納手段に格納し、絹１の主モジーールに
対応する第１の信号線を活性化して第１の主モジュール
に通知しバス使用権を解放させ、その後、情報転送の準
備ができた時点で前記第１の信号線を非活性化して第１
の主モジュールに通知し、該通知により第１の主モジュ
ールは再度バス使用権をｉイξして情報転送を行うこと
を特徴とするものである。
（ホ）発明の実施例
本発明を実施した情報処理装置の構成例を第１図に示す
、この情報処理装置ｔｊ：、ｚ台の中央処理装置ＣＰＵ
＃１．ＣＰＵ＃２ （以下まとめてＣＰＵと略す）、記
憶装置ＭＥＭ、２台の入出力処理装置■ＯＰ＃］ 、Ｉ
ＯＰ＃２ （以下まとめてＩＰＰと略す）、および共通
バスのバス使用権割伺け、解放を制御する共通バス制御
架ｆｆ１ｃＢｃから構成されている。
、この情報処理装置ｔｊ：、ｚ台の中央処理装置ＣＰＵ
＃１．ＣＰＵ＃２ （以下まとめてＣＰＵと略す）、記
憶装置ＭＥＭ、２台の入出力処理装置■ＯＰ＃］ 、Ｉ
ＯＰ＃２ （以下まとめてＩＰＰと略す）、および共通
バスのバス使用権割伺け、解放を制御する共通バス制御
架ｆｆ１ｃＢｃから構成されている。
中央処理装置ＣＰＵは共ｊｔババス使用して記憶装置Ｍ
ＥＭに対するデータの書込み動作及び読出し動作を行う
、また入出力処理装置ＩＯＰに対して入出力動作の開始
を指示したシ入出力処理装置ＩＯＰの状態を調べたシす
るために、入出力処理装置内の外部レジスタに対するデ
ータの書込み動作及び読、出し動作を行う。入出力処理
装置ＩＯＰは中央処理装置ＣＰＵかもの指示により、入
出力処理装置に接続された入出力装置（図示せず）との
間で入出力ｉｐｌ＋作を行い、入出力装置から受領した
データを共通バスを使用して記憶装置に書込む、また、
入出力装置へ送出するデータを記憶装置から読み出す。
ＥＭに対するデータの書込み動作及び読出し動作を行う
、また入出力処理装置ＩＯＰに対して入出力動作の開始
を指示したシ入出力処理装置ＩＯＰの状態を調べたシす
るために、入出力処理装置内の外部レジスタに対するデ
ータの書込み動作及び読、出し動作を行う。入出力処理
装置ＩＯＰは中央処理装置ＣＰＵかもの指示により、入
出力処理装置に接続された入出力装置（図示せず）との
間で入出力ｉｐｌ＋作を行い、入出力装置から受領した
データを共通バスを使用して記憶装置に書込む、また、
入出力装置へ送出するデータを記憶装置から読み出す。
次に、第１図に基づいて、共通バスを構成する信号線の
掛部を詐明する。
掛部を詐明する。
バス使用権要求線ＲＥＱＩ、ＲＥＱ２．ＲＥＱ３゜ＲＥ
Ｑ４は、それぞれ、ＣＰＵ＃１．ＣＰＵ＃２．■ＯＰ＃
：１゜ＩＯＰ＃２の各モジュールが共通バスの使用権を
要求する場合に活性化される。これら４台のモジｗ−ル
のうちの少なくとも１台のモジュールが共通バスの使用
権を要求している場合には、共通バス制御架ｇＣＢＣは
それらのモジュール間のあらかじめ定められた優先順位
に従って優先週択を行い、そのうちの１台のモジュール
に対して共通バスのバス使用権を与えそのモジュールに
対応するバス使用権許可線ＡＣＫＩ、 ＡＣＫ２．ＡＣ
Ｋ３．ＡＣＫ４を活性化して通知する。
Ｑ４は、それぞれ、ＣＰＵ＃１．ＣＰＵ＃２．■ＯＰ＃
：１゜ＩＯＰ＃２の各モジュールが共通バスの使用権を
要求する場合に活性化される。これら４台のモジｗ−ル
のうちの少なくとも１台のモジュールが共通バスの使用
権を要求している場合には、共通バス制御架ｇＣＢＣは
それらのモジュール間のあらかじめ定められた優先順位
に従って優先週択を行い、そのうちの１台のモジュール
に対して共通バスのバス使用権を与えそのモジュールに
対応するバス使用権許可線ＡＣＫＩ、 ＡＣＫ２．ＡＣ
Ｋ３．ＡＣＫ４を活性化して通知する。
アドレス線ＡＤＲ８は、記憶装置又は入出力処理装置内
の外部レジスタのアドレスを指定する信号線チオる。バ
スモード線ＭＯＤＥは共通バスを使用して行う情報転送
の移類を指定する信号線であり、具体的には第２図に示
す４本の信号線ＭＥＭＲＤ。
の外部レジスタのアドレスを指定する信号線チオる。バ
スモード線ＭＯＤＥは共通バスを使用して行う情報転送
の移類を指定する信号線であり、具体的には第２図に示
す４本の信号線ＭＥＭＲＤ。
ＭＥＭＷＴ、ＥＴＲＲＤ、ＥＴＲＷＴから成る。
バス使用権を許可されたモジュールはアドレスバス線Ａ
ＤＲ８にアドレスを送出し、４本のノくスモード線のう
ちいずれか１本を活性化する。データバス線ＤＡＴＡに
は、共通バスを使用して転送される情報が送出される。
ＤＲ８にアドレスを送出し、４本のノくスモード線のう
ちいずれか１本を活性化する。データバス線ＤＡＴＡに
は、共通バスを使用して転送される情報が送出される。
バスモード線のウチＭＥＩＶ［ＷＴ又はＥＴＲＷＴのい
ずれかが活性化されている場合にはバス使用権を許可さ
れたモジュールが記憶装置又は入出力装置内の外部レジ
スタへの書込みデータを送出する。バスモード線のうち
ＭＥＭＲＤが活性化されている場合には、記憶装置が、
記憶装置の指定アドレスからの読出しデータを送出する
バスモード線のうち、ＥＴＲＲＤが活性化されている駅
１合には、アドレスバス線で指定されるアドレスの外部
レジスタを持つ入出力処理装置がその外部レジスタの読
出しデータを送出する。なお２台の入出力処理装置ｌ０
Ｐ４Ｈ、ＩＯＰ＃２内の外部レジスタには、互いに異な
るアドレスが伺与されている。
ずれかが活性化されている場合にはバス使用権を許可さ
れたモジュールが記憶装置又は入出力装置内の外部レジ
スタへの書込みデータを送出する。バスモード線のうち
ＭＥＭＲＤが活性化されている場合には、記憶装置が、
記憶装置の指定アドレスからの読出しデータを送出する
バスモード線のうち、ＥＴＲＲＤが活性化されている駅
１合には、アドレスバス線で指定されるアドレスの外部
レジスタを持つ入出力処理装置がその外部レジスタの読
出しデータを送出する。なお２台の入出力処理装置ｌ０
Ｐ４Ｈ、ＩＯＰ＃２内の外部レジスタには、互いに異な
るアドレスが伺与されている。
また、ＣＰＵ識別情卸紳ＣＰＵ Ｉ Ｄには、中央処理
装置がバスを使用する際に、２台の中央処理装ＦＣＰＵ
＃１．ＣＰＵ＃２のいずれが共通バスを使用しているの
かを識別するＣＰＵ識別情報が送出される。
装置がバスを使用する際に、２台の中央処理装ＦＣＰＵ
＃１．ＣＰＵ＃２のいずれが共通バスを使用しているの
かを識別するＣＰＵ識別情報が送出される。
その詳細内容を第３図に示す。
中央処理装置ＣＰＵ＃１が入出力処理装置ＩＯＰ＃１内
の外式レジスタに対して読出し動作を要求した直後に、
中央処理装置ＣＰＵ＃２がＩＯＰ＋１ 内の別の外部レ
ジスタに対して書込み動作を要求した場合のタイムチャ
ート例を第４図と第５図に示す。
の外式レジスタに対して読出し動作を要求した直後に、
中央処理装置ＣＰＵ＃２がＩＯＰ＋１ 内の別の外部レ
ジスタに対して書込み動作を要求した場合のタイムチャ
ート例を第４図と第５図に示す。
第４図と舘５図の相異点は、ＣＰＵ＃１とＣＰｔＪ＃２
からの外部レジスタＶｒ出し、デ込み要求発生タイミン
グ、及び工ＯＰ＃１内の外部レジスタ計、出し処理時間
が若干異なっただけである。
からの外部レジスタＶｒ出し、デ込み要求発生タイミン
グ、及び工ＯＰ＃１内の外部レジスタ計、出し処理時間
が若干異なっただけである。
共通バス制御装置Ｃ’ＢＣの診理回路回をＷ６図に示す
。また、中央処理装置ＣＰＵの共通バスインタフェース
制御部の論理回路図を第７図及び第８図に示す。また入
出力処理装置■ｏｐの共通バスインタフェース制御部の
論理回路図を第９図及び第１０図に示す。なお、第９図
及び第１Ｏ図にはｃｐｔｖ−ら速行された外部レジスタ
書込み又は読出し動作なＩＯＰが実行するために必すな
論理回路が主として示されており、ＩＯＰが記憶装置Ｍ
ＥＭに対して書込み又は荷出し動作を実行するために必
要な論理回路は省略されている。
。また、中央処理装置ＣＰＵの共通バスインタフェース
制御部の論理回路図を第７図及び第８図に示す。また入
出力処理装置■ｏｐの共通バスインタフェース制御部の
論理回路図を第９図及び第１０図に示す。なお、第９図
及び第１Ｏ図にはｃｐｔｖ−ら速行された外部レジスタ
書込み又は読出し動作なＩＯＰが実行するために必すな
論理回路が主として示されており、ＩＯＰが記憶装置Ｍ
ＥＭに対して書込み又は荷出し動作を実行するために必
要な論理回路は省略されている。
まず、第４図のタイムチャートに添ってＣＰＵ＃１内の
外部レジスタに対してそれぞれ読出し動作及び書込み動
作を実行した場合の動作を説明する。
外部レジスタに対してそれぞれ読出し動作及び書込み動
作を実行した場合の動作を説明する。
第４図の■では、ＣＰＵ＃１がバス使用権要求線ＲＥＱ
１を活性化してバス使用権を要求し、ＣＢＣけバス使用
権許可線ＡＣＫＩを活性化して応答する。
１を活性化してバス使用権を要求し、ＣＢＣけバス使用
権許可線ＡＣＫＩを活性化して応答する。
これによってＣＰＵ＃１は工ＯＰ＃１内の特定の外部レ
ジスタを指定する外部レジスタアドレスヲアドレス線Ａ
ＤＲ８に送出し、外部レジスタ着、出しを指示するバス
モード線ＥＴＲＲ，Ｄを活性化する。ＩＯＰ＃１では外
部レジスタアドレスデコード回路ＤＥＣ（第１０図）に
より自己の外部レジスタアドレスであることを認識し、
外部レジスタ読出し要求であるので、外部レジストアド
レス及びＣＰＵＩＤ（この炉台、論理値”ｏ”）をレジ
スタＲＥＧ２及研郡Ｇ３（第１゛０図）にセットして、
ＣＰＵ＃１に対応するＰｌの信号線ＲＥＴＲ，Ｙ１を活
性化し、バス使用終了信号ＥＮＤを活性化してバス使用
権を解放する。
ジスタを指定する外部レジスタアドレスヲアドレス線Ａ
ＤＲ８に送出し、外部レジスタ着、出しを指示するバス
モード線ＥＴＲＲ，Ｄを活性化する。ＩＯＰ＃１では外
部レジスタアドレスデコード回路ＤＥＣ（第１０図）に
より自己の外部レジスタアドレスであることを認識し、
外部レジスタ読出し要求であるので、外部レジストアド
レス及びＣＰＵＩＤ（この炉台、論理値”ｏ”）をレジ
スタＲＥＧ２及研郡Ｇ３（第１゛０図）にセットして、
ＣＰＵ＃１に対応するＰｌの信号線ＲＥＴＲ，Ｙ１を活
性化し、バス使用終了信号ＥＮＤを活性化してバス使用
権を解放する。
これと同時にＩＯＰ主制御部（図示せず）に％ｔ Ｌ：
Ｃ外部レジスタ開用し要求信号ＥＴＲＲＤＲＱ （第９
図）を活性化して外部レジスタの読出しを指示する。Ｉ
ＯＰ主制御部はマイクロプログラム制御方式で構成され
ており、ＥＴＲＲ，ＤＲＱ信号の活性化により外部レジ
スタアドレスＡＤＲ８■（第１０図）で指定された外部
レジスタの内容をＲＤＡＴＡＩ信号線上にｍｒみ出し、
ＤＴＳＥＴ信号を活性化してレジスタＲＥＧ５ （１１
０図１）にセットする。ＤＴＳＥＴ信号の活性化により
、フリップフロップＦＦ８（第９図）の出力信号ＤＴＲ
ＤＹが活性化されるとともに、ＣＰＴＪ＃１に対応する
ＲＥＴＲＹＩ信号が非活性化される。信号ＤＴＲ，ＤＹ
は外部レジスタの読出しが完了［２、読出しデータを保
持している状態で活性化される。
Ｃ外部レジスタ開用し要求信号ＥＴＲＲＤＲＱ （第９
図）を活性化して外部レジスタの読出しを指示する。Ｉ
ＯＰ主制御部はマイクロプログラム制御方式で構成され
ており、ＥＴＲＲ，ＤＲＱ信号の活性化により外部レジ
スタアドレスＡＤＲ８■（第１０図）で指定された外部
レジスタの内容をＲＤＡＴＡＩ信号線上にｍｒみ出し、
ＤＴＳＥＴ信号を活性化してレジスタＲＥＧ５ （１１
０図１）にセットする。ＤＴＳＥＴ信号の活性化により
、フリップフロップＦＦ８（第９図）の出力信号ＤＴＲ
ＤＹが活性化されるとともに、ＣＰＴＪ＃１に対応する
ＲＥＴＲＹＩ信号が非活性化される。信号ＤＴＲ，ＤＹ
は外部レジスタの読出しが完了［２、読出しデータを保
持している状態で活性化される。
ＲＥＴＲＹＩ（言分が非活性化されるのを待って、第４
図■に示すように、ＣＰＵ＃１は再度、共通バスを使用
して外部レジスタ読出しを要求する。これに対［７てＩ
ＯＰ ＃ １ ｔｊ’、 訪出しデータをデータバス
紳ＤＡＴＡＫ送出し、ＥＮ’Ｄ信号を活性化する。この
時点でＣＰ Ｕ＋ １ ｋｉ 読出しデータを受け取り
、１回のデータ転送が終了する。
図■に示すように、ＣＰＵ＃１は再度、共通バスを使用
して外部レジスタ読出しを要求する。これに対［７てＩ
ＯＰ ＃ １ ｔｊ’、 訪出しデータをデータバス
紳ＤＡＴＡＫ送出し、ＥＮ’Ｄ信号を活性化する。この
時点でＣＰ Ｕ＋ １ ｋｉ 読出しデータを受け取り
、１回のデータ転送が終了する。
々お、ＣＰＵ＃１からの要求によってＩＯＰ＃１が外部
（レジスタの読出し実行中、すなわちＲＥＴＲＹＩ信号
が活性化されている場合にＣＰＵ＃２からＩＯＰ＃ＩＫ
対して外部レジスタ乎“込み要求が発行された焦合に娃
、ぎ１４図Ｃ）に示すように、１１１ＣＰＵ＃２に対応
する躯１の信号線ＲＥＴＲＹ２を活性化してＥＮＤ信月
を活性化しバス使用権を解放する。その後に、ＣＰＵ＃
１とのデータ転送が纏４図（：Ｉｓで終了すると、ＩＯ
Ｐ＃ＩＵ：ＲＥＴＲＹ２侶号を非活性化してＣＰＵ＃２
に辿知し、どれを持って、ＣＰＵ＃２は再度、バス使用
権を獲得して外部レジスタ書込み要求を発行する。この
過程を第４図■に示す、この時点でＩＯＰ＃１．ｉｊ外
部レジスタアドレスと書込みデータを各々レジスタＲＥ
Ｇ２とＲＥＧ４ （第１０図）Ｋ格納して、ＣＰＵ＃２
に対応する第２の信号線ＷＡ Ｉ Ｔ ２ ヲ活性化Ｌ
テＣＰＵ ＃２ Ｋ逆知シ、ＥＮＤ信号を活性化して
バス使用権をＮ＃する。こゎと同時にＩＯＰ主制御部（
図示せず）に対して外部レジスタ書込み要求信号Ｅ Ｔ
Ｒ，ＷＴ ＲＱ （第９図）を活性化して外部レジス
タの１込みを指示する。ＩＯＰ主制御部はＴＥ １’
ＲＷＴ ＲＱ信号の活性（ｅにより外部レジスタアドレ
スＡＤＲ８Ｉ（妃１０図）で指定された外部レジスタに
、■込みデータ■ｒＤＡＴＡ Ｉ （ｆｆｉ １０図）
の書込み動作を実行する。この外部レジスタへの書込み
動作は、学なるレジスタへのデータの格納の場合もあれ
ば、それに供って一連の入出力動作が実行される場合も
ある。才だ、その結果によっては、ＩＯＰ＃１からＣＰ
Ｕ＃２への割込み動作が行われる場合もある。外部レジ
スタの書込み動作が終了するとＩＯＰ主１ｊ制御部は外
部レジスタ智込み終了信号ＷＴＥＮＤ（第９図）を活性
化する。これによ！１１、ＷＡＩＴ２信号は非活性化さ
れ、ｃＰＵ＃２は外部レジスタ！込み動作の完了を認知
するこの過程を第４図■に示す。
（レジスタの読出し実行中、すなわちＲＥＴＲＹＩ信号
が活性化されている場合にＣＰＵ＃２からＩＯＰ＃ＩＫ
対して外部レジスタ乎“込み要求が発行された焦合に娃
、ぎ１４図Ｃ）に示すように、１１１ＣＰＵ＃２に対応
する躯１の信号線ＲＥＴＲＹ２を活性化してＥＮＤ信月
を活性化しバス使用権を解放する。その後に、ＣＰＵ＃
１とのデータ転送が纏４図（：Ｉｓで終了すると、ＩＯ
Ｐ＃ＩＵ：ＲＥＴＲＹ２侶号を非活性化してＣＰＵ＃２
に辿知し、どれを持って、ＣＰＵ＃２は再度、バス使用
権を獲得して外部レジスタ書込み要求を発行する。この
過程を第４図■に示す、この時点でＩＯＰ＃１．ｉｊ外
部レジスタアドレスと書込みデータを各々レジスタＲＥ
Ｇ２とＲＥＧ４ （第１０図）Ｋ格納して、ＣＰＵ＃２
に対応する第２の信号線ＷＡ Ｉ Ｔ ２ ヲ活性化Ｌ
テＣＰＵ ＃２ Ｋ逆知シ、ＥＮＤ信号を活性化して
バス使用権をＮ＃する。こゎと同時にＩＯＰ主制御部（
図示せず）に対して外部レジスタ書込み要求信号Ｅ Ｔ
Ｒ，ＷＴ ＲＱ （第９図）を活性化して外部レジス
タの１込みを指示する。ＩＯＰ主制御部はＴＥ １’
ＲＷＴ ＲＱ信号の活性（ｅにより外部レジスタアドレ
スＡＤＲ８Ｉ（妃１０図）で指定された外部レジスタに
、■込みデータ■ｒＤＡＴＡ Ｉ （ｆｆｉ １０図）
の書込み動作を実行する。この外部レジスタへの書込み
動作は、学なるレジスタへのデータの格納の場合もあれ
ば、それに供って一連の入出力動作が実行される場合も
ある。才だ、その結果によっては、ＩＯＰ＃１からＣＰ
Ｕ＃２への割込み動作が行われる場合もある。外部レジ
スタの書込み動作が終了するとＩＯＰ主１ｊ制御部は外
部レジスタ智込み終了信号ＷＴＥＮＤ（第９図）を活性
化する。これによ！１１、ＷＡＩＴ２信号は非活性化さ
れ、ｃＰＵ＃２は外部レジスタ！込み動作の完了を認知
するこの過程を第４図■に示す。
次に、ＣＰＵ＃１とＣＰＵ＃２からの外部レジスタ読出
し及び書込みゃが第４図の場合と若干異なるタイミング
でＩＯＰ＃１に発行さゎた場合の動作ｆｊｌ ｆ第５図
に示す。
し及び書込みゃが第４図の場合と若干異なるタイミング
でＩＯＰ＃１に発行さゎた場合の動作ｆｊｌ ｆ第５図
に示す。
第５図の■け第４図の■とまったく同じ動作であるが、
その後、Ｉ ＯＰ＃ １がｃＰＵ＃１からの要求に応じ
て、外部レジスタ請出しレジスタ読出し動作を行い、Ｍ
出しデータが準備できてｃＰＵ＃１に辿知した時点で、
ＣＰＵ＃２がらの外部レジスタ切込み要求が発行され六
＠、合である。この過程を第５図■に示す。この焦合、
ＩＯＰ＃１け、レジスタＲＥＧ３’（詑１０図に保持し
ているＣＰＵ識別情報ＣＰＵＩＤＦとＣＰＵ識別情ｆＡ
紳士のＣＰＵ識別情報ＣＰＵＩＤが異方るためＣ，ＰＵ
＃２に対応する第１の信号線ＲＥＴＲＹ２及びバス使用
終了信号活性化して１度、バス使用権を開放する。
その後、Ｉ ＯＰ＃ １がｃＰＵ＃１からの要求に応じ
て、外部レジスタ請出しレジスタ読出し動作を行い、Ｍ
出しデータが準備できてｃＰＵ＃１に辿知した時点で、
ＣＰＵ＃２がらの外部レジスタ切込み要求が発行され六
＠、合である。この過程を第５図■に示す。この焦合、
ＩＯＰ＃１け、レジスタＲＥＧ３’（詑１０図に保持し
ているＣＰＵ識別情報ＣＰＵＩＤＦとＣＰＵ識別情ｆＡ
紳士のＣＰＵ識別情報ＣＰＵＩＤが異方るためＣ，ＰＵ
＃２に対応する第１の信号線ＲＥＴＲＹ２及びバス使用
終了信号活性化して１度、バス使用権を開放する。
この後、ぎ５図■に示すｃＰＵ＃４−１とのデータ転送
が完了した後にＣＰＵ＃２とのデータ転送動作を実行す
る。この１程を第５図■、＠１に示す。この過程は第４
図■、■とオったく同じである。
が完了した後にＣＰＵ＃２とのデータ転送動作を実行す
る。この１程を第５図■、＠１に示す。この過程は第４
図■、■とオったく同じである。
以上説明したＩＯＰの状態とその′＃朝において、ＣＰ
Ｕから起動があった場合の動作を寸とめて第１１図に示
す。
Ｕから起動があった場合の動作を寸とめて第１１図に示
す。
（へ）発明の効叩
本発明１／ｎ、ｌ：わげ、共通バスを使用した１回のデ
ータ転送の途中で共５小バスの使用（ｐを解放すること
が可峠となり、これにより共通バスの１回の占有時間を
知縮することができる。
ータ転送の途中で共５小バスの使用（ｐを解放すること
が可峠となり、これにより共通バスの１回の占有時間を
知縮することができる。
第１図本発明を実施した情報処理装置の楢”成例Ｆ ２
４１ 共通バスのバスモード線の詳細内容Ｐ３図共通バ
スのＣＰＵ譜剃悄卸紳の詳細内容第４図、躯５図本発明
の実施例を３１ン明するタイムチャート ツ６共通通バス制御装Ｒ↑（ＢＢＣ）の論理回路図 第７図、第８図中央処理硅宿（ＣＩ）Ｕ）の論理回路図 第９図、第１０図入出力如琥赴°広（ＩＯＰ、）の論理
回路図 舘１１図入出力処理蓼ｆｉｉ （ＩＯＰ ）の状陣とそ
の状態における動作を説明する図 図中、０１〜Ｇ３：６２は論理ゲート、Ｆ’Ｉ”１〜Ｆ
Ｆ１３はＪＫフリップフロップ、ＲＥＧｌ〜ＲＥＧ ５
はレジスタ、ＤＥＣはデコーダ、Ｒ１−Ｒ８はプルアッ
プ抵抗である。
４１ 共通バスのバスモード線の詳細内容Ｐ３図共通バ
スのＣＰＵ譜剃悄卸紳の詳細内容第４図、躯５図本発明
の実施例を３１ン明するタイムチャート ツ６共通通バス制御装Ｒ↑（ＢＢＣ）の論理回路図 第７図、第８図中央処理硅宿（ＣＩ）Ｕ）の論理回路図 第９図、第１０図入出力如琥赴°広（ＩＯＰ、）の論理
回路図 舘１１図入出力処理蓼ｆｉｉ （ＩＯＰ ）の状陣とそ
の状態における動作を説明する図 図中、０１〜Ｇ３：６２は論理ゲート、Ｆ’Ｉ”１〜Ｆ
Ｆ１３はＪＫフリップフロップ、ＲＥＧｌ〜ＲＥＧ ５
はレジスタ、ＤＥＣはデコーダ、Ｒ１−Ｒ８はプルアッ
プ抵抗である。
Claims (1)
- 【特許請求の範囲】 １、複数の主モジュールと主モジュールによシ制御され
る複数の従モジーールとを共通バスで接続し、任意の主
モジュールと任意の従モジュールとの間で情報転送を行
うための共通バス制御方式において、各主モジュールに
対応して設けられ、各従モジュールから出力される信号
の論理オリがとられて主モジーールに入力される第１の
信号線と、各主モジュールに対応して設けられ、各従モ
ジーールから出力される信号の論理和かとられて、主モ
ジュールに入力される鉗２の信号線と、前記複数の主モ
ジーールのいずれかが共通バスを使用している際に、共
通バスを使用している主モジュールを識別する主モジユ
ール識別情報が送出される主モジユール識別情報線と、
各従モジュールに、主モジユール識別情報を格納する主
そジーール識別情報格納手段とを設け、館】の主モジュ
ールと第１の従モジュールとの間で情報転送を行う場合
に、第１の主モジーールは共通バスのバス使用権を獲得
し、共通バスを介して第１の従モジュールに対して情報
電送要求を発行し７、第１の従モジーールは自己宛の情
報転送要求を検出した時点でただちに請求された情報転
送が行えない娑合には、主モジユール識別情＠組上の主
モジュール識別幅報をモジュール識別情報格納手段に格
納し、第１の主モジュールに対応するν１１の信号線を
活性化して第１の主モジュールに通知しバス使用権を解
放させ、その後、情報転送の準備ができた時点で前記第
１の信号線を非活性化して第１の主モジュールに通知し
、該通知により、第１の主モジュールは再度バス使用権
を獲得して情報転送を行うことを特徴とする共通バス制
御方式。 ２ 特許請求範囲１の共通バス制御方式であシ、第１の
主モジュールから第１の従モジニールへ情報転送を行う
場合に１ｍ＋の主モジュールは共通バスのバス使用権を
獲得し、共通バスを介して第１の従モジーールに対して
情報転送完了を発行し、第１の従モジュールは自己宛の
情報転送要求を検出し情報を受け取った時点で第１の主
モジュールに対してただちに情報転送完了を通知できな
い場合には、主モジュール識別情Ｓ線上の主モジユール
識別情報を主モジユール識別情報格納手段に格納し、第
１の主モジュールに対応する第２の信号線を活性化して
第１の主モジュールに通知しバス使用権を解放させ、そ
の後、情報転送完了を通知できるようになった時点で帥
記第２の信号線を非活性化して第１の主モジュールに通
知し、該通知により第１の主モジュールは情報転送完了
を関知することを特徴とする共通バス制御方式。 ３ 特許諸求範囲ｌ又ね２の共通バス制御方式であり、
第１の従モジュールが、第１の主モジュールからの情報
転送要求に対して前記加１の信号線又は前記第２の信号
線を活性化して応答した後、当該信号線を非活性化する
前に、第２の主モジュールからの情報転送要求を検出し
た場合には、主モジユール識別情報格納手段の内容は更
新せず、第２の主モジュールに対応する舘１の信号線を
活性化して通知しバス使用権を解放させ、その後、第１
の主モジュールとの情報転送が完了した時点で第２の主
モジュールに対応する第１の信号線は非活性化して第２
の主モ’／ｚ−ルに通知し、該通知により第２の主モジ
ュールは再度バス使用権を獲得して情報転送を行うこと
を特徴とする共通バス制御方式。 ４ ％許晶求範、Ｐ１３の共通バス制御方式であり、第
１の従モジュールが、第１の主モジュールからの情報転
送要求に対して前記第１の信号線を活性化して応答し、
その後に情報転送の準僚ができた時点で前記第１の信号
線を非活性化して通知した後に、共通バスを介して自己
宛の情報転送要求を検出した場合、主モジユール識別情
報線上の主モジユール識別情報と主モジユール識別格納
手段の内容を比較して、一致したならば、前記情報転送
要求が第１の主モジュールから発行されたものとして情
報転送を行い、不一致の場合には、前記情報転送が第１
の主モジュールとは異なる第２の主モジュールから発行
されたものとみなし、第２の主モジュールに対応する第
１の信号線を活性化して応答し、バス使用権を解放させ
ることを特徴とする共通バス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18824183A JPS6079456A (ja) | 1983-10-07 | 1983-10-07 | 共通バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18824183A JPS6079456A (ja) | 1983-10-07 | 1983-10-07 | 共通バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079456A true JPS6079456A (ja) | 1985-05-07 |
Family
ID=16220257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18824183A Pending JPS6079456A (ja) | 1983-10-07 | 1983-10-07 | 共通バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189550A (ja) * | 1985-12-16 | 1987-08-19 | エイ・ティ・アンド・ティ・コーポレーション | マルチプロセツサシステムにおけるプロセツサアクセス制御装置 |
| WO2003014947A1 (fr) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Appareil hote, dispositif electronique et procede de commande de systeme de transmission |
-
1983
- 1983-10-07 JP JP18824183A patent/JPS6079456A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189550A (ja) * | 1985-12-16 | 1987-08-19 | エイ・ティ・アンド・ティ・コーポレーション | マルチプロセツサシステムにおけるプロセツサアクセス制御装置 |
| WO2003014947A1 (fr) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Appareil hote, dispositif electronique et procede de commande de systeme de transmission |
| US7058741B2 (en) | 2001-08-02 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | System for suspending processing by a first electronic device on a data line to allow a second electronic device to use the data line, with subsequent resumption of the processing of the first electronic device |
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