JPS6077254A - 共通バス制御方式 - Google Patents
共通バス制御方式Info
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- JPS6077254A JPS6077254A JP18555683A JP18555683A JPS6077254A JP S6077254 A JPS6077254 A JP S6077254A JP 18555683 A JP18555683 A JP 18555683A JP 18555683 A JP18555683 A JP 18555683A JP S6077254 A JPS6077254 A JP S6077254A
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- iop
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は情報処理装置を構成する複数のモジーールの間
でデータ転送を行うために使用される共通バスの制御方
式に係り、特に、１回のデータ転送の途中で共通バスの
使用権を解放することを可能としたバス制御方式に関す
る。
でデータ転送を行うために使用される共通バスの制御方
式に係り、特に、１回のデータ転送の途中で共通バスの
使用権を解放することを可能としたバス制御方式に関す
る。
（ロ） 従来技術と問題点
従来の共通バス制御方式としては、１度、共通バスの使
用権を獲得したならば、配置憶装置への書込み動作又は
読出し動作、あるいは周辺装置の外部レジスタへの書込
み動作又は読出し動作等の１回のデータ転送の期間中は
共通バスを占有して使用し、データ転送が終了した後、
共通バスの使用権を解放する方式が一般的である。
用権を獲得したならば、配置憶装置への書込み動作又は
読出し動作、あるいは周辺装置の外部レジスタへの書込
み動作又は読出し動作等の１回のデータ転送の期間中は
共通バスを占有して使用し、データ転送が終了した後、
共通バスの使用権を解放する方式が一般的である。
ところが、周辺装置として外部レジスタへの書込み動作
又ｔ／ｉ読出し動作に時間のかかる低速な周辺装置を使
用する場合には上記従来の共通バス制置１１方式では比
較的長い期間にわたって共通バスが占有され、この期間
中は共通バスに接続された他のモジュールは共通バスを
使用できないため、データ転送が保留され、オーバラン
又はアンダランが発生する危険性があった。
又ｔ／ｉ読出し動作に時間のかかる低速な周辺装置を使
用する場合には上記従来の共通バス制置１１方式では比
較的長い期間にわたって共通バスが占有され、この期間
中は共通バスに接続された他のモジュールは共通バスを
使用できないため、データ転送が保留され、オーバラン
又はアンダランが発生する危険性があった。
また、周辺装置によっては、その周辺装置の特定の外部
レジスタへの書込み指示を検出した場合には、記憶装置
への書込み又は読出しを含む一連の入出力処理を実行し
た後、その実行結果を応答信号として返送し前記外部レ
ジスタへの書込み動作を完結するものがあるが、上記従
来の共通パス制御方式では、外部レジスタへの書込み動
作中はそのために共通バスが占有されるため、その途中
で、さらに共通バスを使用して記憶装置への書込み又は
読出しを行うことは不可能であった。
レジスタへの書込み指示を検出した場合には、記憶装置
への書込み又は読出しを含む一連の入出力処理を実行し
た後、その実行結果を応答信号として返送し前記外部レ
ジスタへの書込み動作を完結するものがあるが、上記従
来の共通パス制御方式では、外部レジスタへの書込み動
作中はそのために共通バスが占有されるため、その途中
で、さらに共通バスを使用して記憶装置への書込み又は
読出しを行うことは不可能であった。
（ハ）発明の目的
本発明の目的は、上記従来の共通パス制御方式の欠点を
克服した、１回のデータ転送の途中で共通バスの使用権
を解放し共通バスの占有時間全短縮することが可能な共
通パス制御方式を提供することにある。
克服した、１回のデータ転送の途中で共通バスの使用権
を解放し共通バスの占有時間全短縮することが可能な共
通パス制御方式を提供することにある。
に）発明の構成
上記目的を達成するために本発明は、共通バスに接続さ
れた第１のモジュールと第２のモジュールの間で、該共
通バスを使用してデータ転送を行うための共通パス制御
方式において、上記第１のモジュールは上記共通バスの
使用権を獲得し、上記共通バスを介して上記第２のモジ
ュールに対してデータ転送要求を発行し、上記第２のモ
ジュールは自己宛のデータ転送要求を検出した時点で直
ちにデータ転送を行えかい場合には、上記第２のモジュ
ールから上記第１のモジュールに対して設けられた第１
の信号線を活性化して上記第１のモジュールに通知しバ
ス使用権を解放させ、その後データ転送の漁備ができた
時点で上記第１の信号線を非活性化して上記第１のモジ
ュールに通知し、該通知により、上記第１のモジュール
は再度バス使用権を獲得してデータ転送を行うことを特
徴とし、さらに、共通バスに接続された第１のモジュー
ルと第２のモジュールの間で、該共通バスを使用して上
記第１のモジュールから上記第２のモジュールヘデータ
転送を行うためのバス制御方式にＰいて、上記第１のモ
ジュールは上記共通ノ５スのｋ ｅｅ＋ ＪＭ ＋Ｐ−
ｔＩ＃４日＋ １− ｅコ−１４−躯、ｚ −ｔ ＜−
ｂｌ イＬし倹つのモジュールに対してデータ転送要求
を発行し、上記第２のモジュールは自己宛のデータ転送
要求を検出しデータを受取った時点で、上記第１のモジ
ュールに対して直ちにデータ転送完了を通知できカい場
合には、上記第２のモジュールから上記第１のモジュー
ルに対して設けられ泥第２の信号線を活性化して上記第
１のモジュールに通知し、バス使用権を解放させ、その
後、データ転送完了を通知できるように万った時点で上
記第２の信号線を非活性化して上記第１のモジュールに
通知し該通知により、上記第１のモジュールはデータ転
送の完了を認知することを特徴とするものである。
れた第１のモジュールと第２のモジュールの間で、該共
通バスを使用してデータ転送を行うための共通パス制御
方式において、上記第１のモジュールは上記共通バスの
使用権を獲得し、上記共通バスを介して上記第２のモジ
ュールに対してデータ転送要求を発行し、上記第２のモ
ジュールは自己宛のデータ転送要求を検出した時点で直
ちにデータ転送を行えかい場合には、上記第２のモジュ
ールから上記第１のモジュールに対して設けられた第１
の信号線を活性化して上記第１のモジュールに通知しバ
ス使用権を解放させ、その後データ転送の漁備ができた
時点で上記第１の信号線を非活性化して上記第１のモジ
ュールに通知し、該通知により、上記第１のモジュール
は再度バス使用権を獲得してデータ転送を行うことを特
徴とし、さらに、共通バスに接続された第１のモジュー
ルと第２のモジュールの間で、該共通バスを使用して上
記第１のモジュールから上記第２のモジュールヘデータ
転送を行うためのバス制御方式にＰいて、上記第１のモ
ジュールは上記共通ノ５スのｋ ｅｅ＋ ＪＭ ＋Ｐ−
ｔＩ＃４日＋ １− ｅコ−１４−躯、ｚ −ｔ ＜−
ｂｌ イＬし倹つのモジュールに対してデータ転送要求
を発行し、上記第２のモジュールは自己宛のデータ転送
要求を検出しデータを受取った時点で、上記第１のモジ
ュールに対して直ちにデータ転送完了を通知できカい場
合には、上記第２のモジュールから上記第１のモジュー
ルに対して設けられ泥第２の信号線を活性化して上記第
１のモジュールに通知し、バス使用権を解放させ、その
後、データ転送完了を通知できるように万った時点で上
記第２の信号線を非活性化して上記第１のモジュールに
通知し該通知により、上記第１のモジュールはデータ転
送の完了を認知することを特徴とするものである。
（ホ）発明の実施例
本発明を実施した情報処理装置の構成例を第１図に示す
。第１図の情報処理装置は、共通バスにより結合された
中央処理装置ＣＰＵ、記憶装置ＭＥＭ、２台の入出力処
理装置ＩＯＰ＃１．ＩＯＰ＃２（以下ＩＯＰと略す）お
よび共通バスの使用権割付け、解放を制御する共通バス
制御装置ＣＢＣから構成される装置 中央処理装置ＣＰＵは共通バスを使用して記憶装置ＭＥ
Ｍに対するデータの書込み動作及び読出し動作を行う。
。第１図の情報処理装置は、共通バスにより結合された
中央処理装置ＣＰＵ、記憶装置ＭＥＭ、２台の入出力処
理装置ＩＯＰ＃１．ＩＯＰ＃２（以下ＩＯＰと略す）お
よび共通バスの使用権割付け、解放を制御する共通バス
制御装置ＣＢＣから構成される装置 中央処理装置ＣＰＵは共通バスを使用して記憶装置ＭＥ
Ｍに対するデータの書込み動作及び読出し動作を行う。
また、入出力処理装置ＩＯＰに対して入出力動作の開始
を指示したり、入出力処理装置ＩＯＰの状態を調べたり
するために、入出力処理装置ＩＯＰ内の外部レジスタに
対するデータの書込み動作及び読出し動作を行う。
を指示したり、入出力処理装置ＩＯＰの状態を調べたり
するために、入出力処理装置ＩＯＰ内の外部レジスタに
対するデータの書込み動作及び読出し動作を行う。
寸だ、入出力処理装置ＩＯＰは中央処理装置ＣＰＵから
の指示により、当材入出力処理装置’ＩＯＰに接続され
た入出力装置（図示せず）との間で入出力動作を行い、
入出力装置から受領したデータ又は入出力装置に送出す
るデータを、共通バスを使用して記憶装置へ書込み又は
記憶装置から読み出す。
の指示により、当材入出力処理装置’ＩＯＰに接続され
た入出力装置（図示せず）との間で入出力動作を行い、
入出力装置から受領したデータ又は入出力装置に送出す
るデータを、共通バスを使用して記憶装置へ書込み又は
記憶装置から読み出す。
次に第１図に基づいて、共通バスを構成する信Ｊ？Ｊ線
の機能を説明する。
の機能を説明する。
共通バス使用権要求線ＲＥＱＩ、ＲＥＱ２．ＲＥＱ３は
中央処理装置ＣＰＵ、入出力処理装置ＩＯＰが共通バス
の使用権を要求する揚台に活性化される。
中央処理装置ＣＰＵ、入出力処理装置ＩＯＰが共通バス
の使用権を要求する揚台に活性化される。
ＣＰＵ、ＩＯＰのモジュールのうちの少なくとも１台の
モジ、−ルが共通バスの使用権を要求している場合には
、共通バス割面１装置ＣＢＣはそれらのモジュール間の
あらかじめ設定された優先順位に従って、そのうちの１
台のモジュールに対して共通ハスの使用権を与え、その
モジュールに対応する共通バス使用権許可線ＡＣＫＩ、
ＡＣＫ２．ＡＣＫ３を活性化して通知する。
モジ、−ルが共通バスの使用権を要求している場合には
、共通バス割面１装置ＣＢＣはそれらのモジュール間の
あらかじめ設定された優先順位に従って、そのうちの１
台のモジュールに対して共通ハスの使用権を与え、その
モジュールに対応する共通バス使用権許可線ＡＣＫＩ、
ＡＣＫ２．ＡＣＫ３を活性化して通知する。
アドレスバス線ＡＤＲ１ｔ、記憶装置又は外部レジスタ
のアドレスを指定する信号線である。
のアドレスを指定する信号線である。
バスモード線ＭＯＤＥは共通バスを使用して行うデータ
転送の種類を指定する信号線であり、第２図に示す４本
の信号線ＭＥＭＲＤ、ＭＥＭＷＴ、ＥＴＲＲＤ。
転送の種類を指定する信号線であり、第２図に示す４本
の信号線ＭＥＭＲＤ、ＭＥＭＷＴ、ＥＴＲＲＤ。
ＥＴＲＷＴから成る。
バス使用権を許可されたモジュールはアドレスパ、ＪＩ
ＡＤＲ８にアドレスを送出し、４本のバスモード信号線
のうちのいずれか１本を活性化する。
ＡＤＲ８にアドレスを送出し、４本のバスモード信号線
のうちのいずれか１本を活性化する。
データハス線ババスモード研及びアドレスバス線により
指定されたモジュールがデータを送出する。バスモード
線のうち、ＭＥＭＷＴ又はＥＴＲＷＴのいずれかが活性
化されている場合には、バス使用権ｔｌ−獲得したモジ
ュールが記憶装置又は外部レジスタへの書込みデーＪを
送出する。バスモード線のうちＭＥＭＲＤが活性化され
ている場合には記憶装置が、指定されたアドレスからの
読出しデータを送出する。バスモード線のうちＥＴＲＲ
Ｄが活性化されている場合には、アドレスバス線で指定
されるアドレスの外部レジスタヲ持つモジュールが、そ
の外部レジスタのデータを送出する。
指定されたモジュールがデータを送出する。バスモード
線のうち、ＭＥＭＷＴ又はＥＴＲＷＴのいずれかが活性
化されている場合には、バス使用権ｔｌ−獲得したモジ
ュールが記憶装置又は外部レジスタへの書込みデーＪを
送出する。バスモード線のうちＭＥＭＲＤが活性化され
ている場合には記憶装置が、指定されたアドレスからの
読出しデータを送出する。バスモード線のうちＥＴＲＲ
Ｄが活性化されている場合には、アドレスバス線で指定
されるアドレスの外部レジスタヲ持つモジュールが、そ
の外部レジスタのデータを送出する。
なお、２台の異なるＩＯＰ内の外部レジスタには異なる
アドレスが付与されている。
アドレスが付与されている。
中央処理装置ＣＰＵが共通バスを使用して入出力装置Ｉ
ＯＰの外部レジスタに対して読出し動作および書込み
動作を実行した場合のタイムチャート例を第３図Ｐよび
第４図に示す。
ＯＰの外部レジスタに対して読出し動作および書込み
動作を実行した場合のタイムチャート例を第３図Ｐよび
第４図に示す。
また、中央処理装置ＣＰＵの共通バスインタフェースを
制御する部分の論理回路図を第５図および第６図に、入
出力処理装［ＩＯＰの共通パスインタフェースを制御す
る部分の論理回路図を第７図および第８図に、共通パス
制御値ｖ、ＣＢＣの論理回路図を第９図にそれぞれ示す
。な２、第７図および第８図では、中央処理装置ＣＰＵ
から発行された外部レジスタ書込み又は読出し動作を入
出力処理装置ＩＯＰが実行するために必要な部分の論理
回路が主として示されており、入出力処理装置ＩＯＰが
記憶装置Ｍｌｉ３Ｍに対して書込み又は読出し動作を実
行するために必要な部分の論理回路は省略されている。
制御する部分の論理回路図を第５図および第６図に、入
出力処理装［ＩＯＰの共通パスインタフェースを制御す
る部分の論理回路図を第７図および第８図に、共通パス
制御値ｖ、ＣＢＣの論理回路図を第９図にそれぞれ示す
。な２、第７図および第８図では、中央処理装置ＣＰＵ
から発行された外部レジスタ書込み又は読出し動作を入
出力処理装置ＩＯＰが実行するために必要な部分の論理
回路が主として示されており、入出力処理装置ＩＯＰが
記憶装置Ｍｌｉ３Ｍに対して書込み又は読出し動作を実
行するために必要な部分の論理回路は省略されている。
まず、第３図のタイムチャートに添って、中央処理装置
ＣＰＵが入出力処理装置ＩＯＰの外部レジスタに対して
読出し動作を行う場合の動作を説明する。
ＣＰＵが入出力処理装置ＩＯＰの外部レジスタに対して
読出し動作を行う場合の動作を説明する。
第５図および第６図において、ＣＰＵ主制御部（崗示せ
ず）からの信号線ＡＤＲ８Ｃには外部レジスタアドレス
が、また、信号線ＭＥＭＲＤＣ。
ず）からの信号線ＡＤＲ８Ｃには外部レジスタアドレス
が、また、信号線ＭＥＭＲＤＣ。
Ｍ１２ＭＷＴＣ，ＥＴＲＲＤＣ，ＥＴＲＷＴＣにはＥＴ
ＲＲＤＣのみが活性化されて出力され、信号線ＲＥＱＣ
が活性化される。この結果、デー）Ｇ７’ｔ−通して共
通バス使用権要求信号線ＲＥＱ１が活性化される。
ＲＲＤＣのみが活性化されて出力され、信号線ＲＥＱＣ
が活性化される。この結果、デー）Ｇ７’ｔ−通して共
通バス使用権要求信号線ＲＥＱ１が活性化される。
第９図の共通バス制御装置ＣＢＣでは、ゲートＧ３４．
Ｇ３５．Ｇ３６によって信号線ＲＥＱＩ。
Ｇ３５．Ｇ３６によって信号線ＲＥＱＩ。
ＲＥＱ２．Ｒ，ＥＱ３の優先選択動作が行われるがその
うちＲＥＱ ］のみ活性化されている場合には、〜 共通バス使用権許可信号ｎｈｃＫｘが活性化されて応答
される。
うちＲＥＱ ］のみ活性化されている場合には、〜 共通バス使用権許可信号ｎｈｃＫｘが活性化されて応答
される。
ＡＣＫ１ＣＫ１前号されると、＠６図に２いてゲートＧ
１４．Ｇ１９．Ｇ２０．Ｇ２１．Ｇ２２が開いて、アド
レスバスｉｌＡ］）Ｒ８には外部レジスタアドレスが、
バスモード線に１ｄＥＴＲＲＤのみ活性化して出力され
る。
１４．Ｇ１９．Ｇ２０．Ｇ２１．Ｇ２２が開いて、アド
レスバスｉｌＡ］）Ｒ８には外部レジスタアドレスが、
バスモード線に１ｄＥＴＲＲＤのみ活性化して出力され
る。
第７図及び第８図の入出力処理装置ＩＯＰでは、デコー
ダＩ） ＥＣがアドレスバス線ＡＤＲ８上のアドレス士
デコードし、自装置内の外部レジスタのアドレスならば
ゲートＧ２３．Ｇ２４，０２ｇを駆動する。この結果、
デー）Ｇ２３．Ｇ２６の出力信号が活性化され、フリ、
ブフロップＦＦ５゜ＦＦ７がセットされ、共通バスに対
してＲＥ’Ｉ’ＲＹ信号と［「石信号が活性化されて出
力される。
ダＩ） ＥＣがアドレスバス線ＡＤＲ８上のアドレス士
デコードし、自装置内の外部レジスタのアドレスならば
ゲートＧ２３．Ｇ２４，０２ｇを駆動する。この結果、
デー）Ｇ２３．Ｇ２６の出力信号が活性化され、フリ、
ブフロップＦＦ５゜ＦＦ７がセットされ、共通バスに対
してＲＥ’Ｉ’ＲＹ信号と［「石信号が活性化されて出
力される。
ｌか、７リツプ７０ツブＦＦ７Ｕセツトされた次のマシ
ンサイクルでリセットされるため、その出力信号ｇＮＤ
ｆｌｌマシンサイクルのみ活性化さｎこの信号により、
アドレスバス線ＡＤＲ８上の外部レジスフアドレスがレ
ジスタ）七ＥＧ２に格納される。また、フリップ７０ツ
ブＦＦ’５の出力信号ＲＴ ＲＹ ＦけＩ ＯＬ）主制
御部（図示、、ｌ？ず）へ、外部レジスタ読出し指示フ
ラグとして供給されている。ＩＯＰ主制主制御性１イク
ロプログラム制御方式で実現されており、ＲＴＲＹＦ（
Ｍ号の活性化により当該マイクロプログラムへの割込み
が発生し外部レジスタ読出し指示が通知される。
ンサイクルでリセットされるため、その出力信号ｇＮＤ
ｆｌｌマシンサイクルのみ活性化さｎこの信号により、
アドレスバス線ＡＤＲ８上の外部レジスフアドレスがレ
ジスタ）七ＥＧ２に格納される。また、フリップ７０ツ
ブＦＦ’５の出力信号ＲＴ ＲＹ ＦけＩ ＯＬ）主制
御部（図示、、ｌ？ず）へ、外部レジスタ読出し指示フ
ラグとして供給されている。ＩＯＰ主制主制御性１イク
ロプログラム制御方式で実現されており、ＲＴＲＹＦ（
Ｍ号の活性化により当該マイクロプログラムへの割込み
が発生し外部レジスタ読出し指示が通知される。
一方、共通バス転送終了信号Ｅ Ｎ Ｄの活性化により
共通バス使用権許可信号ＡＣＫＩは非活性化され、共逼
バス使用権は解放される。また、中火処理装置ＣＰＵで
は、第５図の７リツプフロツプＦＦ２がセットされ、Ｒ
Ｅ Ｔ ＲＹ信号が非活性化されるのを待合せる。
共通バス使用権許可信号ＡＣＫＩは非活性化され、共逼
バス使用権は解放される。また、中火処理装置ＣＰＵで
は、第５図の７リツプフロツプＦＦ２がセットされ、Ｒ
Ｅ Ｔ ＲＹ信号が非活性化されるのを待合せる。
外部レジスタ読出し指示を認知したＩＯＰ主ｍ＋＋ ｍ
部は、レジスタＲＢＥ Ｇ ２に格納されている外部レ
ジスフアドレスを読み出し、そのアドレスで指定さ几た
外部レジスタの読出しデータ′ｆＩ：信号線ＲＤＡＴＡ
Ｉ上に準備してデータ信号線信号紳ＤＴ Ｓ ＥＴを活
性化する。これにより、上記外部レジスタの読出しデー
タは第８図のレジスタＲＥＧ４に格納されると同時に第
７図の７リツプフロツブＦ’Ｆ４がセットされ、フリッ
プフロップＦＦ’５はリセットされる。との結果、活性
化されていたＲＥＴＲＹ信号は非活性化される。
部は、レジスタＲＢＥ Ｇ ２に格納されている外部レ
ジスフアドレスを読み出し、そのアドレスで指定さ几た
外部レジスタの読出しデータ′ｆＩ：信号線ＲＤＡＴＡ
Ｉ上に準備してデータ信号線信号紳ＤＴ Ｓ ＥＴを活
性化する。これにより、上記外部レジスタの読出しデー
タは第８図のレジスタＲＥＧ４に格納されると同時に第
７図の７リツプフロツブＦ’Ｆ４がセットされ、フリッ
プフロップＦＦ’５はリセットされる。との結果、活性
化されていたＲＥＴＲＹ信号は非活性化される。
πＥＥＴＲＹ信号の非活性化に応答して中央処理装置ｉ
’ｔＣＰ ＵではフリップフロップＦ’Ｆ’２がリセッ
トされると同時に、デー）Ｇ９，０７を通して共通バス
使用権要求信号Ｒ，ＥＱ１が再度活性化される。
’ｔＣＰ ＵではフリップフロップＦ’Ｆ’２がリセッ
トされると同時に、デー）Ｇ９，０７を通して共通バス
使用権要求信号Ｒ，ＥＱ１が再度活性化される。
この結果、再変共通バスを使用してデータ転送が行われ
るが、前哨と異なり、第７ＰＸＪのフＩＪツ７°フロッ
プＦＦ’４がセットされているため、フＩＪ ツブフロ
ップＦ’Ｆ５げセットされず、ＲＥＴＲＹ信号は活性化
されない。また、第８図のレジスタＲＥＧ ４には南効
か外部レジスタ読出しデータが格納されているので、Ｅ
ＮＤ信号が活性化されるタイミングでデータバスｆｉＤ
ＡＴＡに送出され、第６図の１） １１′ｒ＝ １＋、
−ｈ 、、、 ト’Ｋｈ−ＣＰＵ主制御部に供給される
。また、ＥＮＤ信号の活性化により、第５図のゲートＧ
８．Ｇ６．Ｇ１３を通してＥＮＤＣ信号が活性化され、
ＣＰＵ主制御部に列部レジスタ読出し動作の終了を通知
する。
るが、前哨と異なり、第７ＰＸＪのフＩＪツ７°フロッ
プＦＦ’４がセットされているため、フＩＪ ツブフロ
ップＦ’Ｆ５げセットされず、ＲＥＴＲＹ信号は活性化
されない。また、第８図のレジスタＲＥＧ ４には南効
か外部レジスタ読出しデータが格納されているので、Ｅ
ＮＤ信号が活性化されるタイミングでデータバスｆｉＤ
ＡＴＡに送出され、第６図の１） １１′ｒ＝ １＋、
−ｈ 、、、 ト’Ｋｈ−ＣＰＵ主制御部に供給される
。また、ＥＮＤ信号の活性化により、第５図のゲートＧ
８．Ｇ６．Ｇ１３を通してＥＮＤＣ信号が活性化され、
ＣＰＵ主制御部に列部レジスタ読出し動作の終了を通知
する。
以上説明したように、信号線■七ｉｉＥ Ｔ ＲＹを設
けることにより、中央処理装＠ｃｐｕから入出力処理装
＠ｌ Ｉ ＯＰの夕（部レジスタへの読出し動作を行う
際に、入出力処理装は：工ｏｐが読、出しデータを準イ
ｌ１ｉＪする期間中、共通パスの使用権全開放すること
が可６１（とηる。
けることにより、中央処理装＠ｃｐｕから入出力処理装
＠ｌ Ｉ ＯＰの夕（部レジスタへの読出し動作を行う
際に、入出力処理装は：工ｏｐが読、出しデータを準イ
ｌ１ｉＪする期間中、共通パスの使用権全開放すること
が可６１（とηる。
次に第４ＰＪのタイムチャートに添って、中央処理装置
ＣＰｔ１が入出力処理装置Ｉ ＯＰの外部レジスタに対
して書込み動作を行う場合の動作を説明する。
ＣＰｔ１が入出力処理装置Ｉ ＯＰの外部レジスタに対
して書込み動作を行う場合の動作を説明する。
第５図２よび第６図に２いて、ＣＰＵ主制御部（図示せ
ず）からの信号線ＡＤＲ８Ｃには外部レジスタアドレス
が、また、信＠線Ｍ′ＦｊＭＲＤＣ，ＭＥＭＷ−ＴＯ，
ＥＴＲ’ＲＤＣ，ＥＴＲＷＴＣ，には、ＥＥＴｉもＷＴ
Ｃのみが活性化されて出力さｎ５化号肋！’ＲＥＱＣが
活性化される。この結果、ゲートＧ７を通して共通バス
使用権要求信号線ＲＥＱ１が活性化される。
ず）からの信号線ＡＤＲ８Ｃには外部レジスタアドレス
が、また、信＠線Ｍ′ＦｊＭＲＤＣ，ＭＥＭＷ−ＴＯ，
ＥＴＲ’ＲＤＣ，ＥＴＲＷＴＣ，には、ＥＥＴｉもＷＴ
Ｃのみが活性化されて出力さｎ５化号肋！’ＲＥＱＣが
活性化される。この結果、ゲートＧ７を通して共通バス
使用権要求信号線ＲＥＱ１が活性化される。
第９図の共ｉ＾バス制制御荷置ＲＣでは、ゲートＧ３４
．Ｇ３５．Ｇ３６によって信号併ＲＥＱ １゜ＲＥＱ２
．ＲｇＱ３の優先選択動作が行われるがそのうちＲＥＱ
ｌのみ活性化されている場合には共通バス使用権許可信
号ＡＣＫＩが活性化されて応答される。
．Ｇ３５．Ｇ３６によって信号併ＲＥＱ １゜ＲＥＱ２
．ＲｇＱ３の優先選択動作が行われるがそのうちＲＥＱ
ｌのみ活性化されている場合には共通バス使用権許可信
号ＡＣＫＩが活性化されて応答される。
ＡＣＫ１信号が応答されると第６図においてゲートＧｌ
４．Ｇ１９．Ｇ２０．Ｇ２１．Ｇ２２が開い−て、ア
ドレスバスＭＡＴ’）Ｒ８には外部レジスタアドレスが
、バスモード線にはＥ Ｔ ＲＷＴのみ活）生伍して出
力される。
４．Ｇ１９．Ｇ２０．Ｇ２１．Ｇ２２が開い−て、ア
ドレスバスＭＡＴ’）Ｒ８には外部レジスタアドレスが
、バスモード線にはＥ Ｔ ＲＷＴのみ活）生伍して出
力される。
δへ７図および第８図の入出力処理装置ＩＯＰでは、デ
コーダＤＥＣがアドレスバスｇＡＤＲ８上のアドレスを
デコードし、自装置内の外部レジスタアドレスならば、
ゲートＧ２３．Ｇ２４，０２ｇを駆動する。この結果、
デー）Ｇ２４．Ｇ２６の出力信号が活性化され、フリッ
プフロップＦ’Ｆ６゜ドＦ７がセットされ、共通バスに
対して、ＷＡ Ｉ Ｔ傷ぢと［マ百信号が活性化されて
出力される。
コーダＤＥＣがアドレスバスｇＡＤＲ８上のアドレスを
デコードし、自装置内の外部レジスタアドレスならば、
ゲートＧ２３．Ｇ２４，０２ｇを駆動する。この結果、
デー）Ｇ２４．Ｇ２６の出力信号が活性化され、フリッ
プフロップＦ’Ｆ６゜ドＦ７がセットされ、共通バスに
対して、ＷＡ Ｉ Ｔ傷ぢと［マ百信号が活性化されて
出力される。
なお、フリップフロップＦＦ’７はセットされた次のマ
シンサイクルでリセットされるため、その出力信号ＥＮ
Ｄは１マシンサイクルのみ活性化される。この信号によ
りアドレスバス線ＡＤＲ８上の外部レジスタアドレスが
レジスタＲＥＧ２に、データバス線ＤＡＴＡ上の外部レ
ジスタ書込みデータがレジスタＲＥＧ３に格納される。
シンサイクルでリセットされるため、その出力信号ＥＮ
Ｄは１マシンサイクルのみ活性化される。この信号によ
りアドレスバス線ＡＤＲ８上の外部レジスタアドレスが
レジスタＲＥＧ２に、データバス線ＤＡＴＡ上の外部レ
ジスタ書込みデータがレジスタＲＥＧ３に格納される。
また、フリップフロップＦＦ６の出力信号ＷＡ Ｉ Ｔ
ＦはＩＯＰ主制御部（図示せず）へ、外部レジスタ書
込み指 −示フラグとして供給されている。ＩＯＰ主制
御部はマイクロプログラム制御方式で実現されて訃り、
ＷＡＩＴＦ信号の活性化により当該マイクロプログラム
への割込みが発生し、外部レジスタへの書込み指示が通
知される。
ＦはＩＯＰ主制御部（図示せず）へ、外部レジスタ書
込み指 −示フラグとして供給されている。ＩＯＰ主制
御部はマイクロプログラム制御方式で実現されて訃り、
ＷＡＩＴＦ信号の活性化により当該マイクロプログラム
への割込みが発生し、外部レジスタへの書込み指示が通
知される。
一方、共通バス転送終了信号ＥＮＤの活性化により、共
通バス使用権許可信号ＡＣＫ１け非活性化され、共通バ
ス使用権は解放される。また、中央処理装置ＣＰＵでは
第５図の７リツプ７ｃ１．ブＦＦ３がセットされＷＡ
Ｉ Ｔ信号が非活性化されるのを待合せる。外部レジス
タ書込み指示を認知したＩＯＰ主制御部はレジスタＲｇ
Ｇ２およびＲＥＧ３に格納されている外部レジスタアド
レスおよび書込みデータを読み出し、指定された外部レ
ジスタに対して書込み動作を実行する。この動作は外部
レジスタの種類によって、単なる外部レジスタへのデー
タの格納のみの場合もあれば、データの格納に続いてそ
のデータで指定される一連の入出力処理の実行を含む場
合もある。この外部レジスタへの書込み動作が終了した
時点でＷＴＥＮ−り信号を活性化する。これにより、第
７図のフリップフロップＦＦ６がリセットされ、ＷＡ
Ｉ Ｔ信号は非活性化される。
通バス使用権許可信号ＡＣＫ１け非活性化され、共通バ
ス使用権は解放される。また、中央処理装置ＣＰＵでは
第５図の７リツプ７ｃ１．ブＦＦ３がセットされＷＡ
Ｉ Ｔ信号が非活性化されるのを待合せる。外部レジス
タ書込み指示を認知したＩＯＰ主制御部はレジスタＲｇ
Ｇ２およびＲＥＧ３に格納されている外部レジスタアド
レスおよび書込みデータを読み出し、指定された外部レ
ジスタに対して書込み動作を実行する。この動作は外部
レジスタの種類によって、単なる外部レジスタへのデー
タの格納のみの場合もあれば、データの格納に続いてそ
のデータで指定される一連の入出力処理の実行を含む場
合もある。この外部レジスタへの書込み動作が終了した
時点でＷＴＥＮ−り信号を活性化する。これにより、第
７図のフリップフロップＦＦ６がリセットされ、ＷＡ
Ｉ Ｔ信号は非活性化される。
ＷＡＩＴ信号の非活性化により、中央処理装置ＣＰＵの
フリップフロップＦＦ３はリセットされ、同時にゲート
Ｇ１２．Ｇ１３を通してＥＮＤＣ信号が活性化され、Ｃ
ＰＵ主制御部に外部レジスタ書込み動作の終了を通知す
る。
フリップフロップＦＦ３はリセットされ、同時にゲート
Ｇ１２．Ｇ１３を通してＥＮＤＣ信号が活性化され、Ｃ
ＰＵ主制御部に外部レジスタ書込み動作の終了を通知す
る。
以上説明したように、信号線ＷＡＩＴ’ｅ設けることに
より中央処理装置ＣＰＵから入出力処理装ＭＩＯＰの外
部レジスタへの書込み動作を行う際に、入出力処理装置
１０Ｐが書込みデータを受領してから実際の書込み動作
を終了するまでの期間中、共通パスの使用権を解放する
ことが可能となる。
より中央処理装置ＣＰＵから入出力処理装ＭＩＯＰの外
部レジスタへの書込み動作を行う際に、入出力処理装置
１０Ｐが書込みデータを受領してから実際の書込み動作
を終了するまでの期間中、共通パスの使用権を解放する
ことが可能となる。
本発明の他の実施例を第１０図に示す。
第１０図の情報処理装置は、共通パスにより結合された
２台の中央処理装置ＣＰ Ｕ＃ １ 、 ＣＰＵ−＃：
２゜記憶装置ＭＥＭ、４台の入出力処理装置ＩＯＰ＃１
゜ＩＯＰ＃２．ＩＯＰ＃３．ＩＯＰ＃４および共通バス
制御装置ＣＢＣから構成されている。
２台の中央処理装置ＣＰ Ｕ＃ １ 、 ＣＰＵ−＃：
２゜記憶装置ＭＥＭ、４台の入出力処理装置ＩＯＰ＃１
゜ＩＯＰ＃２．ＩＯＰ＃３．ＩＯＰ＃４および共通バス
制御装置ＣＢＣから構成されている。
ただし、中央処理装置ＣＰ Ｕ＃ １は入出力処理装置
ＩＯＰ＃３．ＩＯＰ＃４の外部レジスタに対して読出し
、書込み動作を行うことはなく、中央処理袋ＲＣｐＵ＃
２ｕ入出力処Ｐ４装ｆｔＩｏｐ＃１゜ＩＯＰ＃２ の外
部レジスタに対して読出し、Ｖ）込み動作を行うことｆ
′ｉがいという制限条件が付けられている。
ＩＯＰ＃３．ＩＯＰ＃４の外部レジスタに対して読出し
、書込み動作を行うことはなく、中央処理袋ＲＣｐＵ＃
２ｕ入出力処Ｐ４装ｆｔＩｏｐ＃１゜ＩＯＰ＃２ の外
部レジスタに対して読出し、Ｖ）込み動作を行うことｆ
′ｉがいという制限条件が付けられている。
第１図の構成例と異なるのは、２台の中央処理ＭＯＤＥ
、ＩＴＲＹ、ＷＡＩＴがそれぞれ、ＭＯＤＥＩ。
、ＩＴＲＹ、ＷＡＩＴがそれぞれ、ＭＯＤＥＩ。
ＲＥＴＲＹＩ 、ＷＡＩＴＩ 、ＭＯＤＥ２．ＲＥＴＲ
Ｙ２．ＷＡＩＴ２のように２組設けられている点と、記
憶装置ＭＥＭ＼ はすべての中央処理装置及び入出力処理装置から読出し
、書込み動作が実行可能かように信号線ＭＯＤＥＩと信
号線ＭＯＤＥ２の論理和の指示に従って動作する点であ
る。
Ｙ２．ＷＡＩＴ２のように２組設けられている点と、記
憶装置ＭＥＭ＼ はすべての中央処理装置及び入出力処理装置から読出し
、書込み動作が実行可能かように信号線ＭＯＤＥＩと信
号線ＭＯＤＥ２の論理和の指示に従って動作する点であ
る。
（へ）発明の効果
本発明によれば、共通バスを使用した１回のデータ転送
の途中で共通バスの使用権を解放することが可能となり
、これにより共通バスの１回の占有時間を短縮すること
ができる。
の途中で共通バスの使用権を解放することが可能となり
、これにより共通バスの１回の占有時間を短縮すること
ができる。
第１図は本発明を実施した情報処理装置の構成例を示す
図、第２図はバスモード信号の種類と機能を示す図、第
３図はＣＰＵがＩＯＰの外部レジスタに対して読出し動
作を行なう場合のタイムチャートを示す図、第４図Ｆｉ
ｃＰＵがＩＯＰの外部レジスタに対して書込み動作を行
なう場合のタイムチャートを示す図、第５面および第６
図はＣＰＵのバスインタフェース制御部の論理回路図、
第７図および第８図はＩＯＰのバスインタフェース制御
部の論理回路図、第９図はＣＢＣの論理回路図、第１０
図は本発明の他の実施例の情報処理装置の構成例を示す
図である。 図中、０１〜Ｇ３２は論理ゲート、Ｉｉ’Ｆ１〜ＦＦ’
１０はＪＫフリップンロップ、ＲＥＧ １〜ＲＥＧ４は
レジスタ、ＤＥＣはデコーダ、Ｒ１〜Ｒ７はプルアップ
抵抗である。
図、第２図はバスモード信号の種類と機能を示す図、第
３図はＣＰＵがＩＯＰの外部レジスタに対して読出し動
作を行なう場合のタイムチャートを示す図、第４図Ｆｉ
ｃＰＵがＩＯＰの外部レジスタに対して書込み動作を行
なう場合のタイムチャートを示す図、第５面および第６
図はＣＰＵのバスインタフェース制御部の論理回路図、
第７図および第８図はＩＯＰのバスインタフェース制御
部の論理回路図、第９図はＣＢＣの論理回路図、第１０
図は本発明の他の実施例の情報処理装置の構成例を示す
図である。 図中、０１〜Ｇ３２は論理ゲート、Ｉｉ’Ｆ１〜ＦＦ’
１０はＪＫフリップンロップ、ＲＥＧ １〜ＲＥＧ４は
レジスタ、ＤＥＣはデコーダ、Ｒ１〜Ｒ７はプルアップ
抵抗である。
Claims (2)
- （１）共通バスに接続された第１のモジュールと第２の
モジュールの間で、該共通バスを使用してデータ転送を
行うための共通バス制御方式であジ、上記第１のモジュ
ールは上記共通バスの使用権全獲得し、上記共通バスを
介して上記第２のモジュールに対してデータ転送要求を
発行し、上記第２のモジュールは自己宛のデータ転送要
求を検出した時点で直ちにデータ転送を行えない場合に
は、上記第２のモジュールから上記第１のモジュールに
対して設けられた第１の信号＃Ｊを活性化して上記第１
のモジュールに通知しパス使用権を解放させ、その後、
データ転送の準備ができた時点で上記第１の信号線を非
活性化して上記第１のモジーールに通知し、該通知によ
シ、上記第１のモジュールはＰ＋度ババス使用権獲得し
てデータ転送を行 ：うことを特徴とする共通バス制御
方式。 - （２）共通バスに接続された第１のモジュールト第２の
モジュールの間で、該共通バスを使用して上記第１ ノ
モジュールから上記第２のモジュールへデータ転送を行
うためのパス制御方式であり、上記第１のモジュールは
上記共通バスの使用権を獲得し、上記共通バスを介して
上記第２のモジュールに対してデータ転送要求を発行し
、上記第２のモジュールは自己宛のデータ転送要求を検
出しデータを受取った時点で、上記第１のモジュールに
対して直ちにデータ転送完了を通知できない場合には、
上記第２のモジュールから上記第１のモジュールに対し
て設けられた第２の信号線を活性化して上記第１のモジ
ュールに通知し、パス使用権を解放させ、その後、デー
タ転送完了を通知できるようになった時点で上記第２の
信号線を非活性化して上記第１のモジュールに通知し、
該通知により、上記第１のモジュールはデータ転送の完
了を認知すること全特徴とする共通バス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555683A JPS6077254A (ja) | 1983-10-04 | 1983-10-04 | 共通バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555683A JPS6077254A (ja) | 1983-10-04 | 1983-10-04 | 共通バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077254A true JPS6077254A (ja) | 1985-05-01 |
| JPH0115905B2 JPH0115905B2 (ja) | 1989-03-22 |
Family
ID=16172869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18555683A Granted JPS6077254A (ja) | 1983-10-04 | 1983-10-04 | 共通バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101560A (ja) * | 1988-10-11 | 1990-04-13 | Nec Corp | バスインタフェース装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470742A (en) * | 1977-11-16 | 1979-06-06 | Matsushita Electric Ind Co Ltd | Data bus control system |
| JPS54101631A (en) * | 1978-01-27 | 1979-08-10 | Nec Corp | Bus control system |
| JPS5876927A (ja) * | 1981-10-31 | 1983-05-10 | Toshiba Corp | バスシステム |
-
1983
- 1983-10-04 JP JP18555683A patent/JPS6077254A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470742A (en) * | 1977-11-16 | 1979-06-06 | Matsushita Electric Ind Co Ltd | Data bus control system |
| JPS54101631A (en) * | 1978-01-27 | 1979-08-10 | Nec Corp | Bus control system |
| JPS5876927A (ja) * | 1981-10-31 | 1983-05-10 | Toshiba Corp | バスシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101560A (ja) * | 1988-10-11 | 1990-04-13 | Nec Corp | バスインタフェース装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0115905B2 (ja) | 1989-03-22 |
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