JPH02246092A - デュアルポートランダムアクセスメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明はデュアルボーＩ・ランダムアクセスメモリ（Ｒ
ＡＭ）に関し、より特定的に２つの装置の間の通信を容
品にするシャドウ機能をイ」゛するデュアルポートＲＡ
Ｍに関する。

従来、システム設計者はコントローラやプロセッサのよ
うな２つの知能装置が互いに通信するのを可能にしてき
た。ランダムアクセスメモリの使用は装置の間のこのよ
うな通信またはデータ転送を容易にした。言換えると、
１つの装置は第２の装置が使用するデータを発生させる
ことができる。

もちろん、２方向性通信は、第１の装置が受取り側であ
るときに第２の装置がデータを発生することができるよ
うに、ＲＡＭでも必要である。

ランダムアクセスメモリの使用は、発生する側の装置ま
たは受取る方の装置のどちらかによって後でデータが更
新されるのをＩＪＩ能にする。

２つの装置による並行なまたはほぼ並行なデータアクセ
スの問題を解決するために、デュアルポートＲＡＭが開
発された。しかし先行技術のデュアルボー）ＲＡＭは、
第２の装置が成る場所へのデータ書込を試みる前に、ま
たは第２の装置がデータ読取を試みる前に、第１の装置
はデータ書込を終了しなければならないという事実によ
って、著゛しいアクセス時間の不利益の可能性を含め、
いくつかの欠点をａする。

コンテンションの問題は両方の装置がメモリの同じ場所
に対して書込む、または−刃装置が読取を行なっている
１ｎ１に他方装置が書込を試みようとするときに起こる
。一般に、そして幸いに、コンテンションは２つの装置
が同じデータの読取を試みるときは存在しない。さらに
、与えられた装置がメモリへのアクセスを許される前に
、どの装置がメモリへのアクセスを得るべきかの決定（
すなわちアービトレーション）、および必要な遅延の長
さの決定は、著しく時間を消費する要因となることがあ
る。

成る期間の間にＲＡ　Ｍ　！Ａ置を必要とするデータア
クセスの量は不確実である。記録維持、テストおよびそ
の他同種のものは、他の装置によって以前に更新された
メモリへのアクセスが許される前に起こり得る。先行技
術は装置からのアクセスインターリーブのトラックを保
つために、ＲＥＡＤＹおよびＡＣＫＮＯＷＬＥＤＧＥの
ような特定の制御信号の使用を教示する。

２つの異種の装置が１つのデュアルボー）ＲＡＭで使用
される場合に、別の問題が起こる。デュアルポートＲＡ
Ｍが発生させる特定の′３Ａｒｌａ信号はＲＡＭにスト
アされているデータをアクセスするｙＡ置すべてに対し
て適切でないかもしれない。したがって、いわゆる「グ
ルー論ｆｆｉＪ（ｇｌｕｅｌｏｇｉｃ）は、成るコント
ローラによって発生されかつ他のものによってアクセス
されるデータ、または２つの以上のコントローラによっ
てアクセスされるはずのデータの移行をｉｌｌ、滑にす
るために必要である。

簡単なシステム設計においてプロセッサのような２つ以
上の装置をＪｊいにインターフェイスするのは有利であ
る。

デュアルポートＲＡＭの使用によって２つの装置の間の
通信を容易にすることも有利である。

２つの装置がその中にあるデータをほぼ同時にアクセス
することができるようなデュアルポートＲＡＭを提供す
るのは有利である。

ＲＡＭの予め定められたメモリ場所のデータをアクセス
する際の制御信号をなくすことも有利である。

２つの異種の装置が互いに通信するのを０１能にするた
め従来的に必要なグルー−理またはその他の手段をなく
すことも有利である。

そこに接続されている異種の装置による更新されたデー
タのアクセスを容品にするために、デュアルポートＲＡ
Ｍにストアされているデータを更新するための機構を提
供することも有利である。

比較的高い動作速友および低いコストのデュアルボー）
ＲＡＭを提０（することも自゛利である。

ＲＡＭにインターフェイスするための同期化されたバス
サイクルを伴なう装置に灯して固定アクセス時間を含む
システムを提ｉＢすることも有利である。

単一のＩＣチップの上にデュアルポートＲＡＭ。

１つの装置、およびぞのインターフェイス手段を提供す
ることも有利である。

発明の要約 本発明に従って、少なくとも２つの装置が与えられたメ
モリ場所をアクセスするのをｎ１能にするインターフェ
イスを有するメモリ場所を有するデュアルポートランダ
ムアクセスメモリ装置が提供される。メモリ場所は少な
くとも２つの部分に両分される。その部分の１つはソー
スであり、その部分の１つは転送先である。シャドウ更
新機能が各メモリ場所部分に設けられかつ接続されて、
部分の１つにストアされるデータが他方の部分にコピー
されるのを可能にする。

本発明の完全な理解は、詳細な説明と関連して、添付の
図面を参照することによってｒｌられる。

好ましい実施例の説明 第１図を参照すると、本発明に従−）たシステムのブロ
ック図が示される。

マイクロコントローラは包括的に参照番号１０で示され
る。；ｔｈすなマイクロコントローラはアドバンスト・
マイクロ・ディバイシズ・インコーホレーテッドから人
−Ｊ’　■Ｉ能であるモデル番号８０Ｃ５２５である。

マイクロコントローラ１０はこれもアドバンスト・マイ
クロ・ディバイシズ・インコーホレーテッドから人手ｎ
ｌ能であるモデル番号８０Ｃ’５２１のような内部ＣＰ
Ｕ１２を含み、引用によりここに援用される１９８８年
４月１８日に出願された同時係属特許出願第１７６．０
７６号でより詳細に説明される。しかし、コントローラ
、プロセッサおよびその他同種のもののようないかなる
装置は、知能に関係なく内部ＣＰＵ１２として使用でき
ることは理解されるべきである。

類似して、本発明は内部装置の使用に限定されず、２つ
の外部装置の間のデータ通信を容品にすることができる
。しかし、マイクロコントローラ１０を結果としてもた
らす、単一のＭＡ積回路チップにＣＰＵ１２およびその
他のコンポーネントを提供することが最も有効である。

デュアルポートＲＡＭ１４はマイクロコントローラ１０
に含まれる。デュアルポートＲＡＭ１４に対するアクセ
ス時間は約９０ｎ　ｓであり、いかなる状況ドにおいて
も保証された最大アクセス時間を提供する。デュアルボ
ー）ＲＡＭ１４は参照番号２８ａとして包括的に示され
また「八個」または「Ａインターフェ・「ス」の言葉に
よって識別されるインターフェイスバスを介して内部Ｃ
ＰＵ１２に接続される。Ａ側インターフェイスバス２８
ａは以下でより詳細に説明される。さらにＣＰＵ１２に
接続されるのはプログラム可能マスク可能アドレスレコ
グナイザ（ＰＭＡＲ）１８である。

割込フラグライン１９はＰＭＡＲ１８から内部ＣＰＵ１
２に与えられる。

マイクロコントローラ１０はホストシステムデータ通信
バス２２によって、アドバンスト・マイクロ−ディバイ
シズ・インコーホレーテッドより人ｆ口１能であるモデ
ル番号８０　Ｃ５２１のような外部ＣＰＵ２０に接続さ
れる。ホストシステムバス２２にさらに接続されるのは
外部ＲＡＭ２４およびＤＭＡコントローラ２６であり、
その詳細は当該技術においてＬ’Ｊ知であり、ここで説
明される必要はない。

マイクロコントローラ１０は「Ｂ側」または「Ｂインタ
ーフェイス」の言葉によって識別されるスレーブインタ
ーフェイスバス１６ａを介してホストシステムバス２２
に接続される。Ｂ側スレーブインターフェイスバス１６
ａはデータａ信バス、アドレスバス、ＲＥＡＤ信号およ
びＷＲＩＴＥ信号を含む。ＰＭＡＲ１８はバス２９によ
ってＢ側スレーブインターフェイスバス１６ａに接続さ
れる。

一般口的割込（ＧＰＩ）装置１７はＢ側インター７エイ
スバス１６ａおよび内部ＣＰＵ１２の間に設けられる。

好ましい実施例では、外部ＣＰＵ２０はホストシステム
バス２２およびＢ側スレーブインターフェイスバス１６
ａのマスクである。ＤＭＡコントローラ２６はデュアル
ポートＲＡＭ１４をアクセスしなければならないときに
ホストシステムバス２２のマスクになることは理解され
る。

マスクインターフェイス３０によってマイクロコントロ
ーラ１０に接続されるのは別の外部ＲＡＭ装置・３２、
および包括的に参照番号３４によって示される類別され
た周辺装置である。ＲＡＭ３２および周辺装置３４は互
いに、またローカルシステム通信ハス３６によってマス
クインターフェイス３０に接続される。

第２図を参照すると、デュアルポートＲＡＭｌ４（第１
図）のブロック図がより詳細に示される。

デュアルポートＲＡＭ１４は下記で説明されるようにア
レイ４０においてメモリ場Ｊｉｌｉだけでなく、ドでよ
り詳細に示されかつ説明されるＡインターフェイス２８
およびＢインターフェイス１６からなる。アレイ４０は
この図では示されないレジスタの対を含む。アービトレ
ーション論理２１８および２２０はインターフェイス２
８および１６の間に、またアレイ４０に対して通ｌａ的
関係に設けられる。

Ａインターフェイス２８はアドレスロケーションをデコ
ードし、アービタ２２０および２１８からＡ　　ＲＤＧ
ＯおよびＡ　　ＷＲＧＯ信号によッテ許可が与えられる
までアレイ４０への読取および書込アクセスを遅延する
。Ａ読取はＡ　　ＤＡＴＡバス２８ａが予充電されたバ
スであるので、ＡＲＤＧＯ信号が発生されるまで行なわ
れることかできない。データ読取は読取動作が始まって
から食えることはできない。

Ｂインターフェイス１６はアドレスロケーションをデコ
ードして、アービタ２２０からのＢＷＲＧＯ信号によっ
て許ｌ■がトｊえられるまでアレイ４０への書込アクセ
スを遅延させる。Ｂインターフェイス１６はＢ書込およ
びＢ読取のために、ＢＤＡＴＡ外部データバス２２から
Ｂ　　ＤＡＴＡ内部データバス１６ａに／からデータを
動かす。

Ｂインターフェイス１６がＡインターフェイス２８と異
なるのは、Ｂ　　ＤＡＴＡバス１６ａが静的に駆動され
たバスであり、また読取アクセスにおいて初期に値を変
更できるという事実によって、アービタ２１８および２
２０からのｊ″可を必要とせずに８読取が開始できるこ
とである。

アービタ論理２１８はＡ書込、Ｂ読取およびＡからＢの
シャドウ更新を制御し、アービタ論理２２０はＢ書込、
Ａ読取、およびＢからＡのシャドウ更新を制御する。

第３図を参照すると、メモリ場所を示すＦＭ数個の８ビ
ツトレジスタが参照番号５０．．５２．５４および５６
として示される。説明および簡潔のため、この図では４
つのメモリ場所のみが示されているが、好ましい実施例
では１６のメモリ場所が使用される。その上、設計者が
規定したシステム環境の特定のｒめ定められた機能およ
び能力を満たすために、メモリ場所はいくつでも使用す
ることができる。

各メモリ場所５０ないし５６は２つの部分、Ａ側および
Ｂ側をＨする。各レジスタ５０ないし５６のＡ側はＡイ
ンターフェイス２８にデータを書込む、またはそこから
データを読取るために使用され、類似して各レジスタ５
０ないし５６のＢ側はＢインターフェイス１６にデータ
を書込む、またはそこからデータを読取るために使用さ
れる。

第４図を参照すると、負型的なレジスタ５０がより詳細
に示される。トランジスタ５０ｃないし５（Ｊｄはレジ
スタ５０のＡ側からのデータをそのＢ側に転送すること
ができるように、また同様にレジスタ５０のＢ側からの
データをそのＡ側に転送することができるように、配列
されている。言換えると、トランジスタ５０ａおよび’
＞　ＯｂはＡインターフェイスへ／からのレジスタのＡ
側の読取／書込を可能にし、トランジスタ５０．ｅおよ
び’）　（１ｆはＢインターフェイスへ／からのレジス
タのＢ側の読取／ｉ！込を可能にする。

第３図を＋ｌｉび参照すると、レジスタ５０ないし５６
に接続されるのは表示または更新必要セット／リセット
フリップフロップ５８ないし７２であり、対応するメモ
リレジスタＡ側またはＢ側に対して書込動作が行なわれ
たかどうかを示す。書込動作が起こると、フリップフロ
ップ５８ないし７２の状態は、レジスタ５０ないし５６
の一方側のデータに対してその他方側にコピーまたはシ
ャドウ動作が行なわれるべきであることをシステムに示
す。セットおよびリセットの両方がアサートされるとき
は、これらの従来的フリップフロップ５８ないし７２に
おいてセット位置がクリアに対して優位を占める。

動作において、Ａ−ＵＰＤＡＴＥ信号がアサートされる
と、レジスタ５０ないし５６のＡ側からＢ側への必要な
更新が始まる。これらの更新が行なわれると、Ａ−ＵＰ
ＤＯＮＥ信号が対応するＡからＢの更新必要フリップフ
ロップ５８ないし６４をクリアする。ＢからＡの更新必
要フリップフロップ６６ないし７２はレジスタ５０ない
し５６のＢ１１１からＡ１１ｌにデータがコピーされる
べきであることを示す。Ｂ−ＵＰＤＡＴＥおよびＢ−Ｄ
。

ＮＥ倍信号これらのシャトリ更新を開始／終了させるた
めにこのような状況で使用される。

Ａ−ＵＰＤＡＴＥ信号はこの図では示されないアービト
レーション論理によって発生され、ライン９９を介して
与えられ、ＡＮＤゲート１０２ないし１０８に１妾続さ
れる。ＡＮＤゲート１０２ないし１０８の出力はそれぞ
れレジスタ５０ないし５６のＡ側に与えられる。

同様に、Ｂ　−Ｕ　Ｐ　Ｄ　Ａ　Ｔ　Ｅ　（，３号は示
されていないアービトレーション論理によって発生され
、ライン１１９を介して与えられ、ＡＮＤゲート１１０
ないし１１６に接続される。ＡＮＤゲート１１０ないし
１１６の出力は、それぞれレジスタ５０ないし５６のＢ
側に与えられる。

第５図を参照すると、Ａ側スレーブインターフェイス２
８（第１図）のブロック図が示される。

Ａ側アドレス（Ａ　　ＡＤＤＲＥＳＳ信号）が２−４ア
ドレスデコーダ２００に与えられ、これは標準の２進デ
コ一ド動作を行なう。アドレスデコーダ２００は図で示
されるように、読取および書込ＡＮＤゲート２０２ない
し２１６に与えられる４つの出力ライン（ＱＯないしＱ
３）を有する。読取リクエスト（Ａ　　ＲＥＡＤ）信号
および読取許口Ｉ許与（Ａ　　ＲＤＧＯ）信号は別のＡ
ＮＤゲート２１８に与えられ、その出力は読取ＡＮＤゲ
ート２０２．２０６．２１０および２１４によってデコ
ーダ２００の出力と組合わせられて、アレイ１４に対し
て明白な読取ｆｒｉ号ＡＲＤ（０）ないしＡＲＤ（３）
を発生させる。

類似して、読取リクエスト（Ａ　　ＷＲＩＴＥ）ｆ、ｉ
号および書込許可許与（Ａ　　ＷＲＧＯ）信号は別のＡ
ＮＤゲート２２０に与えられ、その出力は書込ＡＮＤゲ
ート２０４．２０８．２１２および２１６によってデコ
ーダ２００のデコードされた出力と組合わせられ、アレ
イ１４に対して明白な書込信号ＡＷＲ（０）ないしＡＷ
Ｒ（３）を発生させる。

Ａ側スレーブインターフェイス２８はデータトランシー
　ハ２２２も３　ｂｌ、：ｔＬニハＡ　　ＷＲＩ　ＴＥ
倍信号よびＡＮＤゲート２１８の出力が与えられる。ト
ランシーバ２２２は、Ａ　　ＲＤＧＯ信号によって許ｎ
Ｊが与えられた後、読取動作の間データをバッファされ
たデータバス２２４から内部データバス２８ａに転送す
る。これはｐ充電されたＡ　　ＤＡＴＡバスに悪いデー
タの書込を防ぐ。

類似して、データトランシーバ２２２は書込動作の間デ
ータをバッファされたデータバス２２４から内部データ
バス２Ｒａに転送する。バッファされたデータバス２２
４は静＋ｌ°バスであるので、Ａ　　ＷＲＧＯＣ号はこ
の転送を能動化するために必要ではない。

第６図を参照すると、Ｂ側インターフェイス１６（第１
図）のブロック図が示される。２−４アドレスデコーダ
３００にはＢ側アドレス（Ｂ　　ＡＤＤＲＥＳＳ）信号
が与えられており、この図で示されるように読取および
書込ＡＮＤゲート３０２ないし３１６に与えられる４つ
の出力信号（ＱＯ−０３）を発生させる。読取リクエス
ト（ＢＲＥ　Ａ　Ｄ　）信号は読取ＡＮＤゲート３０２
．３０６．３１０および３１４によってデコーダ３００
のデコードされた出力と組合わせられ、アレイ１４に対
して明白な読取１．号ＢＲＤ（０）ないしＢ　　ＲＤ（
３）を発生させる。

類似して、書込許可許与（Ｂ　　ＷＲＧＯ）信号が書込
ＡＮＤゲート３０４．３０８．３１２および３１６によ
ってデコーダ３００のデコードされた出力と組合わせら
れ、アレイ１４に対して明白な書込信号ＢＷＲ（０）な
いしＢＷＲ（３）を発生させる。

Ｂ側インターフェイス１６はデータトランシーバ３２２
を含み、これ１こはＢ　　ＷＲＩＴＥおよびＢＲＥＡＤ
信号が与えられている。トランシーバ３２２は読取動作
の間、バッファされたデータバス３２４からデータを外
部データバス１６ａに転送する。

類似して、トランシーバ３２２は書込動作の間、データ
を外部データバス１６からバッファされたデータバス３
２４に転送する。バッファされたデータバス３２４およ
び外部バス１６ａは両方とも静的バスであるので、ＢＷ
ＲＧＯまたはＢＲＤＧＯ信号のどちらもこれらの転送を
能動化するのに必要ではない。

第７図を参照すると、代替の実施例のアービトレーショ
ン論理ユニット２１８および２２０（ｍ２図）の概略的
図がより詳細に示される。第７図で示されるアービタ論
ｐｌはＡ書込、Ｂ読取、およびＡからＢ更新動作を行な
うためにアービタ２１８が使用することができ、同じア
ービタ論理（第７図）はＢ書込、Ａ読取、およびＢから
Ａ更新動作を行なうためにアービタ２２０が使用するこ
とができる。こうして、書込動作はデュアルポートＲＡ
Ｍ１４のＡまたはＢ側によって開始され、適当なアービ
タ２１８または２２０によって適切に処理される。

アービタ論理は１３個のインバータ４００ないし４２４
．３個のＮＡＮＤゲート４゛３０ないし４３４．２つの
ＮＯＲゲート４４０．４４２、セット／リセットフリッ
プフロップ４５０、および包括的に参照番号４６０で示
される基準更新ビットを含む。回路はデュアルボー）Ｒ
ＡＭ１４のＡまたはＢ側のどちらかから読取リクエスト
または書込リクエストｉＪ号を受取るように適用される
。このアービタの出力は次の信号、ＵＰＤＡＴＥ、ＲＤ
　　Ｇｏ、ＷＲＧＯおよびＵＰＤＯＮＥの１つまたは１
つ以上がＲＡＭ１４のＡまたはＢ側のそれぞれに対して
セットされるのをもたらす。読取リクエスト信号はイン
バータ４００によって反転され、ＮＡＮＤゲート４３０
に与えられる。類似して、書込リクエスト信号はインバ
ータ４０２によって反転され、ＮＡＮＤゲート４３０に
与えられる。ＮＡＮＤゲート４３０の出力（能動ロー）
は待機している読取または書込リクエストがなくまた更
新が必要なときにアサートされる。更新サイクルはこれ
らの条件が合ったときのみ開始されることができる。

ＮＡＮＤゲート４３２および４３４は更新が始まるとき
にセットされるフリップフロップを形成する。フリップ
フロップ４３２．４３４は更新動作が終了するとクリア
される。インバータ４０４および４０８はフリップフロ
ップ４３２．４３４の準安定電圧よりはるかに下の引き
外し点をＨする。フリップフロップ４３２．４３４が準
安定状態に留まって次に変わると、準安定の間はアクセ
スまたは更新が開始されない。代わりに、更新リクエス
トおよび外部リクエスト（読取または書込のどちらか）
の両方はフリップフロップ４３２．４３４が変わるのを
待たなければならない。

インバータ４１０ないし４１６は、読１Ｎアクセスが開
始できる前に、フリップフロップ４３２．４３４が変わ
るまたは少なくとも準安定状態に達する時間を有するこ
とを確実にするために遅延ラインを形成する。遅延ライ
ン４１０ないし４１６はフリップフロップ４３２．４３
４およびインバータ４０８を介してＲＤ　　ＲＥＱ信号
を伝搬するのに必要なＪ！！延に対応する。

類似して、インバータ４１８ないし４２４は、書込アク
セスを開始する前に、フリップフロップ４３２．４３４
が変わるまたは準安定状態に達する時間を有するのを確
実にするために遅延ラインを形成する。遅延ライン４１
８ないし４２４はフリップフロップ４３２．４３４およ
びインバータ４０８を介して伝搬されるＷＲＲＥＱ信号
の遅延に対応する。

ＮＯＲゲート４４０はかなりの時間が経過した後で読取
動作の開始を許可して外部アクセスが許される決定を下
す。ＲＤ　　ＲＥＱ信号が到着する前に更新動作が開始
されると、更新が完了するとすぐに、フリップフロップ
４３２．４３４はリセットしてＲＤ　　Ｇｏ信号はアサ
ートされる。　類似して、ＮＯＲゲート４４２はかなり
の時間が経過した後で書込動作の開始を許可して外部ア
クセスが許される決定を下す。ＷＲＲＥＱ信号が到着す
る前に更新動作が開始されると、更新動作が終了すると
すぐに、フリップフロップ４３２．４３４はリセットし
てＷＲにＯ信号がアサートされる。

セット／リセットフリップフロップ４５０はいずれかの
場所に書込動作によってセットされ、基準更新ビット４
６０がセットされるとクリアされる。

基準更新ビット４６０はＵＰＤＡＴＥ信号のソースに対
して遠隔の場所に物理的に置かれる回路を含む。すなわ
ち、基準更新ビット４６０は最悪物理的場所に置かれる
。ＵＰＤＡＴＥ信号がアサートされると、転送が基準更
新ビット４６０で開始される。この転送が完了すると、
ＵＰＤＯＮＥ信号がアサートされ、セット／リセットフ
リップフロップ４５０をクリアする。逆に、セット／リ
セットフリップフロップ４５０がクリアされると、更新
状態はデアサートされ、待機アクセスはもはやブロック
されない。基準更新ビット４６０は次の更新動作のため
に再アームドされる。

いかなるＲＥＡＤＹ、ＢＵＳＹまたはＷＡＩＴライン出
力または論理はデュアルボー）ＲＡＭＩ４と関連してい
ないが、これは本発明のアービトレーション機構が固定
アクセス時間内においてデータの利用度を＃！証するか
らである。デュアルポートＲＡＭアクセス時間は最大の
最悪値であり、更新がスタートするのと１４じときに内
部ＣＰυ１２または外部ＣＰυ２０による同時アクセス
の場合を含む。メモリ場所５０ないしら６からのデータ
が一方のＣＰＵ１２または２０によって読取られ、同時
に他方ＣＰυ２０または１２によって書込まれると、デ
ータ破損は起こることはない。もとのデータまたは新し
いデータのどちらかが読取のＣＰＵ１２または２（〕に
提示される。マイクロコントローラｌＯとインターフェ
イスする外部ＣＰＵ２０はＲＥＡＤＹライン人力を含む
必要がなく、固定バスサイクル時間と動作することがで
きる。こうして、外部ＣＰＵ２０は内部ＣＰＵ１２に関
して非同期的にデュアルポートＲＡＭ１４をアクセスす
ることができる。

デュアルボー）ＲＡＭ１４は外部ＣＰＵ２０にとって、
９０ｎｓアクセス時間の１６バイトの静的ＲＡＭに見え
る。類１ｃＪＬで、マイクロコントローラ１０は１６の
特別な機能レジスタとしてデュアルポートＲＡＭ１４と
通信し、あたかもこのようなレジスタのセットであるか
のようにいつでもデュアルボー）ＲＡＭ１４をアクセス
することができる。

第８図を参照すると、アービタ２１８およびアービタ２
２０として使用する好ましい実施例のアービトレーショ
ン論理ユニットの概略図が示される。６個のインバータ
４６４ａないし４６４ｇを含む遅延ラインはｒめ定めら
れた時間の間ＡＧＯ信号を遅延するために設けられる。

ＮＯＲゲート４６６、ＮＡＮＤゲート４６８および４７
０、ならびにインバータ４７２．４７４．４７６は先８
検出器を形成し、Ｂ　　ＲＥＱ信号および更新リクエス
トの１８１をアービトレートするために適用される。更
新がリクエストされる前にＢＲＥＱ信号が到着すると、
更新リクエストはＢアクセス動作が終了してＢ　　ＲＥ
Ｑｔｊ号がデアサートされるまでブロックされる。先に
更新信号が到着すると、Ｂ　　ＲＥＱ信号は更新動作が
完了してＵＰＤＡＴＥ　　ＮＥＥＤＥＤ信号がデアサー
トされるまで遅延される。インバータ４７２および４７
４は先着検出器４６８．４７０の準安定電圧よりはるか
ドの引き外し点を有する。したがって、先着検出器４６
８．４７０が準安定状態で留まると、先Ｆ：ｉ検出器４
６８．４７０がどちらかの方向に変わるまでアクセスは
両ｈ°のＢアクセスおよび更新に対して否定される。イ
ンバータ４７８．４８４．４８６および４８８、ＮＡＮ
Ｄゲート４８０および４８２はフリップフロップを形成
する。

このフリップフロップは更新動作が進行中であることを
示し、更新動作が開始されるとセットされる。このフリ
ップフロップは更新動作が終了するとクリアされる。し
たがって、Ａアクセスがちょうど始まるときに始まる更
新動作によって引き起こされる短いパルスおよびグリッ
チは扱われることができる。フリップフロップはパルス
を捉えて自分自身をセットするか、または完全にパルス
を取り逃がす。インバータ４８４および４８６はＮＡＮ
Ｄゲート４８０および４８２の準安定電圧よりはるかに
下の引き外し点を有するので両方のＡアクセスおよび更
新はフリップフロップ４８０．４８２が変わるのを待た
なければならない。遅延ライン４６４ｍないし４６４ｇ
はＮＯＲゲ・−ト４９０とともに、更新動作を始めるた
めの許可を引込めるだけ十分長くＡアクセスを遅延する
。フリップ７０ツブ４８０．４８２はフリップするまた
は準安定状態に入る時間を有する。

セット／リセットフリップフロップ４９２はレジスタに
対する書込動作が行なわれるとセットされる。フリップ
フロップ４９２はシャドウ更新動作を行なうために１つ
以上のレジスタが更新窓を必要とすることを示す。

基準更新ビットは包括的に４９６で示され、Ｕｌ）　Ｄ
　Ａ　Ｔ　Ｅ信号のソースに対して通熱の場所に物理的
に置かれる回路を含む。すなわら、基準更新ビット４９
６は最悪物理的場所に置かれる。ＬＪＰＤ　Ａ　１’　
Ｅ信号が７サートされると、転送が基準更新ビット４９
６で開始される。この転送が完ｒすると、ＵＰＤＯＮＥ
信号がアサートされ、セット／リセットフリップフロッ
プ４９２をクリアする。

逆に、セット／リセットフリップフロップ４９２がクリ
アされると、更新状態はデアサートされて待機アクセス
はもはやブロックされなくなる。基準更新ビット４９６
は次の更新動作のために再アームドされる。

第９８図ないし第９ｇ図を参照すると、動作におけるア
ービトレーション論理ユニット２１８および２２０のタ
イミング図が示される。これらのタイミング図は、デュ
アルポートＲＡＭ１４（ｆｆｓ１図）にストアされるデ
ータが２つのＣＰＵＩ２および２０によってアクセスさ
れる状態を示す。

しかし、並行データアクセスおよび通信を可能にするた
めに当該技術において周知の適切な回路で２つ以上の装
置を使用することができるのは理解される。

８読取動作がリクエストされて進行中の更新がない場合
（第９ａ図）、許ｉＩＪは即座に与えられる。

Ｂ４込動作がリクエストされて進行中の更新がない場合
（第９ｂ図）、許可は即座に与えられる。

書込が起こると、フリップフロップ４９２はセットされ
る。書込動作が終了するとすぐに、データがちょうど書
込まれたレジスタ５０ないし５６の側を更新するために
更新動作が始められる。

Ａ８込動作が先に起こる場合、更新動作が必要となる（
第９Ｃ図）。Ａ書込動作が終わると、更新動作が開始さ
れる。更新がまだ進行中の間、Ｂ読取動作がリクエスト
されるが、更新が完了するまで遅延される。

Ａ読取動作がリクエストされて進行中の更新がない場合
（第９ｄ図）、許Ｉ’ｌｌは即座に与えられる。

Ａ書込動作がリクエストされて進行中の更新がない場合
（第９ｅ図）、許可は即座に与えられる。

書込が起こると、フリップフロップ４９２がセットされ
る。書込動作が終−ｒするとすぐに、データがちょうど
書込まれたレジスタ５０ないしら６の側を更新するため
に、更新動作が始められる。

Ｂｆ１込動作が先に起こる場合、更新動作が必要である
（ｆｆｉＱｆ図）。Ｂｌ込動作が終了すると、更新動作
が開始される。更新が進行中の間に、Ａ読取動作がリク
エストされるが、更新が完了するまで遅延される。

Ａ″ｆ１込動作動作に起こる場合、更新動作が必要とな
る。Ａ書込動作が終了する前に、Ｂ読取動作が始まり、
更新動作はＢ読取動作が終了するまで遅延される。

［１１１１１時間は単に外部ＣＰＵ２０によるＢ側スレ
ーブインターフェイス１６ａの読取および書込動作の間
に必要な遅延である。連続読取または連続書込の間の時
間は、マイクロコントローラ１ｏのおよそ３つのクロッ
クサイクルである（すなわち１６ＭＨｚクロックで約２
００ｎｓ）。したがって、特定のより速い外部プロセッ
サでは、Ｂ側スレーブインターフェイス１６ａで動作す
るバック・ツー・バック読取／読取または書込／書込命
令は避けるべきである。しかし、読取および書込動作、
または書込および読取動作の間の回復時間は単に次のア
クセスのアドレスおよびチップ選択のためのセットアツ
プ時間である。したがって、読取／変更書込動作は簡単
に実現される。

第１０図を参照すると、プログラム可能マスク可能アド
レスレコグナイザ（ＰＭＡＲ）１８　（第１図）の概略
図が示される。ＰＭＡＲｌＨは２つの主要コンポーネン
ト、テンプレートアドレス５００およびアドレスマスク
５０２を鍮え、その出力は相互接続されるゲート５０４
ないし５１４に与えられ、それは適切な状況ドでＡＤＤ
ＲＥＳＳＭＡＴＣＨＤＥＴＥＣ”ｒＥＤ信号を発生させ
るために使用される。テンプレートアドレス５００およ
びアドレスマスク５０２は内部ＣＰＵ１２（第１図）に
よって規定される。テンプレートアドレス５００はアド
レスマスク５０２にセットされるビットに対応するすべ
てのビットを無視してＡ側アドレスバス５０１と比較さ
れる。アドレスマスク５０２によって検出されるすべて
のマスクされないビットは、ＡＤＤＲＥＳＳ　　ＭＡＴ
ＣＨＤＥＴＥＣＴＥＤ信号が発生される前に、Ｂ側アド
レスバス５０１およびテンプレートアドレス５００と好
ましく比較されなければならない。

ＰＭＡＲｌＨは外部ＣＰＵ２０　（第１図）がＲＡＭ２
４の特定の場所をアクセスすると割込が発生されるのを
許す。これらの場所は１つの場所から全体の１６バイト
アレイまでプログラム可能である。こうして、外部ＣＰ
Ｕアクティビティの即時表示が利用Ｉ１１能である。

スレーブモードでは、デュアルポートＲＡＭＩ４の示さ
れない１６バイトはマイクロコントローラ１０を外部Ｃ
ＰＵ２０にインターフェイスするために利用第１能であ
る。これはマイクロコントローラ１０および示されない
複数個のＣＰＵの間でコマンド、パラメータ、データお
よび状態情報を転送する機構を与える。高められたＩ１
０モードでは、デュアルポートＲＡＭ１４は１６バイト
の追加の直接アドレス可能なＲＡＭとなる。１６バイト
の２つは必ず内部ＣＰＵ１２によってビットアドレス可
能である。

スレーブモードでは、デュアルポートＲＡＭＩ４の与え
られたアドレスまたは成るセットのアドレスへのアクセ
スが外部ＣＰＵ２０によって発生されると、ＰＭＡＲｌ
Ｈは内部ＣＰＵ１２に割込を発生される。高められたＩ
１０モードでは、ＰＭＡＲｌＨの示されない割込フラグ
ビットは割込フラグライン１９を介して発生されて内部
ＣＰＵ１２によって使用されて、ソフトウェア誘起割込
を発生させることができる。

前述のように、デュアルポートＲＡＭ１４は一方ＣＰＵ
から他方にデータの高速非同期通信を可能にする。ＰＭ
ＡＲｌＨは能動化されてデュアルポートＲＡＭアドレス
の選択可能セット（５０）の１個（たとえば参照各号５
０ａ）が外部コンポーネント２０．２４または２６によ
ってアクセスされると、割込フラグライン１９を介して
割込を発生させる。−船釣１］的割込（ＧＰＩ）１７　
（第１図）は内部ＣＰＵ１２によって外部割込が発生さ
れるのを許す。ＧＰＩは外部ＣＰＵ２０によって能動化
、不能化および肯定応答されることができる。

デュアルポートＲＡＭ１４、ｒ’ＭＡＲ１８およびＧＰ
Ｉの機能は有効なデータ交換機構を与える。

コマンド、状態または他のデータが外部ＣＰＵ２０によ
ってデュアルポートＲＡＭ１４に書込まれると、マイク
ロコントローラ１０はＰＭＡＲｌＨによって発生された
割込フラグライン１９を介する割込によってすぐにそれ
を認識させられる。類似して、マイクロコントローラ１
０がデュアルボー）ＲＡＭ１４に関係する動作を終了す
ると、次にＧＰＩを使って外部ＣＰＵ２０を割込むこと
ができる。

前述の説明から、本発明は次のように動作するのがわか
る。

データはＣＰＵ２０およびＣＰＵ１２の間で転送され、
前記ＣＰＵの両方はデュアルポートＲＡＭ１４に接続さ
れる。データはデュアルポートＲＡＭ１４においてメモ
リ場所の第１の部分たとえば５０に書込まれる。データ
は次にデュアルポートＲＡＭ１４の第１のメモリ場所部
分から第２の部分に転送される。次にデータは第２のメ
モリ場所から読取られる。データ転送はデータがデュア
ルポートＲＡＭ１４に書込まれるときは禁止される。デ
ータ転送処理の間、アービトレーション論理２１８およ
び２２０は書込動作の試みがいつ起こるかを決定する。

ａ換えると、本発明は同時にデュアルポートＲＡＭ１４
からのデータの読取およびデータの書込を可能にするた
めのｈ′法である。この方法はいくつかのメモリ場所５
０ないし５６を白゛するデュアルポートＲＡＭ１４を与
えるステップを含み、各メモリ場所はデータをストアす
るための第１の部分および第２の部分を有する。データ
は１つのメモリ場所５０の第１のメモリ場所部分に書込
まれ、書込データのステップと並行に第１のメモリ場所
部分５０に対応する第２のメモリ場所部分５０から読取
られる。データは次に予め定められた期間の間、第１の
メモリ場所部分５０から第２のメモリ場所部分に転送さ
れる。

特定の動作要件および環境に合うように変えられる他の
修正および変更は″５業者にとって明らかであるので、
この発明は開示の【］的のために選ばれた例に制限され
るとは考えられず、この発明の真の粘神および範囲から
の逸脱を構成しないすべての変更および修正を網羅する
。

４、図面のｇｔｌｔｌｔな説明 第１図は本発明のデュアルポートＲＡＭを示すブロック
図である。

第２図は第１図で示されるデュアルポートＲＡＭの内部
構造を示すブロック図である。

第３図は第２図で示されるアレイの内部構造を示すブロ
ック図である。

第４図は第３図で示されるレジスタの１つの概略図であ
る。

第５図は本発明のＡ側インターフェイスを示すブロック
図である。

第６図は本発明のＢ側インターフェイスを示すブロック
図である。

第７図は本発明の代替の実施例に従ったデュアルポート
ＲＡＭで使用されるアービトレーション論理のＷｉｗｓ
図である。

第８図は本発明の好ましい実施例で使用されるアービト
レーション論理の概略図である。

第９８図ないし第９ｇ図は本発明のアービトレーション
論理のタイミング図である。

第１０図は本発明のデュアルポートＲＡＭと関連して使
用されるＰＭＡＲ論理の概略図である。

図において、１０はマイクロコントローラ、１２は内部
ＣＰＵ、１４はデュアルポートＲＡＭ。

２２はホストシステムデータ通信バス、２４は外部ＲＡ
Ｍ、　２ｂはＤＭＡコントローラ、３０はインターフェ
イス、３２は外部ＲＡＭ装置、３４は周辺装置、３６は
ローカルシステム通１Ｊバス、４０はアレイ、５０．５
２．５４および５６はメモリ場所、５８ないし７２はフ
リップフロップ、２００はデコーダ、２２２はトランシ
ーバ、３０（）はデコーダ、３２２はトランシーバ、４
００および４０２はインバータ、４５０はセット／リセ
ットフリップフロップである。

特許出願人　アドバンスト・マイクロ・ディバ手続補正
書□ 平成２年　４月　３日 平成１年特許願第　３３０９１３　　号２、発明の名称 デュアルポートランダムアクセスメモリ装置３、補正を
する者 事件との関係　特許出願人 住　所　　アメリカ合衆国、カリフォルニア州、サニイ
ベイルビイ・オウ拳ボックス・３４５３、）ンブソンー
プレイス、９０１名　称　　アドバンスト・マイクロ傅
ディバイシズーインコーポレーテッド代表者　　トーマ
ス・ダブリュ・アームストロング４、代理人 住　所　大阪市北区南森町２丁目１番２９号　住友銀行
南森町ビル６、補正の対象 図面の第９ｇ図 ７、補正の内容 第９ｇ図を別紙のとおり に補正致します。

以上

Claims (27)

【特許請求の範囲】
1. （１）デュアルポートランダムアクセスメモリ（ＲＡＭ
   ）装置であって、 ａ）少なくとも２つの装置がメモリ場所を アクセスすることができるように、インターフェイス手
   段を有するメモリ場所を含み、前記メモリ場所は少なく
   とも２つの部分に再分され、前記部分の１つはソースで
   あり、前記部分の１つは転送先であり、さらに、 ｂ）前記メモリ場所部分の各々に作動的に 接続され、前記メモリ場所部分の１つにストアされるデ
   ータが前記メモリ場所部分の他方にコピーされるのを可
   能にするためのシャドウ更新手段を含む、ＲＡＭ装置。
2. （２）前記メモリ場所部分にコピーされるデータは最も
   最近に更新されたデータである、請求項１に記載のＲＡ
   Ｍ装置。
3. （３）さらに複数個のメモリ場所を含み、各々はメモリ
   場所部分に再分され、および各々は前記インターフェイ
   ス手段によって個別にアクセス可能である、請求項１に
   記載のＲＡＭ装置。
4. （４）前記メモリ場所部分の各々が複数個のビットを含
   む、請求項３に記載のＲＡＭ装置。
5. （５）前記メモリ場所部分の少なくとも１個に作動的に
   接続され、そこのデータのアクセスを表示するための表
   示手段をさらに含む、請求項４に記載のＲＡＭ装置。
6. （６）前記表示手段がプログラム可能である、請求項５
   に記載のＲＡＭ装置。
7. （７）前記プログラム可能表示手段は個別のメモリ場所
   部分のデータアクセスを決定するために使用される、請
   求項６に記載のＲＡＭ装置。
8. （８）前記インターフェイス手段に作動的に接続される
   ２つの装置をさらに含む、請求項１に記載のＲＡＭ装置
   。
9. （９）前記ＲＡＭ、前記装置の１個、およびそのための
   前記インターフェイス手段は単一の集積回路チップに配
   置される、請求項８に記載のＲＡＭ装置。
10. （１０）前記装置の１個が前記ＲＡＭと同期的に動作す
    るために使用される、請求項８に記載のＲＡＭ装置。
11. （１１）前記装置の１個がコントローラを含む、請求項
    ８に記載のＲＡＭ装置。
12. （１２）前記装置の１個がコントローラを含む、請求項
    ９に記載のＲＡＭ装置。
13. （１３）前記装置の１個がコントローラを含む、請求項
    １０に記載のＲＡＭ装置。
14. （１４）前記装置の１個がＤＭＡコントローラを含む、
    請求項８に記載のＲＡＭ装置。
15. （１５）前記シャドウ更新手段は、前記メモリ場所部分
    の各々に作動的に接続されかつそこにストアされるデー
    タの状態に応答するアービトレーション手段を含む、請
    求項８に記載のＲＡＭ装置。
16. （１６）前記アービトレーション手段は、前記ソースメ
    モリ場所部分のいずれかが前記装置の１個によって書込
    まれるときに、前記メモリ場所部分の２つの間のデータ
    転送を禁止するために使用される、請求項１５に記載の
    ＲＡＭ装置。
17. （１７）前記アービトレーション手段は、予め定められ
    た期間の間、前記メモリ場所部分の２つの間のデータ転
    送を禁止するために使用される、請求項１５に記載のＲ
    ＡＭ装置。
18. （１８）前記アービトレーション手段は、前記装置の１
    個による前記メモリ場所部分の１個のアクセスを禁止す
    るために使用される、請求項１５に記載のＲＡＭ装置。
19. （１９）前記アービトレーション手段は最悪転送手段を
    含んで、各更新動作が完了する点を決定する、請求項１
    ８に記載のＲＡＭ装置。
20. （２０）前記最悪転送手段が基準ビットを含む、請求項
    １９に記載のＲＡＭ装置。
21. （２１）ソース装置および転送先装置の間でデータを転
    送するための方法であって、前記装置の両方はデュアル
    ポートランダムアクセスメモリ（ＲＡＭ）装置に作動的
    に接続され、 ａ）前記デュアルポートＲＡＭにおいてメ モリ場所の第１の部分にデータを書込むステップと、 ｂ）前記データを前記第１のメモリ場所部 分から前記メモリ場所の第２の部分に転送するステップ
    と、 ｃ）前記データを前記第２のメモリ場所か ら読取るステップとを含む、方法。
22. （２２）前記データ転送ステップを予め定められた期間
    の間禁止するステップをさらに含む、請求項２１に記載
    の方法。
23. （２３）前記ソース装置が前記メモリ場所にデータを書
    込もうとすると、前記データ転送ステップを禁止するス
    テップをさらに含む、請求項２１に記載の方法。
24. （２４）前記装置の１個はコントローラである、請求項
    ２１に記載の方法。
25. （２５）前記データ転送ステップの間、前記ソース装置
    が試みる書込動作はアービトレーション手段によって決
    定される、請求項２３に記載の方法。
26. （２６）デュアルポートＲＡＭから同時にデータを読取
    るおよびデータを書込むのを可能にする方法であって、 ａ）複数個のメモリ場所を有するデュアル ポートＲＡＭを設けるステップを含み、各メモリ場所は
    データをストアするための第１の部分および第２の部分
    を有し、さらに、 ｂ）データを前記メモリ場所の１つの前記 第１のメモリ場所部分に書込むステップと、ｃ）ステッ
    プ（ｂ）と並行に前記第１のメ モリ場所部分に対応する前記第２のメモリ場所部分から
    データを読取るステップとを含む、方法。
27. （２７）さらに、 （ｄ）予め定められた期間の間、前記デー タを前記第１のメモリ場所部分から前記第２のメモリ場
    所部分に転送するステップを含む、請求項２６に記載の
    データの同時読取および書込を可能にする方法。