JPS62500549A - マルチプロセッサ・システムにおけるマルチプロセッサの動作を順序付ける方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マルチプロセッサ・システムにおけるマルチプロセッサの動作を順序付ける方法 および装置技術分野 本発明は、各プロセッサが少なくとも１つの処理素子と、他のプロセッサの主記 憶の内容を複製する主記憶と、前記処理素子と主記憶を相互接続するバスと、該 バスに接続されたバス゛・アクセス・アーピンと、通信全行うべくバスおよび他 のプロセッサのリンクに接続されたリンクを含む１対の非同期的に動作するプロ セッサより成るデュアル・プロセッサ・システムに関する。

発明の背景 マルチ処理環境にあっては、複数個のプロセスは時分割ベースの場合には単一プ ロセッサ上で、あるいは複数個のプロセッサ上で同時に処理が実行される。しば しばこのような環境中にある複数個のプロセスは記憶装置中に記憶された情報の 如き資源の使用を共有する。共有された資源へのアクセスが１時にただ１つのプ ロセスのみによって実行されることを保証するため、任意の時点においてただ１ つのプロセスが資源にアクセスすることを許容し、その時に他のプロセスが資源 にアクセスすることをロックアウトする何らかのロック機構を使用しなければな らない。共有された情報の場合には、情報は一般に記憶装置中に記憶されており 、従って、ロック機構は共有された情報が記憶されている記憶装置、または記憶 装置の少なくとも該当部分て対するアクセスを制御しなければならない。

らその上で読み出しおよびクリア動作、テストおよびセット動作、読み出し一修 正一書込み動作、あるいは自動読み出し一修正一書き込み機能を実行する他の形 の記憶装置の動作が実行されるレジスタ、または専用のメモリ・ロケーションと して実現されている。自動読み出し一修正一書き込み機能はその実行期間中には 動作の読み出しおよび書き込み部分において他のレジスタまたはメモリ参照が許 容さｎていない機能である。

システムの信頼性を増し、メモリ・アクセスのためのプロセッサ間の競合を減少 させるため、ある種のマルチプロセッサ・システムは複製された、そして多分更 に高価な方法としては模写された記憶装置全使用している。

例えば、共同処理を行うシステムは通常２つの同時に活性状態となる独立なプロ セッサを含んでおシ、各プロセッサは他のプロセッサのメモリの内容を複製する それ自身の記憶装置を有している。模写された記憶装置を有するマルチプロセッ サ・システムでは、′信号機方式“の概念は読み出し一修正一書き込み動作の如 きロック動作がすべての模写さｆ′した記憶装置中で同時に行われるよう拡張さ れている。何故ならばそのようなシステム中の１つのプロセッサがそｎ自身の記 憶装置上でのみロック動作を実行する場合ては、該プロセッサは他のプロセッサ に信号機方式によって保護された情報がロックされていることを知らせることが 出来ないからである。そして１つのプロセッサがすべての模写された記憶装置全 ロックするが、同時にはそれが行われない場合には、一般に１つ以上のプロセッ サがそれ自身の記憶装置をロックし、次いで他の記憶装置をロックしようと試み て、その内の　少なくとも１部が既に他のプロセッサによってロックされている ことを見出す可能性が存在する。デッドロックとして知られるこの状態が生じる といずれのプロセッサもロックによって保護されている情報にアクセス出来なく なる。

デッドロック問題は解決出来るが、ロック動作をすべての模写さｎｆｃメモリ中 で同時に生起させるという要求はシステムの特性面で大きな欠点を有している。

何故すらば動作を同時に実行するのに必要な（記憶装置にアクセスするのに要求 さ扛る通信バスの如き）種々の資源は複数個のプロセッサ中で整理されているが 、これらプロセッサの他の処理活動は実効的に中止しなければならず、必要な資 源がすべてのプロセッサ中で確保され、すべてのプロセッサ中でロック動作が実 行され、整理された資源が解放されるまでこれらプロセッサの他の処理活動は継 続することは出来ない。すべてのプロセッサ中におけるロック動作の実行をこの ように同期させるために浪費される時間量はマルチプロセッサ・システムの処理 のスループット全大幅に損うことがある。このような観点から、このような同期 に対する要求は望ましくない。

発明の要旨 問題点は本発明に従うデュアル・プロセッサ・システムにおいて解決さｎた。即 ち各プロセッサは処理素子からバスを介して主記憶ロック動作を受信し、該ロッ ク動作を他のプロセッサのリンクに転送し、他のプロセッサのリンクによって転 送されたロック動作を受信し、主記憶上で転送された動作全実行するべくバスに アクセスするリンク中に含−１ｆｌた手段と；主記憶上における転送されｆ？： 、動作の実行全検出する手段と；処理素子に対するアービタ・バス・アクセスか ら主記憶のロック動作全実行させることを要求する処理素子と関連する手段と； アービタと関連し、要求に応動して他のプロセッサのアーとりに対する要求を通 知する手段と；アービタと関連し、他のプロセッサのアーとりからの要求の通知 に応動して、その以前に通知されたアクノリジメントに続いて転送さｎた動作の 実行を検出する手段による検出が行わｎるときのみに７クノリジメントを通知す る手段と；アービタと関連し、他のプロセッサのアービタからの７クノリジメン トの通知て応動して、その以前て通知されたアクノリジメントに続いて転送され た動作の実行を検出する手段による検出が行われるときのみに要求されたバス・ アクセスを許可する手段とを含んでいる。本発明に従い、そのプロセッサが互い に非同期的に動作するマルチフロセッサ・システムはマルチプロセッサ動作、例 えば模写された資源のロック動作の順序付けを行う方法を実行する装置を含んで いる。該装置Ｖｉ１つ以上のプロセッサ上で実行されるべき動作が１つのプロセ ッサ上で実行されることて応動してこれら１つ以上のプロセッサに対しその実行 を知らせる装置と、この知らせに応動して１つ以上のプロセッサの各プロセッサ 上で１つのプロセッサ上で実行された動作が実行される前に１つ以上のプロセッ サの各プロセッサ上で該実行された動作と類似の動作が実行されることは禁止す るが、類似していない動作の実行は許容する装置を含んでいる。同時に実行され た類似の動作量の優先度は各プロセッサ上のアービトレイションにより解決され 、プロセッサ間の優先度は優先権割当てによシ解決される。

知らせを行う装置は該知らせを行う装置が丁度その実行に応動した動作と類似の 動作が１つ以上のプロセッサの少なくとも１つの上で既に実行されているかどう かを決定し、禁止を行う手段は類似の動作が既【実行されているという決定に応 動して、既に実行されている類似の動作が各プロセッサ上で実行されるまで、１ つ以上のプロセッサの各プロセッサ上における前記知らせを行う手段によって応 動された動作の更なる実行を禁止し、類似の動作が既に実行されていないという 決定に応動じて、実行されている動作が各プロセッサ上で実行されるまで、１つ 以上のプロセッサの各プロセッサ上で類似の動作を更に実行すること全禁止する 。１つ以上のプロセッサの各々は、１つ以上のプロセッサの他のプロセッサ中で 模写されている例えば共有記憶装置の如きそれ自身が使用する資源を含んでおシ 、実行される動作は原子的な読み・出し一修正一書き込み動作の如き模写さｎた 資源をロックする動作である。

以上述べて来た如きマルチプロセッサ・システムにあっては、他の類似の動作の 実行順序が重大な意味金有する例えば共有の模写された資源をロックする動作の 如き動作は他の類似の動作からの干渉を受ける恐れ無しに、複数個のプロセッサ の各々の上で異なる時点において実行されることが許容される。何故ならばシス テムは複数個のこれら動作を各プロセッサ上で同じ順序で実行することを保証す るからである。ある１つの動作と類似していない他の動作はプロセッサ上で実行 されることが禁止されることはなく、該プロセッサはその上で実行される１つの 動作を待機し、前記１つの動作はシステムの他のプロセッサ上で実行過程中にあ ってよい。

実行された動作と類似の種類の動作は同じ動作であっても良いし異なる動作であ っても良い。例えば、書き込み、読み出し一修正一書き込み、およびテストなら びにセット動作の如き記憶ロケーションの内容を変更し得るすべての動作は類似 の動作であると考えて良い。あるいは、同じ動作の複数の実例が類似の動作であ ると考えても良い。例えば、複数個のプロセッサまたはプロセッサ・ユニットの 各々による読み出し一修正一書き込み動作を実行する各々の試みが同じ動作の１ つの実例を構成し得る。この応用用途にあっては、非同期動作とは、複数個のプ ロセッサ上で実行されねばならない動作がこれらプロセッサ上で同時に実行され る必要がなく、他のプロセッサ上では他の動作が行われているようにむしろ各プ ロセッサ上である異なる時刻において実行され得ること全意味する。

本発明の１実施例に従い、互いに非同期的に動作する複数個のプロセッサを有す る処理システムは、少なくとも第１および第２のプロセッサ上で実行されるべき 動作を第１のプロセッサ上で開始する装置と、該装置と共同動作して開始された 動作が少なくとも第１および第２のプロセッサ上で実行されることが許容される かどうかを決定する装置と、動作が実行されることが許容されているという決定 に応動して開始された動作を各プロセッサ上で実行する前に開始された動作と類 似の第２の動作を実行することを禁止し、かつ各プロセッサ上で類似していない 動作の実行は許容する装置とを含んでいる。プロセッサの各々は禁止装置によっ て開始された動作の実行が禁止されていない場合には開始された動作を実行する 装置を含んでいる。

開始装置は動作を要求する第１の信号（例えばプロセッサ内要求）を発生する装 置と第２の信号（例えばプロセッサ内許可）の受信に応動じて動作を実行する装 置を含んでいる。禁止装置は少なくとも第１および第２のプロセッサの各プロセ ッサと関連し、第３の信号（例えばプロセッサ間要求）の受信に応動して、開始 された動作と類似の動作を関連するプロセッサ上で実行した後にプロセッサの第 ４の信号全送信する手段により以前の第４の信号が送信さｎるときにのみ第４の 信号Ｃ例えばプロセッサ間許可）を送信する装置を含んでいる。そして決定ケ行 う装置は少なくとも第１および第２のプロセッサの１つのプロセッサと関連し、 第１の信号の受信て応動じて少なくとも第１および第２のプロセッサの他のプロ セッサの第４の信号を送信する装置に第３の信号を送信する装置を含んでおシ、 また少なくとも第１および第２のプロセッサの他のプロセッサの第４の信号を送 信する装置からの第４の信号の受信に応動して、開始された動作と類似の動作が １つのプロセッサ上で実行された後で１つのプロセッサの第４の信号を送信する 装置が以前の第４の信号を送信するときのみ第２の信号全作動装置に送信する装 置を含んでいる。

信号機方式の原子的読み出し一修正一書き込み動作の如き１つ以上のプロセッサ が関与する動作はマルチプロセッサ・システムの複数個のプロセッサ上で非同期 的に実行され得るから、複数個のプロセッサ上における動作の同期的実行および 完了を待機するために個々のプロセッサの殆んどの処理活動を停止させる必要は ない。むしろ個々のプロセッサの処理活動は、あるプロセッサがある時点におい て他のプロセッサもまた後刻実行しなければならない動作を実行していようとい まいと、それとは無関係て継続される。このように資源ロック機構が、システム の処理スループットに影響を与えることなく、共有の模写さｎたメモリを有する 非同期式マルチプロセッサシステムで提供さｎる。

本発明のこれらおよび他の利点および特徴は付図を参照した本発明の図示の実施 例に関する以下の記述がら明第１図は本発明の一実施例である処理システムのブ ロック図、 第２図は第１図のシステムのプロセッサ間リンクのブロック図、 第３Ａおよび３Ｂ図は第１図のプロセッサ間リンクの２つのタイプの読み出し一 修正一書き込みトランズアクションの機能線図、 第４図は第１図のシステムのシステム・バス・アービタのブロック図、 第５図は第４図のシステム・バス・アービタの読み出し一修正一書き込み制御装 置の状態図である。

詳細な説明 第１図を参照すると、コプロセッサ・システム１００が示されている。コプロセ ッサ・システム１００は互いに独立して非同期的に動作する１対のプロセッサ１ ０１および１１１より成るマルチプロセッサ・システムである。一般にプロセッ サ１０１および１１１は共に活性状態にあり、各プロセッサ１０１および１１１ は他のプロセッサとは独立にタスクを実行している。プロセッサ１０１および１ １１の両方で行わねばならない操作の実行はこれら２つのプロセッサで同期して は実行されず、一般に各々のプロセッサで異なる時刻に実行される。

プロセッサ１０１および１１１は独立ではあるが、各プロセッサはそれ自身が使 用するために主記憶ユニット（ＭＳＵ）　Ｉ　Ｑ　２および１１２を夫々有して いる。これら主記憶ユニット１０２および１１２は一般に他方の主記憶ユニット の内容を複製所有している。汎用動作モードにあっては、１方の主記憶ユニット の内容が変化すると他方の主記憶ユニットの内容も変化され、それてよってその 内容は複製さｎた状態に保持される。この動作モードは更新モードと呼ばれる。

この記憶内容の複製化てよりプロセッサ１０１および１１１のいずれかが障害を 起こすか、または１方のプロセッサがサービスの提供を中止するときにすべての システム・タクスの実行を残りのプロセッサが引き継ぐことが出来る。第２の動 作モード期間中、主記憶ユニット１０２および１１２の内容は互いに他の内容を 複製することを中止してよい。第２のモードは例えば障害を起こした１方のプロ セッサに対して保守動作が実行さｎるときの如く例外的な場合にのみ実行さ扛る 。

このようなシステムの例が１９８４年６月２２日付のティー・ビー・ビショップ 等の「再構成可能なデュアル・プロセッサ・システム」と題する米国特許願第８ ２３，４８１号（出願人は本出願の出願人に同じ）に述べられている。

本出願では“０“および“ｌ“なる記号は２つのプロセッサ１０１および１１１ とその構成素子を識別するのに使用する。これは説明全労りやすくするための命 名法であって、′０側“および“１側“の名称は何ら特別の性質を有するもので はない。本出願にあってはプロセッサ１０１とプロセッサ１１１は同一である。

前述の主記憶ユニット（ＭＳＵＯ）　１０２の外にプロセッサ０１０１は少なく とも１つの処理ユニットを含んでいる。少なくとも１つの処理ユニットとしてプ ロセッサ０１０１の中央処理部として動作する１つまたはそれ以上の処理素子（ ＰＥＯ）１　ｇ　３が含まれている。またプロセッサ０１０１と外部との間の通 信を行う入出力アダプタ（ＩＯＡＯ）　１０４の如き他の知的装置も含まれてい る。プロセッサ０１０１中に含まれている処理ユニットの具体的な数および型は 本発明とは直接関係がない。

処理ユニット１０３および１０４はシステム・バス（ＳＢＯ）１０５によってＭ ＳＵ　１０２に接続されている。

５Ｂ０１０５の機能はプロセッサ０１０１の種々のユニットの間の情報を伝達す ることである。５ＢＯＩ　０５は時分割多重バスである。バスＳＢ０１０５に接 続されているユニットによる５ＢＯＩ　０５へのアクセスおよび各バス・タイム スロット期間中における１つのユニットから他のユニットへのバス１０５ｅ介し ての情報の転送はやはりバス５ＢＯ１０５に接続さ扛ているシステム・バス・ア ービタ（ＳＢＡＯ）１０６　Ｋよシ制御される。

プロセッサ間リンク（ＩＬＯ）　１０７もｔ念５ＢＯ１０５に接続さね、ている 。ＩＬＯｌ　０７はプロセッサ０１０１のユニットがプロセッサ１１１１のユニ ットと通信すること全許容する機能を実行する。詳細に述べると、ＩＬＯ１０７ はＭＳＵ０１０２およびＭＳＵＩ　１１２の内容を同−Ｔ、ｉｐるように保持す る手段でらり、かつプロセッサ０１０１の処理ユニットがプロセッサ１１１１の ＭＳＵＩ　１１２で実行されるべきメモリ動作を要求する手段でもある。

前述の如く、プロセッサ１０１および１１１は本発明［４つては同一である。従 って、プロセッサ１１１１は主記憶ユニット（ＭＳＵＩ）１１２、少なくとも１ つの処理素子（ＰＥＩ）１１３、オプショナルな入出力アダプタ（ＩＯＡＩ）１ １４、システＡ　−ｔ＜ス（ＳＢＩ）　１１５、システム・バス・アービタ（Ｓ ＢＡＩ）　１１６およびプロセッサ間リンク（ＩＬＩ）１１７ｅ含んでいるが、 これらの装置はプロセッサ０１０１と関連して議論した装置と同一である。

２つのプロセッサ１０１と１１１の間での通信を実行するためて、プロセッサ間 リンク１０７および１１７は非同期プロセッサ間バス（ＩＰＢ）　１２０によっ て相互接続されている。プロセッサ間バス１２０はリンク１０７と１１７の間の 情報の転送を許容する。

２つのプロセッサ１０１および１１１のシステム・バス・アービタ１０６および １１６はアービタ間チャネル（ＩＡＣ）１２１によって通信を行うべく相互接続 されている。通常のシステム・バス・アクセス調停機能を実行する外に、アービ タ１０６および１１６はアービタ間チャネル１２１と共に２つのプロセッサ１０ １および１１１で実行されるべきシステム１００中の動作の実行を制御する複合 装置１５０に形成している。この複合装置１５０の種々の素子は、両方のプロセ ッサに対しいずれのプロセッサで前記動作を実行すべきかを知らせ、前記動作が いずれかのプロセッサで実行されているかどうかを決定し、複数個の前記動作が 一方のプロセッサで実行されたとの異なる順序で他方のプロセッサで実行される ことを妨げる。詳細に述べると、アーとり間チャネル１２１は一方のアービタが 他方のアービタに対し１方のアービタのプロセッサの処理ユニットが両方のプロ セッサの主記憶ユニット上で実行されねばならない読み出し一修正一書き込み（ ＰＭＷ）動作を何時開始するかを知らせ、同様な動作が他のプロセッサによって 実行されているかどうかを決定する。各アービタはＩＡＣ１２１ｅ介して他のア ービタと共同動作することにより１つのＲＭＷ動作７５（１方のプロセッサ上で 実行されているとき、この１方のＲＭＷ動作が関連するプロセッサ上で実行され るまで両方のプロセッサに向けられた他のＲＭＷ動作をその関連するプロセッサ 上で実行することを妨げる。しかし、この期間中に他の動作を実行することは許 容されている。これらの機能を実行する複合装置１５０の動作はアービタ１０６ および１１６の構造および機能を考察する際に更に詳細に述べる。

システム・バス１０５および１１５のプロトコルを考ａするためシステム・バス ・アービタ１０６に接続されているシステム・バス１０５よ構成るバスおよび信 号線を示す第４図を参照する。システム・バス１０５は高速度、同期式、時分割 多重、トランスアクションに基づくバスでおる。各バス・タイム・スロット期間 中、アービタ１０６はバス１０５を介してのプロセッサ０１０１の１つのユニッ トから他のユニットへの情報の転送全制御する。次のタイムスロットは２つの全 く異なるユニット間で情報を転送するのて使用され得る。着信ユニットから何か 全要求している発信ユニットは着信ユニットが要求を考慮している間はバス１０ ５’を保持しない。その代りに発信ユニットはバス・タイム・スロットを使用し て要求全行い、着信ユニットはその後のバス・タイム・スロットを使用して要求 て応答する。要求タイムスロットと応答タイムスロットの間のタイムスロットは 他のトランスアクションに使用し得る。

１つのユニットから他のユニットへの情報の転送はトランスアクションと呼ばれ る。トランスアクションは完了するのに１つ以上のバス・タイムスロットを要求 する場合がちる。例えば、１つのユニットが他のユニットへのマルチワード・デ ータの転送を行いたいと希望すると、アービタ１０６はすべてのワードを転送す るのに必要なだけの連続したタイムスロットを発信ユニットに割当てる。

４　アドレスおよびデータの転送て加えて、システム・バス１０５はトランスア クションと関係する。ユニットを識別するために発信および着信コードを伝送す る。トランスアクションはまたトランスアクションの型および大きさｋ　示スコ マンド・フィールドを含んでいる。

システム・バス１０５はシステム・バス１０５’！ｒ使用し得る各ユニットに対 しシステム・バス要求（ｓＢＲＥＱ）およびシステム・バス許可（ＳＢＧＲＡＮ Ｔｌ線を含んでいる。

更に、システム・バス１０５は両方のプロセッサ１０１および１１１上で実行さ れねばならない読み出し一修正一書き込み（ＲＭＷ）動作を開始させ得る各ユニ ットに対する読み出し一修正一書き込み要求（ＲＭＷＲＥＱ）線を含んでイル。

ｔ＜　ス１０５　ノ５ＢＲＥＱ　ＸＲＭｗＲＥＱ　オヨび５ＢＧＲＡＮＴ信号線 はアービタ１０６に接続さ扛ている。

以下で明らかとなるように、プロセッサ１０１および１１１が更新モードにない とき、即ち主記憶ユニ′ント１０２および１１２の内容が同一に保持されていな いときにのみ実行される。プロセッサ１０２および１１２カニ更新モードに６る か否かはシステム・Ｉ（ス１０５のＳ　ＢＵＤ信号線の状態で示される。

システム・バス１０５の使用を望むユニットはそのユニット専用のＳ　Ｂ　ＲＥ Ｑ線を使用する。ユニットがＲＭＷ動作をプロセッサ１０１および１１１の両方 で実行させるためにシステム・バス１０５を使用したい場合にも、該ユニットは 同様にその専用ＲＭＲＥＱ線を使用する。要求を出しているユニットに次のバス ・タイムスロットが与えらｎなかった場＠ては、その要求線は活性状態に留まる 。そして該ユニットはアービタ１０６がシステム・バス許可信号を該ユニットに 発する壕でバスへのアクセスは禁止され、従ってＲＭＷ動作を行うことは出来な い。

ユニットがアービタ１０６から５ＢＧＲＡＮＴ信号を受信すると、該ユニットは その５ＢＲＥＱ線を反転させ、更にそのＲＭＲＥＱ線が使用されている場合には ＲＭＲＥＱ線も反転させる。次にこのユニットはトランスアクションを構成する アドレス、データ、発信地コード、目的地コードおよびコマンドをシステム・バ ス１０５の５ＢＡＤ。

ＳＢＤ、　５ＢＳＣ，５ＢＤＣおよびＳＢＣバス上に夫々加え、システム・バス １０５の“バスが妥当であることを示す信号（ＳＢＶ）線および″コマンドが妥 当であることを示す信号（ＳＢＣＶ）”線を活性化する。

システム・バス１０３上に出力された情報がバス１０５によってシステム・バス １０５ｉ’ｉｌ：接続された他のすべてのユニットに伝達されると、各ユニット は、それが使用中でない限り、着信地コード（そしてリンク１０７ならびにアー ビタ１０ｆｌｉの場合にはコマンド・フィールド）を調べて、自分自身が現在の トランスアクションの目的地であるかどうかを検査する。もし使用中でないユニ ットが目的地であると、該ユニットはシステム・バス１０５上に存在する情報を ラッチし、次いでその専用のシステム・バス・アクノリジ（ＳＢＡＣＫ）　ａ全 使用してシステム・バス・アクノリジ信号をアービタ１０６に加える。使用中の ユニットはその代りにその専用ＢＵＳＴ信号線を使用状態に保持する。

アービタ１０６は着信地コードおよびコマンド・フィールドを調べることにより どのユニットがトランスアクションの着信地であるかを知シ、各々の着信地ユニ ットのＢＵＳＴ信号線を調べる。すべての着信地が使用中であると、アービタ１ ０６はシステム・バス１０５のビジー・アポート（ＳＢＢＡ）信号線を使用して 該トランスアクション全７ポートする。発信ユニットがこのビジー・アボート信 号全受信すると、該ユニットは再びその５ＢＲＥＱａｔ使用してそれ以後のタイ ムスロットでシステム・バスを要求する。

アービタ１０６？含むユニットは発信ユニットによってシステム・バス１０５上 に出力さｎたコマンド情報を調べることによりトランスアクションがいくつのタ イムスロットを占有しているかを知る。複数タイムスロット・トランスアクショ ンの場合、アービタ１０６はトランスアクションの各タイムスロットに対し要求 を出しているユニットの５ＢＧＲＡＮＴ　ｉＫ：信号を加える。同様に着信ユニ ットは複数タイムスロット・トランズアクションの各タイムスロット期間中その ５ＢＡＣＫ信号線に信号を加える。しかし、発信ユニットはトランズアクション の各タイムスロット期間中その要求線に信号を加えない。

第４図に示すアービタ１０６を更に詳細に議論する前に、プロセッサ間リンク１ ０７および１１７の動作について述べることにする。リンク１０７のブロック図 が第２図に示されている。リンク１１７の構造および動作はリンク１０７のそれ と同じでおる。リンク１０７は５つの主要な機能ブロックに分れている。即ちシ ステム・バス、インタフェース（ＳＲＩＯ）　２００　、プロセッサ間バス・イ ンタフェース（ＩＢＩＯ）２０１、入力ジョブ待行列（ＩＪＱＯ）２０２、出力 ショブ待行列（ＯＪＱＯ）２０３、およびプロセッサ間バス・アービタ（ＩＢＡ Ｏ）２０４である。

システム・バス・インタフェース２００はシステム・バス１０５に接続されてお シ、該インタフェース２００はリンク１０７がシステム・バス１０５のプロトコ ルに従っているかどうかを確認する。リンク１０７が使用中でない場合には、シ ステム・バス・インタフェース２００は常時システム・バス１０５をモニタし、 リンク１０７をその着信地とするトランズアクションを探索する。システム・バ ス・インタフェース２００Ｈシステム働バス１０５上で潜在的トランズアクショ ン要求を受信し、コマンド、発信地コード、着信地コー１：およびアドレスの形 態で他のプロセッサ１１１への情報転送を行う。この要求はトランズアクション を開始したプロセッサ１０１中の発信ユニットから来る。

システム・バス・インタフェース２００はシステム・バス１０５上に現在送出さ れているトランズアクションの着信地コードおよびコマンドを調べて、該トラン ズアクションがリンク１０７に向けられているものか否か、即ちリンク１０７が 該トランズアクションの着信地の１つであるか否かを決定する。トランズアクシ ョンの着信地としてのリンク１０７の指定は明示的でも暗示的でも良い。リンク が着信地コード中で指定されている場合、即ち着信地コードのＥＸＴＥＲＮＡＬ ビットがセットさｎている場合にはリンク１０７は明示的着信地でおる。これに よりリンク１０７は着信地コード中で指定されたプロセッサ１１１１のユニット への転送を行う。トランズアクションが主記憶ユニット１０２を着信地として指 定し、動作が書き込み、即ちＢＭＷでろシ、５ＢＵＤ線が“システムは現在更新 モードにある“ことを示す場合、リンク１０７は暗示的着信地である。リンク１ ０７Ｈそれがトランズアクションの発信地の場合、−着信地とはならない。

リンク１０７が着信地である場合、システム・バス・インタフェース２００はト ランズアクション情報全ラッチする。５ＢＩＯ２００は発信地および着信地コー ド発生回路を含んでお９、該回路はプロセッサ１１１１のリンク１１７が使用す るべくトランズアクションの発信地および着信地コードを修正する。この回路は 発信地コード中のＥＸＴＥＲＮＡＬビットをセットし、着信地コード中のＥＸＴ ＥＲＮＡＬビット全クリアする。この回路Ｖｉ−ｉた、受信さｎたトランズアク ションが主記憶に対する読み出し一昨正一書き込み動作であり、かつ指定が暗示 的である場合、発信地コードを“　リンク“に変更する。

次にシステム・バス２００はトランズアクション情報金人カジョブ待行列２０２ に転送する。

入力ジョブ待行列２０２はプロセッサ間バス・インタフェース２０１に対する仕 事を保持する。該待行列２０２は複数個（この例では１６）のエントリ（１つの エントリは１つのシステム・バス・タイムスロットて対応）を保持する容量を有 している。入力ジョブ待行列２０２が１４またはそれ以上のエントリを含んでい る場合には、システム・バス・インタフェース２００はアービタ１０６に対しビ ジーであることを知らせる。これはこれ以上トランズアクション・パッケージを 受信することが出来ないこと全意味する。他のユニットがリンク１０７をその着 信地の１つとして有するトランズアクションを開始すると、アービタ１０６ｉｊ そのトランズアクション全アボートする。これは入力ジョブ待行列２０２が少な くとも３つの占有されていないエントリ・スペースを有する状態１で空になるま で継続され、入力ジョブ待行列２０２がこの状態まで空になると、システム・バ ス・インタフェース２００はビジー・インデイケーション全反転させる。

入力ジョブ待行列２０２がプロセッサ間バス・インタフェース２０２に対する仕 事を保持している間、出力ジョブ待行列２０３はリンク１１７によってリンク１ ０７に伝送され、システム・バス・インタフェース２００によってシステム・バ ス１０５に送出されることを待機している情報全保持する。その容量は３エント リである。

しかし、１時に１つ以上のシステム・バス・トランズアクションを保持すること は許容されていない。

リンク１０７が他のリンク１１７からその出力ジョブ待行列２０２中にトランズ アクションを受信した後、システム・バス・インタフェース２００Ｕリンクの５ ＢＲＥＱ信号線に信号を加える。リンク１０７はＲＭＷＲＥＱ信号線を有してい ない。何故ならばリンク１０７は２つのプロセッサ１０１および１１１と関連す るＲＭＷ動作は開始させないからである。リンク１０７はプロセッサ０１０１上 において元に他方のプロセッサ１１１１上で開始されたＲＭＷ動作の内プロセッ サＯＫ％有の部分を単に開始させる。アービタ１０６が５ＢＧＲＡＮＴ信号に応 動するとき、システム・バス・インタフェース２００は出力ジョブ待行列２０３ から発信地コード、着信地コード、コマンド・フィールド、アドレスおよびデー タ全システム・バス１０５に加える。他方の側のリンク１１７はアービタ１０６ がリンク１０７の５ＢＲＥＱに許可を与え、出力ジョブ待行列２０３の第１のコ ントリがシステム・バス１０５全弁して成功裡に伝送される１でリンク１０７に よって他のトランズアクションをリンク１０７の出力ジョブ待行列２０３にコピ ーすることは許容さｎていない。

リンク１０７がトランズアクション金送信している着信地がビジーである場合に は、アービタ１０６はＢＵＳＹＡＢＯＲＴ信号線に信号を加えることによシトラ ンズアクション全アボートする。このことが起こると、システム・バス・インタ フェース２００はリンクの５ＢＲＥＱ導線に再び信号を加え、トランズアクショ ンを再び試みる。リンク１０７のシステム・バス・インタフェース２００が着信 地ユニットてトランズアクションを成功裡に転送すると、着信地ユニットはシス テム・バス１０５の専用の５ＢＡＣＫ線に信号を加えてそのことをアービタ１０ ６に知らせる。

プロセッサ間バス・アービタ２０４はリンク１０７の１部であり、リンク１０７ と１１７のいすｎがプロセッサ間バス１２０の制御権を有しているかを決定する 。アービタ２０４はプロセッサ間バス１２０の使用に関する複数個の要求の調整 を行う。アービタ２０４はシステム・バス１０５からリンク１０７に入って来る プロセッサ１１１１のリンク１１７に向けられたトランズアクション・パッケー ジと、プロセッサ間バス１２０を介してリンク１０７中に入って来るリンク１１ ７からのトランズアクションの調整を行わねばならない。

アービタ２０４はリンク１０７と１１７のいずれがプロセット間バス１２０の制 御権を有しているかを決定する固定優先度法を使用している。各々のリンクのア ービタは関連するプロセッサの処理素子からその中に入って来ているリンク・ア イデンティフィケーション／スレーブ（ＬｒＤＳ　）信号線を有している。ＬＩ ＤＳ信号線は１方のリンクをマスク、他方のリンクをスレーブと指定する信号線 である。リンク１０７および１１７の両方が同時にプロセッサ間バス１２０の使 用全要求すると、マスクと指定されたリンクは、現在プロセッサ間バス・トラン ズアクションが進行中でない場合には、スレーブと指定されたリンクよシプロセ ッサ間バス１２０の使用に関する優先権を有している。トランズアクションが進 行中の場合には、現在のトランズアクション・パッケージを送信していないリン クにはそのトランズアクション・／マツケージを送信した後にプロセッサ間バス １２０の使用権が与えられる。これにより２つのリンク１０７と１１７の間でプ ロセッサ間バス１２０が交互に使用されることになる。

プロセッサ間バス１２０はトランズアクション・ノで′ノケージに基づいて調整 される。即ち一度一方の１ノンクにバス１２０の使用許可が与えられると、その ＩＪリンクすべてのパッケージの転送を完了するまでｔ＜　ス１２０　ノ告ＩＪ 御を行う。パッケージは１つのシステム・ノ（ス・トランズアクション中に含ま れているすべての情報’を含んでいる。他方のリンクからパッケージ全体を受信 すると、受信を行っているリンクはそのプロセッサ上でトランズアクションに開 始するべくそのプロセッサのシステム・バスの使用全要求する。

プロセッサ間バス・インタフェース２０１はリンク１０７がプロセッサ間バス１ ２０の非同期プロトコルに従っていることを確認する働きをする。インタフェー ス２０１はプロセッサ間バス１２０上の情報を送信し、バス１２０を介して情報 を受信し、プロセッサ間バス制御信号を発生し、かつそｎに応動する。

システム・バス１０５からのトランズアクションがシステム・バス・インタフェ ース２００によって受信され、処理されて入力ジョブ待行列２０７中に加えらル ると、プロセッサ・バス・インタフェース２０１はプロセッサ間バス１２０のリ ンクのパッケージ要求（ＰＲＥＱＯ）導線に信号を加えて他方の側のリンク１１ ７に対し送信すべきトランズアクション・パッケージを有していることを知らせ る。リンク１１７のプロセッサ間バス・アービタがプロセッサ間バス１２０の制 御権をリンク１０７が有すべきであると決定すると、リンク１１７はプロセッサ 間バス１２０のパッケージ・アクノリジ（ＰＡＣＫＩ）導線ニ信号を加える。リ ンク１０７のプロセッサ間バス・インタフェース２０１がＰＡＣＫ　１信号を受 信すると、該インタフェース２０１は１つの入力ジョブ待行列エントリを形成す るアドレス、データ、発信地コード、着信地コードおよびコマンドをバス１２０ のｒＬＡＤ、ＩＬＤ、　ＩＬＳＣ，ＩＬＤＣおよびＩＬＣバス上に夫々加え、バ ス１２０のプロセッサ間バスが有効であることを示す信号（ＩＢＶｌ線に信号金 加える。リンク１１７のプロセッサ間バス・インタフェースがＩＢＭ信号を受信 すると、該インタフェースは）＜ス１２０からの情報をラッチし、該情報をそれ 自身の出力ジョブ待行列に転送する。次にリンク１１７のプロセッサ間バス・イ ンタフェースはプロセッサ間バス・アクノリジ信号（ＩＢＡＣＫ　）　ｋリンク １０７に送信し、情報が受信されたことを示す。

トランズアクション・パッケージが１つ以上の待行列エントリを占有する場合に は、ＩＢＶ　／　ＩＢＡＣＫ信号ｌ＼信号ｌエンドシェイクエントリの転送に対 して繰返される。

リンク１０７のプロセッサ・バス・インタフェース２０１がトランズアクション の最後のエントリを送信するとき、該インタフェースはプロセッサ間バス１２０ のプロセッサ間リンク・パッケージ完了（ＩＬＰＣ）信号線およびＢＶ信号線に 信号を加える。リンク１０７がノでツケージの最後のエントリを受信すると、該 リンク１０７は最後のＩＢＡＣＫ　ｅ返送する。リンク１０７が最後のｒＢＡｃ Ｋ　ｉ受信すると、該リンク１０７はそのＰＲＥＱＯ要求信号を取り除く。リン ク１１７はパッケージ要求が取り除力）れたことを知ると、該リンク１１７はＰ ＡＣＫ　１信号を取り除く。霊ノンク１０７がその人力ジョブ待行列２０２中に 他のトランズアクション・パッケージを有していると、該１ノンク１０７は以前 のパッケージからのＰＡＣＫ　１信号力；反転された後にＰＲＥＱＯ線に再び信 号を加える。

リンクが他のリンクから完全なトランズアクション・パッケージを受信すると、 該リンクはそのトランズアクションをそれ自身のシステム・バス上で開始する。

プロセッサ間リンクの主たる機能はプロセッサ間の転送を許容すること、詳細に 述べると１つのプロセッサ中の処理ユニットから他のプロセッサ中の主記憶装置 への転送を許容することである。この機能の必要性はその情報が両方のプロセッ サによって共有、即ち参照される主記憶装置中に記憶された情報の複製化の結果 として生じる。１つのプロセッサが複製された記憶装置中の共有情報を変更した い場合には、該プロセッサは信号によって情報全ロックし、１方のプロセッサが 情報の更新をしている期間中に他方のプロセッサがその情報を参照しないように しなければならない。記憶装置は複製化されているので、プロセッサはそれ自身 の主記憶装置だけでなく他方の側の複製化さｎた主記憶装置もロックしなければ ならない。

主記憶装置中の情報の種々のブロックのロックおよびロックの解除は対象となっ ている情報のブロックと関連する主記憶装置の信号手段に対して読み出し一修正 一書き込み（ＲＭＷ）動作全実行することにより実現さｎる。この信号手段は各 主記憶装置の予め指定された記憶ロケーションである。その名が示すように、Ｒ ＭＷ動作は記憶ロケーションの内容の読み出し、読み出された内容の修正、およ び修正された内容の記憶ロケーション中への書き戻しより成る。記憶ロケーショ ンの元の修正されない内容はまた応答として要求を発しているユニットに送信さ れる。要求を発しているユニットはその応答を調べ、信号手段が成功裡にロック されたが、または信号手段が現在地のユニットによってロックされているかを決 定する。

ＲＭＷ動作はトランズアクションのコマンド・フィールド中のＲＭＷインストラ クションを受信することに応動して主記憶装置回路により主記憶装置中において 実行される。ＲＭＷ動作は主記憶装置の実行回路がＲＭ動作の実行期間中細の主 記憶装置の動作の実行を許容しないという意味で単独的て実行される。

プロセッサ０１０１の処理ユニットは着信地コード中のＥＸＴＥＲＮＡＬビット を送出し、主記憶装置をトランズアクションの着信地であると指定することによ シプロセッサ１１１１の主記憶装置１１２を明示的【ロックしてよい。

このことは着信地は主記憶１１２のみであって主記憶装置１０２ではないことを 示す。このようなＲＭＷ動作はプロセッサ１１１の主記憶装置１１２上において のみ実行される。これはシステム１００が更新モードにないときにのみ実行され る。

プロセッサ０１０１の処理ユニットはまた、システム１００が更新モードにある ときＥＸＴＥＲＮＡＬビットを送出することなく主記憶装置をトランズアクショ ンの着信地として指定することにより暗示的に主記憶装置１１２全ロツクしても 良い。これは両方の主記憶装置１０２および１１２が着信地であることを示す。

このよってして内部および外部主記憶装置の両方に対する転送は処理ユニットの 単一の要求から生じ、ＲＭＷ動作は両方のプロセッサ１０１および１１１の主記 憶装置１０２および１１２上で実行される。他方のプロセッサに送信される記憶 装置に対する動作は発信側のプロセッサ中でのメモリ動作と同時刻には一般には 実行されない。

他方のプロセッサの主記憶装置のみに向けられた読み出し一修正一書き込み動作 （外部動作）と両方の主記憶装置に向けられた読み出し一修正一書き込み動作（ 更新動作）との間には重要な差異がある。前者の場合ては、発信地処理ユニット は他方のプロセッサの主記憶装置からの応答を期待している。しかし後者の場合 には、発信処理ユニットは他方のプロセッサの外部の主記憶装置からの応答を期 待していない。何故ならば該発信処理ユニットはそれ自身のプロセッサの内部の 主記憶装置から応答全受信するからである。従ってリンク１０７および１１７は 外部の主記憶装置から更新用の読み出し一修正一書き込み動作への応答が発信処 理ユニットに達するのを阻止する手段を提供している。

これらリンクがこの結果を達成する手段が第３　Ａ、　３Ｂ図に示さｎている。

これらの図が示すように、この手法は更新動作の場合、リンクを読み出し一修正 一書き込み動作の発信地として指定すること全依存するが、発信処理ユニットは ＥＸＴＥＲＮＡＬ動作の場合発信地として指定される。

第３Ａ図は更新読み出し一修正一書き込み動作のトランズアクションを示す。プ ロセッサ０１０１の処理ユニット１０３または１０４がＲＭＷ要求の発信地であ ると仮定すると、リンク１０７は発信地コード中の内部処理ユニット１０３また は１０４を指定し、着信地コード中の内部主記憶ユニット１０２を指定するトラ ンズアクションを受信する。主記憶装置１０２はこのトランズアクションて応動 してそれ自身上でＢＭＷ動作全実行するだけでなく、リンク１０７は該リンク１ ０７がトランズアクションの暗示的着信地であることを認識する。先に議論した 如く、リンク１０７のシステム・バス・インタフェース２００は内部リンクを示 す受信されたトランズアクションの発信地コードを変更する。リンク１１７はプ ロセッサ１１１１から見ると内部にある（プロセッサ１１１１にはリンク１０７ がプロセッサ間バス１２０を介して修正されたトランズアクションを送出する） 。リンク１１７は該トランズアクションを変更を加えることなく主記憶ユニット １１２に加える。主記憶ユニット１１２ばそれ自身の上で要求されたＲＭＷ動作 を実行し、内部主記憶ユニットをトランズアクションの発信地として、内部リン クを着信地として同定する応答トランズアクションをシステム・バス１１５上に 送出することにより　ＲＭＷ動作の実行に対するアクノリジとする。主記憶ユニ ット１１２から見ると該ユニット１１２は内部主記憶ユニットであり、リンク１ １７は内部リンクである。

トランズアクションの着信地であることが分ると、リンク１１７はリンク１０７ に応答トランズアクションを送出せず、単に該トランズアクションを棄却する。

このようにして、プロセッサ１１１１の主記憶ユニット１１２からの応答はプロ セッサ０１０１の発信地処理ユニット１０３または１０４に到達することが阻止 される。

外部の読み出し一修正一書き込み動作のトランズアクションは第３Ｂ図に示され ている。再びプロセッサ０１０１の処理ユニット１０３または１０４がＲＭＷ要 求の発信地であるものと仮定すると、リンク１０７は発信地コード中の内部処理 ユニット１０３または１０４を示し、目的地コード中の外部主記憶ユニット１１ ２を示すトランズアクションを受信する。外部主記憶ユニット１１２が指示され ているので、主記憶１０２でなくリンク１０７のみがこのトランズアクションて 応動する。リンク１０７のシステム・バス・インタフェース・ユニット２００は リンク１０７がトランズアクションの着信地であることを認識し、該ユニット２ ００はトランズアクションの発信地コードを変更して外部処理ユニットを規定し 、着信地コード全変更して内部主記憶ユニットを規定する。

第３Ａ図の例におけると同じように、内部および外部なる用語はリンク１０７が プロセッサ間バス１２０を介して修正されたトランズアクションを送出する相手 先であるプロセッサ１１１１から見ていることを表わしている。リンク１１７は 変更を加えることなくトランズアクションを主記憶ユニット１１２に通過させる 。主記憶ユニット１１２は要求されたＲＭＷ動作を実行し、内部主記憶ユニット １１２をトランズアクションの発信地として同定し、外部処理ユニット１０３ま たは１０４を着信地として同定する応答トランズアクション全システム・バス１ １５上に送出することにより該要求されたＢＭＷ動作に対するアクノリジメント とする。リンク１１７は自身がトランズアクションの着信地であることを認識す る。

リンク１１７のシステム・バス・インタフェースはトランズアクションを受信し 、その発信地コードを変更して外部主記憶ユニットを規定し、着信地コードを変 更して内部処理ユニットを規定する。この場会、内部および外部なる用語はリン ク１１７がプロセッサ間バス１２０を介して修正されたトランズアクションを送 出する相手先であるプロセッサ０１０１から見ていることを表わしている。リン ク１０７は次にトランズアクションを変更を加えることなく着信地処理ユニット １０３または１０４に送信する。

次に第４図て示すシステム・バス・アービタ（ＳＢＡＯ）１０６について考察す る。アービタ１０６および１１６は同一であシ、従ってアービタ１０６に関する 議論はアービタ１１６にもあてはまる。バス・アービタは当業者にあっては周知 であり、従って本発明の理解に必要なアービタ１０６の部分のみ全第４図て示し 、それに関して以下で議論する。

アービタ１０６Ｖｉ通常のアービトレイション回路（ＡＲＢ）３００全含んでい る。システム・バスの使用が可能なプロセッサ０１０１の複数個のユニットのシ ステム・バス要求（５ＢＲＥＱ　）線はシステム・ハス要求制御（Ｓ　ＢＲＥＱ ＣＴＲＬ）回路３０１ｉ通してアービトレイション回路３００に接続されている 。システム・バス許可（５ＢＧＲＡＮＴ　）線はアービタ１０６から出て行く線 であり、各々バスの使用が可能なユニットの１つに加えられている。５ＢＧＲＡ ＮＴ線はまたシステム・バス要求制御回路３０１に接続されている。更新ＲＭＷ 動作を開始させることが可能なプロセッサ０１０１のユニットの読み出し一修正 一書き込みのプロセッサ内要求（Ｒ鼎旺Ｑ　）線はシステム・バス要求制御回路 ３０１およびＯＲ回路３０３０入力に接続されている。ユニット要求（ＵＲＥＱ 　）と呼ばれるＯＲ回路３０３の出力は混成読み出し一修正一書き込みのプロセ ッサ内要求を表わす。該出力は読み出し一修正一書き込み制御（ＲＭＷＣＴＲＬ 　）回路３０２に加えられている。ＧＯと呼ば江るＲＭＷＣＴＲＬ回路３０２の 出力は混成読み出し一修正一書き込みのプロセッサ内許可１［わす。該出力は要 求制御回路３０１のシステム・バスならびＫＯＲ回路３０３の禁止（ＤＩＳ）入 力に接続されている。

ＯＲ回路３０３はその入力に現ｎる信号全論理的に組脅わせて単一の混成信号と する。回路３０３はこの混成信号を選択的にその出力に提供する。該回路３０３ のゲート機能はＲＭＷＣ’Ｉ’ＲＬ回路３０２からのＧｏ信号線およびアービタ １０６のＷ開始検出器３０５からのＲＭＷＳＴ信号線によって制御されている。

これらの信号線は回路３０３の禁止（ＤＩＳ）およびエネイブル（ＥＮ）入力に 夫々接続されている。ＲＭＷＣＴＲＬ　３０２によってＧＯ倍信号発生されるま で、回路３０３はエネイブル状態にあり、混成信号ｉ　ＵＲＥＱ信号線上にゲー トして出力する。ＲＭＷＣＴＲＬ回路によるＧｏ信号線の活性化によシ回路３０ ３は禁止され、該回路３０３はその出力から混成信号が出て行くのを阻止し、Ｕ ＲＥＱ信号線を否定状態に保持する。検出器３０５によるＲＭＷＳＴ信号線の活 性化により回路３０３は再びエネイブルされる。

ＲＭＷＳＴ信号は、ＢＭＷ開始検出器３０５がリンク１０７以外のプロセッサ０ １０１のユニットが更新ＢＭＷ動作を成功裡に開始したことを検出したときに該 ＲＭＷ開始検出器３０５により発生される。ＲＭ′ｗ開始検出器３０５はＳＢＣ バスをモニタし、動作がＲＭＷであるかどうか全決定する。該検出器３０５は更 に５ＢＣＤバスをモニタして、動作の着信地が主記憶ユニット１０２であるかど うかを決定し、リンク１０７のＳ　ＢＧＲＡＮＴ導線をモニタしてリンク１０７ がトランズアクションの発信地でないことを確認する。該検出器３０５はまた５ ＢＢＡ信号をモニタしてバス・トランズアクションが未だアポートされておらす 成功裡に進行中であることを確認する。これらの条件がすべて満足されると、Ｒ ＭＷ開始検出器３０５はＲＭＷＳＴ信号線を活性化する。

システム・バス要求制御回路３０１はゲート回路である。ＲＭＷＣＴＲＬ　３０ ２によってＧＯ倍信号発生されるまで、回路３０１けＲＭＷＲＥＱ倍信号また発 生しているユニット（７）　５ＢＲＥＱ信号を阻止してアートトレイジョン回路 ３００に達しないようにする。従って、ＧＯ倍信号与えられる前に、アートトレ イジョン回路３００はシステム・バス要求の調整全行い、更新ＲＭｗ動作の実行 を望まないユニットに対してのみシステム・バスの使用を許可する。

ＯＲ回路によるＵＲＥＱ信号線の活性化によりＲＭＷＣＴＲＬ回路３０２１ｄ更 新ＲＭＷ動作の実行要求が保留状態であることを知り、該回路３０２はＲＭｗ動 作を進行させてよいと決定したときＣＣＯ信号線にパルスを発生する。Ｇｏ倍信 号受信すると５ＢＲＥＱＣＴＲＬ回路３０１はすべての保留中の５ＢＲＥＱ信号 をアートトレイジョン回路３００に通過させる。このようにしてＧＯ倍信号与え られると、アートトレイジョン回路３００はＲＭＷ動作の実行を望む処理ユニッ トのシステム・バス要求を含むすべてのシステム・バス要求間の調整全行う。ア ートトレイジョン回路３００が５ＢＧＲＡＮＴ線を活性化することＫより更新Ｒ ＭＷ動作の実行を望んでいる処理ユニットにプロセッサ間システム・バスの使用 全許可し、該処理ユニットが該更新ＲＭＷ動作全成功裡に実行開始すると、ＲＭ Ｗ開始検出器３０５はＲＭＷＳＴ線にパルスを送出する。ＲＭＷＳＴ信号全受信 すると５ＢＲＥＱＣＴＲＬ回路３０１は現在ｔｉそ（７）　ＲＭｔＶＲＥＱ線全 活性化しているユニットの５ＢＲＥＱ信号を再び阻止してアートトレイジョン回 路３００に達しないようにする。

ＲＭＷＣＴＲＬ回路３０２は更新ＲＭＷ動作の実行時点を制御する。詳細に述べ ると、いずれかのプロセッサ中で開始された更新ＲＭＷ動作が、他の更新ＲＭＷ 動作の実行が許容する前に、両方のプロセッサ上で実行されることを確認するの がＲＭＷＣＴＲＬ回路３０２の仕事である。１つの開始された更新ＲＭＷ動作と 同時に、または引き続いて開始される他の更新ＢＭＷ動作は、１つの更新ＲＭ′ ｗ動作が実行されるまでは実行が禁止される。このため、Ｒ厚ＣＴＲＬ回路３０ ２はアービタ間通信チャネル（ＩＡＣ）１２１によって他のシステム・バス・ア ービタ１１６の同様なＲＭＷＣＴＲＬ回路に接続されている。

アービタ間チャネル１２１は４本の信号線より成る。

ＲＭＷＣＴＲＬ回路３０２ば０側アービタ要求（ＡＲＥＱＯＪ線を活性化するこ とにより読み出し一修正一書き込みのプロセッサ間要求を発生し、アービタ１１ ６に対して該回路３０２が更新ＲＭＷ動作の実行を許可したいと望んでいること を知らせる。アービタ１１６のＲＭＷＣＴＲＬ回路？′ｉ１側アービタ・アクノ リジメント（ＡＡＣＫＩ　）線を活性化することにより読み出し一修正一書き込 みのプロセッサ間許可を発生し、その黙認を通知する。同様にして、アー１：’ 　９１１６１７）　ＲＭＷＣＴＲＬ回路は１側アーヒタ要求（ＡＲＥＱＩ　）線 でアービタ１０６　ノＲＭＷＣＴＲＬ回路３０２　ｇｉｆル更新ＲＭＷ動作全通 告し、ＲＭＷＣＴＲＬ回路３０２はＯ側アービタ・アクノリジメント（ＡＡＣＫ Ｏ）信号線上でその黙認全通知する。

ＲＭＷＣＴＲＬ回路３０２の動作は第５図の状態図てよって規定される。プロセ ッサ０１０１または他のアービタ１１Ｇからの更新ＢＭＷ動作要求が保留中でな い場合には、ＲＭＷＣＴＲＬ回路３０２はＩ　ＤＬＥ状態５００にある。回路３ ０２は電源クリア（ＰＷＣＬ　）信号を活性化する初期化信号、即ちシステム・ リセットに応動して、または誤り停止（ＥＲ３Ｔ）信号を生じさせるプロセッサ ０１０１中の致命的な誤りの生起に応動して、回路３０２はＩＤＬＥ状態５００ に入る。ＩＤＬＥ状態５００にあっては、回路３０２のすべての出力信号線は否 定状態ＶＣある。ＵＲＥＱ・入力信号が否定状態にあってプロセッサ０１０１の いず汎のユニットも更新ＲＭＷ動作を要求していることを示し、ＡＲＥＱＩ信号 線が否定状態にあって他方のプロセッサにおいて更新ＲＭＷ動作が開始されてい ないことを示し、かつＡＡＣＫＩ信号線が否定状態にあって他のアービタ１１６ がアービタ１０６に更新ＲＭＷ動作の実行許可を与えていないことを示す限υ、 回路３０２はＩＤＬＥ状態５００に留する。

ＩＤＬＥ状態５００では回路３０２け他のアービタ１１６に対するアービタ要求 は発していないので、回路３０２がアービタ１１６からアービタ・アクノリジメ ント信号を受信すると、回路３０２はＥＲＲＯＲ状態５０７に入ってアービタ対 アービタ通信で誤υが生じたことを知らせる。その後、回路３０２はＩＤＬＥ状 態５００に戻る。

ＵＲＥＱ信号の受信はプロセッサ０１０１のユニットの・内の少なくとも１つが 更新ＲＭＷ動作を要求していることを回路３０２に示し、それによって回路３０ ２は状態５０１に入る。この状態５０１にあっては、回路３０２はＡＲＥＱＯ信 号線を活性化し、他のアービタ１１６に対し更新ＲＭＷ動作の実行を許容したい と望んでいることを知らせる。次に回路３０２はアービタ１１６からのアービタ ・アクノリジメント信号の受信を待機する。−回路３０２けプロセッサＯ’１０ １のＬＩＤＳ信号線に接続されておシ、それによってアービタ１０６がマスタで あるかスレーブであるかを、即ち、２つの７−ビタ１０６および１１６の内のい ずれがアーとり間通信の優先権を有しているかを決定する。ＬＩＤＳ信号線によ ってアービタ１０６がマスタ・アービタであるとされると、回路３０２はアービ タ１１６からのアービタ要求には応答せず、アービタ１１６からアービタ・７ク ノリジメントを受信するまで状態５０１に留する。

しかし、アービタ１０６がスレーブであるとされ、回路３０２がアービタ１１６ からアービタ要求を受信すると、回路３０２は状態５０１を離れて状態５０３に 入り、該状態において回路３０２ばＡＡＣＫＱ線にパルス全加えることによりア ービタ１１６にアービタ・アクノリジメントを発生し、アービタ１１６がまず最 初て更新ＲＭＷ動作を進行させることを許容する。回路３０２のアービタ１１６ に対するアービタ要求は保留状態に留まる。

状態５０１から状態５０３に入ってもスレーブ回路３０２は未だアービタ１１６ からアービタ・アクノリジメントを受信していない（即ちＡＡＣＫＩ線は活性化 さｎていない）。従って回路３０２は状態５０３を離れて状態５０５に入り、ア ービタ１１６からアービタ・アクノリジメント全受信することを待機する。しか し、プロセッサ１１１１が更新ＲＭＷ動作を開始することを許容するためにアー ビタ１１６に対しアービタ・アクノリジメント全与えると、回路３０２はプロセ ッサ１１１１のリンク１１７が更新ＲＭｗトランズアクションをリンク１０７に 転送し、リンク１０７が予め定められた時間内に主記憶１０２上で更新ＲＭＷ動 作全実行することを期待する。プロセッサ０１０１の主記憶ユニット１０２上に おけるＲＭＷＩ−ランズアクションの実行がうまくいったことはＲＭＷ到来検出 器３０４によ、９　ＲＭＷＡＲＲ信号線（第４図）の活性化によって回路３０２ に通知される。従って状態５０５に６つでは回路３０２は予め定められた時間期 間の計時を開始すると共にＲＭｗＡＲＲおよびＡＡＣＫＩ信号の受信を待機する 。

第４図を一時的に参照すると、ＲＭＷＡＲＲ信号はＲＭＷ到来検出器３０４がリ ンク１０７から主記憶ユニット１０２に更新ＲＭＷ動作が成功裡て到来したこと を検出したときて該検出器３０４により発生される。検出器３０４は５ＢＵＤ線 をモニタし、システム１００が更新モードにあるかどうか全決定する。該検出器 ３０４は更にＳＢＣバス全モニタし、動作がＲＭＷであるかどうかを決定し、５ ＢＳＣバス全モニタしてＲＭＷ動作がリンク１０７から来たがどうか決定し、５ ＢＤＣバスをモニタして、動作の着信地が主記憶ユニット１０２であるかどうか を決定し、主記憶ユニット１０２の５ＢＡＣＫ線をモニタして、バス・トランズ アクションが主記憶ユニット１０２に成功裡に到着したかどうか全決定する。検 出器３０４がこれらの条件すべてが満足されていることを見出すと、検出器３０ ４はＲＭＷＡＲＲ信号線を活性化する。

再び第５図に戻ると、そのアービタ要求が尚保留中のときに、スレーブ回路３０ ２が予め定められた時間が経過する前に状態５０５においてＲＭＷＡＲＲ信号を 受信すると、該回路３０２はリンク１０７が主記憶１０２上においてプロセッサ １１１１から受信したＲＭＷ　トランズアクションを成功裡て実行したことを知 る。従って、回路３０２は再び状態５０１に入シ、その保留中の７−ビタ要求に 対するアービタ・アクノリジメントの受信を待機する。状態５０１においては回 路３０２は前述の如く動作する。

スリーブ回路３０２が、予め定められた時間が経過前でかつそのアービタ要求が 尚保留中のときに状態５０５においてＲＭＷＡＲＲ信号を受信しないと、該回路 ３０２はＲＭｗ遅延到着誤り状態５０６に入り、システムに対しＲＭＷ動作動作 トラアズアクションンク１０７によって時間的に間に合って成功裡に実行されな かったこと全知らぜる。状態５０６から回路３０２はＩＤＬＥ状態５００に入る 。しかしスレーブ回路３０２は未だＧＯ信号線を活性化していないので、ＵＲＥ Ｑ信号線は尚活性状態にある。このようにして回路３０２はＡＲＥＱＯ線を再び 活性化し、再び状態５０１に入ってＡＡＣＫＩ信号の受信を待機する。

スレーブ回路３０２が状態５０５においてＡＡＣＫＩ信号とＲＭＷＡＲＲ信号の 両方を受信すると、該回路は状態５０２に入ってＧＯ倍信号活性化し、それによ ってそのプロセッサのＲＭＷ動作を、進行させる。

最後に、スレーブ回路３０２は状態５０５においてＡＡＣＫＩ信号を受信するが ＲＭＷＡＲＲ信号を受信しないと、該回路３０２は状態５０４に入る。この状態 において、回路３０２は予め定められた時間期間の計時を継続し、かつＲ１＃Ａ ＲＲ信号を待機する。

状態５０４において、回路３０２がＲＭＷＡＲＲ信号を受信すること力〈予め定 められた時間期間が経過すると、回路３０２は状態５０６に入り、そこで前述し た動作を実行する。Ｌ、かじ、予め定められた時間期間が経過する前に回路３０ ２がＲＭＷＡＲＲ信号を受信すると、回路３０２は状態５０４を離れて状態５０ ２に入り、ＧＯ倍信号発生してそのプロセッサの更新ＲＭＷ動作全進行させる。

状態５０２およびその後の状態における回路３０２の動作てついては以下で述べ る。

スレーブ回路３０２が状態５０３から状態５０５および５０４を通って状態５０ ２に遷移する条件を考察すると、正規状態、即ち非誤り状態にあっては、回路３ ０２Ｉｒｉ　ＲＭＷＡＲＲ信号Ｍによって知らされるプロセッサ０１０１ておけ る更新ＲＭＷ動作の成功裡の実行に続いて回路３０２によってＡＡＣＫＯ信号が 発生されるときＫのみＧｏ信号全発生することが分る。

状態５０１の考察に戻ると、回路３０２が状態５０１にある間、アービタ１１６ からのアービタ・アクノリジメントの受信は回路３０２に対し要求されたＲＭＷ 動作を進行させてよいことを知らせる。こｎはアービタがＬＩＤＳ信号線によっ てマスクまたはスレーブのいずｎＫ指定されていても言えることである。これに 応動して回路３０２は状態５０２に入り、該状態において回路・３０２はＧｏ信 −ビタ要求が保留中でない場合、回路３０２は再びＩ　ＤＬＥ状態５００に入る 。Ｇｏ線の活性化により回路３０３はＵＲＥＱ線を否定し、従って回路３０２は Ｉ　ＤＣＥ状態て留まる。

回路３０２が状態５０２にあるとき、回路３０２がアービタ１１６からのアービ タ要求を受信すると、該回路３０２は状態５０３に入シ、アービタ１１６に対す るアービタ・アクノリジメント全発生し、更新ＲＭＷ動作を進めること全許容す る。

状態５０３に入った後、回路３０２はアービタ１１６からアービタ・アクノリジ メントを受信し、従って回路３０２は状態５０３を離ｎて状態５０４に入る。状 態５０４において回路３０２はＲＭＷ動作動作トラアズアクションロセッサ０１ ０１上で成功裡に実行されるのに許容される予め定められた時間期間の計時を開 始する。状態５０４およびその後の状態ておける回路３０２の動作については既 知述べた。

回路３０２がマスクとしてであれ、スレーブとしてであれ状態５０３から状態５ ０４全通して状態５０２に遷移する条件を考察すると、正規の状態にあっては、 プロセッサ０１０１上におけるＲＭｗ′！ＪＪ作の成功裡の実行に続いて回路３ ０２によってＡＡＣＫＱ信号が発生されるときにのみ回路３０２はＧＯ信号全発 生する。

次に回路３０２がＩ　ＤＬＥ状態５００にある間にアービタ要求を受信したとき の回路３０２の動作について考える。

回路３０２がＵＲＥＱ信号の受信と同時Ｋ　ＡＲＥＱＩ信号を受信すると、回路 ３０２はＵＲＥＱに優先度を与え、Ａ、ＲＥＱＩを無視して前述した仕方でＵＲ ＥＱ信号に応動する。

回路３０２がＡＲＥＱ　１信号のみ全受信すると、該回路３０２１−ｊ　ＩＤＬ Ｅ状態５００全離ｆｌテ、状態５０３１Ｃ入シ、該状態において該回路３０２は そのアービタ・アクノリジメント線にパルス全送出し、プロセッサ１１１１がＢ ＭＷ動作を進行させることを許容する。

回路３０２が状態５０３にあるときにＵＲＥＱ信号を受信すると、該回路３０２ はそのアービタ要求線を活性化し、その後スレーブ回路３０２に対して前述した と同じ仕方で状態５０３に進む。

回路３０２がそのアービタ要求を活性していない場合でさえも、回路３０２が状 態５０３においてアービタ・アクノリジメント全受信すると、誤りが指示さ扛、 回路３０２ｉ’！状態５０７に入ってシステムに対しアービタ対アービタの通信 誤りが生じたことを知らせる。次に回路３０２は再びＩＤＬＥ状態５００に入る 。

回路３０２が状態５０３においてＵＲＥＱもＡＡＣＫＩ信号も受信しないと、該 回路３０２は状態５０５に入シ、ＲＷＡＲＲ信号の受信のために許容さｎた予め 定められた時間期間を計時する。

回路３０２が状態５０５に６る期間中Ｋ　ＵＲＥＱ信号を受信すると、該回路３ ０２はそのアービタ要求線全活性化し、その後スレーブ回路に対して前述した仕 方で状態５０５に進む。

回路３０２がたとえそのアービタ要求を活性化しない場合でさえも、回路３０２ は状態５０５においてアービタ・アクノリジメントを受信すると、誤シが指示さ れ、回路３０２は状態５０７に入ってシステムに対しアービタ対アービタ通信で 誤りが生じたことを知らせる。回路３０２は状態５０７から前述の如（ＩＤＬＥ 状態５００に再び入る。

状態５０５において回路３０２がＲＭＷＡＲＲ信号のみ全受信すると、該回路３ ０２ばｒ　ＤＬＥ状態５００に入る。

しかし、該回路３０２がアービタ１１６からＲＭＷＡＲＲ信号と７−ビタ要求の 両方を受信すると、該回路３０２は状態５０３に再び入り、アービタ１１６にア ービタ・アクノリジメントを発生する。状態５０３において、回路３０２は最初 に状態５０３を仮定した場合てつぃて述べたのと同じ仕方で動作する。

最後に、状態５０４において予め定められた時間期間が経過する前にアービタ３ ０２がＲＭＷＡＲＲ信号を受信しない場合には、該回路３０２は状態５０６に入 って、システムに対しＲＭＷの遅延到着誤りを知らせる。状態５０６において、 回路３０２は以前に述べたのと同様に動作する。

回路３０２が状態５００から状態５０３に、そして状態５０５を介して再び元に 戻る遷移を行う条件を考察すると、正規の状態ではＲＭＷＡＲＲ信号線によって 知らさ江るプロセッサ０１０１上ておけるＲＭＷ動作の成功裡の実行て続いて回 路３０２によって以前のＡＡＣＫＯ信号が発生される場合てのみ回路３０２はＡ Ａ、ＣＫＯ信号を発生することが分る。

もちろん、前述の図示の実施例に対し種々の変更が出来ることは明らかである。

例えば更新モードで実行されるテストおよびセット動作、あるいは外部ＲＭＷ動 作さえも修正および変更が可能である。ＲＭ′ｗ制御機構はシステム・バス・ア ービタ中に含める必要はなく別個て実現しても良い。更に前述の方法はデュアル ・プロセッサ・システムに応用が制限されるものではなく、任意個数のプロセッ サを有するマルチプロセッサ・システムで有利に使用することが出来る。このよ うな変更および修正は本発明の精神および範囲を逸脱することなく、またその付 随する利点を損うことなく実行することが出来る。従ってこのような変更および 修正は別記の請求範囲に含まれるものである。

−〇　〇口 ｈセ　の− 国際調査報告 一一一＾や−ａ＋ＩＭＮ＆　ｐｃ’ｒ／ｕｓ　［１５１０２０５３

Claims (9)

【特許請求の範囲】
1. １．デユアル・プロセツサ・システムにおいて：該デユアル・プロセツサ・シス テムは１対の非同期的に動作するプロセツサを含み； 各プロセツサは； 少なくとも１つの処理素子と； 他のプロセツサの主記憶の内容を複製した主記憶と；前記処理素子と前記主記憶 を相互接続するバスと、該バスに接続されたバス・アクセス・アービタと；通信 を行うべくバスおよび他のプロセツサのリンクに接続されたリンクを含み； 各プロセツサは： 処理素子からバスを介して主記憶ロツク動作を受信し、該ロツク動作を他のプロ セツサのリンクに転送し、他のプロセツサのリンクに転送されたロツク動作を受 信し、バスにアクセスして主記憶上で転送された動作を実行するリンク中に含ま れる手段と；転送された動作の主記憶上における実行を検出する手段と； 処理素子に対するアービタ・バス・アクセスから主記憶のロツク動作の実行を要 求する処理素子と関連する手段と； アービタと関連し、要求に応動して他のプロセツサのアービタに対する要求を知 らせる手段と；アービタと関連し、他のプロセツサのアービタからの要求通知に 応動してその以前に通知されたアクノリジメントの後に転送された動作の実行を 検出する手段による検出が続く場合にのみアクノリジメントを通知する手段と； アービタと関連し、他のプロセツサのアービタからのアクノリジメントの通知に 応動して、その以前に通知されたアクノリジメントの後に転送された動作の実行 を検出する手段による検出が続く場合にのみ要求されたパス・アクセスを許可す る手段を含むことを特徴とするデユアル・プロセツサ・システム。
2. ２．請求の範囲第１項記載のシステムにおいてロツク動作は主記憶によつて自動 的に実行される読み出し−修正−書き込み動作であることを特徴とするシステム 。
3. ３．請求の範囲第１項記載のシステムにおいて更に主記憶上でロツク動作を実行 した処理素子の１つおよびリンクに応答を送信する主記憶中に含まれる手段を含 むことを特徴とするシステム。
4. ４．請求の範囲第３項記載のシステムにおいて、ロツク動作は第１および第２の 型のロツク動作の１つであり；リンクは： 送られて来た応答を受信することに応動して第１の型のロツク動作に対する応答 を棄却し、他のプロセツサのリンクに対する第２の型のロツク動作に対する応答 を転送する手段と； 他のプロセツサのリンクによつて転送された応答を受信することに応動してロツ ク動作を実行した処理素子に対する転送された応答を送信する手段とを含むこと を特徴とするシステム。
5. ５．互いに非同期的に動作する複数個のプロセツサを有する処理システム中にお ける動作を順序付ける方法であつて、該方法は： １つ以上のプロセツサ上で実行されるべき動作を１つのプロセツサ上で実行し； １つ以上のプロセツサに動作の実行を通知し；同様な動作の実行を禁止すると同 時に、実行されている動作が１つ以上のプロセツサ上で実行されるまで１つ以上 のプロセツサの各々において同様でない動作の実行を許容する階程より成ること を特徴とする方法。
6. ６．請求の範囲第５項記載の方法において、通知を行う階程は； １つの動作の実行に応動して、同様の動作が１つ以上のプロセツサの内の少なく とも１つの上で実行されているかどうかを決定する階程を含み；同様の動作の実 行を禁止する階程は： １つの動作の更なる実行を禁止すると共に、同様の動作が実行されているという 決定に応動して、１つ以上のプロセツサの各プロセツサ上で同様の動作が実行さ れるまで１つ以上のプロセツサの各プロセツサ上で同様でない動作を実行するこ とを許容し；同様な動作の実行を禁止すると共に、同様の動作が実用されていな いという決定に応動して、実行されている動作が１つ以上のプロセツサの各プロ セツサ上で実行されるまで１つ以上のプロセツサの各プロセツサ上で同様でない 動作の実行を許容する階程を含むことを特徴とする方法。
7. ７．互いに非同期的に動作する複数個のプロセツサを有する処理システム中にお けるある種の動作を順序付ける方法であつて、該方法は： 複数個のプロセツサの内の第１のプロセツサ上で、複数個のプロセツサの内の少 なくとも第１および第２のプロセツサ上で実行すべき動作を開始させ；動作の開 始に応動して開始された動作が少なくとも第１および第２のプロセツサ上で実行 されることが許容されているかどうかを決定し； 開始された動作の如き第２の動作を禁止し、それと同時に動作の実行が許容され ているという決定に応動して少なくとも第１および第２のプロセツサの各プロセ ツサ上で開始された動作が実行されるまで少なくとも第１および第２のプロセツ サの各プロセツサ上で同様でない動作を実行を許容する階程より成る方法。
8. ８．請求の範囲第７項記載の方法において、更に開始された動作が実行されるこ とを禁止し、それと同時に動作を実行することが許容されていないという決定に 応動して開始された動作の如き第２の動作が少なくとも第１および第２のプロセ ツサ上で実行されるまで同様でない動作の実行を許容する階程を含むことを特徴 とする方法。
9. ９．請求の範囲第７項記載の方法において、更に動作を実行することが許容され ているという決定に応動して少なくとも第１および第２のプロセツサ上で開始さ れた動作を実行する階程を含むことを特徴とする方法。