JPH0427584B2 - - Google Patents
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- Publication number
- JPH0427584B2 JPH0427584B2 JP11966484A JP11966484A JPH0427584B2 JP H0427584 B2 JPH0427584 B2 JP H0427584B2 JP 11966484 A JP11966484 A JP 11966484A JP 11966484 A JP11966484 A JP 11966484A JP H0427584 B2 JPH0427584 B2 JP H0427584B2
- Authority
- JP
- Japan
- Prior art keywords
- access
- cpu
- cpus
- resource
- access request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 description 25
- 230000002457 bidirectional effect Effects 0.000 description 3
- FPIPGXGPPPQFEQ-OVSJKPMPSA-N all-trans-retinol Chemical compound OC\C=C(/C)\C=C\C=C(/C)\C=C\C1=C(C)CCCC1(C)C FPIPGXGPPPQFEQ-OVSJKPMPSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011717 all-trans-retinol Substances 0.000 description 1
- 235000019169 all-trans-retinol Nutrition 0.000 description 1
- 229940058140 avita Drugs 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の互いに独立したCPU（中央処理
装置）がメモリ、入出力装置、CPU、バスなど
の特定の資源を共有するマルチCPUの調停装置
に関する。
装置）がメモリ、入出力装置、CPU、バスなど
の特定の資源を共有するマルチCPUの調停装置
に関する。
複数の互いに独立したCPUがメモリ、入出力
装置、CPU、バスなどの特定の資源を共有する
マルチCPUシステムにおいては、同時に２以上
のCPUが同一資源に対してアクセス要求を出し
競合を生ずる。この場合、従来のマルチCPUシ
ステムにあつては、競合するアクセス要求のうち
から適宜の優先順位の下でただ１つのCPUのア
クセス要求を選択して、このCPUに特定の資源
に対するアクセス権を付与し、他のCPUを待機
させるようにCPUを制御する回路いわゆるアビ
ータを使用していた。
装置、CPU、バスなどの特定の資源を共有する
マルチCPUシステムにおいては、同時に２以上
のCPUが同一資源に対してアクセス要求を出し
競合を生ずる。この場合、従来のマルチCPUシ
ステムにあつては、競合するアクセス要求のうち
から適宜の優先順位の下でただ１つのCPUのア
クセス要求を選択して、このCPUに特定の資源
に対するアクセス権を付与し、他のCPUを待機
させるようにCPUを制御する回路いわゆるアビ
ータを使用していた。
しかし、優先順位に基づいて選択したCPUが
資源をアクセスしているときは他のCPUの動作
を停止させてしまうアビータはマルチCPUシス
テム全体の効率を低下させるという問題があつ
た。また、アビータとして供給されるLSI（集積
回路）は高価であるという問題があつた。
資源をアクセスしているときは他のCPUの動作
を停止させてしまうアビータはマルチCPUシス
テム全体の効率を低下させるという問題があつ
た。また、アビータとして供給されるLSI（集積
回路）は高価であるという問題があつた。
本発明は上記実情に鑑みてなされたもので、簡
単な回路構成によつて、複数のCPUが効率良く
資源を共有し得るマルチCPUの調停装置を提供
することを目的とする。
単な回路構成によつて、複数のCPUが効率良く
資源を共有し得るマルチCPUの調停装置を提供
することを目的とする。
そこで本発明では、各CPU間で少なくとも２
回は資源に対するアクセス情報の受渡しを実行
し、各CPU間で資源のアクセスについて調停を
行う。また、本発明では各CPU間で受渡しされ
るアクセス情報に基づいて複数のCPUのうちた
だ一つCPUが資源をアクセスしようとするとき
のみ該アクセスを可能とする。
回は資源に対するアクセス情報の受渡しを実行
し、各CPU間で資源のアクセスについて調停を
行う。また、本発明では各CPU間で受渡しされ
るアクセス情報に基づいて複数のCPUのうちた
だ一つCPUが資源をアクセスしようとするとき
のみ該アクセスを可能とする。
以下、本発明の一実施例を添付図面を参照して
詳細に説明する。
詳細に説明する。
第１図は本発明に係るマルチCPUの調停装置
の一実施例を示すブロツク図である。
の一実施例を示すブロツク図である。
この実施例の装置は互いに独立した２つの
CPU１および２によつてメモリ、入出力装置、
あるいはCPUなど特定の資源３を共有しており、
CPU１と２との間で資源３に対してこれからア
クセスしようとしているかあるいはすでにアクセ
スしているかを示すアクセス情報を受渡しして各
CPU間で資源３のアクセスに対する調停を行な
うとともに、２つのCPUが同時に資源３をアク
セスしようとしたときはこれを禁止するようにな
つている。
CPU１および２によつてメモリ、入出力装置、
あるいはCPUなど特定の資源３を共有しており、
CPU１と２との間で資源３に対してこれからア
クセスしようとしているかあるいはすでにアクセ
スしているかを示すアクセス情報を受渡しして各
CPU間で資源３のアクセスに対する調停を行な
うとともに、２つのCPUが同時に資源３をアク
セスしようとしたときはこれを禁止するようにな
つている。
CPU１はアドレスバス４がアドレスデコーダ
５を介して入出力ポート６と一方向バスドライバ
７および共通アドレスバス８を介して資源３に、
データバス９が入出力ポート６と双方向バスドラ
イバ１０および共通データバス１１を介して資源
３にそれぞれ接続されている。同様にして、
CPU２はアドレスバス１２がアドレスデコーダ
１３を介して入出力ポート１４と一方向バスドラ
イバ１５および共通アドレスバス８を介して資源
３に、データバス１６が入出力ポート１４と双方
向バスドライバ１７および共通データバス１１を
介して資源３にそれぞれ接続されている。
５を介して入出力ポート６と一方向バスドライバ
７および共通アドレスバス８を介して資源３に、
データバス９が入出力ポート６と双方向バスドラ
イバ１０および共通データバス１１を介して資源
３にそれぞれ接続されている。同様にして、
CPU２はアドレスバス１２がアドレスデコーダ
１３を介して入出力ポート１４と一方向バスドラ
イバ１５および共通アドレスバス８を介して資源
３に、データバス１６が入出力ポート１４と双方
向バスドライバ１７および共通データバス１１を
介して資源３にそれぞれ接続されている。
また、CPU１と２は、入出力ポート６と１４
とがCPU１からCPU２にCPU１の資源３に対す
るアクセス情報を伝送する伝送路RMO，RM１
およびCPU２からCPU１にCPU２の資源３に対
するアクセス情報を伝送する伝送路RSO，RS１
を介して接続されており、資源３をアクセスしよ
うとするときには、相手のCPUが出力している
アクセス情報を２回モニタし、アクセス可能であ
るか否かを判断するとともに、アクセスの段階に
応じて自己のアクセス情報を変化させる。例え
ば、CPU１は当該システムが初期化されたとき
には、伝送路RMOに“０”、RM１に“１”なる
アクセス情報を出力し、CPU２の出力するアク
セス情報の１回目のモニタで資源３に対するアク
セスが可能であると判断したときには、伝送路
RM１に出力しているアクセス情報を“１”から
“０”に変化させ、さらに２回目のモニタでアク
セスが可能であると判断したときには、伝送路
RMOに出力しているアクセス情報を“０”から
“１”に変化させる。同様にしてCPU２はCPU１
の出力するアクセス情報を２回モニタし、アクセ
スの段階に応じて自己のアクセス情報を変化させ
る。
とがCPU１からCPU２にCPU１の資源３に対す
るアクセス情報を伝送する伝送路RMO，RM１
およびCPU２からCPU１にCPU２の資源３に対
するアクセス情報を伝送する伝送路RSO，RS１
を介して接続されており、資源３をアクセスしよ
うとするときには、相手のCPUが出力している
アクセス情報を２回モニタし、アクセス可能であ
るか否かを判断するとともに、アクセスの段階に
応じて自己のアクセス情報を変化させる。例え
ば、CPU１は当該システムが初期化されたとき
には、伝送路RMOに“０”、RM１に“１”なる
アクセス情報を出力し、CPU２の出力するアク
セス情報の１回目のモニタで資源３に対するアク
セスが可能であると判断したときには、伝送路
RM１に出力しているアクセス情報を“１”から
“０”に変化させ、さらに２回目のモニタでアク
セスが可能であると判断したときには、伝送路
RMOに出力しているアクセス情報を“０”から
“１”に変化させる。同様にしてCPU２はCPU１
の出力するアクセス情報を２回モニタし、アクセ
スの段階に応じて自己のアクセス情報を変化させ
る。
次に、同時アクセス禁止回路１８はCPU１か
ら伝送路RMOおよびCPU２から伝送路RSOにそ
れぞれ出力されているアクセス情報に基づいて、
バスドライバ７，１０あるいは１５，１７のいず
れか一方をイネーブルにしてCPU１あるいは
CPU２の資源３に対するアクセスを可能とする
ものである。すなわち、同時アクセス禁止回路１
８は伝送路RMOに“１”、RSO“０”が出力され
ているときにはバスドライバ７，１０をイネーブ
ルとし、伝送路RMOに“０”、RSOに“１”が
出力されているときにはバスドライバ１５，１７
をイネーブルとし、さらに伝送路RMO，RSOに
ともに“１”が出力されているときには、バスド
ライバ７，１０，１５，１７を全てインヒビツト
とする。
ら伝送路RMOおよびCPU２から伝送路RSOにそ
れぞれ出力されているアクセス情報に基づいて、
バスドライバ７，１０あるいは１５，１７のいず
れか一方をイネーブルにしてCPU１あるいは
CPU２の資源３に対するアクセスを可能とする
ものである。すなわち、同時アクセス禁止回路１
８は伝送路RMOに“１”、RSO“０”が出力され
ているときにはバスドライバ７，１０をイネーブ
ルとし、伝送路RMOに“０”、RSOに“１”が
出力されているときにはバスドライバ１５，１７
をイネーブルとし、さらに伝送路RMO，RSOに
ともに“１”が出力されているときには、バスド
ライバ７，１０，１５，１７を全てインヒビツト
とする。
次に第１図に示したマルチCPUの調停装置の
動作、CPU１が資源３をアクセスする場合の動
作について、第２図に示したフローチヤートを参
照して説明する。なお、第２図は当該調停装置が
初期化され、伝送路RMOおよびRSOに“０”、
RM１およびRS１に“１”が出力されているも
のとする。
動作、CPU１が資源３をアクセスする場合の動
作について、第２図に示したフローチヤートを参
照して説明する。なお、第２図は当該調停装置が
初期化され、伝送路RMOおよびRSOに“０”、
RM１およびRS１に“１”が出力されているも
のとする。
(1) ステツプ100乃至103
CPU１は伝送路RSO，RS１の１回目のモニ
タを行ない、伝送路RS１が“１”（ステツプ
100）かつRSOが“０”（ステツプ101）である
ときは、CPU２が資源３をアクセスしないと
判断し、伝送路RM１に出力しているアクセス
情報を“１”から“０”に変化させる（ステツ
プ102）、また、伝送路RS１が“０”であると
きはCPU２が資源３をアクセスしようとして
いるあるいはアクセスしていると判断し、資源
３のアクセスを中止する。さらに、伝送路RS
１が“１”（ステツプ100）、かつRSOが“１”
（ステツプ101）であるときはエラー処理をし
（ステツプ103）、資源３のアクセスを中止する。
タを行ない、伝送路RS１が“１”（ステツプ
100）かつRSOが“０”（ステツプ101）である
ときは、CPU２が資源３をアクセスしないと
判断し、伝送路RM１に出力しているアクセス
情報を“１”から“０”に変化させる（ステツ
プ102）、また、伝送路RS１が“０”であると
きはCPU２が資源３をアクセスしようとして
いるあるいはアクセスしていると判断し、資源
３のアクセスを中止する。さらに、伝送路RS
１が“１”（ステツプ100）、かつRSOが“１”
（ステツプ101）であるときはエラー処理をし
（ステツプ103）、資源３のアクセスを中止する。
(2) ステツプ104乃至110
CPU１は伝送路RSO，RS１の２回目のモニ
タを行ない、伝送路RS１が“１”（ステツプ
104）、かつ伝送路RSOが“０”（ステツプ105）
であるときは、伝送路RMOに出力しているア
クセス情報を“０”から“１”に変化させ（ス
テツプ106）、資源３に対するアクセスを行なう
（ステツプ107）、または伝送路RS１が“０”で
あるときはCPU２が資源３をアクセスしよう
としているあるいはアクセスしていると判断
し、上記ステツプ102で“１”から“０”に変
化させた伝送路RM１のアクセス情報を“０”
に戻し、資源３のアクセスを中止する。さら
に、伝送路RS１が“１”（ステツプ104）、かつ
RSOが“１”のときは伝送路RM１を“０”か
ら“１”に戻し（ステツプ109）、エラー処理を
し（ステツプ110）、資源３のアクセスを中止す
る。
タを行ない、伝送路RS１が“１”（ステツプ
104）、かつ伝送路RSOが“０”（ステツプ105）
であるときは、伝送路RMOに出力しているア
クセス情報を“０”から“１”に変化させ（ス
テツプ106）、資源３に対するアクセスを行なう
（ステツプ107）、または伝送路RS１が“０”で
あるときはCPU２が資源３をアクセスしよう
としているあるいはアクセスしていると判断
し、上記ステツプ102で“１”から“０”に変
化させた伝送路RM１のアクセス情報を“０”
に戻し、資源３のアクセスを中止する。さら
に、伝送路RS１が“１”（ステツプ104）、かつ
RSOが“１”のときは伝送路RM１を“０”か
ら“１”に戻し（ステツプ109）、エラー処理を
し（ステツプ110）、資源３のアクセスを中止す
る。
以上説明したように本発明によれば複数の
CPUの共有に係る資源をアクセスしようとする
とき各CPU間で少なくとも２回は資源に対する
アクセス情報の受渡しを実行して各CPU間で資
源のアクセスに対する調停を行なうとともに、各
CPU間で受渡しされるアクセス情報に基づいて、
１つのCPUが資源をアクセスしようとしている
ときのみこれを可能とすることにより、複数の
CPUが同時に資源をアクセスすることを回避で
きる。
CPUの共有に係る資源をアクセスしようとする
とき各CPU間で少なくとも２回は資源に対する
アクセス情報の受渡しを実行して各CPU間で資
源のアクセスに対する調停を行なうとともに、各
CPU間で受渡しされるアクセス情報に基づいて、
１つのCPUが資源をアクセスしようとしている
ときのみこれを可能とすることにより、複数の
CPUが同時に資源をアクセスすることを回避で
きる。
また、各CPUは資源のアクセスができなかつ
たときは、アクセスが可能となるまで他の処理が
でき、マルチCPUシステム全体の効率を低下さ
せることがない。
たときは、アクセスが可能となるまで他の処理が
でき、マルチCPUシステム全体の効率を低下さ
せることがない。
第１図は本発明に係るマルチCPUの調停装置
の一実施例を示すブロツク図、第２図は第１図に
示したマルチCPUの調停装置の動作を示すフロ
ーチヤートである。 １，２……CPU（中央処理装置）、３……CPU
１と２が共有する特定の資源、４，１２……アド
レスバス、６，１４……入出力ポート、７，１５
……一方向バスドライバ、８……共通アドレスバ
ス、９，１６……データバス、１０，１７……双
方向バスドライバ、１８……同時アクセス禁止回
路、RMO，RM１，RSO，RS１……アクセス情
報が出力される伝送路。
の一実施例を示すブロツク図、第２図は第１図に
示したマルチCPUの調停装置の動作を示すフロ
ーチヤートである。 １，２……CPU（中央処理装置）、３……CPU
１と２が共有する特定の資源、４，１２……アド
レスバス、６，１４……入出力ポート、７，１５
……一方向バスドライバ、８……共通アドレスバ
ス、９，１６……データバス、１０，１７……双
方向バスドライバ、１８……同時アクセス禁止回
路、RMO，RM１，RSO，RS１……アクセス情
報が出力される伝送路。
Claims (1)
- 【特許請求の範囲】 １ 第１のCPUおよび第２のCPUと、 前記第１および第２のCPUからアクセスされ
る共有資源と、 前記第１および第２のCPU間で第１のアクセ
ス要求および第２のアクセス要求を相互に送受す
るアクセス情報送受手段と、 前記第２のアクセス要求を送出した前記第１お
よび第２のCPUのうちのいずれかを前記共有資
源に接続する接続手段とを備え、 前記第１および第２のCPUは相手側のCPUか
ら前記第１および第２のアクセス要求のうちの少
なくとも一方を受取つたか否かを判定し、いずれ
のアクセス要求も受取つていなければ前記第１の
アクセス要求を送出し、引続き前記判定を再び行
つていずれのアクセス要求も受取つていなければ
前記第２のアクセス要求を送出し、この後に前記
接続手段を介して前記共有資源にアクセスするこ
とを特徴とするマルチCPUの調停装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11966484A JPS60263254A (ja) | 1984-06-11 | 1984-06-11 | マルチｃｐｕの調停装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11966484A JPS60263254A (ja) | 1984-06-11 | 1984-06-11 | マルチｃｐｕの調停装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60263254A JPS60263254A (ja) | 1985-12-26 |
| JPH0427584B2 true JPH0427584B2 (ja) | 1992-05-12 |
Family
ID=14767007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11966484A Granted JPS60263254A (ja) | 1984-06-11 | 1984-06-11 | マルチｃｐｕの調停装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263254A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2652976B2 (ja) * | 1990-07-31 | 1997-09-10 | 日本電気株式会社 | 共有メモリの排他制御方式 |
-
1984
- 1984-06-11 JP JP11966484A patent/JPS60263254A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60263254A (ja) | 1985-12-26 |
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