JPS59142799A - バツクアツプ用蓄電装置付二重化記憶装置 - Google Patents
バツクアツプ用蓄電装置付二重化記憶装置Info
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- JPS59142799A JPS59142799A JP58016035A JP1603583A JPS59142799A JP S59142799 A JPS59142799 A JP S59142799A JP 58016035 A JP58016035 A JP 58016035A JP 1603583 A JP1603583 A JP 1603583A JP S59142799 A JPS59142799 A JP S59142799A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は１台あるいは複数台の処理装置からアクセスさ
れる二重化記憶装置に関し、％に各記憶装置が独立の電
源装置から給電され、停電に対してバックアップ用蓄電
装置を有する二重化記憶装置に関する。
れる二重化記憶装置に関し、％に各記憶装置が独立の電
源装置から給電され、停電に対してバックアップ用蓄電
装置を有する二重化記憶装置に関する。
蓄電装置の代表的なものにバッテリーがある。
バッテリーによ°るバックアップが一般的であるが、バ
ッテリーバックアップ機構とは、記憶素子が半導体メモ
リの如く揮発性メモリの場合、停電するとその記憶内容
が破壊されるので、この破壊を防止する為に、停電時に
、バッテリーにて揮発性メモリへの供給電をする機構で
ある。
ッテリーバックアップ機構とは、記憶素子が半導体メモ
リの如く揮発性メモリの場合、停電するとその記憶内容
が破壊されるので、この破壊を防止する為に、停電時に
、バッテリーにて揮発性メモリへの供給電をする機構で
ある。
この明細書では、バッテリーによるバックアップを例に
と９説明している。
と９説明している。
記憶装置を二重化するのは信頼性向上のためでるるか、
特に複数の処理装置（以下ＣＰＵと称す）の共有メモリ
として使用するためには、共有メモリの電源系統も全く
分離できるのが好ましい。例えば、第１図の如＜ＣＰＵ
Ａ、！：ＣＰＵＢの共有二重化メモリとして記憶装置２
（Ｍ 、 １Ｍ ｂ ）があるとして、電源系統の一
方にはＣＰＵＡとＭｌを、また他の電源系統にはＣＰＵ
ＢとＭｂを接続し、どちらか一方の電源系統が故障して
もシステムの稼動に影響を与えないという使用方法が可
能である。
特に複数の処理装置（以下ＣＰＵと称す）の共有メモリ
として使用するためには、共有メモリの電源系統も全く
分離できるのが好ましい。例えば、第１図の如＜ＣＰＵ
Ａ、！：ＣＰＵＢの共有二重化メモリとして記憶装置２
（Ｍ 、 １Ｍ ｂ ）があるとして、電源系統の一
方にはＣＰＵＡとＭｌを、また他の電源系統にはＣＰＵ
ＢとＭｂを接続し、どちらか一方の電源系統が故障して
もシステムの稼動に影響を与えないという使用方法が可
能である。
従来は、共有二重化メモリ２として不揮発性のコアメモ
リ等を使用するのが一般的であったが、半導体技術の向
上にょシ半導体メモリのコストが非常に下がり、また、
半導体メモリは停電にょ勺内容が揮発するという問題に
対しても長時間のバッテリーバックアップが可能となっ
たため、最近では、コアメモリを揮発性の半導体メモリ
に置き換えるようになった。
リ等を使用するのが一般的であったが、半導体技術の向
上にょシ半導体メモリのコストが非常に下がり、また、
半導体メモリは停電にょ勺内容が揮発するという問題に
対しても長時間のバッテリーバックアップが可能となっ
たため、最近では、コアメモリを揮発性の半導体メモリ
に置き換えるようになった。
バッテリーバックアップ機構には通常、バッテリーバッ
クアップが成功したがどうかを示す信４があり、ＣＰＵ
はメモリからデータの読み出し時、本信号を判定し、バ
ッテリーバックアップ失敗時は、そのメモリ内容は使え
ぬとしてそれに対応する処理、例えばオペレータに知ら
せる等を行う。
クアップが成功したがどうかを示す信４があり、ＣＰＵ
はメモリからデータの読み出し時、本信号を判定し、バ
ッテリーバックアップ失敗時は、そのメモリ内容は使え
ぬとしてそれに対応する処理、例えばオペレータに知ら
せる等を行う。
ところがバッテリーバックアップ機構は二重化メモリの
各々に付いているため、バッテリーバックアップ成功が
失敗かは両者不一致のケースがある。
各々に付いているため、バッテリーバックアップ成功が
失敗かは両者不一致のケースがある。
両者のいずれかが成功の場合は成功とみなすとすれば、
先に電源の入った方がバックアップ失敗、後から電源の
入った方がバックアップ成功の場合に、前者から後者へ
コピーが行われた場合、後者のメモリの内容は破城され
矛盾を生じる。両者のいずれか一方が失敗の場合は、失
敗とみなすとすれば、片方のバッテリーバックアップ失
敗時に両者使用不可となシ稼動率が低下するという不都
合がおる。
先に電源の入った方がバックアップ失敗、後から電源の
入った方がバックアップ成功の場合に、前者から後者へ
コピーが行われた場合、後者のメモリの内容は破城され
矛盾を生じる。両者のいずれか一方が失敗の場合は、失
敗とみなすとすれば、片方のバッテリーバックアップ失
敗時に両者使用不可となシ稼動率が低下するという不都
合がおる。
本発明の目的は、各記憶装置が揮発性メモリとバックア
ップ用蓄電装置を用いるものであって、バックアップ状
態に不一致があった場合でも、その不都合を防止するよ
うにした二重化記憶装置を提供するにおる。
ップ用蓄電装置を用いるものであって、バックアップ状
態に不一致があった場合でも、その不都合を防止するよ
うにした二重化記憶装置を提供するにおる。
本発明の特徴は、二重化された記憶装置間で揮発性メモ
リの内容のコピーを行う際に、受信側記憶装置のバック
アップ成功が失敗かの信号を送信側の信号に一致嘔せる
ようにしていることである。
リの内容のコピーを行う際に、受信側記憶装置のバック
アップ成功が失敗かの信号を送信側の信号に一致嘔せる
ようにしていることである。
通常、先に電源が入った方の記憶装置が送信側となシ、
後から電源の入った方が受信側となって両者間でのコピ
ーが行なわれる。
後から電源の入った方が受信側となって両者間でのコピ
ーが行なわれる。
第１図は、本発明が適用される共有二重化記憶装置の全
体構成の一例を示したものである。
体構成の一例を示したものである。
ＣＰＵＩ （Ａ、Ｂ）と共有メモリ２（Ｍ、。
Ｍｂ ） はｃＰＵ−メモリ間インターフェイス８にて
接続される。接続関係は本図に示すようにＣＰＵ１台に
２本のインターフェイス８が接続され、内１本が片方の
共有メモリ２（Ｍ、）に接続され、他１本が他方の共有
メモ’７２（Ｍｂ）に接続される。
接続される。接続関係は本図に示すようにＣＰＵ１台に
２本のインターフェイス８が接続され、内１本が片方の
共有メモリ２（Ｍ、）に接続され、他１本が他方の共有
メモ’７２（Ｍｂ）に接続される。
二重化された共有メモリ２の間は、コピーインターフェ
イス９と同期化用インターフェイス１゜とで接続される
。
イス９と同期化用インターフェイス１゜とで接続される
。
共有メモ！７２ （Ｍ−１Ｍｂ）内の構成は、それぞれ
共通バス７にバス制御装置ａ （ＢＣ）、ＣＰＵ接続機
構４ （ＣＰＵ ＰＯＲＴ：本機構はＣＰＵの台数外必
要）、メモリ本体及びバッテリーバックアップ機構５（
Ｍ）コピー接続機構６ （ＣＰＹ ＰＯＲＴ）が接続さ
れる。！ｉた、ＣＰＵ接続機構４はＣＰＵ〜メモリイン
ターフェイス８に接続され、バス制＠装置３は同期化用
インターフェイス１０に接続され、コピー接続機構６は
コピーインターフェイス９に接続される。
共通バス７にバス制御装置ａ （ＢＣ）、ＣＰＵ接続機
構４ （ＣＰＵ ＰＯＲＴ：本機構はＣＰＵの台数外必
要）、メモリ本体及びバッテリーバックアップ機構５（
Ｍ）コピー接続機構６ （ＣＰＹ ＰＯＲＴ）が接続さ
れる。！ｉた、ＣＰＵ接続機構４はＣＰＵ〜メモリイン
ターフェイス８に接続され、バス制＠装置３は同期化用
インターフェイス１０に接続され、コピー接続機構６は
コピーインターフェイス９に接続される。
メモリの書き込み及び読み出しは、二重化メモリの両者
へ同時に行われ、読み出しについては、ＣＰＵ側にて、
読み出しデータのエラーでない方が選択される。
へ同時に行われ、読み出しについては、ＣＰＵ側にて、
読み出しデータのエラーでない方が選択される。
バス制御機構３はＣＰ Ｕ接続機構４、コピー接続機構
６からの要求競合をスケジューリングし、かつ、二重化
メモ！Ｊ Ｍ −１Ｍ ｂの両者で同一スケジューリン
グとなるよう同期化する機能を有する。
６からの要求競合をスケジューリングし、かつ、二重化
メモ！Ｊ Ｍ −１Ｍ ｂの両者で同一スケジューリン
グとなるよう同期化する機能を有する。
本機構の詳細実施例については、本発明とは関係が少な
いため説明を省略する。
いため説明を省略する。
ＣＰＵ接続機構４の詳細実施例を第２図に示す。
本機構はアンドゲート４２〜４５，４８．３７表単に信
号を伝達するだけのバッファゲート４１゜４６〜４７．
３９と、デコーダ６３とから構成される。ＣＰＵからの
要求信号４９（ＲＥＱ）はゲート４１を通過し、共通バ
ス占有要求信号２２（ＲＥＱＰ） となる。バス制御
機構３は各ＣＰＵ接続機構、コピー接続機構からの要求
信号の内オンしているものの中で一つを選択し、もし、
本ＣＰＵ接続機構が選択されれば占有許可信号２４（Ｓ
ＥＬ、）がオンする。本信号がオンすると、メモリ起動
信号ｓ ６ （ＭＲＥＱ）がオンとなシ、また、ＣＰＵ
から転送されたアドレス信号５０（ＡＩ）、書込み指定
信号５１（ＷＲＴ）、書込みデータ信号５２ （ＷＤ
＋ ）の内容が各々共通バス７のアドレス信号５７（Ａ
Ｉ）、書込み指定信号５８（ＷＲＴ）、書込みデータ信
号５９（ＷＤＩ）に出力され、また、デコーダ６３（Ｄ
ＥＣＯＤＥ）の出力信号６４の内容が、共通バス７ａの
メモリ内容保存セット信号６５（８ＡＶＥＲＥＱ）に出
力され、また、共通バス７ａのメモリ応答信号６１（Ｍ
ＡＮＳ）の内容がＣＰＵへの応答信号５５（ＡＮ８）に
出力される。一方、共通バス７ａの読出しデータ信号６
０（ＲＤ＋）、コピー受付モード信号２６（ＣＰＹＭＯ
ＤＥ）、メモリ内容保存信号６６ （ＳＡＶＥ） （７
）内容が、各々常に、ｃＰＵへの読出しデータ信号５３
（ＲＤ＋−）、コピー受付モード信号５４（ＣＰＹ Ｍ
ＯＤＥ）、メモリ内容保存信号３８（ＳＡＶＥ）に出力
される。
号を伝達するだけのバッファゲート４１゜４６〜４７．
３９と、デコーダ６３とから構成される。ＣＰＵからの
要求信号４９（ＲＥＱ）はゲート４１を通過し、共通バ
ス占有要求信号２２（ＲＥＱＰ） となる。バス制御
機構３は各ＣＰＵ接続機構、コピー接続機構からの要求
信号の内オンしているものの中で一つを選択し、もし、
本ＣＰＵ接続機構が選択されれば占有許可信号２４（Ｓ
ＥＬ、）がオンする。本信号がオンすると、メモリ起動
信号ｓ ６ （ＭＲＥＱ）がオンとなシ、また、ＣＰＵ
から転送されたアドレス信号５０（ＡＩ）、書込み指定
信号５１（ＷＲＴ）、書込みデータ信号５２ （ＷＤ
＋ ）の内容が各々共通バス７のアドレス信号５７（Ａ
Ｉ）、書込み指定信号５８（ＷＲＴ）、書込みデータ信
号５９（ＷＤＩ）に出力され、また、デコーダ６３（Ｄ
ＥＣＯＤＥ）の出力信号６４の内容が、共通バス７ａの
メモリ内容保存セット信号６５（８ＡＶＥＲＥＱ）に出
力され、また、共通バス７ａのメモリ応答信号６１（Ｍ
ＡＮＳ）の内容がＣＰＵへの応答信号５５（ＡＮ８）に
出力される。一方、共通バス７ａの読出しデータ信号６
０（ＲＤ＋）、コピー受付モード信号２６（ＣＰＹＭＯ
ＤＥ）、メモリ内容保存信号６６ （ＳＡＶＥ） （７
）内容が、各々常に、ｃＰＵへの読出しデータ信号５３
（ＲＤ＋−）、コピー受付モード信号５４（ＣＰＹ Ｍ
ＯＤＥ）、メモリ内容保存信号３８（ＳＡＶＥ）に出力
される。
デコーダ６３にはＣＰＵからのアドレス信号５０、書込
み指定信号５１が入力され、アドレス信号５０が実際の
メモリアドレスとしては存在しないある特殊なパターン
で、書込み指定信号５１がオンのとき信号６４がオンす
る。本デコーダは、ＣＰＵのプログラムがメモリ内容保
存セット信号６５を出力するための機構である。本信号
がオンすると、メモリ本体及びバッテリーバックアップ
機構５はメモリ内容保存信号６６をオンする。
み指定信号５１が入力され、アドレス信号５０が実際の
メモリアドレスとしては存在しないある特殊なパターン
で、書込み指定信号５１がオンのとき信号６４がオンす
る。本デコーダは、ＣＰＵのプログラムがメモリ内容保
存セット信号６５を出力するための機構である。本信号
がオンすると、メモリ本体及びバッテリーバックアップ
機構５はメモリ内容保存信号６６をオンする。
第２図の説明の補足として、共通バス７ａのタイムチャ
ートを第３図に示す。
ートを第３図に示す。
メモリ本体及びバッテリーバックアップ機構５の詳細実
施例を第４図に示す。本機構は、半導体メモリチップを
並べたメモリアレイ６８と、タイミング制御回路６９と
バッテリー７０とバッテリーバックアップ監視機構７１
を主構成要素としている。共通バス７ｂのアドレス信号
５７（Ａｉ）、書込みデータ信号５９（ＷＤＩ）、読出
しデータ信号６０（ＲＤ＋）はメモリアレイ６８ （Ｍ
ＥＭＯＲ，Ｙ Ａｉ汎を）に入力される。読出しデータ
信号６０（ＲＤυの内容はアドレス信号５７（ＡＩ）に
て指定されたアドレスのメモリ内容である。タイミング
制御回路６９（ＴＩＭＩＮＧ Ｃ０ＮＴＲ０Ｌ）にはメ
モリ起動信号５６（ＭＲＥＱ）と書込み指定信号５８が
入力され、応答信号６１と書込み信号７２が出力される
。書込み信号７２は、メモリ起動信号５６がオンかつ書
込み指定信号５８がオンのとき、一定時間オンとなる。
施例を第４図に示す。本機構は、半導体メモリチップを
並べたメモリアレイ６８と、タイミング制御回路６９と
バッテリー７０とバッテリーバックアップ監視機構７１
を主構成要素としている。共通バス７ｂのアドレス信号
５７（Ａｉ）、書込みデータ信号５９（ＷＤＩ）、読出
しデータ信号６０（ＲＤ＋）はメモリアレイ６８ （Ｍ
ＥＭＯＲ，Ｙ Ａｉ汎を）に入力される。読出しデータ
信号６０（ＲＤυの内容はアドレス信号５７（ＡＩ）に
て指定されたアドレスのメモリ内容である。タイミング
制御回路６９（ＴＩＭＩＮＧ Ｃ０ＮＴＲ０Ｌ）にはメ
モリ起動信号５６（ＭＲＥＱ）と書込み指定信号５８が
入力され、応答信号６１と書込み信号７２が出力される
。書込み信号７２は、メモリ起動信号５６がオンかつ書
込み指定信号５８がオンのとき、一定時間オンとなる。
本信号はメモリアレイ６８に入力され、本信号オンによ
シ、アドレス信号５７にて指定されたアドレスのメモリ
に、書込みデータ信号５９にて指定された内容が書込ま
れる。応答信号６１は、起動信号５６がオン後、一定時
間経過後オンする。バッテリー７０は外部の電源（図示
せず）が生きているときは、充電しながら、メモリアレ
イ６８への電源供給も行い、停電時には、放電しながら
、同じくメモリアレイ６８への電源供給を行う。電源供
給は、バッテリー電源信号７５を通して行う。バッテリ
ーバックアップ監視機構７１は、バックアップ成功か失
敗かを記憶するためのもので、バッテリー電源信号７５
が一定電圧以下となると、メモリ内容保存信号６６がオ
フとなシ、バッテリー電源信号７５が再び元の電圧へ復
帰してもオフのままである。ただし、メモリ内容保存セ
ット信号６５がオンすると無条件に、メモリ内容保存信
号６６はオンとなシ、また、メモリ内容保存クリア信号
６７がオンすると、無条件にメモリ内容保存信号６６は
オフとなる。
シ、アドレス信号５７にて指定されたアドレスのメモリ
に、書込みデータ信号５９にて指定された内容が書込ま
れる。応答信号６１は、起動信号５６がオン後、一定時
間経過後オンする。バッテリー７０は外部の電源（図示
せず）が生きているときは、充電しながら、メモリアレ
イ６８への電源供給も行い、停電時には、放電しながら
、同じくメモリアレイ６８への電源供給を行う。電源供
給は、バッテリー電源信号７５を通して行う。バッテリ
ーバックアップ監視機構７１は、バックアップ成功か失
敗かを記憶するためのもので、バッテリー電源信号７５
が一定電圧以下となると、メモリ内容保存信号６６がオ
フとなシ、バッテリー電源信号７５が再び元の電圧へ復
帰してもオフのままである。ただし、メモリ内容保存セ
ット信号６５がオンすると無条件に、メモリ内容保存信
号６６はオンとなシ、また、メモリ内容保存クリア信号
６７がオンすると、無条件にメモリ内容保存信号６６は
オフとなる。
このタイムチャ−１ｆｇｓ図に示す。
バッテリーバックアップ監視機構７１の詳細実施例を第
６図に示す。トランジスタ７９．８３はサイリスタを構
成しておシ、ツェナーダイオード８４は、検出電圧を規
定するための定電圧源、抵抗８０〜８２．８５はトラン
ジスタ７９，８３０電流を適切に制御するためのもので
ある。最初バッテリー電源信号７５が正常値でトランジ
スタ７９．８３がオン状態とする。電源信号７５が、停
電及びバッテリー放電にょシ下がってきたとき、その値
がトランジスタ７９のＶｇｇ＋ツェナーダイオード電圧
■ｚＤよシ低くなると、トランジスタ７９はオフし、ト
ランジスタ８３もオフする。一度オフ状態となると、電
源電圧７５が元の値に再び七がってもオフ状態のままで
ある。オフ状態でセット信号６５がオンすると、トラン
ジスタ７７がオンし、トランジスタ８３がオンし続いて
トランジスタ７９がオンする。トランジスタ７９が一度
オンすればセット信号６５がオフし、トランジスタ７７
がオフしてもトランジスタ７９．８３はオン状態のまま
である。一方、オン状態のときにクリア信号６７がオン
しトランジスタ７６がオンすると、トランジスタ７９が
オフし、続いてトランジスタ８３がオフする。一度トラ
ンジスタ８３がオフすれば、クリア信号６７がオフしト
ランジスタ７６がオフしても、トランジスタ７９．８３
はオフ状態のままである。
６図に示す。トランジスタ７９．８３はサイリスタを構
成しておシ、ツェナーダイオード８４は、検出電圧を規
定するための定電圧源、抵抗８０〜８２．８５はトラン
ジスタ７９，８３０電流を適切に制御するためのもので
ある。最初バッテリー電源信号７５が正常値でトランジ
スタ７９．８３がオン状態とする。電源信号７５が、停
電及びバッテリー放電にょシ下がってきたとき、その値
がトランジスタ７９のＶｇｇ＋ツェナーダイオード電圧
■ｚＤよシ低くなると、トランジスタ７９はオフし、ト
ランジスタ８３もオフする。一度オフ状態となると、電
源電圧７５が元の値に再び七がってもオフ状態のままで
ある。オフ状態でセット信号６５がオンすると、トラン
ジスタ７７がオンし、トランジスタ８３がオンし続いて
トランジスタ７９がオンする。トランジスタ７９が一度
オンすればセット信号６５がオフし、トランジスタ７７
がオフしてもトランジスタ７９．８３はオン状態のまま
である。一方、オン状態のときにクリア信号６７がオン
しトランジスタ７６がオンすると、トランジスタ７９が
オフし、続いてトランジスタ８３がオフする。一度トラ
ンジスタ８３がオフすれば、クリア信号６７がオフしト
ランジスタ７６がオフしても、トランジスタ７９．８３
はオフ状態のままである。
コピー接続機構６の実施例を第７図に示す。本機ａは、
ニアピー制御ｆｆｌ構９７（ＣＰＹ Ｃ０ＮＴＲ０Ｌ）
と、コピーアドレスカウンタ１００（ＣＡ）とコピー書
込みデータレジスタ１０８（ＷＤ）とコピー読出しデー
タレジスタ１０９（ＲＤ）と、アントゲ−目０１〜１０
６とオアゲート１１３と、単なる信号転送を行うバッフ
ァゲート１１０とインバータ１０７．！：から構成され
る。
ニアピー制御ｆｆｌ構９７（ＣＰＹ Ｃ０ＮＴＲ０Ｌ）
と、コピーアドレスカウンタ１００（ＣＡ）とコピー書
込みデータレジスタ１０８（ＷＤ）とコピー読出しデー
タレジスタ１０９（ＲＤ）と、アントゲ−目０１〜１０
６とオアゲート１１３と、単なる信号転送を行うバッフ
ァゲート１１０とインバータ１０７．！：から構成され
る。
コピー制御機構９７は、自系が他系よシ後から電源の入
った方がどうかを判定し、自系が後から電源の入った場
合には、前から電源の入った方の内容をコピーするため
に以下の処理を行う。まず、コピ ５Ｊｔモ ）”信号
２７（ＣＰＹ ＭＯＤＥ）ｋ；オン、コピー要求信号１
１１（ＲＥＱ、）をオンする。この信号１１１は、他系
のコピー要求信号１１２（ＲＥＱ、）に接続されておシ
、従って、両系において共通バス７Ｃへのコピー要求信
号２３（ＲＥＱ、）がオンするととになる。バス制御機
構３は各ＣＰＵ接続機構、コピー接続機構からの要求信
号の内、オンしているものの中で一つを選択し、もし、
本コピー接続機構が選択されれば占有許可信号２５ （
ＳＥＬ。）がオンする。本信号がオンすると、コピー制
御機構の出力の１つであるメモリ起動信号９８、コピー
アドレスカウンタ１００の出力１１３、コピー書込みデ
ータレジスタ１０８の出力１１４の内容が各々共通バス
７Ｃのメモリ起動信号５６ （ＭＲＥＱ）、アドレス信
号５７（ＡＩ）、書込みデータ信号５９（ＷＤ＋）に出
力される。また、コピー受信モード２７（ＣＰＹ ＭＯ
ＤＥ）がオンしている系（コピー受信系）では、占有許
可信号２５（ＳＥＬ、）がオンすると、相手系のメモリ
内容保存信号９５ （Ｃ８ＡＶＥ）の内容及び反転した
内容が、各々共通バス７Ｃのメモリ内容保存セット信号
６５（ＳＡＶＥ ＲＥＱ）、クリア信号６７（ＳＡＶＥ
ＣＬＲ）に出力される。従って、相手系のメモリ内容
保存信号９５（Ｃ８ＡＶＥ）がオンのときは、自系の保
存信号６６（ＳＡＶＥ）もオン状態となり、相手系信号
９５がオフのときは、自系信号６６もオフ状態となる。
った方がどうかを判定し、自系が後から電源の入った場
合には、前から電源の入った方の内容をコピーするため
に以下の処理を行う。まず、コピ ５Ｊｔモ ）”信号
２７（ＣＰＹ ＭＯＤＥ）ｋ；オン、コピー要求信号１
１１（ＲＥＱ、）をオンする。この信号１１１は、他系
のコピー要求信号１１２（ＲＥＱ、）に接続されておシ
、従って、両系において共通バス７Ｃへのコピー要求信
号２３（ＲＥＱ、）がオンするととになる。バス制御機
構３は各ＣＰＵ接続機構、コピー接続機構からの要求信
号の内、オンしているものの中で一つを選択し、もし、
本コピー接続機構が選択されれば占有許可信号２５ （
ＳＥＬ。）がオンする。本信号がオンすると、コピー制
御機構の出力の１つであるメモリ起動信号９８、コピー
アドレスカウンタ１００の出力１１３、コピー書込みデ
ータレジスタ１０８の出力１１４の内容が各々共通バス
７Ｃのメモリ起動信号５６ （ＭＲＥＱ）、アドレス信
号５７（ＡＩ）、書込みデータ信号５９（ＷＤ＋）に出
力される。また、コピー受信モード２７（ＣＰＹ ＭＯ
ＤＥ）がオンしている系（コピー受信系）では、占有許
可信号２５（ＳＥＬ、）がオンすると、相手系のメモリ
内容保存信号９５ （Ｃ８ＡＶＥ）の内容及び反転した
内容が、各々共通バス７Ｃのメモリ内容保存セット信号
６５（ＳＡＶＥ ＲＥＱ）、クリア信号６７（ＳＡＶＥ
ＣＬＲ）に出力される。従って、相手系のメモリ内容
保存信号９５（Ｃ８ＡＶＥ）がオンのときは、自系の保
存信号６６（ＳＡＶＥ）もオン状態となり、相手系信号
９５がオフのときは、自系信号６６もオフ状態となる。
また、コピー受信モード２７がオンしている系（コピー
受信系）では、占有許可信号２５がオンするとメモリ書
込み指定信号５８がオンとなり、コピー受信モード２７
がオフしている系（コピー送信系）では、オフのままで
ある。コピー受信モード２７をオフとしているコピー制
御機構９７（送信系）は、占有許可信号２５がオンとな
ると、すぐメモリ起動信号９８をオンとする。その結果
、メモリリードが行われる。メモリ応答信号６１０オン
と共に読出しデータ信号６０の内容を読出しデータレジ
スタ１０９にセットする。その出力９４は相手系に転送
される。本出力は相手系の入力９３に接続嘔れている。
受信系）では、占有許可信号２５がオンするとメモリ書
込み指定信号５８がオンとなり、コピー受信モード２７
がオフしている系（コピー送信系）では、オフのままで
ある。コピー受信モード２７をオフとしているコピー制
御機構９７（送信系）は、占有許可信号２５がオンとな
ると、すぐメモリ起動信号９８をオンとする。その結果
、メモリリードが行われる。メモリ応答信号６１０オン
と共に読出しデータ信号６０の内容を読出しデータレジ
スタ１０９にセットする。その出力９４は相手系に転送
される。本出力は相手系の入力９３に接続嘔れている。
メモリ応答信号６１を受けたコピー制御機構９７はコピ
ー送信信号９１をオンとする。
ー送信信号９１をオンとする。
（一定時間のパルス信号。）本信号は相手系の入力９２
に接続されている。その後、コピーアドレスカウンタカ
ウントアツプ信号９９を出力し、アドレスを更新し、コ
ピー動作を終了する。なお、コピーアドレスカウンタ１
００は、最初０にイニシャライズされているものとする
。一方、コピー受信モード２７をオンとしているコピー
制御機構９７（受信系）は、占有許可信号２５がオンし
た後、コピー送信信号９２がオンするのを待つ。本信号
がオンすると、それに伴って転送されてきたコヒーデー
タ９３を書込みデータレジスタ１０８− にセットし、
メモリ起動信号９８をオンとする。
に接続されている。その後、コピーアドレスカウンタカ
ウントアツプ信号９９を出力し、アドレスを更新し、コ
ピー動作を終了する。なお、コピーアドレスカウンタ１
００は、最初０にイニシャライズされているものとする
。一方、コピー受信モード２７をオンとしているコピー
制御機構９７（受信系）は、占有許可信号２５がオンし
た後、コピー送信信号９２がオンするのを待つ。本信号
がオンすると、それに伴って転送されてきたコヒーデー
タ９３を書込みデータレジスタ１０８− にセットし、
メモリ起動信号９８をオンとする。
その結果、メモリ書込みが行われる。メモリ応答信号６
１がオンすると、コピーアドレスカウンタカウントアツ
プ信号９９を出力し、アドレスを更新する。アドレス更
新結果、最大アドレスを越えていない場合は、再びコピ
ー要求信号１１１をオンし、同一手順を繰シ返す。最大
アドレスを越えた場合には、コピー受信モード２７をオ
フし、一連のコピー動作は終了する。第７図の説明の補
足として、コピ一時のコピーインターフェイス９と共通
パス７のタイムチャートを第８図に示す。第８図のタイ
ムチャートは、共有メモＩＪ Ｍ 、から共有メモリＭ
ｂにコピーが開始された所で、Ｍ、のメモリ内容保存信
号がオン、Ｍｂの同信号はオフで、Ｍｂの同信号がコピ
ーによシオフからオンに変化した例を示す。
１がオンすると、コピーアドレスカウンタカウントアツ
プ信号９９を出力し、アドレスを更新する。アドレス更
新結果、最大アドレスを越えていない場合は、再びコピ
ー要求信号１１１をオンし、同一手順を繰シ返す。最大
アドレスを越えた場合には、コピー受信モード２７をオ
フし、一連のコピー動作は終了する。第７図の説明の補
足として、コピ一時のコピーインターフェイス９と共通
パス７のタイムチャートを第８図に示す。第８図のタイ
ムチャートは、共有メモＩＪ Ｍ 、から共有メモリＭ
ｂにコピーが開始された所で、Ｍ、のメモリ内容保存信
号がオン、Ｍｂの同信号はオフで、Ｍｂの同信号がコピ
ーによシオフからオンに変化した例を示す。
ＣＰＵＡの二重化メモリ接続部の実施例を第９図に示す
。本機構は、タイミング制御回路１４１とり一ドデータ
セレクタ１３９と、チェック回路１３１．１３３とバッ
ファゲート１２２〜１２４゜１２６〜１２８と、オアゲ
ート１３２．１３４とアンドゲート１４８とから構成さ
れる。ＣＰＵの内部からのメモリ起動要求１４２がオン
すると両系メモリへの要求信号４９がオンする。また、
アドレス１４４、書込み指定信号１４５、書込みデータ
信号１４６も同様に両系メモリへのアドレス信号５０．
書込み指定信号５１、書込みデータ信号５２として、両
系メモリへ転送される。両系メモリからの読出しデータ
信号５３は、チェック回路１３１．１３３でチェックさ
れ、チェックの結果エラーが検出された場合、エラー信
号１３５゜１３６がオンする。両系メモリからのコピー
受信モード信号５４と、エラー信号１３５．１３６との
オアがとられ、その出力は、読出しデータ使用不可信号
１３７，１３８となる。ＣＰＵ内部へ報告される読出し
データ１４０は、データ使用不可 ・信号１３７
がオフのときは、Ｍａ側の読出しデータ５３が選択され
、オンのときは、Ｍｂ側の読出しデータ５３が選択され
る。本機能によシコピー受信中には、その系の読出しデ
ータは使用されずまた書込みは両系メモリに行うことが
でき、ＣＰＵの処理速度にほとんど影響なく自動コピー
が実現できる。なお、両系共リードデータ使用不可の場
合は、ＣＰＵ内部に対するエラー報告信号１４９がオン
する。なお、プログラムが二重系メモリの状態を知るこ
とができるよう、コピー受信モード信号５４及びメモリ
内容保存信号３８がＣＰＵ内部へ取υ込まれ、プログラ
ムにて判定できる機構を備えていることが望ましい。
。本機構は、タイミング制御回路１４１とり一ドデータ
セレクタ１３９と、チェック回路１３１．１３３とバッ
ファゲート１２２〜１２４゜１２６〜１２８と、オアゲ
ート１３２．１３４とアンドゲート１４８とから構成さ
れる。ＣＰＵの内部からのメモリ起動要求１４２がオン
すると両系メモリへの要求信号４９がオンする。また、
アドレス１４４、書込み指定信号１４５、書込みデータ
信号１４６も同様に両系メモリへのアドレス信号５０．
書込み指定信号５１、書込みデータ信号５２として、両
系メモリへ転送される。両系メモリからの読出しデータ
信号５３は、チェック回路１３１．１３３でチェックさ
れ、チェックの結果エラーが検出された場合、エラー信
号１３５゜１３６がオンする。両系メモリからのコピー
受信モード信号５４と、エラー信号１３５．１３６との
オアがとられ、その出力は、読出しデータ使用不可信号
１３７，１３８となる。ＣＰＵ内部へ報告される読出し
データ１４０は、データ使用不可 ・信号１３７
がオフのときは、Ｍａ側の読出しデータ５３が選択され
、オンのときは、Ｍｂ側の読出しデータ５３が選択され
る。本機能によシコピー受信中には、その系の読出しデ
ータは使用されずまた書込みは両系メモリに行うことが
でき、ＣＰＵの処理速度にほとんど影響なく自動コピー
が実現できる。なお、両系共リードデータ使用不可の場
合は、ＣＰＵ内部に対するエラー報告信号１４９がオン
する。なお、プログラムが二重系メモリの状態を知るこ
とができるよう、コピー受信モード信号５４及びメモリ
内容保存信号３８がＣＰＵ内部へ取υ込まれ、プログラ
ムにて判定できる機構を備えていることが望ましい。
このように本発明によれば、二重化された記憶装置間で
揮発性メモリの内容のコピーを行う際に、受信側記憶装
置のバックアップ成功か否かの信号を、送信側の信号に
一致させるようにしであるので、コピーが終了した段階
では送信側のバックアップが成功状態ならば受信側も成
功状態に、送信側が失敗状態ならば受信側も失敗状態に
なり、送信側のバックアップが成功状態のときのみ両系
ともバックアップ成功状態となる。
揮発性メモリの内容のコピーを行う際に、受信側記憶装
置のバックアップ成功か否かの信号を、送信側の信号に
一致させるようにしであるので、コピーが終了した段階
では送信側のバックアップが成功状態ならば受信側も成
功状態に、送信側が失敗状態ならば受信側も失敗状態に
なり、送信側のバックアップが成功状態のときのみ両系
ともバックアップ成功状態となる。
第１図は本発明が適用される共有二重化記憶装置の一実
施例を示す全体構成図、第２図は、第１図におけるＣＰ
Ｕ接続機構４の具体的な一実施例構成図、第３図は、第
２図の動作説明の補足として示されたタイムチャート、
第４図は菓１図のメモリ本体及びバッテリーバックアッ
プ機構５の具体的な一実施例構成図、第５図は第４図の
動作説明の補足として示されたタイムチャート、第６図
は第４図に示されたバッテリーバックアップ監視機構７
１の具体的な一実施例回路図、第７図は第１図における
コピー接続機構６の具体的な一実施例構成図、第８図は
第７図の動作説明の補足として示されたタイムチャート
、第９図は第１図におけるＣＰＵＡの二重化メモリ接続
部の具体的な一実施例構成図を示すものである。 ２・・・記憶装置、５′・・・メモリ本体及びバッテリ
ーバツクアップ機構、７０・・・バッテリー、７１・・
・パン第 １ 国 。 第 ２ 国 、第２ う ■ａ メもリアクセス メモリ内容保存信署セッ
ト第 ４ 口 第 ５ 目 も ６ 図 １ 第 ７ 口
施例を示す全体構成図、第２図は、第１図におけるＣＰ
Ｕ接続機構４の具体的な一実施例構成図、第３図は、第
２図の動作説明の補足として示されたタイムチャート、
第４図は菓１図のメモリ本体及びバッテリーバックアッ
プ機構５の具体的な一実施例構成図、第５図は第４図の
動作説明の補足として示されたタイムチャート、第６図
は第４図に示されたバッテリーバックアップ監視機構７
１の具体的な一実施例回路図、第７図は第１図における
コピー接続機構６の具体的な一実施例構成図、第８図は
第７図の動作説明の補足として示されたタイムチャート
、第９図は第１図におけるＣＰＵＡの二重化メモリ接続
部の具体的な一実施例構成図を示すものである。 ２・・・記憶装置、５′・・・メモリ本体及びバッテリ
ーバツクアップ機構、７０・・・バッテリー、７１・・
・パン第 １ 国 。 第 ２ 国 、第２ う ■ａ メもリアクセス メモリ内容保存信署セッ
ト第 ４ 口 第 ５ 目 も ６ 図 １ 第 ７ 口
Claims (1)
- １、処理装置からアクセスされる二重化された記憶装置
を有し、各記憶装置の各々は、それぞれ別個の電源装置
から給電され、停電時にはバックアップ用の蓄電装置か
ら給電される揮発性メモリを有するバックアップ機構付
二重化記憶装置において、各記憶装置は、バックアップ
が成功しているか否かを記憶し、蓄電装置の出力電圧が
所定電圧より低くなった場合にバックアップ失敗状態と
なるバックアップ監視機構を有し、各記憶装置間で揮発
性メモリの内容の複写を行う際に、受信側のバックアッ
プ監視機構の記憶内容を送信側のバックアップ監視機構
の記憶内容に一致させるようにしたことを特徴とするバ
ックアップ用蓄電装置付二重化記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016035A JPS59142799A (ja) | 1983-02-04 | 1983-02-04 | バツクアツプ用蓄電装置付二重化記憶装置 |
| EP84101071A EP0116344B1 (en) | 1983-02-04 | 1984-02-02 | Power backed-up dual memory system |
| DE8484101071T DE3485820T2 (de) | 1983-02-04 | 1984-02-02 | Doppelspeichersystem mit reservestromversorgung. |
| US06/576,719 US4603406A (en) | 1983-02-04 | 1984-02-03 | Power backed-up dual memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016035A JPS59142799A (ja) | 1983-02-04 | 1983-02-04 | バツクアツプ用蓄電装置付二重化記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59142799A true JPS59142799A (ja) | 1984-08-16 |
| JPS6310462B2 JPS6310462B2 (ja) | 1988-03-07 |
Family
ID=11905321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016035A Granted JPS59142799A (ja) | 1983-02-04 | 1983-02-04 | バツクアツプ用蓄電装置付二重化記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4603406A (ja) |
| EP (1) | EP0116344B1 (ja) |
| JP (1) | JPS59142799A (ja) |
| DE (1) | DE3485820T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61151760A (ja) * | 1984-12-26 | 1986-07-10 | Nec Corp | 半導体記憶装置 |
| JPS61243548A (ja) * | 1985-04-22 | 1986-10-29 | Nec Corp | デ−タ記憶装置 |
| JPS6228855A (ja) * | 1985-07-31 | 1987-02-06 | Nec Corp | 電子デイスク装置 |
| JPS6244857A (ja) * | 1985-08-22 | 1987-02-26 | Nec Corp | 電子デイスク装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1239227A (en) * | 1984-10-17 | 1988-07-12 | Randy D. Pfeifer | Method of and arrangement for ordering of multiprocessor operations in a multiprocessor system |
| CA1269178A (en) * | 1987-01-30 | 1990-05-15 | John David Morton | Automatic refresh of operating parameters in equipment with volatile storage |
| JP2514208B2 (ja) * | 1987-07-15 | 1996-07-10 | 富士通株式会社 | ホットスタンドバイメモリ−コピ−方式 |
| US5014247A (en) * | 1988-12-19 | 1991-05-07 | Advanced Micro Devices, Inc. | System for accessing the same memory location by two different devices |
| AU5921990A (en) * | 1989-06-12 | 1991-01-08 | Grid Systems Corporation | Computer with provision for continued operation during battery change |
| ATE158424T1 (de) * | 1989-06-30 | 1997-10-15 | Digital Equipment Corp | Verfahren und anordnung zur steuerung von schattenspeichern |
| US5239637A (en) * | 1989-06-30 | 1993-08-24 | Digital Equipment Corporation | Digital data management system for maintaining consistency of data in a shadow set |
| US5210865A (en) * | 1989-06-30 | 1993-05-11 | Digital Equipment Corporation | Transferring data between storage media while maintaining host processor access for I/O operations |
| US5247618A (en) * | 1989-06-30 | 1993-09-21 | Digital Equipment Corporation | Transferring data in a digital data processing system |
| IE63461B1 (en) * | 1989-09-11 | 1995-04-19 | Jeremy Owen Jones | Improvements in and relating to stable memory circuits |
| JPH0452743A (ja) * | 1990-06-14 | 1992-02-20 | Fujitsu Ltd | ２重化外部記憶装置制御方式 |
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| JP3146075B2 (ja) * | 1992-10-14 | 2001-03-12 | 三菱電機株式会社 | 多重化メモリ装置 |
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| US5437022A (en) * | 1992-12-17 | 1995-07-25 | International Business Machines Corporation | Storage controller having additional cache memory and a means for recovering from failure and reconfiguring a control unit thereof in response thereto |
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| US5682471A (en) * | 1994-10-06 | 1997-10-28 | Billings; Thomas Neal | System for transparently storing inputs to non-volatile storage and automatically re-entering them to reconstruct work if volatile memory is lost |
| KR100474704B1 (ko) * | 2002-04-29 | 2005-03-08 | 삼성전자주식회사 | 데이터의 버스트 동시쓰기가 가능한 프로세서 이중화 장치 |
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| US7716525B1 (en) * | 2006-07-24 | 2010-05-11 | Solace Systems, Inc. | Low latency, high throughput data storage system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3859638A (en) * | 1973-05-31 | 1975-01-07 | Intersil Inc | Non-volatile memory unit with automatic standby power supply |
| CA1160744A (en) * | 1979-05-09 | 1984-01-17 | Jesse T. Quatse | Electronic postage meter having improved security and fault tolerance features |
| JPS56122132U (ja) * | 1980-02-18 | 1981-09-17 | ||
| US4422163A (en) * | 1981-09-03 | 1983-12-20 | Vend-A-Copy, Inc. | Power down circuit for data protection in a microprocessor-based system |
-
1983
- 1983-02-04 JP JP58016035A patent/JPS59142799A/ja active Granted
-
1984
- 1984-02-02 EP EP84101071A patent/EP0116344B1/en not_active Expired
- 1984-02-02 DE DE8484101071T patent/DE3485820T2/de not_active Expired - Lifetime
- 1984-02-03 US US06/576,719 patent/US4603406A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61151760A (ja) * | 1984-12-26 | 1986-07-10 | Nec Corp | 半導体記憶装置 |
| JPS61243548A (ja) * | 1985-04-22 | 1986-10-29 | Nec Corp | デ−タ記憶装置 |
| JPS6228855A (ja) * | 1985-07-31 | 1987-02-06 | Nec Corp | 電子デイスク装置 |
| JPS6244857A (ja) * | 1985-08-22 | 1987-02-26 | Nec Corp | 電子デイスク装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0116344B1 (en) | 1992-07-22 |
| JPS6310462B2 (ja) | 1988-03-07 |
| EP0116344A2 (en) | 1984-08-22 |
| US4603406A (en) | 1986-07-29 |
| DE3485820T2 (de) | 1993-03-11 |
| DE3485820D1 (de) | 1992-08-27 |
| EP0116344A3 (en) | 1988-05-11 |
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