DE3485820T2

DE3485820T2 - Doppelspeichersystem mit reservestromversorgung.

Info

Publication number: DE3485820T2
Application number: DE8484101071T
Authority: DE
Inventors: Yoshihiro Miyazaki; Kenkichi Yamashita
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-02-04
Filing date: 1984-02-02
Publication date: 1993-03-11
Anticipated expiration: 2004-02-03
Also published as: EP0116344A2; JPS6310462B2; US4603406A; EP0116344A3; JPS59142799A; EP0116344B1; DE3485820D1

Description

Die vorliegende Erfindung betrifft ein Dualspeichersystem, auf das eine oder mehrere Verarbeitungseinheiten zugreifen, insbesondere ein Dualspeichersystem, bei dem jede Speichereinheit durch eine unabhängige Spannungsversorgung betrieben werden kann, die von einer Leistungsspeichereinrichtung gegen möglichen Spannungsausfall unterstützt wird.
Ein typische Leistungsspeichereinrichtung ist eine Batterie. Das Batteriereservesystem, das bei Computersystemen üblicherweise verwendet wird, ist bei Ausfall der gewöhnlichen Spannungsversorgung betreibbar, um Information zu schützen, die in einem Speicher von einem Typ wie einem Halbleiterspeicher gespeichert ist, der seinen Inhalt verliert, wenn die Spannungsversorgung aufgehoben wird. Dieser Typ Speicher, der den Inhalt nicht bewahren kann, wenn die Spannung weggenommen wird, wird als flüchtiger Speicher klassifiziert. Eine Speichervorrichtung wie ein Kernspeicher ist kein flüchtiger Speicher.
Dank der jüngsten, modernen Halbleitertechnologie werden Halbleiterspeichervorrichtungen brauchbar, die ihren Inhalt im Zustand mit weggenommener Spannung beibehalten, jedoch sind die derzeit im Gebrauch befindlichen Speichervorrichtungen vorherrschend vom flüchtigen Typ und ein großer Anteil an Speichersystemen ist mit Batteriereservesystemen versehen.
In vielen Fällen ist ein Speicher eines Computersystems zum Zweck des Verbesserns der Systemzuverlässigkeit als Dualsystem gestaltet. Damit beide Speichereinheiten im dualen Speichersystem als gemeinsam genutzte Speichereinheiten verwendet werden können, die mehreren Verarbeitungseinheiten (im weiteren einfach als CPUs bezeichnet) zugehörig sind, ist es erwünscht, daß die Speichereinheiten getrennte Spannungsversorgungssysteme aufweisen. Genauer gesagt, kann dann, wenn die Spannung für eine Speichereinheit ausfällt, eine andere Speichereinheit, die durch das getrennte Spannungsversorgungssystem betrieben wird, den normalen Systembetrieb insgesamt aufrecht erhalten.
Herkömmlicherweise wurden nicht flüchtige Speichervorrichtungen wie Kernspeicher gemeinsam in gemeinsam genutzten dualen Speichersystemen verwendet. Jedoch sind die Kosten von Halbleiterspeichervorrichtungen aufgrund der modernen Halbleitertechnologie stark gefallen, und für flüchtige Halbleiterspeichervorrichtungen wurde eine Batterie mit langer Lebensdauer erstellt, weswegen Kernspeichereinheiten in zunehmender Weise durch flüchtige Halbleiterspeichereinheiten ersetzt werden.
Beim herkömmlichen Batteriereservesystem wird ein Signal erzeugt, um anzuzeigen, ob eine Batterieunterstützung erfolgreich vorgenommen wurde, so daß die CPU die Gültigkeit von aus der Reservebatterie unterstützten Speichereinheit in bezug auf das Signal bestimmt. Wenn die Versorgungsspannung für den Speicher während des Reservebetriebs ausfällt, bleibt dieses Signal stehen, um den Zustand des Ausfalls anzuzeigen. Wenn das Signal den Ausfall der Reservebatterieunterstützung für die Speichereinheit anzeigt, verwendet die CPU keine Daten von der Speichereinheit, sondern führt eine entsprechende Handlung aus, wie einen Bedienpersonruf. Dieses System hat jedoch eine Schwierigkeit dahingehend, daß zwei Reservebatteriesysteme für zwei Speichereinheiten bei einem dualen Speichersystem einander widersprechende Signale erzeugen können, die den Erfolg oder den Fehlschlag des Reservebetriebs anzeigen. Es sei angenommen, daß ein erfolgreicher Betrieb für mindestens eines der Reservesysteme erfolgt ist. Wenn die Spannungsversorgung sich erholt hat, unterscheidet sich die Erholungszeit für ein Speichersystem deutlich von der für das andere Speichersystem. Um in einem dualen Reservesystem dieselben Speicherinhalte beizubehalten, ist es eine allgemeine Vorgehensweise, daß der Inhalt des einen Speichers in den anderen Speicher kopiert wird, wenn sich die Spannungsversorgung erholt. Wenn ein System mit der früheren Spannungsversorgung ausgefallen ist und ein anderes System mit späterer Spannungsversorgung die Nachfolge antrat, wird der Inhalt der ersteren Speichereinheit in die letztere Speichereinheit kopiert, was folgewidrig zu einer Zerstörung des Inhalts der letzteren Speichereinheit führt. Andererseits werden dann, wenn angenommen wird, daß Reservebetrieb ausfällt, wenn eines der Reservesysteme ausgefallen ist, die Inhalte beider Speicher aufgrund des Ausfalls eines Systems ungültig, was in nachteiliger Weise zu einer geringen Verfügbarkeit des dualen Speichersystems führt.
Ein Beispiel für ein Reservesystem ist in EP-A-0019515 offenbart, die einen mikrocomputerisierten Postgebührenerfasser beschreibt, der mit ausreichend hohem Ausmaß an Sicherheit und Fehlertoleranz arbeitet. Wichtige Daten, die normalen und anormalen Spannungsausfall überstehen müssen, werden in dualen, redundanten Speichern abgelegt, die von einer Batterie unterstützt werden. Die Sicherheit wird durch nicht nichtvolatile Speicher und durch duale, redundante Flip- Flops gewährleistet, die nach Ermittlung einer Ausfallbedingung durch den Mikrocomputer auf einen "Ausfall"-Zustand gesetzt werden. Der Zweck dieser Flip-Flops besteht darin, den Zugriff des Mikrocomputers auf die Speicher im Fall eines Ausfalls zu verhindern. Um den Zustand der Flip-Flops nach einem Spannungsausfall aufrecht zu erhalten, werden sie von Batterien versorgt. Jedoch ist es möglich, Daten unabhängig vom Mikrocomputer auszulesen. Nachdem die Flip-Flops den "Ausfall"-Zustand erreicht haben, können sie außer durch physischen Zugriff zum Inneren des Erfassers nicht rückgesetzt werden, welcher Zugriff nur ermächtigtem Personal in der Fabrik zugelassen ist.
Eine Aufgabe der vorliegenden Erfindung ist es, ein duales Speichersystem mit Reservespannungsversorgung anzugeben, das zwei Speichereinheiten mit jeweils flüchtigen Speichervorrichtungen und einer Reserveleistungsspeichereinrichtung aufweist, bei dem die oben genannten unzulässigen Ergebnisse vermieden werden, wenn beide Einheiten einander widersprechende Reservezustände aufweisen.
Die Aufgabe wird durch die Merkmale von Anspruch 1 gelöst.
Andere Aufgaben und Merkmale der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung eines bevorzugten Ausführungsbeispieles in Verbindung mit den beigefügten Zeichnungen hervor, in denen:
Fig. 1 ein allgemeines Blockdiagramm ist, das das erfindungsgemäße, gemeinsam genutzte duale Speichersystem zeigt;
Fig. 2 ein schematisches Diagramm ist, das ein Ausführungsbeispiel des CPU-Ports 4 in der in Fig. 1 dargestellten Speichereinheit zeigt;
Fig. 3 ein Zeitsteuerungsdiagramm ist, das dazu verwendet wird, die Betriebsweise des in Fig. 2 dargestellten CPU- Ports zu erläutern;
Fig. 4 ein Blockdiagramm ist, das ein Ausführungsbeispiel der Anordnung des Speicherblocks und der zugehörigen, in Fig. 1 dargestellten Batteriereserveeinrichtung 5 zeigt;
Fig. 5 ein Zeitsteuerungsdiagramm ist, das dazu verwendet wird, die Betriebsweise der in Fig. 4 dargestellten Anordnung zu erläutern;
Fig. 6 ein schematisches Diagramm ist, das ein Ausführungsbeispiel der in Fig. 4 dargestellten Batteriereservefunktion-Überwachungseinrichtung 71 ist;
Fig. 7 ein schematisches Diagramm ist, das ein Ausführungsbeispiel des Kopierports 6 in der in Fig. 1 dargestellten Speichereinheit zeigt;
Fig. 8 ein Zeitsteuerungsdiagramm ist, das dazu verwendet wird, die Betriebsweise der in Fig. 7 dargestellten Anordnung zu erläutern; und
Fig. 9 ein schematisches Diagramm ist, das ein Ausführungsbeispiel der Schnittstellenschaltung der CPU A im in Fig. 1 dargestellten dualen Speichersystem zeigt.
In Fig. 1, die als ein Beispiel die Gesamtanordnung eines gemeinsam genutzten, dualen Speichersystems zeigt, auf das die Erfindung angewendet wird, sind CPUs (CPU-A, CPU-B) 1 und 11 und gemeinsam genutzte Speichereinheiten (Ma, Mb) 2 und 12 an Schnittstellenbusse 8 angeschlossen, die zwischen den CPUs und den Speichern verlaufen. Der Speicherinhalt der Einheit Ma ist in der Regel derselbe wie der der Einheit Mb. Jede CPU weist zwei Schnittstellenbusse 8 und 18 auf, von denen der eine an die gemeinsam genutzte Speichereinheit (Ma) 2 und der andere an die gemeinsam genutzte Speichereinheit (Mb) 12 angeschlossen ist. Die Speichereinheiten (Ma, Mb) 2 und 12 sind über einen Kopierschnittstellenbus 9 und einen Synchronisierschnittstellenbus 10 miteinander verbunden. Jede der Speichereinheiten (Ma, Mb) 2 und 12 besteht aus einem Buscontroller (BUS CONT.) 3, CPU-Vorsatzeinrichtungen (CPU PORT) 4 (mit derselben Anzahl wie CPUs), einem Speicherblock mit Reservebatterieeinrichtung (M) 5 und einer Kopierzusatzeinrichtung (KOPIER PORT) 6, die alle an einen gemeinsamen Bus 7 angeschlossen sind. Die zwei Speicher verwenden, wenn sie normal mit Spannung versorgt werden, geregelte Gleichspannung, die aus Wechselspannung gleichgerichtet wird. Die CPU-Vorsatzeinrichtungen 4 sind an die CPU- Speicher-Schnittstellebusse 8 angeschlossen, der Buscontroller 3 ist an den Synchronisierschnittstellenbus 10 angeschlossen, und die Kopiervorsatzeinrichtung 6 ist an den Kopierschnittstellenbus 9 angeschlossen.
Auf beide Speichereinheiten wird gleichzeitig zum Auslesen und Einschreiben von Daten zugegriffen, und derjenige der ausgelesenen Datenwerte, bei dem kein Fehler auftritt, wird von der CPU ausgewählt.
Der Buscontroller 3 dient dazu, eine Konkurrenzsituation in bezug auf Speicheranforderungen von den CPU-Vorsatzeinrichtungen 4 und der Kopiervorsatzeinrichtung 6 zu lösen und den Betrieb der Speichereinheiten 2 und 12 zu synchronisieren. Eine detaillierte Beschreibung des Buscontrollers 3 wird hier nicht gegeben, da diese weniger auf die Erfindung bezogen ist.
Fig. 2 zeigt ein Ausführungsbeispiel der CPU-Vorsatzeinrichtung 4 im Detail. Die Anordnung verfügt über UND-Gatter 42- 45, 48 und 37, Puffer 41, 46, 47 und 39, und einen Dekoder 63. Ein Speicheranforderungssignal (REQ) 49, das von der CPU ausgegeben wird, wird über einen Puffer 41 weitergeleitet und wird ein Busanforderungssignal (REQp) 22. Der Buscontroller 3 wählt eines der aktiven Anforderungssignale von den CPU-Vorsatzeinrichtungen 4 und 14 und der Kopierzusatzeinrichtung 6 aus und erzeugt wenn die CPU-Vorsatzeinrichtung 4 ausgewählt ist, ein Anforderungssignal (REQp) für den gemeinsamen Bus 7a. Der Buscontroller 3 nimmt unter diesen Anforderungssignalen von den CPU-Zusatzeinrichtungen 4 und einem Anforderungssignal von der Kopierzusatzeinrichtung 6 eine Auswahl vor. Wenn die CPU-Vorsatzeinrichtung 4 ausgewählt ist, ist ein Freigabesignal (SELp) aktiv. Das UND-Gatter 42 antwortet auf dieses Signal so, daß es ein Speicheraktiviersignal (MREQ) 56 aktiv schaltet. Adreßsignale (Ai) 50, ein Schreibsignal (WRT) 51 und Schreibdatensignale (WDi) 52 werden über entsprechende UND-Gatter 43, 44 und 45 weitergegeben, so daß Adreßsignale (Ai) 57, ein Schreibsignal (WRT) 58 und Datenschreibsignale (WDi) 59 auf einem gemeinsamen Bus 7a erzeugt werden. Der Dekoder (DEKODIEREN) 63 erzeugt ein Ausgangssignal 64, das über das UND-Gatter 37 weitergeleitet wird und ein Speichersicherungs-Setzsignal (SAVEREQ) 65 auf dem gemeinsamen Bus 7a wird. Ein Speicherbestätigungssignal (MANS) 61 auf dem gemeinsamen Bus 7a wird über das UND-Gatter 48 weitergeleitet und als Bestätigungssignal (ANS) 55 an die CPU geliefert. Auslesedatensignale (RDi) 60, ein Kopierbetriebsartsignal (CPY MODE) 26 und ein Speichersicherungssignal (SAVE) 66 auf dem gemeinsamen Bus 7a werden über die Puffer 46, 47 und 39 als Auslesedatensignale (RDi) 53, ein Kopierbetriebsartsignal (CPY MODE) bzw. als Speichersicherungssignal (SAVE) 38 an die CPU gegeben.
Der Dekoder 63 empfängt das Adreßsignal 50 und das Schreibsignal 51 und erzeugt ein Ausgangssignal 64, wenn (a) das Adreßsignal 50 ein besonderes Bitmuster aufweist, das zum Adressieren nicht verwendet wird und (b) das Schreibsignal 51 aktiv ist. Der Dekoder 63 veranlaßt das Programm der CPU dazu, das Speichersicherungs-Setzsignal 65 zu erzeugen. Nachdem das Signal 65 aktiv geworden ist, erzeugt der Speicherblock mit der Reservespeichereinrichtung 5 ein aktives Speichersicherungssignal 66. Um die vorstehende Erläuterung zu Fig. 2 zu ergänzen, ist ein Zeitsteuerungsdiagramm für Signale auf dem gemeinsamen Bus 7a in Fig. 3 dargestellt.
Fig. 4 zeigt Einzelheiten eines Ausführungsbeispiels des Speicherblocks mit Reservebatterieeinrichtung 5. Die Anordnung besteht aus einem Speicherarray 68 aus Halbleiterspeicherchips, einer Zeitsteuerschaltung 69, einer Batterie 70 und einer Batteriereservefunktion-Überwachungsschaltung 71. Das Speicherarray 68 empfängt Adreßsignale (Ai) 57, Datenschreibsignale (WRi) 59 und Datenauslesesignale (RDi) 60 auf dem gemeinsamen Bus 7b. Die Datenauslesesignale (RDi) 60 repräsentieren den Inhalt einer Speicherstelle, die durch die Adreßsignale (Ai) 57 adressiert wird. Die Zeitsteuerschaltung 69 empfängt das Speicheraktiviersignal (MREQ) 56 und das Schreibsignal 58 und erzeugt ein Bestätigungssignal 61 und ein Schreibsignal 72. Das Schreibsignal 72 bleibt für eine bestimmte Zeitspanne aktiv, wenn das Speicheraktiviersignal 56 und das Schreibsignal 58 beide aktiv sind. Dieses Signal wird an das Speicherarray 68 gelegt, und ein Datenwert, der durch das Datenschreibsignal 59 repräsentiert wird, wird an eine durch das Adreßsignal 57 adressierte Speicherstelle geschrieben. Das Bestätigungssignal (MANS) 61 wird mit Ablauf einer bestimmten Zeitspanne aktiv, nachdem das Aktiviersignal 56 aktiv wurde. Die Batterie 70 wird geladen, wenn die (nicht dargestellte) externe Spannungsversorgung eingeschaltet ist, und sie gibt Spannung an das Speicherarray 68 auf ein Batterieleistungssignal 75 hin ab, wenn die externe Spannungsversorgung abgeschaltet ist. Die Batteriereservefunktion-Überwachungsschaltung (BVcc CHK) 71 speichert ein Signal, das anzeigt, ob die Batteriereservefunktion erfolgreich ausgeführt wurde oder fehlschlug. Das Speichersicherungssignal 66 wird inaktiv geschaltet, wenn das Batteriespannungssignal (BVcc) 75 unter eine bestimmte Spannung (Er) gefallen ist, und es bleibt inaktiv, wenn das Batterieleistungssignal 75 wieder auf den ursprünglichen Pegel eingestellt wird. Andererseits wird das Speichersicherungssignal (SAVE) 66 ohne Bedingung aktiv, wenn das Speichersicherungs-Setzsignal (SAVE REQ) 65 aktiv wird, und es wird ohne Bedingung inaktiv, wenn das Speichersicherungs-Löschsignal (SAVE CLR) 67 aktiv wird. Diese Abläufe sind im Zeitsteuerdiagramm von Fig. 5 dargestellt.
Fig. 6 zeigt ein Ausführungsbeispiel der Batteriereservefunktion-Überwachungsschaltung 71. Die Schaltung beinhaltet Transistoren 79 und 83, die so angeschlossen sind, daß sie Thyristorfunktion bieten, eine Zenerdiode 84 zum Erzeugen einer Konstantspannungsquelle, die den zu ermittelnden Spannungspegel festlegt, und Widerstände 80, 81 und 82 zum Beschränken des Stroms in den Transistoren 79 und 83. Wenn angenommen wird, daß das Batterieleistungssignal 75 auf normalem Pegel ist und die Transistoren 79 und 83 leiten, sperrt der Transistor 79, und auch der Transistor 83 sperrt, wenn das Spannungsversorgungssignal (BVcc) 75 aufgrund von Spannungsausfall oder eines Entladens der Batterie unter eine Spannung fällt, die die Summe aus der Basis-Emitter-Spannung VBE des Transistors 79 und der Zenerspannung VZD der Zenerdiode 84 ist, d. h. VBE + VZD = Er. Wenn die Transistoren einmal abgeschaltet sind, bleiben sie abgeschaltet, selbst wenn das Spannungsversorgungssignal 75 wieder auf den ursprünglichen Pegel gestellt wird. Wenn in diesem Zustand das Setzsignal (SAVE REQ) aktiv wird, wird der Transistor 77 leiten. Folglich wird der Transistor 83 leitend und dann wird der Transistor 79 leitend. Wenn der Transistor 79 einmal leitend geworden ist, bleiben beide Transistoren 79 und 83 selbst dann leitend, wenn das Setzsignal 65 abfällt und der Transistor 77 abgeschaltet wird. Wenn in diesem Zustand das Löschsignal (SAVE CLR) 67 aktiv wird und der Transistor 76 leitend wird, wird der Transistor 79 abgeschaltet und dann wird auch der Transistor 83 abgeschaltet. Wenn der Transistor 83 einmal abgeschaltet ist, bleiben die Transistoren 79 und 83 selbst dann abgeschaltet, wenn das Löschsignal weggenommen wird und der Transistor 76 abgeschaltet wird. Während der EIN-Periode des Transistors 79 wird das Sicherungssignal (SAVE) 66 dieser Speichereinheit durch den Inverter 78 aktiv gehalten, und während der AUS-Periode des Transistors 79 wird das Sicherungssignal (SAVE) 66 dieser Speichereinheit inaktiv geschaltet.
Fig. 7 zeigt ein Ausführungsbeispiel der Kopiervorsatzeinrichtung 6. Diese Anordnung besteht aus einem Kopiercontroller (CPY-Steuerung) 97, einem Kopieadreßzähler (CA) 100, einem Kopierschreibdatenregister (WD) 108, einem Kopierlesedatenregister (RD) 109, und -Gattern 101-106, einem ODER- Gatter 113, einem Puffer 110 und einem Inverter 107. Der Kopiercontroller 97 überprüft, ob die Spannungsversorgung für diese Speichereinheit nach derjenigen für eine andere Speichereinheit eingeschaltet wird oder nicht, und falls dies der Fall ist, führt er die folgenden Abläufe aus, um den Inhalt der anderen Speichereinheit, die zuvor eingeschaltet wurde, in den Speicher der eigenen Einheit einzuschreiben.
Zunächst werden das Kopierbetriebsartsignal (CPY MODE) 27 und das Kopieranforderungssignal (REQc) 111 aktiv geschaltet. Das Signal 111 wird mit dem Kopieranforderungssignal (REQc) 112 einer anderen Speichereinheit durch das ODER-Gatter 113 ODER-verknüpft, wodurch ein gemeinsames Kopieranforderungssignal (REQc) 23 auf dem gemeinsamen Bus 7c errichtet wird. Der Buscontroller 3 wählt eines der Anforderungssignale von den CPU-Vorsatzeinrichtungen und der Kopiervorsatzeinrichtung aus, und wenn die Kopiervorsatzeinrichtung ausgewählt wird, wird das Freigabesignal (SELc) 25 aktiv geschaltet. Auf dieses Signal hin werden das Speicheraktiviersignal 98, das eines der Ausgangssignale vom Kopiercontroller ist, das Ausgangssignal 114 vom Kopieradreßzähler 100 und das Ausgangssignal 115 vom Kopierschreibdatenregister 108 über jeweilige UND-Gatter 101, 102 und 103 an den gemeinsamen Bus 7c als Speicheraktiviersignal (MREQ) 56, Adreßsignale (Ai) 57 und Datenschreibsignale (WDi) 59 ausgegeben. Durch die Speichereinheit, bei der die Kopierempfangsbetriebsart (CPY MODE) aktiv ist, d. h. in der die Kopie empfangenden Speichereinheit, wird das Kopiersicherungssignal (CSAVE) 95 der die Kopie sendenden Speichereinheit über das UND-Gatter 104 als Speichersicherungs-Setzsignal (SAVE REQ) 65 auf das Freigabesignal (SEL) 25 hin auf den gemeinsamen Bus ausgegeben. Gleichzeitig wird das Speichersicherungssignal (CSAVE) 95 durch den Inverter 107 invertiert und über das UND-Gatter 105 als Löschsignal (SAVE CLR) 67 über den gemeinsamen Bus 7c ausgegeben. Demgemäß ist dann, wenn das Speichersicherungssignal (CSAVE) 95 einer anderen Speichereinheit aktiv ist, das Sicherungssignal (SAVE) 66 der eigenen Speichereinheit ebenfalls aktiv, und wenn das Signal 95 inaktiv ist, ist das Signal 66 ebenfalls inaktiv. In der Speichereinheit, in der das Kopieempfangs-Betriebsartsignal 27 aktiv ist, d. h. in der die Kopie empfangenden Speichereinheit, wird, wenn das Freigabesignal 25 empfangen wird, das Speicherschreibsignal (WRT) 58 über das UND-Gatter 106 aktiv geschaltet, und in der Speichereinheit, in der das Kopieempfangs-Betriebsartsignal inaktiv ist, d. h. in der die Kopie empfangenden Speichereinheit, bleibt das Speicherschreibsignal (WRT) 58 inaktiv. Derjenige Kopiecontroller 97, bei dem das Kopieempfangs-Betriebsartsignal 27 inaktiv ist, d. h. die die Kopie sendende Speichereinheit, stellt das Speicheraktiviersignal 98 auf das Freigabesignal (SELc) 25 hin aktiv. Infolgedessen wird das Speicheraktiviersignal (MREQ) 56 über das UND-Gatter 101 aktiv und der Inhalt des Speichers wird ausgelesen. Wenn das Speicherbestätigungssignal (MANS) 61 aktiv wird, werden die ausgelesenen Datensignale (RDi) 60 in das Datenregister 109 geladen und das Ausgangssignal (CD) 94 des Registers wird an eine andere Speichereinheit übertragen. Dieser Ausgang ist mit dem Eingang 93 eines anderen Speichersystems verbunden. Auf das Speicherbestätigungssignal 61 hin schaltet der Kopiercontroller 97 das Kopiesendesignal (SEND) 91 für eine bestimmte Dauer aktiv. Das Signal 91 wird von einer anderen Speichereinheit als Kopiesendesignal (SEND) 92 empfangen. Danach erzeugt der Kopiercontroller 97 ein Aufwärtszählsignal 99 für dehn Kopieradreßzähler 100, um die Adresse zu aktualisieren, und er schließt den Kopierablauf ab. Es wird davon ausgegangen, daß der Anfangswert des Kopieradreßzählers 100 null ist.
Andererseits wartet der Kopiercontroller, dessen Kopieempfangs-Betriebsartsignal 27 aktiv ist, d. h. die die Kopie empfangende Speichereinheit, auf die Aktivierung des Kopiesendesignals (SEND) 92, nachdem das Freigabesignal (SELc) 25 aktiv wurde. Auf das Signal 92 hin lädt der Kopiercontroller übertragene Kopiedaten (CD) 93 in das Schreibdatenregister (WD) 108 und schaltet das Speicheraktiviersignal 98 aktiv. Der Inhalt des Schreibdatenregisters 108 wird als Schreibdatensignale (WDi) 59 über das UND-Gatter 103 ausgegeben, und ein Einschreiben in den Speicher findet statt, wenn das Speicheraktiviersignal 98 aktiv wird. Auf das Speicherbestätigungssignal 61 hin wird das Aufwärtszählsignal 99 für den Kopieradreßzähler 100 erzeugt, um die Adresse zu aktualisieren. Solange die neue Adresse die Maximaladresse nicht überschreitet, wird das Kopieranforderungssignal (REQe) 111 erneut aktiv geschaltet, damit dieselben Abläufe wiederholt werden. Wenn die Adresse die Maximaladresse überschreitet, wird das Kopieanforderungs-Betriebsartsignal 27 aufgehoben und der Kopierbetrieb wird abgeschlossen. Fig. 8 zeigt die Zeitsteuerungsbeziehungen der Signale auf dem Kopieschnittstellenbus 9 und dem gemeinsamen Bus 7 beim Kopierbetrieb, zur Vervollständigung der obigen Erläuterung von Fig. 7. In Fig. 8 sind Signale der Speichereinheit Ma mit dem Zusatz "a" versehen und Signale in der Speichereinheit Mb sind mit dem Zusatz "b" versehen. Das Kurvendiagramm zeigt ein Beispiel für den Betriebsablauf zu einem Zeitpunkt, zu dem das Kopieren von der Speichereinheit Ma in die Speichereinheit Mb gestartet wurde, wobei das Speichersicherungssignal (SAVE) 66a von Ma aktiv ist, während das Signal 66b von Mb inaktiv ist und das Signal 66b vom inaktiven in den aktiven Zustand übergeht.
5 Fig. 9 zeigt die Dualspeicherschnittstelle der CPU (A). Die Anordnung beinhaltet eine Zeitsteuerungsschaltung 141, einen Lesedatenselektor 139, Lesedaten-Prüfschaltungen 131 und 133, Puffer 122-124 und 126-128, ODER-Gatter 132 und 134 und ein UND-Gatter 148. Auf ein Speicheranforderungssignal (REQ) 142 von der CPU hin gibt die Zeitsteuerschaltung 141 das Speicheranforderungssignal 49 an beide Speichereinheiten aus. Gleichzeitig werden die Adreßsignale (Ai) 144, das Schreibsignal (WRT) 145 und Datenschreibsignale (WDi) 146 an beide Speichereinheiten über die jeweiligen Puffer 122-124 bzw. 126-128 als Adreßsignale (Ai) 50, Schreibsignal (WRT) 51 und Datenschreibsignale (WDi) 52 übertragen. Lesedatensignale (RDi) 53 von beiden Speichereinheiten werden durch die Prüfschaltungen 131 und 133 überprüft, und wenn ein Fehler festgestellt wird, wird ein Fehlersignal 135 oder 136 aktiviert. Das Kopieempfangs-Betriebsartsignal (COPY MODE) 54 von beiden Speichereinheiten wird mit dem jeweiligen Fehlersignal 135 oder 136 ODER-verknüpft, so daß Lesedaten- Sperrsignale 137 und 138 erzeugt werden. Wenn das Signal 137 inaktiv ist, wird der Lesedatenwert 53a von der Speichereinheit Ma ausgewählt, andernfalls wird der Lesedatenwert 53b von der Speichereinheit Mb zum Senden als Lesedatenwert (RDi) 140 in die CPU ausgewählt. Diese Anordnung verhindert, daß Lesedaten der die Kopie empfangenden Speichereinheit während des Kopierbetriebs verwendet werden, und sie erlaubt es, daß beide Speichereinheiten schreiben können, wodurch automatisches Kopieren realisiert wird, ohne daß die Verarbeitungsgeschwindigkeit der CPU deutlich beeinflußt wird. Wenn Lesedaten von beiden Speichereinheiten als nichtverwendbar ermittelt werden, erzeugt das UND-Gatter 148 ein Fehlernachrichtsignal 149 für die CPU. Vorzugsweise werden das Kopieempfangs-Betriebsartsignal 54 und das Speichersicherungssignal 38 an die CPU ausgegeben, damit das Programm in der CPU den Zustand des dualen Speichersystems erkennen kann.

Claims

1. Dualspeichersystem mit Reserve-Energieversorgung, mit einer ersten und einer zweiten Speichereinheit (2, 12), deren jede eine nicht-permanente Speichereinrichtung (68) enthält, die Energie von einer individuellen Energieversorgung oder bei deren Versagen von einer Reserve-Energiespeichereinrichtung (70) erhält, wobei die erste und die zweite Speichereinheit (2, 12) zum gleichzeitigen Zugriff und zur Steuerung von einer oder mehreren Verarbeitungseinheiten (1, 12) derart eingerichtet sind, daß die nicht-permanenten Speichereinrichtungen (68) beider Speichereinheiten normalerweise den gleichen Inhalt haben, dadurch gekennzeichnet, daß jede Speichereinheit ferner umfaßt:

a) eine Reserve-Überwachungseinheit (71) zur Überwachung der Ausgangsspannung der Reserve-Energiespeichereinrichtung (70) und zur Speicherung eines Speichererhaltungssignals (SAVE), das anzeigt, ob die Reserveversorgung nach einem Ausfall der Energieversorgung erfolgreich war, wobei der erfolgreiche Zustand dadurch angezeigt wird, daß die Ausgangsspannung höher ist als eine vorgegebene Spannung (ER),

b) eine erste und eine zweite CPU-Ausgangsstufe (4, 14), die über entsprechende CPU-Speicherschnittstellenleitungen (8, 18) mit einer ersten bzw. einer zweiten Verarbeitungseinheit (1, 11) verbunden sind, die zum Lesen und Schreiben von Daten Zugriff zu den Speichereinheiten haben,

c) eine Kopierausgangsstufe (6), die eine Kopiersteuereinrichtung (97) enthält und über eine Kopierschnittstellenleitung (9) mit derjenigen der anderen Speichereinheit verbunden ist, um Daten zwischen der ersten und der zweiten Speichereinheit (2, 12) zu übertragen,

d) eine die CPU-Ausgangsstufen (4, 14), die Kopierausgangsstufe (6) und die nicht-permanente Speichereinrichtung (68) miteinander verbindende gemeinsame Leitung (7), und

e) eine Leitungssteuerung (3) zum Synchronisieren des Betriebs der ersten und der zweiten Speichereinheit (2, 12), wobei die Leitungssteuerung (3) über eine Synchronisations-Schnittstellenleitung (10) mit der Leitungssteuerung der anderen Speichereinheit und mit der gemeinsamen Leitung (7) verbunden und so eingerichtet ist, daß sie von den CPU-Ausgangsstufen (4, 14) und der Kopierausgangsstufe (6) Speicherzugriffsanforderungen empfängt,

wobei die von der ersten und der zweiten Speichereinheit (2, 12) ausgegebenen Speichererhaltungssignale (SAVE) über die jeweilige gemeinsame Leitung (7) sowie die erste und die zweite CPU-Ausgangsstufe (4, 14) an die steuernden Verarbeitungseinheiten (1, 12) abgegeben werden, woraufhin je nach dem Zustand der Speichererhaltungssignale (SAVE) die Kopiersteuereinrichtungen (97) auswählen und bestimmen, welche der ersten und zweiten Speichereinheiten (2, 12) die empfangende oder die sendende Speichereinheit wird, und außerdem zulassen, daß der Inhalt der sendenden Speichereinheit über die Kopierschnittstellenleitung (9) in die empfangende Speichereinheit kopiert wird, und

wobei das Speichererhaltungssignal (SAVE) der empfangenden Speichereinheit mit dem Speichererhaltungssignal (SAVE) der sendenden Speichereinheit zur Koinzidenz gebracht wird, um zu gewährleisten, daß beide Speichereinheiten (2, 12) nur dann in einem erfolgreichen Reservezustand sind, wenn sich die sendende Speichereinheit in einem erfolgreichen Reservezustand befindet.

2. Dualspeichersystem mit Reserve-Energieversorgung nach Anspruch 1, wobei die Reserve-Überwachungseinrichtung (71) eine Einrichtung (76) zum Rückstellen des SAVE-Signals unter Verwendung eines auf der gemeinsamen Leitung (7) vorliegenden Speichererhaltungs-Löschsignals (SAVE-CLR) sowie einer Einrichtung (77) zum Setzen des SAVE-Signals unter Verwendung eines auf der gemeinsamen Leitung (7) vorliegenden Speichererhaltungs-Setzsignals (SAVE-REQ) aufweist.

3. Dualspeichersystem mit Reserve-Energieversorgung nach Anspruch 2, wobei die CPU-Ausgangsstufen (4, 14) Einrichtungen (63) aufweisen, die das Speichererhaltungs-Setzsignal (SAVE REQ) bei Empfang eines Befehls von den entsprechenden Verarbeitungseinheiten ausgeben.

4. Dualspeichersystem mit Reserve-Energieversorgung nach Anspruch 2 oder 3, wobei die Kopierschnittstellenleitung (9) Signalleitungen (CSAVE) zur Übertragung des Speichererhaltungssignals (SAVE) zwischen der ersten und der zweiten Speichereinheit (2, 12) aufweist, und wobei die Kopiersteuereinrichtungen (97) so eingerichtet sind, daß sie in Abhängigkeit vom Zustand der Signale auf den besagten Signalleitungen (CSAVE) das Speichererhaltungs-Setzsignal (SAVE REQ) oder das Speichererhaltungs-Löschsignal (SAVE CLR) auf der gemeinsamen Leitung (7) ausgeben.

5. Dualspeichersystem mit Reserve-Energieversorgung nach einem der Ansprüche 2 bis 4, wobei die Kopiersteuereinrichtungen (97) so eingerichtet sind, daß sie auf der gemeinsamen Leitung ein Kopiermodussignal (CPY MODE) ausgeben, das anzeigt, ob die zugehörige Speichereinheit eine Kopiesende- oder eine Kopieempfangseinheit ist, und auf der gemeinsamen Leitung (7) ein Speicherzugriffs-Aufsteuersignal empfangen, wodurch das Speichererhaltungs-Setzsignal (SAVE REQ) und das Speichererhaltungs-Löschsignal (SAVE CLR) auf der gemeinsamen Leitung (7) unter der Bedingung ausgegeben werden, daß das Kopiermodussignal (CPY MODE) einen Kopieempfang anzeigt und ein Speicherzugriffs-Aufsteuersignal (SELc) empfangen worden ist.

6. Dualspeichersystem mit Reserve-Energieversorgung nach einem der Ansprüche 2 bis 4, wobei die Kopierausgangsstufe (6) eine Anordnung umfaßt, die das Speichererhaltungssignal (SAVE) auf der gemeinsamen Leitung (7) empfängt und es über eine Signalpuffereinrichtung (110) auf den Signalleitungen (CSAVE) in der Kopierschnittstellenleitung (9) aussendet.