JPS59158428A - サブチヤネル制御方式 - Google Patents
サブチヤネル制御方式Info
- Publication number
- JPS59158428A JPS59158428A JP3210683A JP3210683A JPS59158428A JP S59158428 A JPS59158428 A JP S59158428A JP 3210683 A JP3210683 A JP 3210683A JP 3210683 A JP3210683 A JP 3210683A JP S59158428 A JPS59158428 A JP S59158428A
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- JP
- Japan
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- 5cwa
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は情報処理システムにおいて、本体系装置と周辺
装置間に位置して、中央処理装置の指示によりデータの
転送を行なう転送装置の内、複数のサブチャネルを擁し
て該サブチャネルに入出力装置を接続する構成で、内蔵
するメモリ上に各サブチャネルごとに対応して設けられ
制御データ等を格納する領域（以下５ＣＷＡと言う）を
有する転送装置において、５ＣＷＡについてのアクセス
エラーが発生したときの制御方式に関するものである。
装置間に位置して、中央処理装置の指示によりデータの
転送を行なう転送装置の内、複数のサブチャネルを擁し
て該サブチャネルに入出力装置を接続する構成で、内蔵
するメモリ上に各サブチャネルごとに対応して設けられ
制御データ等を格納する領域（以下５ＣＷＡと言う）を
有する転送装置において、５ＣＷＡについてのアクセス
エラーが発生したときの制御方式に関するものである。
（２） 従来技術と問題点
第１図は従来の転送装置の制御方式を説明するためのブ
ロック図で、内蔵するメモリにロードした制御プログラ
ムにより動作する転送装置を示しており、１は中央処理
装置、２は転送装置、５はプロセッサ、４はメモリ、５
は制御プログラムのロード域、６はサブチャネルと５Ｃ
ＷＡの対応テーブル、７は５ｃＷＡの領域、８１〜８ｎ
はサブチャネル対応部を示している。５ＣＷＡの領域７
には各サブチャネルごとの５ＣＷＡの区画がある。
ロック図で、内蔵するメモリにロードした制御プログラ
ムにより動作する転送装置を示しており、１は中央処理
装置、２は転送装置、５はプロセッサ、４はメモリ、５
は制御プログラムのロード域、６はサブチャネルと５Ｃ
ＷＡの対応テーブル、７は５ｃＷＡの領域、８１〜８ｎ
はサブチャネル対応部を示している。５ＣＷＡの領域７
には各サブチャネルごとの５ＣＷＡの区画がある。
第１図において転送装置２はプロセッサ５が制御プログ
ラムのロード域５から読み出し九制御プログラムの各ス
テップを実行することにより動作する。制御プログラム
は各サブチャネル対応部８１〜ａｎ ’に走査して、必
要に応じてサブチャネル対応の処理を行なうが、そのと
き制御データおよび転送データの曹き込みや読み出しの
ために５ＣＷＡへのアクセスが行なわれる。
ラムのロード域５から読み出し九制御プログラムの各ス
テップを実行することにより動作する。制御プログラム
は各サブチャネル対応部８１〜ａｎ ’に走査して、必
要に応じてサブチャネル対応の処理を行なうが、そのと
き制御データおよび転送データの曹き込みや読み出しの
ために５ＣＷＡへのアクセスが行なわれる。
このような転送装置２において、従来５ＣＷＡへのアク
セス時に誤動作やデータの誤り（以下エラーと言う）が
検出された場合の制御として、以下に述べるような方式
が採られて米た。
セス時に誤動作やデータの誤り（以下エラーと言う）が
検出された場合の制御として、以下に述べるような方式
が採られて米た。
その１例として５ＣＷＡへのアクセス時エラーが検出さ
れたとき、プロセッサ３の処理を停止して、中央処理装
置１に復旧を依頼し、これにより制御プログラムが再ロ
ードされ、また、丁べての５ＣＷＡｉ初期化する方式が
ある。これは５ＣＷＡ以外の領域（例えば制御−ｙｏグ
ラムの領域等）へのアクセス時にエラーが発生した場合
と全く同一な処理を行なうもので、制御は簡単であるが
、各サブチャネルに接続され動作中であった入出力装置
等が丁べて罹障する上、制御プログラムを再ロードする
ので、復旧に長時間を要する欠点があった。
れたとき、プロセッサ３の処理を停止して、中央処理装
置１に復旧を依頼し、これにより制御プログラムが再ロ
ードされ、また、丁べての５ＣＷＡｉ初期化する方式が
ある。これは５ＣＷＡ以外の領域（例えば制御−ｙｏグ
ラムの領域等）へのアクセス時にエラーが発生した場合
と全く同一な処理を行なうもので、制御は簡単であるが
、各サブチャネルに接続され動作中であった入出力装置
等が丁べて罹障する上、制御プログラムを再ロードする
ので、復旧に長時間を要する欠点があった。
従来の方式の他の例として、５ＣＷＡへのアクセス時エ
ラーが検出されたとき、プロセッサ５の処理は停止せず
に、すべての５ＣＷＡ？ｒ初期化して対処する方法を採
っているものがある。この場合も各サブチャネルに接続
され動作中であった入出力装置等がすべて罹障する欠点
があった。
ラーが検出されたとき、プロセッサ５の処理は停止せず
に、すべての５ＣＷＡ？ｒ初期化して対処する方法を採
っているものがある。この場合も各サブチャネルに接続
され動作中であった入出力装置等がすべて罹障する欠点
があった。
更に従来の方式の他の例として５ＣＷＡへのアクセス時
エラーが検出されたとき、プロセッサ５の処理を停止す
ることなく、該エラーが検出された５ＣＷＡのみを初期
化する方式を採っている場合がある。この方式では、エ
ラーを生じた５ＣＷＡに対応するサブチャネルに接続さ
れていた入出力装置が罹障するに止凍るので該入出力装
置のみ復旧すれば良いが、先に発生した該５ＣＷＡへの
アクセス時に発生したエラーが当該ハードウェアの潜在
的故障であった場合には、その後更にエラーが再発する
可能性を持っているので、根本的解決にはなり得ないと
言う欠点があった。
エラーが検出されたとき、プロセッサ５の処理を停止す
ることなく、該エラーが検出された５ＣＷＡのみを初期
化する方式を採っている場合がある。この方式では、エ
ラーを生じた５ＣＷＡに対応するサブチャネルに接続さ
れていた入出力装置が罹障するに止凍るので該入出力装
置のみ復旧すれば良いが、先に発生した該５ＣＷＡへの
アクセス時に発生したエラーが当該ハードウェアの潜在
的故障であった場合には、その後更にエラーが再発する
可能性を持っているので、根本的解決にはなり得ないと
言う欠点があった。
（この欠点は前記２例の場合も他の欠点と共に合せ持っ
ている） （３）発明の目的 本発明は上記従来の欠点に鑑み、５ＣＷＡへのアクセス
に際してエラーが検出されたとき、該５ＣＷＡに対応す
るサブチャネル以外のサブチャネルの動作に影響を与え
ることなく、また罹障したサブチャネルの復旧が確実に
行なわれ、エラーの再発が未然に防止出来る方法を提供
することを目的としている。
ている） （３）発明の目的 本発明は上記従来の欠点に鑑み、５ＣＷＡへのアクセス
に際してエラーが検出されたとき、該５ＣＷＡに対応す
るサブチャネル以外のサブチャネルの動作に影響を与え
ることなく、また罹障したサブチャネルの復旧が確実に
行なわれ、エラーの再発が未然に防止出来る方法を提供
することを目的としている。
（４）発明の構成
そしてこの目的は本発明によれば特許請求の範囲［記載
のとおり、情報処理システムに・ ４ ・ おいて、本体系装置と周辺装置との間に位置して、両装
置間のデータ転送に係る制御を行なう転送装置の円、複
数のサブチャネルを擁し、内蔵するメモリ上にサブチャ
ネルごとに対応して配置し該サブチャネルを制御するた
めの情報を格納する領域を肩する転送装置において、該
領域へのデータの曹き込みあるいは読み出しに際して誤
り’ｒ生じたとき、上位装置に通知し、該上位装置の指
示によって、前記誤りを生じた領域に対応するサブチャ
ネルが他のサブチャネルを制御するための情報を格納す
る領域を使用して動作する如く切り替えることを特徴と
するサブチャネル制御方式により達成される。
のとおり、情報処理システムに・ ４ ・ おいて、本体系装置と周辺装置との間に位置して、両装
置間のデータ転送に係る制御を行なう転送装置の円、複
数のサブチャネルを擁し、内蔵するメモリ上にサブチャ
ネルごとに対応して配置し該サブチャネルを制御するた
めの情報を格納する領域を肩する転送装置において、該
領域へのデータの曹き込みあるいは読み出しに際して誤
り’ｒ生じたとき、上位装置に通知し、該上位装置の指
示によって、前記誤りを生じた領域に対応するサブチャ
ネルが他のサブチャネルを制御するための情報を格納す
る領域を使用して動作する如く切り替えることを特徴と
するサブチャネル制御方式により達成される。
（５）発明の実施例
第２図は本発明による転送装置の１実施例のメモリの内
容を表わした図であって、（ａ）は５ＣＷＡの切り替え
前を、（ｂ）は５ＣＷＡの切り替え後を示しており、４
′、４“はメモリ、５′は制御プログラムのロード域、
６′、６“はサプチャネルと５ＣＷＡの対応テーブル、
７′は５ＣＷＡ領域を表わしており 、（ａ）（ｂ）各
図の左側のＡ１・・・Ａｘ・・・ＡｙＳ１３４・・・Ｂ
ｍ・・・Ｂｎはアドレス（番地）を示している。
容を表わした図であって、（ａ）は５ＣＷＡの切り替え
前を、（ｂ）は５ＣＷＡの切り替え後を示しており、４
′、４“はメモリ、５′は制御プログラムのロード域、
６′、６“はサプチャネルと５ＣＷＡの対応テーブル、
７′は５ＣＷＡ領域を表わしており 、（ａ）（ｂ）各
図の左側のＡ１・・・Ａｘ・・・ＡｙＳ１３４・・・Ｂ
ｍ・・・Ｂｎはアドレス（番地）を示している。
第２図（ａ）において、サブチャネルと５ＣＷＡの対応
テーブル６′は、アドレスごとの区画がサブチャネル番
号（各区画内に（１）・・・（ｒｎ）・・・（ｎ）とし
て表示しである）と対応していて、それぞれの区画ごと
に該サブチャネルの５ＣＷＡノアトレスが省き込せれて
いる。５ＣＷＡ領域７′には、それぞれの区画にサブチ
ャネルの５ＣＷＡがあって制御データ等が格納される。
テーブル６′は、アドレスごとの区画がサブチャネル番
号（各区画内に（１）・・・（ｒｎ）・・・（ｎ）とし
て表示しである）と対応していて、それぞれの区画ごと
に該サブチャネルの５ＣＷＡノアトレスが省き込せれて
いる。５ＣＷＡ領域７′には、それぞれの区画にサブチ
ャネルの５ＣＷＡがあって制御データ等が格納される。
転送装置の制御プログラムは、データ転送を行なう入出
力装置の接続されているサブチャネルの番号を基に、前
記サブチャネルと５ＣＷＡの対応テーブルを横梁して、
該サブチャネルの５ＣＷＡのアドレスを知り、該５ＣＷ
Ａの内容を使って、当該サブチャネルに接続されている
入出力装置とのデータ転送を行なう。
力装置の接続されているサブチャネルの番号を基に、前
記サブチャネルと５ＣＷＡの対応テーブルを横梁して、
該サブチャネルの５ＣＷＡのアドレスを知り、該５ＣＷ
Ａの内容を使って、当該サブチャネルに接続されている
入出力装置とのデータ転送を行なう。
今、制御プログラムがアドレスＢ１のＳＣｗＡｌにアク
セスしたときエラーが発生したと仮定すると、これを検
知した制御プログラムは直ちに中央処理装置に割り込み
をかけて「５ＣＷＡＩＣアクセスしたときエラーが発生
したこと」を知らせる。これを受けた中央処理装置は、
未使用のサブチャネルが存在するかどうかを調べて若し
存在すれば該未使用のサブチャネルに対応する５ＣＷＡ
’に前記エラー’（ｆ生じたＳ ＣＷ Ａ ＋の代りに
使用させるため、転送装置のメモリ上のサブチャネルと
５ＣＷＡの対応テーブル６′の部分的書き替えを転送装
置の制御プログラムに指示する。
セスしたときエラーが発生したと仮定すると、これを検
知した制御プログラムは直ちに中央処理装置に割り込み
をかけて「５ＣＷＡＩＣアクセスしたときエラーが発生
したこと」を知らせる。これを受けた中央処理装置は、
未使用のサブチャネルが存在するかどうかを調べて若し
存在すれば該未使用のサブチャネルに対応する５ＣＷＡ
’に前記エラー’（ｆ生じたＳ ＣＷ Ａ ＋の代りに
使用させるため、転送装置のメモリ上のサブチャネルと
５ＣＷＡの対応テーブル６′の部分的書き替えを転送装
置の制御プログラムに指示する。
例えばこのとき（ｎ１番のサブチャネルが未使用であっ
たとするとＢｎ番地の５ＣＷＡｎｋ使用出来るので中央
処理装置は転送装置にメモリ４′のアドレスＡ１の内容
をＢ１に書き替えるよう指示する。これを受けた転送装
置の制御プログラムはメモリ４′のアドレスＡ１の内容
を第２図（ｂ） ［示すようＶＣＢｎ （Ｓ ＣＷＡｎ
のアドレス〕に曹き替える。以降サブチャネル（１）番
は、５ＣＷＡｎＶＣ書き込まれた制御データを使って制
御されることになる。その後中央処理装置によって該サ
ブチャネル（り査に接続されていた入出力装置のデータ
についての復旧処理が行なわれるが、他のザブチャネル
に接続されている入出力装置のデータ転送は、前記エラ
ーの発生やその後の復旧処理等に無関係に続行され全く
影響を受けることはない。
たとするとＢｎ番地の５ＣＷＡｎｋ使用出来るので中央
処理装置は転送装置にメモリ４′のアドレスＡ１の内容
をＢ１に書き替えるよう指示する。これを受けた転送装
置の制御プログラムはメモリ４′のアドレスＡ１の内容
を第２図（ｂ） ［示すようＶＣＢｎ （Ｓ ＣＷＡｎ
のアドレス〕に曹き替える。以降サブチャネル（１）番
は、５ＣＷＡｎＶＣ書き込まれた制御データを使って制
御されることになる。その後中央処理装置によって該サ
ブチャネル（り査に接続されていた入出力装置のデータ
についての復旧処理が行なわれるが、他のザブチャネル
に接続されている入出力装置のデータ転送は、前記エラ
ーの発生やその後の復旧処理等に無関係に続行され全く
影響を受けることはない。
（６）発明の効果
本発明の方式によれば、複数のサブチャネルを擁する転
送装置において、ｓｃｗＡへのアクセス時エラーが発生
したとき、プロセッサの処理を停止すること無く、該事
象を中央処理装置に報告して、その指示に基づき、未使
用の５ＣＷＡ”ｆ割り当てるので、アクセス時エラー？
生じた５ＣＷＡに対応するサブチャネルに接続されてい
た入出力装置に係るデータについてのみ復旧処理を行な
えば良いから、罹障の影響を最小限に押えることが可能
° ８ 。
送装置において、ｓｃｗＡへのアクセス時エラーが発生
したとき、プロセッサの処理を停止すること無く、該事
象を中央処理装置に報告して、その指示に基づき、未使
用の５ＣＷＡ”ｆ割り当てるので、アクセス時エラー？
生じた５ＣＷＡに対応するサブチャネルに接続されてい
た入出力装置に係るデータについてのみ復旧処理を行な
えば良いから、罹障の影響を最小限に押えることが可能
° ８ 。
であり迅速な復旧が期待出来るので効果は大である。
また５ＣＷＡへのアクセス時に発生したエラーが当該領
域のハードウェア的故障によるものであった場合でも、
本方式によれば異なる領域の５ＣＷＡｉ使用するので、
エラーの再発を生ずる事も無く、復旧処理後の安定な動
作が期待出来るので効果は大きい。
域のハードウェア的故障によるものであった場合でも、
本方式によれば異なる領域の５ＣＷＡｉ使用するので、
エラーの再発を生ずる事も無く、復旧処理後の安定な動
作が期待出来るので効果は大きい。
第１図は従来の転送装置の制御方式を説明するためのブ
ロック図、第２図は本発明による転送装置の１実施例の
メモリの内容を表わした図である。 １・・・中央処理装置、２・・・転送装置、５・・・プ
ロセッサ、４．４′、４“・・・メモリ、５．５′・・
・制御プログラムのロード域、６．６′、６“・・・サ
ブチャネルと５ＣＷＡの対応テーブル、７．７′・・・
５ＣＷＡ領域
ロック図、第２図は本発明による転送装置の１実施例の
メモリの内容を表わした図である。 １・・・中央処理装置、２・・・転送装置、５・・・プ
ロセッサ、４．４′、４“・・・メモリ、５．５′・・
・制御プログラムのロード域、６．６′、６“・・・サ
ブチャネルと５ＣＷＡの対応テーブル、７．７′・・・
５ＣＷＡ領域
Claims (1)
- 情報処理システムにおいて、本体系装置と周辺装置との
間に位置して、両装置間のデータ転送に係る制御を行な
う転送装置の内、複数のサブチャネルを擁し、内蔵する
メモリ上にサブチャネルごとに対応して配置し該サブチ
ャネルを制御するだめの情報を格納する領域ヲ育する転
送装置において、該領域へのデータのＶき込みあるいは
読み出しに際して誤りを生じたとき、上位装置に通知し
、該上位装置の指示によって、前記誤りを生じた領域に
対応するサブチャネルが他のサブチャネルを制御するた
めの情報を格納する領域を使用して動作する如く切り替
えること’に％徴とするサブチャネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210683A JPS59158428A (ja) | 1983-02-28 | 1983-02-28 | サブチヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210683A JPS59158428A (ja) | 1983-02-28 | 1983-02-28 | サブチヤネル制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158428A true JPS59158428A (ja) | 1984-09-07 |
Family
ID=12349640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210683A Pending JPS59158428A (ja) | 1983-02-28 | 1983-02-28 | サブチヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158428A (ja) |
-
1983
- 1983-02-28 JP JP3210683A patent/JPS59158428A/ja active Pending
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