JPH09325912A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ハード量及び制御量を増加することなく、エ
ラーを検出するまで誤った命令を実行または誤ったデー
タを使用し続けることを回避でき、信頼性を高めること
ができる情報処理装置を提供する。 【解決手段】 情報処理装置２０は、システムバス２１
に、バスを通してアドレス及び制御信号を取得及び送出
し得るバス監視装置２２、バスに対する制御信号の入出
力を切り替えるバスアービタ２３、キャッシュを有する
ＣＰＵ装置１２，１３、主記憶装置１４，１５及び入出
力装置１６，１７が接続され、バス監視装置２２は、Ｃ
ＰＵ装置１２，１３、入出力装置１６，１７が、アドレ
スバス２１に対してアクセスする時、データ制御に矛盾
がないか否かをチェックし、その結果をアドレスバス２
１に送出して、バスアクセスの有効／無効を通知する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に係
り、詳細には、ストアイン方式のキャッシュを有するＣ
ＰＵ装置と主記憶装置の間で共有または専有するデータ
を管理（チェック及びエラー発生時の処理）する情報処
理装置に関する。

【０００２】

【従来の技術】計算機は、記憶装置、処理装置及び入出
力装置から構成される。このなかで、記憶装置は処理に
必要な情報、すなわちプログラムやデータを蓄えておき
必要に応じて処理装置に供給する。また、入出力装置と
処理装置間の情報の転送に際して一時的に情報を保持す
る役割を有する。

【０００３】キャッシュ記憶は、処理装置と主記憶装置
の間におく高速・小容量の記憶装置であり、主記憶上の
プログラムやデータの写しが置かれる。処理装置は、主
記憶の代わりにキャッシュ記憶からデータを高速に読み
出し、また実行結果を格納することができる。キャッシ
ュ記憶の制御方式のうちストアイン（ストアスワップと
もいう）方式は、キャッシュに必ずストアするためブロ
ックが登録されていなければブロック転送を行ってから
ストアする。主記憶へのストアは、ストアされたキャッ
シュ上のブロックが置換（リプレース）されるときに、
これを主記憶に書き戻すことによってのみ行う。したが
って、ストアインではストアのたびに主記憶を参照する
必要がないためストアの性能がよい。

【０００４】図１１は従来のＣＰＵ装置がキャッシュを
有する場合のシステム構成を示すブロック図である。

【０００５】図１１において、情報処理装置は、システ
ムバス１０、バスアービタ１１、ＣＰＵ装置１２，１
３、主記憶装置１４，１５及び入出力装置１６，１７か
ら構成される。

【０００６】上記システムバス１０は、アービタ制御
線、バス制御線、アドレス／データ線、割り込み制御線
等からなる。

【０００７】図１１に示すように、システムバス１０に
複数のＣＰＵ装置１２，１３、主記憶装置１４，１５、
入出力装置１６，１７が接続されている情報処理装置に
おいて、ＣＰＵ装置１２，１３がキャッシュを有する場
合、ＣＰＵ装置１２，１３がキャッシュに所有する主記
憶装置１４，１５の写しと主記憶装置１４，１５の内容
に矛盾が発生しないよう制御される。

【０００８】ストアスルー方式のキャッシュの場合、例
えば、ＣＰＵ装置１２（ＣＰＵ装置０）がメモリライト
を実行する際、自キャッシュに書き換え対象のアドレス
が存在すると該当アドレスを無効化するか若しくは該当
データを書き換える。

【０００９】この時、他ＣＰＵ装置は、バス上に送出さ
れるアドレスを監視し、自キャッシュに書き換え対象の
アドレスが存在すると該当アドレスを無効化するか若し
くは該当データを書き換える。または、ＣＰＵ装置１２
（ＣＰＵ装置０）が主記憶装置に対しメモリライトを実
行するとともに他ＣＰＵ装置に対し無効化または該当デ
ータの書き換え指示を行う。

【００１０】ストアイン方式のキャッシュの場合、例え
ば、ＣＰＵ装置１２（ＣＰＵ装置０）がメモリライトを
実行する際、自キャッシュに書き換え対象のアドレスが
存在すると該当データを書き換えるとともに、該当デー
タがＣＰＵ装置０で専有していなければ（すなわち、既
にＣＰＵ装置０で書き換えたものでなければ）、バスに
対し該当アドレスのデータを書き換えたことを通知す
る。この時、他ＣＰＵ装置は、バス上に送出されるアド
レスを監視し、自キャッシュに該当するアドレスが存在
すると該当データを無効化する。

【００１１】この時、もし該当データを他ＣＰＵ装置が
既に専有しているものであれば（既に他ＣＰＵ装置で書
き換えたものあれば）、データ制御にエラーが発生した
ことを自プロセッサに通知し障害処理を行うか、また
は、バスに対し該当アドレスにてデータ制御にエラーが
発生したこと（キャッシュコンヒーレンシ・エラー）を
通知する。

【００１２】また、ＣＰＵ装置０でコピーバック（キャ
ッシュ内部で書き換えたデータを主記憶装置に書き戻す
処理）が発生した場合、同様に他ＣＰＵ装置は、バス上
に送出されるアドレスを監視し、自キャッシュに該当す
るアドレスが存在すると、データ制御にエラーが発生し
たことを自プロセッサに通知し障害処理を行うか、また
は、バスに対し該当アドレスにてデータ制御にエラーが
発生したこと（キャッシュコンヒーレンシ・エラー）を
通知する。

【００１３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の情報処理装置にあっては、以下のような問題
点があった。

【００１４】すなわち、(1)キャッシュの内容と主記憶
の内容に不整合が発生した場合、検出するまでに時間が
かかる。キャッシュに持っているデータの書き換えまた
はコピーバックのために、ＣＰＵ装置がバスにアクセス
するまで検出できない。このため、エラーを検出するま
で誤った命令を実行または誤ったデータを使用し続ける
こにとなり、情報処理装置として信頼性を欠くことにな
る。

【００１５】(2)データの不整合が検出された場合、直
ちに他ＣＰＵ装置に存在するデータを削除しなければな
らないが、全てのＣＰＵ装置・主記憶装置がバスを監視
し、エラーを検出した時にデータを無効化する機構を持
つとすると装置全体としてハード量がきわめて大きいも
のになる。

【００１６】(3)データの不整合が検出された場合、主
記憶装置のデータも無効化するとなると主記憶装置も各
データに対し、そのデータの有効／無効を示すフラグを
持たなければならない。これは、ストアイン方式のキャ
ッシュを持つ情報処理装置において主記憶装置にいつも
最新の正しいデータが存在しているわけではないためで
ある。このフラグを持つとなると主記憶装置の容量によ
るが、一般的に相当大容量のメモリを必要とする。

【００１７】(4)データの不整合が検出された場合、障
害情報の取得やリカバリ、各ハードウェアの診断等で時
間を要する場合があり、この間他のＣＰＵ装置、入出力
装置が誤ったデータを使用する場合がある。また、障害
解析等のため、状態を保持したい場合があっても、即座
にバスアクセスを停止させることはできない。

【００１８】(5)同様に、データの不整合が検出された
場合、障害情報の取得やリカバリ、各ハードウェアの診
断等時間を要する場合があり、この間ＣＰＵ装置が誤っ
たデータを使用する、あるいは誤った命令を実行するこ
とがある。また、障害解析等のため、状態を保持したい
場合があっても、即座に命令実行を停止させることでき
ない。

【００１９】(6)このような障害により、主記憶装置や
ＣＰＵ装置から消失したデータに対し、リカバリができ
ない間に再び該当アドレスに対しアクセスすると誤った
データを使用する、あるいは誤った命令を実行すること
となる。

【００２０】本発明は、ハード量及び制御量の増加を極
力抑え、エラーを検出するまで誤った命令を実行または
誤ったデータを使用し続けることを回避でき、信頼性を
高めることができる情報処理装置を提供することを目的
とする。

【００２１】

【課題を解決するための手段】本発明に係る情報処理装
置は、バスに複数のＣＰＵ装置、主記憶装置、入出力装
置が接続され、ＣＰＵ装置にキャッシュを有する情報処
理装置において、バスを通してアドレス及び制御信号を
取得及び送出し得るバス監視手段を備え、バス監視手段
は、ＣＰＵ装置、又は入出力装置が、バスに対してアク
セスする時、データ制御に矛盾がないか否かをチェック
し、該チェック結果をバスに送出して、バスアクセスの
有効／無効を通知するように構成する。

【００２２】また、バス監視手段は、データ制御の矛盾
を検出した時、バスに接続されたすべてのＣＰＵ装置及
び主記憶装置に対し該当データの無効化を指示するよう
にしてもよく、また、バス監視手段は、データ制御の矛
盾を検出した時、該当データの無効化を受信した主記憶
装置が、該当データに対し誤り検出符号エラーとなるよ
うにシンドローム情報を書き換え、再び該当データを使
用できなくするように指示してもよい。

【００２３】また、バスに対するアドレス／データ、制
御信号の入出力を切り替えるバスアービタを備え、バス
監視手段は、データ制御の矛盾を検出した時、バスアー
ビタに通知し解除の指示があるまでバスアクセスを禁止
するようにしてもよく、また、バス監視手段は、データ
制御の矛盾を検出したことによりバスアービタがバスア
クセスを禁止した時、その時エラーを検出されたＣＰＵ
装置が障害処理を実行している間、他ＣＰＵ装置が命令
処理を停止するようにしてもよい。

【００２４】また、バス監視手段は、データ制御の矛盾
を検出したことを記憶する記憶手段を備え、再び同アド
レスがバス上に送出された時、無効を指示するものであ
ってもよい。

【００２５】

【発明の実施の形態】本発明に係る情報処理装置は、Ｃ
ＰＵ装置と主記憶装置の間で共有または専有するデータ
を管理（チェック及びエラー発生時の処理）する情報処
理装置に適用することができる。

【００２６】図１は本発明の第１の実施形態に係る情報
処理装置の構成を示す図であり、ストアイン方式のキャ
ッシュを有するＣＰＵ装置と主記憶装置の間で共有また
は専有するデータを管理する情報処理装置に適用した例
である。

【００２７】図１の説明にあたり、前記図１１と同一構
成部分及び同一信号部分には同一符号を付している。

【００２８】図１において、情報処理装置２０は、シス
テムバス２１、バス監視装置２２（バス監視手段）、バ
スアービタ２３、ＣＰＵ装置１２，１３、主記憶装置１
４，１５及び入出力装置１６，１７から構成される。

【００２９】上記システムバス２１は、アービタ制御
線、バス制御線、アドレス／データ線、割り込み制御線
等に加え、インタフェース信号線としてＣＨＫ（バスチ
ェック）、ＩＮＨ（バスアクセス禁止）が付加されてい
る。

【００３０】図２は上記バス監視装置２２及びバスアー
ビタ２３の構成を示す図である。

【００３１】図２において、バス監視装置２２は、アド
レスフリップフロップ（Ｆ／Ｆ）３１、制御信号Ｆ／Ｆ
３２、ＣＨＫＦ／Ｆ３３、制御部３４及びデータ部３５
（記憶手段）から構成され、また、バスアービタ２３
は、制御信号Ｆ／Ｆ４１、ＩＮＨ４２及び制御部４３か
ら構成される。

【００３２】上記バス監視装置２２は、システムバス２
１よりアドレスＦ／Ｆ３１、制御信号Ｆ／Ｆ３２を通し
て、アドレス及び制御信号を取得及び送出する。

【００３３】上記アドレスＦ／Ｆ３１、データ部３５、
制御信号Ｆ／Ｆ３２は、制御部３４に接続されており、
アドレスＦ／Ｆ３１、制御信号Ｆ／Ｆ３２のシステムバ
ス２１に対する入出力の切り替え、書き込みは制御部３
４で制御する。

【００３４】また、制御部３４は、ＣＨＫＦ／Ｆ３３に
接続され、ＣＨＫＦ／Ｆ３３はシステムバス２１に接続
されている。ＣＨＫＦ／Ｆ３３のセット・リセットも制
御部３４で行う。

【００３５】上記データ部３５は、メモリで構成されて
おり、キャッシュのエントリ単位にデータの各装置にお
ける状態を示すフラグを持つ。さらに、制御部３４は、
データ部３５に接続されて該当アドレスに対するフラグ
をリード／ライトする。

【００３６】一方、上記バスアービタ２３は、システム
バス２１より制御信号Ｆ／Ｆ４１を通して、制御信号を
取得及び送出することができる。また、制御信号Ｆ／Ｆ
４１は制御部４３に接続され、制御信号Ｆ／Ｆ４１のシ
ステムバス２１に対する入出力の切り替え、ライトは制
御部４３で制御する。但し、制御方法によっては制御信
号Ｆ／Ｆ４１を介さず直接制御部４３に接続される場合
もある。また、バス監視装置２２で生成されるＣＨＫ信
号は直接制御部４３へ接続される。

【００３７】制御部４３は、ＩＮＨＦ／Ｆ４２に接続さ
れ、ＩＮＨＦ／Ｆ４２はシステムバス２１に接続されて
いる。ＣＨＫＦ／Ｆ３３のセット・リセットもこの制御
部４３で行う。

【００３８】図３は主記憶装置、シンドロームデータ生
成部周辺の構成を示す図である。

【００３９】図３において、読み出しデータ及び書き込
みデータを選択するセレクタ５１、書き込みデータを保
持するデータＦ／Ｆ５２、誤り訂正符号（ＥＣＣ：erro
r correcting code）ビットを生成するシンドロームデ
ータ生成部５３、及び記憶素子を並べたメモリアレーか
らなるＤＲＡＭ５４から構成される。

【００４０】図３に示すように、主記憶装置のシンドロ
ームデータ生成部５３に、主記憶装置の制御部にて生成
される「ＥＣＣ２ｂエラー生成指示」信号が接続された
構成となっている。

【００４１】図４はＣＰＵ装置、割り込み生成部周辺の
構成を示す図である。

【００４２】図４において、６１は割り込み信号及びＩ
ＮＨ信号を基に割り込みベクタを生成する割り込み生成
部、６２は割り込みベクタを受けたとき割り込みを行う
プロセッサである。

【００４３】図４に示すように、ＣＰＵ装置の割り込み
生成部６１に、システムバス２１よりＩＮＨ信号が接続
される。

【００４４】次に、上述のように構成された情報処理装
置２０の動作を説明する。

【００４５】まず、図２〜図４を参照してバス監視装置
２２及びバスアービタ２３の動作を説明する。

【００４６】１．バスアクセスの有効／無効を通知（図
２参照） （１）システムバス２１に対しメモリアクセス要求が送
出された時、バス監視装置２２はシステムバス２１上の
アドレスをアドレスＦ／Ｆ３１に、制御信号を制御信号
Ｆ／Ｆ３２に取り込む。

【００４７】（２）アドレスＦ／Ｆ３１によって選択さ
れたデータ部の内容（フラグ）を制御部３４が読み取
り、制御部３４は制御信号Ｆ／Ｆ３２の内容と併せてデ
ータ制御が正しいかどうかのチェックを行う。

【００４８】（３）データ制御の矛盾を検出した場合、
制御部３４はＣＨＫＦ／Ｆ３３をセットする。ＣＨＫＦ
／Ｆ３３のセットによりシステムバス２１のＣＨＫ信号
が“Ｌ”（無効）を示す。

【００４９】（４）ＣＨＫ信号が「無効」の場合、アク
セス要求の送出元は応答ステータスが「正常」であって
も「異常」として処理する。

【００５０】２．データ制御の矛盾を検出した場合、シ
ステムバスに対し該当データの無効化を指示（図２参
照） （１）データ制御の矛盾を検出した場合、バス監視装置
２２の制御部３４はバスに対し、バス権を取得後、該当
アドレスをシステムバス２１に送出し、制御信号にて該
当アドレスを含むエントリを削除するよう指示する。

【００５１】（２）無効化処理が終了したところでＣＨ
Ｋ信号をリセットする。ＣＨＫ信号が「無効」を示すと
き、システムバス２１のアクセス権はバス監視装置２２
が最優先とする。したがって、バスビジー信号が“Ｈ”
（無効）になった直後に無効化処理がシステムバス上に
送出される。

【００５２】３．無効化処理受信時の主記憶装置の処理
（図３参照） （１）システムバス２１にデータの無効化処理が送出さ
れた場合、主記憶装置の制御部はシンドロームデータ生
成部５３に対し、「ＥＣＣ２ｂエラー生成指示」を送出
する。

【００５３】（２）主記憶装置の制御部は該当アドレス
に対し読み出されたデータをデータＦ／Ｆ５２にライト
する。

【００５４】（３）該当データに対し、ΕＣＣ２ｂエラ
ーを生成する任意のシンドロームを生成し、メモリ（Ｄ
ＲＡＭ）５４に書き戻す。

【００５５】４．ＩＮＨ（バスアクセス禁止）信号の送
出（図２参照） （１）バス監視装置２２がシステムバス２１に対し、Ｃ
ＨＫ信号：“Ｌ”（無効）を送出した時、バスアービタ
２３はＩＮＨＦ／Ｆ４２をセットする。

【００５６】（２）このとき、システムバス２１のＩＮ
Ｈ信号が“Ｌ”（禁止）を示し、バスアービタ２３がバ
ス権取得要求に対し許可を出さないか、またはシステム
バス２１に接続される各装置がバス権許可を無効化す
る。

【００５７】５．ＣＰＵ装置の命令実行停止（図４参
照） （１）ＩＮＨ信号が“Ｌ”（禁止）の時、割り込み生成
部６１は最高レベルの割り込みベクタを生成しプロセッ
サ６２に通知する。

【００５８】（２）プロセッサ６２の割り込み処理で、
自装置が該当エラーの処理中でない場合はＩＮＨ信号が
“Ｈ”（正常）となるまで命令実行を停止する。

【００５９】６．エラーが発生したアドレスに再度アク
セスが発生した場合、バスアクセスの無効を通知（図２
参照） （１）システムバスに対しメモリアクセス要求が送出さ
れた時、バス監視装置２２はシステムバス２１上のアド
レスをアドレスＦ／Ｆ３１に、制御信号を制御信号Ｆ／
Ｆ３２に取り込む。

【００６０】（２）アドレスＦ／Ｆ３１によって選択さ
れたデータ部の内容（フラグ）を制御部３４が読み取
り、データが有効であるかどうか（エラーが発生したア
ドレスにアクセスしたかどうか）のチェックを行う。

【００６１】（３）データが無効である場合、制御部３
４はＣＨＫＦ／Ｆ３３をセットする。ＣＨＫＦ／Ｆ３３
のセットによりシステムバス２１のＣＨＫ信号が“Ｌ”
（無効）を示す。

【００６２】（４）ＣＨＫ信号が「無効」の場合、アク
セス要求の送出元は応答ステータスが「正常」であって
も「異常」として処理する。

【００６３】図５はＣＰＵ装置１２（ＣＰＵ装置０）が
システムバス２１に対しメモリリード要求を送出し、Ｃ
ＰＵ装置１３（ＣＰＵ装置１）がデータ応答する場合の
タイムチャートである。

【００６４】また、図６〜図８はバス監視装置２２でデ
ータ制御の正当性をチェックする一例を説明するための
図であり、図６はバス監視装置２２・データ部の詳細を
示す図、図７及び図８はバス監視装置２２のチェック内
容の表（表１）を示す図である。

【００６５】以上説明したように、第１の実施形態に係
る情報処理装置２０は、システムバス２１に、バスを通
してアドレス及び制御信号を取得及び送出し得るバス監
視装置２２、バスに対する制御信号の入出力を切り替え
るバスアービタ２３、キャッシュを有するＣＰＵ装置１
２，１３、主記憶装置１４，１５及び入出力装置１６，
１７が接続され、バス監視装置２２は、ＣＰＵ装置１
２，１３、入出力装置１６，１７が、アドレスバス２１
に対してアクセスする時、データ制御に矛盾がないか否
かをチェックし、その結果をアドレスバス２１に送出し
て、バスアクセスの有効／無効を通知するようにしてい
るので、キャッシュの内容と主記憶の内容に不整合があ
ると、各装置のバスアクセスに矛盾が発生し、表１（図
７、図８）に示すようにバス監視装置２２はデータ制御
の状態をチェックし、直ちにバスに対し異常が発生した
ことを通知するため、エラーを検出するまで誤った命令
を実行または誤ったデータを使用し続けることを回避で
き、信頼性の高い装置を実現することができる。

【００６６】また、データの不整合が検出された場合、
直ちに他ＣＰＵ装置に存在するデータを検出しなければ
らない。バス監視装置２２が異常を検出したところでシ
ステムバス２１に対し、該当データの無効化要求（イン
バリデイト要求）を送出するため、全てのＣＰＵ装置・
主記憶装置は特に該当障害を検出した時にデータを無効
化する機構を持つ必要はなく、この処理のためのハード
量ならびに制御を省略することができる。

【００６７】また、データの不整合が検出された場合、
主記憶装置のデータも無効化するとなると主記憶装置も
各データに対し、そのデータの有効／無効を示すフラグ
を持たなければならない。これは、ストアイン方式のキ
ャッシュを持つ情報処理装置において主記憶装置にいつ
も最新の正しいデータが存在しているわけではないため
である。このフラグを持つとなると主記憶装置の容量に
よるが、一般的に相当大容量のメモリを必要とする。本
実施形態に係る情報処理装置では、該当データの有効／
無効を示すフラグを持つかわりに、該当データをΕＣＣ
２ｂエラーとして記憶し、再び使用されることを回避す
るので、該当フラグ分のハード量を省略することができ
る。

【００６８】さらに、データの不整合が検出された場
合、即座にバスアクセスを停止させることができるの
で、障害情報の取得やリカバリ、各ハードウェアの診断
等時間を要する場合でも、この間他のＣＰＵ装置、入出
力装置が誤ったデータを使用することを回避することが
でき、信頼性の高い装置を提供できる。また、障害解析
等のために状態を保持することができる。

【００６９】同様に、ＩＮＨ信号をプロセッサに通知す
ることで命令実行を停止させることができ、該当障害処
理中、他のＣＰＵ装置が誤ったデータを使用する、ある
いは誤った命令を実行することを回避することができ、
信頼性の高い装置を提供できる。また、障害解析等のた
めに状態を保持することができる。

【００７０】さらにまた、該当障害により、主記憶装置
やＣＰＵ装置から消失したデータに対し、リカバリがで
きない間に再び該当アドレスに対しアクセスすると誤っ
たデータを使用する、あるいは誤った命令を実行するこ
ととなるがこれを回避し、信頼性の高い装置を提供でき
る。

【００７１】上述した第１の実施形態では、バス監視装
置２２が、システムバス２１に接続される単一のモジュ
ールとして記述しているが、主記憶装置の容量・数量に
応じて分割することも可能であり、この例を第２実施形
態で説明する。本実施例のハード的構成は、前記図１〜
図４に示す第１の実施形態に係る情報処理装置の構成と
略同一であるが以下の点が異なる。

【００７２】バス監視装置２２は、システムバス２１に
接続される単一のモジュールとしてではなく、主記憶装
置の容量・数量に応じて分割するようにする。また、ハ
ード量によりＣＰＵ装置、主記憶装置にインプリメント
することも可能である。

【００７３】また、バス監視装置２２にデータ部を設け
ず、バスアクセス時に各装置からデータの状態を送出さ
せることにより、データの状態をチェックすることがで
きる構成とし、システムバス２１上に各装置それぞれデ
ータの状態を示すデータ線を持つものとする。

【００７４】また、システムバス２１上の信号にバスア
クセス中を示す信号線があれば、これをバス監視装置２
２でドライブすることによりシステムバス２１上の新規
アクセスを抑止することが可能に構成する。前記図５に
示すＳＢＢ（バスビジー信号）がこれにあたり、バス監
視装置２２またはバスアービタ２３の制御部が、この信
号線に接続される。また、ＣＨＫ信号が“Ｌ”（無効）
のとき、バスへの新規要求を禁止するインタフェースと
する。

【００７５】さらに、ＣＨＫ信号が“Ｌ”（無効）のと
き、プロセッサに割り込み命令実行を禁止するインタフ
ェースとする。

【００７６】第２の実施形態に係る情報処理装置の動作
を、前述した第１の実施形態の情報処理装置の動作１．
〜６．に対比しつつ説明する。

【００７７】１．バスアクセスの有効／無効を通知 （１）バス監視装置を主記憶装置の容量・数量に応じて
分割するか、またはバス監視装置２２自身をＣＰＵ装置
・主記憶装置に分散させるが、動作としては第１の実施
形態の単一モジュールの場合と同様である。

【００７８】（２）システムバス２１にアクセス要求が
送出されると、各装置は該当アドレスに対するデータ状
態をシステムバス２１上に送出する。送出先は、システ
ムバス２１上各装置に割り当てられた専用線か、時分割
によって送出タイミングを規定された共通線によって行
う。

【００７９】バス監視装置２２は、このデータを読み取
りアクセス要求時に送出される制御信号とあわせてデー
タ制御に矛盾がないかどうかをチェックする。

【００８０】共通線を使用する場合は、このチェックが
終了するまでは、目的とするバスアクセスが完了したと
しても、バスをリリースしない（バスビジー信号ＳＢＢ
を“Ｌ”のままにする）。

【００８１】２．データ制御の矛盾を検出した場合、シ
ステムバスに対し該当データの無効化を指示 第１の実施形態の動作２．と同様である。

【００８２】３．無効化処理受信時の主記憶装置の処理 第１の実施形態の動作３．と同様である。

【００８３】４．ＩＮＨ（バスアクセス禁止）信号の送
出 （１）データの不整合が検出された場合、「バスアクセ
ス中により新規アクセス禁止、あるいはバス権許可信
号」をドライブする。例えば、前記図５に示すＳＢＢ
（バスビジー）信号がこれにあたり、バス監視装置２２
またはバスアービタ２３の制御部がこの信号を“Ｌ”に
ドライブする。

【００８４】（２）ＣＨＫ信号をバスへの新規要求を禁
止するインターフェースとする。バスアービタ２３は、
ＣＨＫ信号が“Ｌ”（無効）の場合、バスアクセス許可
信号を抑止するか、各装置がバスアクセス許可を受信し
ても無効とする。このとき、ＣＨＫ信号を“Ｈ”（有
効）に戻すタイミングはＩＮＨ信号のリセットタイミン
グと同じになる。

【００８５】５．ＣＰＵ装置の命令実行停止 ＣＨＫ信号が“Ｌ”（禁止）の時、割り込み生成部６１
は最高レベルの割り込みベクタを生成し、プロセッサ６
２に通知する。プロセッサ６２の割り込み処理で、自装
置が該当エラーの処理中でない場合はＣＨＫ信号が
“Ｈ”（有効）となるまで命令実行を停止する。

【００８６】６．エラーが発生したアドレスに再度アク
セスが発生した場合、バスアクセスの無効を通知 バス監視装置２２を主記憶装置の容量・数量に応じて分
割するか、またはバス監視装置自信をＣＰＵ装置・主記
憶装置に分散させるが、動作としては単一モジュールの
場合と同様である。

【００８７】以上説明したように、第２の実施形態に係
る情報処理装置は、バスアクセスの有効／無効を通知す
る場合には、バス監視装置２２を主記憶装置の容量・数
量に応じて分割すると、専有するスロット数が増加する
が、バス監視装置のハード量を最適にすることができ
る。バス監視装置２２自身をＣＰＵ装置・主記憶装置に
分散させると、ＣＰＵ装置・主記憶装置自体のハード量
が増大するが、バス監視装置分のスロット数を節約する
ことができる。

【００８８】また、システムバス２１にアクセス要求が
送出されると、各装置は該当アドレスに対するデータ状
態をシステムバス２１上に送出する。各装置の制御が複
雑になるが、バス制御装置のデータ部のハード量を削除
することができる。

【００８９】送出先がシステムバス上各装置に割り当て
られた専用線の場合は、バスの信号線数が増加するが、
チェックに要する時間を最短にすることができる。送出
先が時分割によって送出タイミングを規定された共通線
の場合は、チェックに時間を要するが、バスの信号線数
を最少にすることができる。

【００９０】また、ＩＮＨ（バスアクセス禁止）信号の
送出の場合には、ＩＮＨ信号を削除し、ＳＢＢ信号・Ｃ
ＨＫ信号で代用することにより、制御は複雑になるもの
の、バスの信号線数を節約することができる。

【００９１】また、ＣＰＵ装置の命令実行停止の場合に
は、ＩＮＨ信号を削除し、ＳＢＢ信号・ＣＨＫ信号で代
用することにより、制御は複雑になるものの、バスの信
号線数を節約することができる。

【００９２】また、エラーが発生したアドレスに再度ア
クセスが発生した時に、バスアクセスの無効を通知する
場合には、バス監視装置２２を主記憶装置の容量・数量
に応じて分割するすると、専有するスロット数が増加す
るが、バス監視装置のハード量を最適にできる。バス監
視装置２２自身をＣＰＵ装置・主記憶装置に分散させる
と、ＣＰＵ装置・主記憶装置自体のハード量が増大する
が、バス監視装置分のスロット数を節約することができ
る。

【００９３】ここで、「バスアクセスの有効／無効の通
知」について、さらに厳密にデータ制御の状態をチェッ
クする方法について述べる。これにより、さらに信頼性
の高い装置を提供することができる。

【００９４】バス監視装置２２は、システムバス２１に
メモリリードまたはメモリリード＆モディファイ（図６
及び表１（図７、図８）では単にモディファイとした）
の要求が送出されると、データ部３５に所有するフラグ
を参照し、データ制御の状態をチェックし、問題がなけ
れば、ＣＨＫ信号は“Ｈ”（有効）となる。ここでは、
この要求に対し、どの装置から応答が返ってくるかをチ
ェック項目として追加する。

【００９５】図９はシステムバス２１の動作を説明する
ためのタイミングチャートであり、図１０はそのバス監
視装置２２のチェック内容の表（表２）を示す図であ
る。

【００９６】図９に示すように、応答受信時、ＳＭＤ
（装置名）を参照し、表２に示すようにデータ部に所有
するフラグを参照チェックを行う。

【００９７】このようにすれば、バスアクセスの有効／
無効の通知についてさらに厳密にデータ制御の状態をチ
ェックすることができ、より装置の信頼性を高めること
ができる。

【００９８】したがって、このような優れた特長を有す
る情報処理装置を、各種計算機に適用すれば、これら装
置の信頼性を向上させることができる。

【００９９】なお、上記各実施形態に係る情報処理装置
を、上述したようなストアイン方式のキャッシュを有す
るＣＰＵ装置と主記憶装置に適用することもできるが、
勿論これには限定されず、バスに複数のＣＰＵ装置、主
記憶装置、入出力装置が接続され、ＣＰＵ装置にキャッ
シュを有する情報処理装置であれば全ての装置に適用可
能であることは言うまでもない。

【０１００】また、上記実施形態では、データの誤り訂
正符号に、ΕＣＣ２ｂエラーのシンドローム生成を用い
ているが、どのような誤り訂正方法であってもよい。

【０１０１】さらに、上記情報処理装置を構成する複数
のＣＰＵ装置、主記憶装置等の種類、接続数、接続形態
などは上述の実施形態に限られないことは言うまでもな
い。

【０１０２】

【発明の効果】本発明に係る情報処理装置では、バスに
複数のＣＰＵ装置、主記憶装置、入出力装置が接続さ
れ、ＣＰＵ装置にキャッシュを有する情報処理装置にお
いて、バスを通してアドレス及び制御信号を取得及び送
出し得るバス監視手段を備え、バス監視手段は、ＣＰＵ
装置、又は入出力装置が、バスに対してアクセスする
時、データ制御に矛盾がないか否かをチェックし、該チ
ェック結果をバスに送出して、バスアクセスの有効／無
効を通知するように構成しているので、ハード量及び制
御量を増加することなく、エラーを検出するまで誤った
命令を実行または誤ったデータを使用し続けることを回
避でき、信頼性を高めることができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係る情報処
理装置の構成を示すブロック図である。

【図２】上記情報処理装置のバス監視装置及びバスアー
ビタの構成を示す図である。

【図３】上記情報処理装置の主記憶装置、シンドローム
データ生成部周辺の構成を示す図である。

【図４】上記情報処理装置のＣＰＵ装置、割り込み生成
部周辺の構成を示す図である。

【図５】上記情報処理装置のシステムバスの動作を示す
タイミングチャートである。

【図６】上記情報処理装置のバス監視装置及びそのデー
タ部の動作を説明するための図である。

【図７】上記情報処理装置のバス監視装置のチェック内
容の表を示す図である。

【図８】上記情報処理装置のバス監視装置のチェック内
容の表を示す図である。

【図９】本発明を適用した他の実施形態に係る情報処理
装置のシステムバスの動作を示すタイミングチャートで
ある。

【図１０】上記情報処理装置のバス監視装置のチェック
内容の表を示す図である。

【図１１】従来の情報処理装置の構成を示すブロック図
である。

【符号の説明】

２０ 情報処理装置、２１ システムバス、２２ バス
監視装置（バス監視手段）、２３ バスアービタ、１
２，１３ ＣＰＵ装置、１４，１５ 主記憶装置、１
６，１７ 入出力装置、３１ アドレスフリップフロッ
プ（Ｆ／Ｆ）、３２制御信号Ｆ／Ｆ、３３ ＣＨＫＦ／
Ｆ、３４ 制御部、３５ データ部（記憶手段）、４１
制御信号Ｆ／Ｆ、４２ ＩＮＨ、４３ 制御部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 バスに複数のＣＰＵ装置、主記憶装置、
   入出力装置が接続され、ＣＰＵ装置にキャッシュを有す
   る情報処理装置において、 前記バスを通してアドレス及び制御信号を取得及び送出
   し得るバス監視手段を備え、 前記バス監視手段は、前記ＣＰＵ装置、又は前記入出力
   装置が、前記バスに対してアクセスする時、データ制御
   に矛盾がないか否かをチェックし、該チェック結果を前
   記バスに送出して、バスアクセスの有効／無効を通知す
   ることを特徴とする情報処理装置。
2. 【請求項２】 前記バス監視手段は、データ制御の矛盾
   を検出した時、前記バスに接続されたすべてのＣＰＵ装
   置及び主記憶装置に対し該当データの無効化を指示する
   ことを特徴とする請求項１記載の情報処理装置。
3. 【請求項３】 前記バス監視手段は、データ制御の矛盾
   を検出した時、該当データの無効化を受信した主記憶装
   置が、該当データに対し誤り検出符号エラーとなるよう
   にシンドローム情報を書き換え、再び該当データを使用
   できなくすることを特徴とする請求項１記載の情報処理
   装置。
4. 【請求項４】 前記バスに対するアドレス／データ、制
   御信号の入出力を切り替えるバスアービタを備え、 前記バス監視手段は、データ制御の矛盾を検出した時、
   前記バスアービタに通知し解除の指示があるまでバスア
   クセスを禁止することを特徴とする請求項１記載の情報
   制御装置。
5. 【請求項５】 前記バス監視手段は、データ制御の矛盾
   を検出したことにより前記バスアービタがバスアクセス
   を禁止した時、その時エラーを検出されたＣＰＵ装置が
   障害処理を実行している間、他ＣＰＵ装置が命令処理を
   停止することを特徴とする請求項１又は４の何れかに記
   載の情報制御装置。
6. 【請求項６】 前記バス監視手段は、データ制御の矛盾
   を検出したことを記憶する記憶手段を備え、再び同アド
   レスがバス上に送出された時、無効を指示することを特
   徴とする請求項１記載の情報処理装置。