JPS6134645A - 二重化メモリ制御方式 - Google Patents
二重化メモリ制御方式Info
- Publication number
- JPS6134645A JPS6134645A JP15531384A JP15531384A JPS6134645A JP S6134645 A JPS6134645 A JP S6134645A JP 15531384 A JP15531384 A JP 15531384A JP 15531384 A JP15531384 A JP 15531384A JP S6134645 A JPS6134645 A JP S6134645A
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- JP
- Japan
- Prior art keywords
- data
- memory
- systems
- control
- write
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はプロセッサが二重化または複数構成で、メモリ
装置が二重化され、両系のメモリに同一データを記憶す
るシステムに係り、特に、書込み動作直後に、両系のメ
モリ内容が同一であることを保証するに好適なメモリ制
御方式に関する。
装置が二重化され、両系のメモリに同一データを記憶す
るシステムに係り、特に、書込み動作直後に、両系のメ
モリ内容が同一であることを保証するに好適なメモリ制
御方式に関する。
従来、複数または二重化プロセッサからアクセスされる
二重化メモリ装置を有する情報処理装置において、両系
のメモリに同一データを記憶する場合、あるプロセッサ
からの書込みデータを同時に両系のメモリに書込む方式
が良（用いられている。この場合一方のメモリ（一般に
は現用系）の障害等により、システムとして使用するデ
ータを他系（予備系）から読取るために、上記現用系／
予備系の切替えが行なわれ。
二重化メモリ装置を有する情報処理装置において、両系
のメモリに同一データを記憶する場合、あるプロセッサ
からの書込みデータを同時に両系のメモリに書込む方式
が良（用いられている。この場合一方のメモリ（一般に
は現用系）の障害等により、システムとして使用するデ
ータを他系（予備系）から読取るために、上記現用系／
予備系の切替えが行なわれ。
システムとして外部から要求される処理を中断すること
なく続行することが要求される。したがって、この様な
システムでは、常に上記両系のメモリの記憶内容が同一
であることが要求される。ところが、従来、これら両系
の記憶内容。
なく続行することが要求される。したがって、この様な
システムでは、常に上記両系のメモリの記憶内容が同一
であることが要求される。ところが、従来、これら両系
の記憶内容。
を同一にする方法として、次の様な方法が良く用いられ
ている。すなわち、ある特定のプロセッサ及びソフトウ
ェアにより、現用系のメモリの記憶内容を予備系のメモ
リヘコピーする。
ている。すなわち、ある特定のプロセッサ及びソフトウ
ェアにより、現用系のメモリの記憶内容を予備系のメモ
リヘコピーする。
この場合、上記コピー処理する同期及びデータ量により
、各々定期／不定期及び、ある同期。
、各々定期／不定期及び、ある同期。
毎に部分的にあるいは全データを一括コピーする方法等
、システムにより異なる。しかし上記いずれの方式にお
いても共通して次の様な欠点を有する。すなわち、上記
両系への同一データ。
、システムにより異なる。しかし上記いずれの方式にお
いても共通して次の様な欠点を有する。すなわち、上記
両系への同一データ。
書込の後に、上記コピー処理して、同系を同一の記憶内
容にするまでの間に、何らかの要因で。
容にするまでの間に、何らかの要因で。
現用系／予備系の切替による、処理の続行が要。
求されることがある。ここでもし、上記同一デ。
−タの両系への書込み動作時に、何かの原因で、。
予備系のメモリ装置で曹込みエラーが発生し、。
現用系と異なる記憶内容となっていた場合は、。
上記現用系／予備系の切替えにより、予備系（切替後は
新たな現用糸となることが多い）の記憶内容での処理が
続行不可能となり、さらにはシステムダウンとなること
があるという欠点かを有する。
新たな現用糸となることが多い）の記憶内容での処理が
続行不可能となり、さらにはシステムダウンとなること
があるという欠点かを有する。
〔発明の目的〕 。
本発明の目的は、二重化構成をとり、常に両系に、同一
データを記憶しておく必要のあるメモリ装置において、
両系への同一“データの書込み動作を、上記メモリ装置
へアクセスするプロセッサ及びソフトウェアの介入無し
に、メモリ装置内で保証するための手段及び方法を提供
するにある。
データを記憶しておく必要のあるメモリ装置において、
両系への同一“データの書込み動作を、上記メモリ装置
へアクセスするプロセッサ及びソフトウェアの介入無し
に、メモリ装置内で保証するための手段及び方法を提供
するにある。
一般にメモリ装置では、書込み動作か正しいか否かは、
書込んだデータな読取った時にのみ判かる。本発明は二
重化メモリ装置において、両系に同一データが書込まれ
たが否かは、両系のデータを読取って、各々比較照合す
ることで判定で診ることに着目し、上記両系への同一デ
ータ書込みの直後に、各々の系で同一番地のデータを読
取り、この読取りデータ同志を比較し、。
書込んだデータな読取った時にのみ判かる。本発明は二
重化メモリ装置において、両系に同一データが書込まれ
たが否かは、両系のデータを読取って、各々比較照合す
ることで判定で診ることに着目し、上記両系への同一デ
ータ書込みの直後に、各々の系で同一番地のデータを読
取り、この読取りデータ同志を比較し、。
もし異なっていれば再び同一データな両系に書込むメモ
リ制御方式である。
リ制御方式である。
以下、本発明の一実施例を図により説明ち。
図において１，１１はプロセッサ（各々ｃｐ、ｃｐ′）
。
。
２．２Ｉはメモリ制御装置（各々ＭＣ，ＭＣ’ ） ５
．５’は各。
．５’は各。
々上記ＭＣ、ＭＣ’により制御されるメモリ（各々Ｍ９
、Ｍｔ）である。ここではプロセッサ及びメモリ装置は
共に二重化されたシステムについて述べる。
、Ｍｔ）である。ここではプロセッサ及びメモリ装置は
共に二重化されたシステムについて述べる。
したがって、いまＣＰ −ＭＣ−Ｍの系を現用系。
一方ＣＰ’ −ＭＣｌ−ＭＩの系を予備系とし、システ
。
。
ムとしての処理は、ＣＰ及びそのソフトウェアが。
司どっているものとする。また本システムではＣＰから
のメモリへの書込みは、Ｍ及びＭＰの両系１に対して行
なわれ、Ｍ及びＭ′の記憶内容は常に。
のメモリへの書込みは、Ｍ及びＭＰの両系１に対して行
なわれ、Ｍ及びＭ′の記憶内容は常に。
同じにしておくことが要求されているものとす。
る。
次にこれらの動作について説明する。
はじめに、４，４ＪはＣＰ及びＣＰ’と、各々Ｍｅ及び
ＭＣ’との間で、メモリへの書込み／読取り動作をする
ための信号制御線であり、５，５＃はこれらの制御信号
によりＭＣ及びＭＣＩ内部、さらにＭ及びＭ＝の制御と
するための制御回路（各々ＣＴＬ 。
ＭＣ’との間で、メモリへの書込み／読取り動作をする
ための信号制御線であり、５，５＃はこれらの制御信号
によりＭＣ及びＭＣＩ内部、さらにＭ及びＭ＝の制御と
するための制御回路（各々ＣＴＬ 。
ＣＴＬ’ ）である。またこれらＣＴＬとＣＴＬＩとの
間には、両系ＭＣ及びＭＣｌ間の制御情報の授受のため
に、６の交差制御線がある。
間には、両系ＭＣ及びＭＣｌ間の制御情報の授受のため
に、６の交差制御線がある。
いま、ＣＰから両系のメモリすなわちＭ及びＭ＃に同一
データを書込む動作について説明する。
データを書込む動作について説明する。
ＣＰからの書込みデータは、７のアドレス及び書込みデ
ータ線を介して一担ＭＣ内のバッファ（ＢＡ）８に保持
される。次に、この保持されているアドレス及び書込み
データは、さらに９のアドレス線及び書込みデータ線を
介して１０の選択回路（５ＥＬＯ）と、１１の選択回路
（５ＥＬ１ ）へ送られる。一方、５ＥＬＯでは（、’
ＴＬの制御によりまず、上記ＢＡからのアドレス及び書
込みデータを選択し、これらはさらに、１２のアドレス
線及び書込みデータ線を介して、１５のメモリバッファ
（ＭＢＡ）へ送る。他方、５ＥＬ１でも、上記同様ＣＴ
Ｌの制御により、まず、ＢＡからのアドレス及び書込み
データを選択し、１４の交差線を介して、予備系の選択
回路（ＳＥＬＯ′）ノ１０＋へ送る。さらニ５ＥＬＯｒ
ではＣＴＬ′の制御によりこれらを選択し１２・を介し
て、予備系のメモリバッファ（ＭＢＡＩ）の１５’へ送
る。
ータ線を介して一担ＭＣ内のバッファ（ＢＡ）８に保持
される。次に、この保持されているアドレス及び書込み
データは、さらに９のアドレス線及び書込みデータ線を
介して１０の選択回路（５ＥＬＯ）と、１１の選択回路
（５ＥＬ１ ）へ送られる。一方、５ＥＬＯでは（、’
ＴＬの制御によりまず、上記ＢＡからのアドレス及び書
込みデータを選択し、これらはさらに、１２のアドレス
線及び書込みデータ線を介して、１５のメモリバッファ
（ＭＢＡ）へ送る。他方、５ＥＬ１でも、上記同様ＣＴ
Ｌの制御により、まず、ＢＡからのアドレス及び書込み
データを選択し、１４の交差線を介して、予備系の選択
回路（ＳＥＬＯ′）ノ１０＋へ送る。さらニ５ＥＬＯｒ
ではＣＴＬ′の制御によりこれらを選択し１２・を介し
て、予備系のメモリバッファ（ＭＢＡＩ）の１５’へ送
る。
この様に、現用系のプロセッサＣＰからのメモリアドレ
ス及び書込みデータが、現用系／予備系の両メそリバッ
ファＭＢＡ 、ＭＢＡＩにセットされた後に各々の制御
回路ＣＴＬ 、ＣＴＬＩの制御により各々のメモリＭ及
びＭｌへ書込みが行なわれる。この場合、各々のメモリ
へのアドレス及び書込データは、各々１５．１５’のア
ドレス、書込みデータ線を介して送られ、制御信号は各
々１６．１６・の制御線を介して送られる。
ス及び書込みデータが、現用系／予備系の両メそリバッ
ファＭＢＡ 、ＭＢＡＩにセットされた後に各々の制御
回路ＣＴＬ 、ＣＴＬＩの制御により各々のメモリＭ及
びＭｌへ書込みが行なわれる。この場合、各々のメモリ
へのアドレス及び書込データは、各々１５．１５’のア
ドレス、書込みデータ線を介して送られ、制御信号は各
々１６．１６・の制御線を介して送られる。
次に本発明の特徴となる手段及び動作について説明する
。
。
上記の様に、現用系のプロセッサから、両系のメモリへ
同一データを書込んだ後に、各々の制御回路ＣＴＬ 、
ＣＴＬＩは、各々のメモリから、読取り、データ線１７
．１７’を介して読取り、各々１８゜１８’の読取りデ
ータバッファ（各々ＲＢ、ＲＢＩ）へ保持する。次に、
現用系においては、上記読取りデータは、１９の読取り
データ線を介して、５ＥＬ１及び２０の比較回路（ＭＡ
Ｔ ）へ送られる。一方予備系においては、同様に１９
’の読取りデータ線を介してＳＥＬ′及び１４′の交差
線を介して現用系の比較回路ＭＡＴへ送られる。ここで
、比較回路ＭＡＴにより、両系の読取りデータを比較照
合し、その結果、すなわち、一致あるいは不一致かの情
報を２１の信号線を介して、制御回路ＣＴＬへ送る。
同一データを書込んだ後に、各々の制御回路ＣＴＬ 、
ＣＴＬＩは、各々のメモリから、読取り、データ線１７
．１７’を介して読取り、各々１８゜１８’の読取りデ
ータバッファ（各々ＲＢ、ＲＢＩ）へ保持する。次に、
現用系においては、上記読取りデータは、１９の読取り
データ線を介して、５ＥＬ１及び２０の比較回路（ＭＡ
Ｔ ）へ送られる。一方予備系においては、同様に１９
’の読取りデータ線を介してＳＥＬ′及び１４′の交差
線を介して現用系の比較回路ＭＡＴへ送られる。ここで
、比較回路ＭＡＴにより、両系の読取りデータを比較照
合し、その結果、すなわち、一致あるいは不一致かの情
報を２１の信号線を介して、制御回路ＣＴＬへ送る。
次の制御回路ＣＴＬは上記結果に基づいて、まず１一致
”していれば２のメモリ制御装置ＭＣとプロセッサＣＰ
との間の同期信号やその他の制御情報等を４の制御線を
介してプロセッサＣＰへ送り、上記一連のメモリ書込み
動作を終了する。
”していれば２のメモリ制御装置ＭＣとプロセッサＣＰ
との間の同期信号やその他の制御情報等を４の制御線を
介してプロセッサＣＰへ送り、上記一連のメモリ書込み
動作を終了する。
ところが、上記比較結果が”不一致”の場合には、現用
系の制御回路ＣＴＬは、次の様な制御を行なう。
系の制御回路ＣＴＬは、次の様な制御を行なう。
すなわち、８のバッファＢＡに保持している、上記アド
レス及び書込みデータを再び、両系のメモリバッファＭ
ＢＡ及びＭＢＡＩにセットするため、自系の制御をする
と共に、６の交差制御線を介して予備系の制御回路ＣＴ
Ｌ’へ通知する。しかる後に、両系の制御回路ＣＴＬ
、ＣＴＬＩは各々上記アドレスに対して、同一書込みデ
ータを各々のメモ。
レス及び書込みデータを再び、両系のメモリバッファＭ
ＢＡ及びＭＢＡＩにセットするため、自系の制御をする
と共に、６の交差制御線を介して予備系の制御回路ＣＴ
Ｌ’へ通知する。しかる後に、両系の制御回路ＣＴＬ
、ＣＴＬＩは各々上記アドレスに対して、同一書込みデ
ータを各々のメモ。
す５，５＃に再度書込みを行う。さらにこれらの書。
込みが完了したことを確認した後に、現用系制御回路Ｃ
ＴＬは、上記と同様に、２のメモリ制御装置ＭＣとプロ
セッサＣＰとの間の同期信号やその他の制御情報等を４
の制御線を介して、プロセッサＣＰへ送り、一連のメモ
リ書込み動作を終了する。ところで上記の動作は、いず
れか一方の。
ＴＬは、上記と同様に、２のメモリ制御装置ＭＣとプロ
セッサＣＰとの間の同期信号やその他の制御情報等を４
の制御線を介して、プロセッサＣＰへ送り、一連のメモ
リ書込み動作を終了する。ところで上記の動作は、いず
れか一方の。
系が現用系で他方が予備系であれば、いずれの。
系が現用系となっても実現できることは明らかである。
本発明によれば、二重化構成で、常に両系に同一データ
を記憶しておく必要のあるメモリ装置において、同一内
容の書込み動作が、上記メモリ装置へアクセスするプロ
セッサ及びソフトウェアの介入無しに、保証できるので
、プロセッサ及びソフトウェアにより、上記両系の記憶
内容を一致させるための独自の制御が不要となるばかり
でなく、いずれか一方の系の書込みエラーによる両系の
記憶内容の不一致の発生を常に排除できるという効果が
ある。
を記憶しておく必要のあるメモリ装置において、同一内
容の書込み動作が、上記メモリ装置へアクセスするプロ
セッサ及びソフトウェアの介入無しに、保証できるので
、プロセッサ及びソフトウェアにより、上記両系の記憶
内容を一致させるための独自の制御が不要となるばかり
でなく、いずれか一方の系の書込みエラーによる両系の
記憶内容の不一致の発生を常に排除できるという効果が
ある。
図は、本発明の一実施例を示すシステム及びメモリ制御
装置内のブロック図である。 １．１１・・・プロセッサ、２，２′・・・メモリ制御
装置、３．５′・・・メモリ、４．４′・・・制御線、
５，５′・・・制御回路、６・・・交差信号線、１１．
１１・・・・選択回路、１２．１２’・・・アドレス、
書込みデータ線、 １５．１５’・・・メモリバッフ
ァ、１４．１４’・・・交差線、１６．１６’・・・制
御線、２０ 、２０・・・・比較回路、２１．２１’・
・・信号線。
装置内のブロック図である。 １．１１・・・プロセッサ、２，２′・・・メモリ制御
装置、３．５′・・・メモリ、４．４′・・・制御線、
５，５′・・・制御回路、６・・・交差信号線、１１．
１１・・・・選択回路、１２．１２’・・・アドレス、
書込みデータ線、 １５．１５’・・・メモリバッフ
ァ、１４．１４’・・・交差線、１６．１６’・・・制
御線、２０ 、２０・・・・比較回路、２１．２１’・
・・信号線。
Claims (1)
- メモリ及びメモリ制御装置が二重化構成で、複数のプロ
セッサを有し、上記メモリ制御装置間で、データ線及び
制御線を相互に交差し、上記１つのプロセッサからの同
一データを上記二重化された各々のメモリ制御装置によ
り、上記二重化された両系のメモリへ書込み記憶する情
報処理装置において、上記１つのプロセッサから、上記
両系のメモリへ同一データの書込みを行った直後に、上
記両系のメモリ制御装置内に、各々のメモリから上記書
込みデータを読取る手段と、予め指定された一方のメモ
リ制御装置内に、上記読取りデータの内容を比較照合す
る手段とを有し、上記データの比較照合結果が不一致の
場合には、上記書込みデータを再度、両系のメモリへ書
込むことを特徴とする二重化メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15531384A JPS6134645A (ja) | 1984-07-27 | 1984-07-27 | 二重化メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15531384A JPS6134645A (ja) | 1984-07-27 | 1984-07-27 | 二重化メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134645A true JPS6134645A (ja) | 1986-02-18 |
Family
ID=15603156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15531384A Pending JPS6134645A (ja) | 1984-07-27 | 1984-07-27 | 二重化メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134645A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134555A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | 共通メモリ制御方式 |
| JPH03204746A (ja) * | 1990-01-08 | 1991-09-06 | Fujitsu Ltd | 二重化共有メモリ自己診断方式 |
| JPH06348604A (ja) * | 1993-06-04 | 1994-12-22 | Nec Corp | メモリコピー方式 |
| JP2010205261A (ja) * | 2009-02-04 | 2010-09-16 | Yokogawa Electric Corp | パラメータコピー方法およびパラメータコピー装置 |
| JP2011081705A (ja) * | 2009-10-09 | 2011-04-21 | Hitachi Ltd | メモリ制御装置及びメモリ制御装置の制御方法 |
-
1984
- 1984-07-27 JP JP15531384A patent/JPS6134645A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134555A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | 共通メモリ制御方式 |
| JPH03204746A (ja) * | 1990-01-08 | 1991-09-06 | Fujitsu Ltd | 二重化共有メモリ自己診断方式 |
| JPH06348604A (ja) * | 1993-06-04 | 1994-12-22 | Nec Corp | メモリコピー方式 |
| JP2010205261A (ja) * | 2009-02-04 | 2010-09-16 | Yokogawa Electric Corp | パラメータコピー方法およびパラメータコピー装置 |
| JP2011081705A (ja) * | 2009-10-09 | 2011-04-21 | Hitachi Ltd | メモリ制御装置及びメモリ制御装置の制御方法 |
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