JPH06119253A - 二重化メモリ制御装置 - Google Patents
二重化メモリ制御装置Info
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- JPH06119253A JPH06119253A JP4264565A JP26456592A JPH06119253A JP H06119253 A JPH06119253 A JP H06119253A JP 4264565 A JP4264565 A JP 4264565A JP 26456592 A JP26456592 A JP 26456592A JP H06119253 A JPH06119253 A JP H06119253A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1658—Data re-synchronization of a redundant component, or initial sync of replacement, additional or spare unit
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
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Abstract
(57)【要約】
【目的】 ハードウェアの機構およびソフトウェアの制
御を煩雑にすることなく、二以上のメモリに同一のデー
タを記憶させるメモリコピー実行することにより、装置
の処理能力の低下を防止することにある。 【構成】 プロセッサ１１，１３から二以上のメモリ
３，２７の読み出しアドレスをラッチする第１のアドレ
スレジスタ１７，３１と、プロセッサから二以上のメモ
リへの書き込みアドレスをラッチする第２のアドレスレ
ジスタ１９，３３と、この第２のアドレスレジスタにラ
ッチされているアドレスと前記第１のアドレスレジスタ
にラッチされているアドレスとを比較する比較手段２
１，３５と、この比較手段により前記第１のアドレスレ
ジスタと第２のアドレスレジスタとにラッチされている
アドレスが一致すると前記二以上のメモリのうち一方の
メモリに記憶されているデータを他方のメモリにコピー
している場合、前記プロセッサから当該二以上のメモリ
へのデータの記憶を禁止する手段１５，２９とを備えた
ことにより、装置の処理能力の低下を防止できる。
御を煩雑にすることなく、二以上のメモリに同一のデー
タを記憶させるメモリコピー実行することにより、装置
の処理能力の低下を防止することにある。 【構成】 プロセッサ１１，１３から二以上のメモリ
３，２７の読み出しアドレスをラッチする第１のアドレ
スレジスタ１７，３１と、プロセッサから二以上のメモ
リへの書き込みアドレスをラッチする第２のアドレスレ
ジスタ１９，３３と、この第２のアドレスレジスタにラ
ッチされているアドレスと前記第１のアドレスレジスタ
にラッチされているアドレスとを比較する比較手段２
１，３５と、この比較手段により前記第１のアドレスレ
ジスタと第２のアドレスレジスタとにラッチされている
アドレスが一致すると前記二以上のメモリのうち一方の
メモリに記憶されているデータを他方のメモリにコピー
している場合、前記プロセッサから当該二以上のメモリ
へのデータの記憶を禁止する手段１５，２９とを備えた
ことにより、装置の処理能力の低下を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサにより二以
上のメモリに同一のデータを記憶させる二重化メモリ制
御装置のうち、特にハードウェア機構およびソフトウェ
アの制御を煩雑にすることなくメモリコピーを実行する
二重化メモリ制御装置に関する。
上のメモリに同一のデータを記憶させる二重化メモリ制
御装置のうち、特にハードウェア機構およびソフトウェ
アの制御を煩雑にすることなくメモリコピーを実行する
二重化メモリ制御装置に関する。
【０００２】
【従来の技術】一般に、計算機においてデータを保護す
るためにメモリを二重化するメモリ方式が採用されてい
る。上記二重化メモリ方式は、プロセッサから、例え
ば、稼働系および待機系の二つのメモリに同一のデータ
を記憶させてデータの保護を向上するものである。上記
稼働系と待機系のメモリのうち、待機系のメモリが故障
すると二重化メモリ方式は、当該故障した待機系のメモ
リを復旧させ、稼働系のメモリに記憶されているデータ
を復旧された待機系のメモリにコピーするメモリコピー
を実行するものである。メモリコピーにより稼働系のメ
モリおよび待機系のメモリに記憶されるデータが一致す
ることになる。上記メモリコピーの第１の方式は、メモ
リコピー時に入出力装置を含む他のプロセッサからのア
クセスを禁止して、稼働系のメモリに記憶されているデ
ータを復旧された待機系のメモリに記憶させる。また、
メモリコピーの第２の方式は、復旧された待機系のメモ
リをブロック単位に区切り、当該ブロック単位毎に稼働
系のメモリに記憶されているデータをコピーする。この
ように、上記第１の方式または第２の方式によりメモリ
コピーを実行するものであった。
るためにメモリを二重化するメモリ方式が採用されてい
る。上記二重化メモリ方式は、プロセッサから、例え
ば、稼働系および待機系の二つのメモリに同一のデータ
を記憶させてデータの保護を向上するものである。上記
稼働系と待機系のメモリのうち、待機系のメモリが故障
すると二重化メモリ方式は、当該故障した待機系のメモ
リを復旧させ、稼働系のメモリに記憶されているデータ
を復旧された待機系のメモリにコピーするメモリコピー
を実行するものである。メモリコピーにより稼働系のメ
モリおよび待機系のメモリに記憶されるデータが一致す
ることになる。上記メモリコピーの第１の方式は、メモ
リコピー時に入出力装置を含む他のプロセッサからのア
クセスを禁止して、稼働系のメモリに記憶されているデ
ータを復旧された待機系のメモリに記憶させる。また、
メモリコピーの第２の方式は、復旧された待機系のメモ
リをブロック単位に区切り、当該ブロック単位毎に稼働
系のメモリに記憶されているデータをコピーする。この
ように、上記第１の方式または第２の方式によりメモリ
コピーを実行するものであった。
【０００３】
【発明が解決しようとする課題】ところで、従来のメモ
リ制御装置によるメモリコピーの第１の方式は、待機系
のメモリにデータが記憶されるまで時間を要し、その
間、他のプロセッサから稼働系および待機系のメモリを
アクセスすることが出来ないため、装置の処理能力の低
下を招来する問題があった。
リ制御装置によるメモリコピーの第１の方式は、待機系
のメモリにデータが記憶されるまで時間を要し、その
間、他のプロセッサから稼働系および待機系のメモリを
アクセスすることが出来ないため、装置の処理能力の低
下を招来する問題があった。
【０００４】また、メモリコピーの第２の方式は、コピ
ーの単位であるブロック領域へのプロセッサ等のアクセ
スを禁止する回路等のハードウェアの機構が煩雑になる
とともに、コピー単位であるブロック領域に他のプロセ
ッサ等からデータが書込まれたか否かをチェックするソ
フトウェアが必要になり、ソフトウェアの制御も煩雑に
なる問題があった。
ーの単位であるブロック領域へのプロセッサ等のアクセ
スを禁止する回路等のハードウェアの機構が煩雑になる
とともに、コピー単位であるブロック領域に他のプロセ
ッサ等からデータが書込まれたか否かをチェックするソ
フトウェアが必要になり、ソフトウェアの制御も煩雑に
なる問題があった。
【０００５】本発明は、このような従来の課題を解決す
るためになされるものであり、その目的としては、ハー
ドウェアの機構およびソフトウェアの制御を煩雑にする
ことなく、二以上のメモリに同一のデータを記憶させる
メモリコピーを実行することにより、装置の処理能力の
低下を防止する二重化メモリ制御装置を提供することに
ある。
るためになされるものであり、その目的としては、ハー
ドウェアの機構およびソフトウェアの制御を煩雑にする
ことなく、二以上のメモリに同一のデータを記憶させる
メモリコピーを実行することにより、装置の処理能力の
低下を防止する二重化メモリ制御装置を提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、プロセッサにより二以上のメモリに同一
のデータを記憶させる二重化メモリ制御装置において、
前記プロセッサから二以上のメモリの読み出しアドレス
をラッチする第１のアドレスレジスタと、前記プロセッ
サから二以上のメモリへの書き込みアドレスをラッチす
る第２アドレスレジスタと、この第２のアドレスレジス
タにラッチされているアドレスと前記第１のアドレスレ
ジスタにラッチされているアドレスとを比較する比較手
段と、この比較手段により前記第１のアドレスレジスタ
と第２のアドレスレジスタとにラッチされているアドレ
スが一致すると前記二以上のメモリのうち一方のメモリ
に記憶されているデータを他方のメモリにコピーしてい
る場合、前記プロセッサから当該二以上のメモリへのデ
ータの記憶を禁止する手段とを備えたことを要旨とす
る。
め、本発明は、プロセッサにより二以上のメモリに同一
のデータを記憶させる二重化メモリ制御装置において、
前記プロセッサから二以上のメモリの読み出しアドレス
をラッチする第１のアドレスレジスタと、前記プロセッ
サから二以上のメモリへの書き込みアドレスをラッチす
る第２アドレスレジスタと、この第２のアドレスレジス
タにラッチされているアドレスと前記第１のアドレスレ
ジスタにラッチされているアドレスとを比較する比較手
段と、この比較手段により前記第１のアドレスレジスタ
と第２のアドレスレジスタとにラッチされているアドレ
スが一致すると前記二以上のメモリのうち一方のメモリ
に記憶されているデータを他方のメモリにコピーしてい
る場合、前記プロセッサから当該二以上のメモリへのデ
ータの記憶を禁止する手段とを備えたことを要旨とす
る。
【０００７】
【作用】上述の如く構成すれば、プロセッサから二以上
のメモリへの書き込みアドレスをラッチする第２のアド
レスレジスタにラッチされているアドレスとプロセッサ
から二以上のメモリの読み出しアドレスをラッチする第
１のアドレスレジスタにラッチされているアドレスとを
比較する。比較により前記第１のアドレスレジスタと第
２のアドレスレジスタとにラッチされているアドレスが
一致すると通常の動作の場合は、メモリへの書き込みを
許可する。一方、前記二以上のメモリのうち一方のメモ
リに記憶されているデータを他方のメモリにコピーして
いる場合、前記プロセッサから当該二以上のメモリへの
データの記憶を禁止するので、ハードウェアの機構等を
煩雑にすることなくメモリコピーを実行できる。
のメモリへの書き込みアドレスをラッチする第２のアド
レスレジスタにラッチされているアドレスとプロセッサ
から二以上のメモリの読み出しアドレスをラッチする第
１のアドレスレジスタにラッチされているアドレスとを
比較する。比較により前記第１のアドレスレジスタと第
２のアドレスレジスタとにラッチされているアドレスが
一致すると通常の動作の場合は、メモリへの書き込みを
許可する。一方、前記二以上のメモリのうち一方のメモ
リに記憶されているデータを他方のメモリにコピーして
いる場合、前記プロセッサから当該二以上のメモリへの
データの記憶を禁止するので、ハードウェアの機構等を
煩雑にすることなくメモリコピーを実行できる。
【０００８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【０００９】図１は本発明の二重化メモリ制御装置に係
る一実施例の制御を示すブロック図である。
る一実施例の制御を示すブロック図である。
【００１０】同図において、稼働系のメモリ制御装置１
は、メモリ３のデータの記憶を制御するものであり、制
御線５、システムバス７を介してサービスプロセッサ
９、プロセッサ１１、プロセッサ１３に接続している。
は、メモリ３のデータの記憶を制御するものであり、制
御線５、システムバス７を介してサービスプロセッサ
９、プロセッサ１１、プロセッサ１３に接続している。
【００１１】上記メモリ制御装置１は、解読書込み指示
回路１５、アドレスレジスタ１７、アドレスレジスタ１
９および比較器２１を備えている。解読書込み指示回路
１５は、プロセッサ１１又はプロセッサ１３から制御線
５を介して伝送されるメモリアクセスの種類を示す、例
えば、４ビット構成のコマンドを解読する。解読により
通常時にメモリ３にデータを書き込む場合またはメモリ
３に記憶されているデータを後述するメモリ２７に記憶
させるメモリコピーの場合、解読書込み指示回路１５
は、メモリ３に接続されている書き込み許可を示す信号
線１０７をアクティブにする。アドレスレジスタ１７
は、メモリコピーのときプロセッサ１１，１３から入力
されるメモリ３の読出しアドレスが入力されると解読書
込み指示回路１５によりホールド信号１０１をアクティ
ブにされてラッチする。
回路１５、アドレスレジスタ１７、アドレスレジスタ１
９および比較器２１を備えている。解読書込み指示回路
１５は、プロセッサ１１又はプロセッサ１３から制御線
５を介して伝送されるメモリアクセスの種類を示す、例
えば、４ビット構成のコマンドを解読する。解読により
通常時にメモリ３にデータを書き込む場合またはメモリ
３に記憶されているデータを後述するメモリ２７に記憶
させるメモリコピーの場合、解読書込み指示回路１５
は、メモリ３に接続されている書き込み許可を示す信号
線１０７をアクティブにする。アドレスレジスタ１７
は、メモリコピーのときプロセッサ１１，１３から入力
されるメモリ３の読出しアドレスが入力されると解読書
込み指示回路１５によりホールド信号１０１をアクティ
ブにされてラッチする。
【００１２】アドレスレジスタ１９は、プロセッサ１１
またはプロセッサ１３からシステムバス７を介して入力
されるメモリ３の通常の書き込みアドレス、または、メ
モリコピー時の書き込みアドレスをラッチする。比較器
２１は、アドレスレジスタ１７とアドレスレジスタ１９
とにラッチされているアドレスを解読書込み指示回路１
５に接続されている信号線１０３がイネーブルにされる
と比較して、アドレスが同一の場合に解読書込み指示回
路１５に接続されている一致を示す信号線１０５をアク
ティブにする。
またはプロセッサ１３からシステムバス７を介して入力
されるメモリ３の通常の書き込みアドレス、または、メ
モリコピー時の書き込みアドレスをラッチする。比較器
２１は、アドレスレジスタ１７とアドレスレジスタ１９
とにラッチされているアドレスを解読書込み指示回路１
５に接続されている信号線１０３がイネーブルにされる
と比較して、アドレスが同一の場合に解読書込み指示回
路１５に接続されている一致を示す信号線１０５をアク
ティブにする。
【００１３】ここで、上記メモリ２７に障害が発生した
後に復旧したメモリ２７にメモリ３の所定アドレスに記
憶されているデータを記憶するメモリコピーの場合は、
プロセッサ１１からメモリコピー時の読出しアドレスが
アドレスレジスタ１７にラッチされ、メモリコピー時の
書込みアドレスがアドレスレジスタ１９にラッチされ
る。比較器２１は、アドレスレジスタ１７と１９とを比
較して一致するとき一致を示す信号線１０５をアクティ
ブにする。信号線１０５がアクティブになると解読書込
み指示回路１５は、書込み許可を示す信号線１０７をア
クティブにしてメモリ３からメモリ２７へのメモリコピ
ーが開始される。メモリコピー中にプロセッサ１３は、
メモリ３にデータを書込むためにアドレスをシステムバ
ス７を介してアドレスレジスタ１９に伝送する。アドレ
スレジスタ１９にアドレスが伝送されると比較器２１
は、アドレスレジスタ１７と１９とを比較して一致する
と信号線１０５をアクティブにする。信号線１０５がア
クティブになると解読書込み指示回路１５は、既に、メ
モリコピー中である旨を示すフラグ（図示せず）が立ち
上がり状態のため、書込み許可を示す信号線１０７をネ
ガティブにする。これにより、プロセッサ１３からメモ
リ３への書込みが禁止されて、メモリ３とメモリ２７と
のデータの同一性が保持できる。また、メモリ制御装置
１は、プロセッサ１１またはプロセッサ１３から出力さ
れるデータをメモリ３に伝送するデータバス２３を備え
ている。
後に復旧したメモリ２７にメモリ３の所定アドレスに記
憶されているデータを記憶するメモリコピーの場合は、
プロセッサ１１からメモリコピー時の読出しアドレスが
アドレスレジスタ１７にラッチされ、メモリコピー時の
書込みアドレスがアドレスレジスタ１９にラッチされ
る。比較器２１は、アドレスレジスタ１７と１９とを比
較して一致するとき一致を示す信号線１０５をアクティ
ブにする。信号線１０５がアクティブになると解読書込
み指示回路１５は、書込み許可を示す信号線１０７をア
クティブにしてメモリ３からメモリ２７へのメモリコピ
ーが開始される。メモリコピー中にプロセッサ１３は、
メモリ３にデータを書込むためにアドレスをシステムバ
ス７を介してアドレスレジスタ１９に伝送する。アドレ
スレジスタ１９にアドレスが伝送されると比較器２１
は、アドレスレジスタ１７と１９とを比較して一致する
と信号線１０５をアクティブにする。信号線１０５がア
クティブになると解読書込み指示回路１５は、既に、メ
モリコピー中である旨を示すフラグ（図示せず）が立ち
上がり状態のため、書込み許可を示す信号線１０７をネ
ガティブにする。これにより、プロセッサ１３からメモ
リ３への書込みが禁止されて、メモリ３とメモリ２７と
のデータの同一性が保持できる。また、メモリ制御装置
１は、プロセッサ１１またはプロセッサ１３から出力さ
れるデータをメモリ３に伝送するデータバス２３を備え
ている。
【００１４】サービスプロセッサ９はメモリ制御装置
１，２５の稼働系または待機系を判別して、メモリコピ
ー時のコピー元をメモリ制御装置１およびメモリ３に、
コピー先を後述するメモリ制御装置２５およびメモリ２
７に信号線１１７，１１９を介して指示するものであ
る。
１，２５の稼働系または待機系を判別して、メモリコピ
ー時のコピー元をメモリ制御装置１およびメモリ３に、
コピー先を後述するメモリ制御装置２５およびメモリ２
７に信号線１１７，１１９を介して指示するものであ
る。
【００１５】プロセッサ１１およびプロセッサ１３は、
メモリ３およびメモリ２７の所定アドレスをアクセスし
てデータの読出し又は書き込みを実行する。なお、プロ
セッサ１１およびプロセッサ１３は、例えば、キーボー
ド等の入出力装置であってもよい。
メモリ３およびメモリ２７の所定アドレスをアクセスし
てデータの読出し又は書き込みを実行する。なお、プロ
セッサ１１およびプロセッサ１３は、例えば、キーボー
ド等の入出力装置であってもよい。
【００１６】一方、待機系にはメモリ制御装置２５、メ
モリ２７があり、当該メモリ制御装置２５は、解読書込
み指示回路２９、アドレスレジスタ３１、アドレスレジ
スタ３３、比較器３５およびデータバス３７を備えてい
る。上述した解読書込み指示回路２９等は前述した稼働
系のメモリ制御装置１と同様の機能を有するため説明を
省略する。
モリ２７があり、当該メモリ制御装置２５は、解読書込
み指示回路２９、アドレスレジスタ３１、アドレスレジ
スタ３３、比較器３５およびデータバス３７を備えてい
る。上述した解読書込み指示回路２９等は前述した稼働
系のメモリ制御装置１と同様の機能を有するため説明を
省略する。
【００１７】なお、解読書込み指示回路２９はアドレス
レジスタ３１にホールド信号を示す信号線１０９、比較
器３５にイネーブル信号を示す信号線１１１およびアド
レスの一致を示す信号線１１３，メモリ２７の書き込み
許可を示す信号線１１５と接続されている。
レジスタ３１にホールド信号を示す信号線１０９、比較
器３５にイネーブル信号を示す信号線１１１およびアド
レスの一致を示す信号線１１３，メモリ２７の書き込み
許可を示す信号線１１５と接続されている。
【００１８】また、メモリ３からメモリ２７にデータを
記憶するメモリコピー中に、例えば、プロセッサ１３か
らメモリ２７のコピーされるアドレスへの書込み要求が
あると解読書き込み指示回路１５は、書込み許可を示す
信号線１１３をネガティブにして書込みを禁止する。
記憶するメモリコピー中に、例えば、プロセッサ１３か
らメモリ２７のコピーされるアドレスへの書込み要求が
あると解読書き込み指示回路１５は、書込み許可を示す
信号線１１３をネガティブにして書込みを禁止する。
【００１９】次に本実施例の作用を図２および図３のタ
イムチャートを用いて説明する。
イムチャートを用いて説明する。
【００２０】まず、計算機に電源投入後、稼働系のメモ
リ３の所定アドレスに記憶されているデータを待機系の
メモリ２７の所定アドレスにメモリコピー中に、他のプ
ロセッサにより同一アドレスへの書込みがない場合を図
２のタイムチャートを用いて説明する。
リ３の所定アドレスに記憶されているデータを待機系の
メモリ２７の所定アドレスにメモリコピー中に、他のプ
ロセッサにより同一アドレスへの書込みがない場合を図
２のタイムチャートを用いて説明する。
【００２１】サービスプロセッサ９は、信号線１１７，
１１９を介して解読書込み指示回路１５，２９にメモリ
３がコピー元、メモリ２７がコピー先である旨を示すコ
マンドを伝送する。上記サービスプロセッサ９からコマ
ンドの伝送後、プロセッサ１１は、メモリコピー時のア
ドレス１０００番地の読み出しを行う（同図（ａ））。
また、同図（ｂ）に示すプロセッサ１１又はプロセッサ
１３に接続されている制御線５は、メモリコピーのリー
ドを示すファンクションを示す（サイクルＴ1）。この
とき、メモリ３の１０００番地には「１２３４」が記憶
されている。
１１９を介して解読書込み指示回路１５，２９にメモリ
３がコピー元、メモリ２７がコピー先である旨を示すコ
マンドを伝送する。上記サービスプロセッサ９からコマ
ンドの伝送後、プロセッサ１１は、メモリコピー時のア
ドレス１０００番地の読み出しを行う（同図（ａ））。
また、同図（ｂ）に示すプロセッサ１１又はプロセッサ
１３に接続されている制御線５は、メモリコピーのリー
ドを示すファンクションを示す（サイクルＴ1）。この
とき、メモリ３の１０００番地には「１２３４」が記憶
されている。
【００２２】上記解読書込み指示回路１５および２９
は、プロセッサ１１から伝送されたコマンドを解読後、
メモリコピーと認識してアドレスレジスタ１７および３
１のホールド信号をアクティブにする（同図（ｄ））。
ホールド信号がアクティブになることにより同図（ｅ）
に示す如くアドレスレジスタ１７は、プロセッサ１１か
らの１０００番地をラッチする（サイクルＴ2 ）。
は、プロセッサ１１から伝送されたコマンドを解読後、
メモリコピーと認識してアドレスレジスタ１７および３
１のホールド信号をアクティブにする（同図（ｄ））。
ホールド信号がアクティブになることにより同図（ｅ）
に示す如くアドレスレジスタ１７は、プロセッサ１１か
らの１０００番地をラッチする（サイクルＴ2 ）。
【００２３】上記アドレスレジスタ１７に１０００番地
がラッチされた後、メモリ制御装置１は、同図（ｃ）に
示す如くメモリ３の１０００番地からデータ「１２３
４」をデータバス２３を介してプロセッサ１１に伝送す
る（サイクルＴ4 ）。
がラッチされた後、メモリ制御装置１は、同図（ｃ）に
示す如くメモリ３の１０００番地からデータ「１２３
４」をデータバス２３を介してプロセッサ１１に伝送す
る（サイクルＴ4 ）。
【００２４】上記データ「１２３４」が伝送されるとプ
ロセッサ１１は、同図（ｂ）に示す如く、制御線５を介
してメモリコピーの書き込みを示す旨を解読書込み指示
回路１５に指示する（サイクルＴ8 ）。
ロセッサ１１は、同図（ｂ）に示す如く、制御線５を介
してメモリコピーの書き込みを示す旨を解読書込み指示
回路１５に指示する（サイクルＴ8 ）。
【００２５】上記解読書込み指示回路１５に指示の後、
アドレスレジスタ１９およびアドレスレジスタ３３は書
き込みアドレスの１０００番地をラッチする（同図
（ｆ））。ラッチ後、解読書込み指示回路１５および２
９は、信号線１０７，１１５をアクティブにして（同図
（ｆ））、メモリ２７の１０００番地にデータ「１２３
４」の書込みが実行される（サイクルＴ9 ）。
アドレスレジスタ１９およびアドレスレジスタ３３は書
き込みアドレスの１０００番地をラッチする（同図
（ｆ））。ラッチ後、解読書込み指示回路１５および２
９は、信号線１０７，１１５をアクティブにして（同図
（ｆ））、メモリ２７の１０００番地にデータ「１２３
４」の書込みが実行される（サイクルＴ9 ）。
【００２６】上記データ「１２３４」の書き込みが実行
されるとメモリ２７は、同図（ｆ）に示す如く１０００
番地にデータ「１２３４」が記憶される（サイクル
Ｔ10）。
されるとメモリ２７は、同図（ｆ）に示す如く１０００
番地にデータ「１２３４」が記憶される（サイクル
Ｔ10）。
【００２７】以上の動作を繰り返しながらメモリ３に記
憶されているデータはメモリ２７に記憶される。
憶されているデータはメモリ２７に記憶される。
【００２８】次に、プロセッサ１１によりメモリ３から
メモリ２７にメモリコピー中にプロセッサ１３によりメ
モリ２７への同一アドレスにデータを書き込む場合を図
３のタイムチャートを用いて説明する。
メモリ２７にメモリコピー中にプロセッサ１３によりメ
モリ２７への同一アドレスにデータを書き込む場合を図
３のタイムチャートを用いて説明する。
【００２９】まず、解読書込み指示回路１５，２９は、
サービスプロセッサ９から制御線５を介して伝送される
コマンドを解読してメモリ３がコピー元、メモリ２７が
コピー先である旨を認識してアドレスレジスタ１７およ
び３１のホールド信号をアクティブにする（同図
（ａ），（ｂ），（ｄ））。ホールド信号がアクティブ
になると同図（ｅ）の示す如くアドレスレジスタ１７
は、プロセッサ１１からの１０００番地をラッチする
（サイクルＴ1 〜Ｔ2 ）。
サービスプロセッサ９から制御線５を介して伝送される
コマンドを解読してメモリ３がコピー元、メモリ２７が
コピー先である旨を認識してアドレスレジスタ１７およ
び３１のホールド信号をアクティブにする（同図
（ａ），（ｂ），（ｄ））。ホールド信号がアクティブ
になると同図（ｅ）の示す如くアドレスレジスタ１７
は、プロセッサ１１からの１０００番地をラッチする
（サイクルＴ1 〜Ｔ2 ）。
【００３０】上記アドレスレジスタ１７に１０００番地
がラッチされた後、データ制御装置１は、同図（ｃ）に
示す如くメモリ３の１０００番地からデータ「１２３
４」をデータバス２３を介してプロセッサ１１に伝送す
る（サイクルＴ4 ）。
がラッチされた後、データ制御装置１は、同図（ｃ）に
示す如くメモリ３の１０００番地からデータ「１２３
４」をデータバス２３を介してプロセッサ１１に伝送す
る（サイクルＴ4 ）。
【００３１】上記データ「１２３４」がプロセッサ１１
に転送された後にプロセッサ１３は、制御線５を介して
ファンクションを通常のライトにして、メモリ３および
メモリ２７の１０００番地にデータ「ＡＢＣＤ」を書き
込むため（同図（ａ）〜（ｃ））、システムバス７を介
して１０００番地をアドレスレジスタ１７，１９，３
１，３３に出力するとともに、データバス２３，３７を
介してデータ「ＡＢＣＤ」を伝送する（サイクル
Ｔ6 ）。
に転送された後にプロセッサ１３は、制御線５を介して
ファンクションを通常のライトにして、メモリ３および
メモリ２７の１０００番地にデータ「ＡＢＣＤ」を書き
込むため（同図（ａ）〜（ｃ））、システムバス７を介
して１０００番地をアドレスレジスタ１７，１９，３
１，３３に出力するとともに、データバス２３，３７を
介してデータ「ＡＢＣＤ」を伝送する（サイクル
Ｔ6 ）。
【００３２】上記アドレスレジスタ１９，３３は、シス
テムバス７を介して書き込み用アドレス１０００番地を
ラッチする（同図（ｆ））。アドレスレジスタ１９，３
３にアドレスがラッチされると解読書込み指示回路１
５，２９は、信号線１０３，１１１をイネーブルにする
（同図（ｇ））。信号線１０３，１１１がイネーブルさ
れると比較器２１はアドレスレジスタ１７とアドレスレ
ジスタ１９とにラッチされているアドレスを比較し、比
較器３５はアドレスレジスタ３１とアドレスレジスタ３
３とにラッチされているアドレスを比較する。比較によ
りアドレスレジスタ１７とアドレスレジスタ１９とにラ
ッチされているアドレスが１０００番地と同一のため比
較器２１は、書き込みを示す信号線１０５をアクティブ
にする（同図（ｈ））。同様に、アドレスレジスタ３
１，３３にラッチされているアドレスが１０００番地と
同一のため比較器３５は、書き込みを示す信号線１１３
をアクティブにする（サイクルＴ7 ）。
テムバス７を介して書き込み用アドレス１０００番地を
ラッチする（同図（ｆ））。アドレスレジスタ１９，３
３にアドレスがラッチされると解読書込み指示回路１
５，２９は、信号線１０３，１１１をイネーブルにする
（同図（ｇ））。信号線１０３，１１１がイネーブルさ
れると比較器２１はアドレスレジスタ１７とアドレスレ
ジスタ１９とにラッチされているアドレスを比較し、比
較器３５はアドレスレジスタ３１とアドレスレジスタ３
３とにラッチされているアドレスを比較する。比較によ
りアドレスレジスタ１７とアドレスレジスタ１９とにラ
ッチされているアドレスが１０００番地と同一のため比
較器２１は、書き込みを示す信号線１０５をアクティブ
にする（同図（ｈ））。同様に、アドレスレジスタ３
１，３３にラッチされているアドレスが１０００番地と
同一のため比較器３５は、書き込みを示す信号線１１３
をアクティブにする（サイクルＴ7 ）。
【００３３】上記信号線１１３がアクティブになると解
読書込み指示回路１５，２９は、通常の書き込みと一致
した事を示す、例えば、回路内に備えられているフラグ
（図示せず）を立ち上げる。フラグの立ち上げ後に解読
書込み指示回路１５，２９は書き込み許可を示す信号線
１０７，１１５をアクティブにすることにより、同図
（ｊ），（ｋ）に示すメモリ３およびメモリ２７の１０
００番地にデータバス２３，３７を介してデータ「ＡＢ
ＣＤ」が書き込まれる（サイクルＴ7 〜Ｔ8 ）。
読書込み指示回路１５，２９は、通常の書き込みと一致
した事を示す、例えば、回路内に備えられているフラグ
（図示せず）を立ち上げる。フラグの立ち上げ後に解読
書込み指示回路１５，２９は書き込み許可を示す信号線
１０７，１１５をアクティブにすることにより、同図
（ｊ），（ｋ）に示すメモリ３およびメモリ２７の１０
００番地にデータバス２３，３７を介してデータ「ＡＢ
ＣＤ」が書き込まれる（サイクルＴ7 〜Ｔ8 ）。
【００３４】一方、プロセッサ１１は、サイクルＴ1 に
おいて読み込んだデータ「１２３４」を書き込むコピー
ライトを制御線５を介して解読書込み指示回路１５，２
９に出力するとともに、データバス２３，３７を介して
データ「１２３４」をメモリ２７に伝送し、書き込み先
のアドレスの１０００番地をアドレスレジスタ１９，３
３に出力する（同図（ａ）〜（ｃ））。上記アドレスレ
ジスタ１９，３３が書き込みを示すアドレスをラッチす
ると解読書込み指示回路１５，２９は、信号線１０３，
１１１をイネーブルにする（同図（ｇ））。信号線１０
３，１１１がイネーブルになると比較器２１はアドレス
レジスタ１７と１９にラッチされているアドレスを比較
し、比較器３５はアドレスレジスタ１７と１９とにラッ
チされているアドレスを比較する（同図（ｅ），
（ｆ））。比較によりラッチしているアドレスが一致し
ているため、比較器２１，３５は書き込み一致を示す信
号線１０５，１１３をアクティブにする（同図
（ｈ））。信号線１０５，１１３がアクティブになると
解読書込み指示回路１５，２９は、通常の書き込みと一
致している事を示すフラグ（図示せず）が立ち上がりの
ため、プロセッサ１３から同一アドレスの１０００番地
に書き込みがあったと判断して、アドレスレジスタ１
９，３３にラッチされているアドレスの書き込みをキャ
ンセルするため、書き込み許可を示す信号線１０７，１
１１をネガティブにする。上記信号線１０７，１１５が
ネガティブのため、アドレスレジスタ１９，３３にラッ
チされているアクティブアドレスの示すメモリ３および
メモリ２７への書き込みが行なわれない（同図
（ｉ））。
おいて読み込んだデータ「１２３４」を書き込むコピー
ライトを制御線５を介して解読書込み指示回路１５，２
９に出力するとともに、データバス２３，３７を介して
データ「１２３４」をメモリ２７に伝送し、書き込み先
のアドレスの１０００番地をアドレスレジスタ１９，３
３に出力する（同図（ａ）〜（ｃ））。上記アドレスレ
ジスタ１９，３３が書き込みを示すアドレスをラッチす
ると解読書込み指示回路１５，２９は、信号線１０３，
１１１をイネーブルにする（同図（ｇ））。信号線１０
３，１１１がイネーブルになると比較器２１はアドレス
レジスタ１７と１９にラッチされているアドレスを比較
し、比較器３５はアドレスレジスタ１７と１９とにラッ
チされているアドレスを比較する（同図（ｅ），
（ｆ））。比較によりラッチしているアドレスが一致し
ているため、比較器２１，３５は書き込み一致を示す信
号線１０５，１１３をアクティブにする（同図
（ｈ））。信号線１０５，１１３がアクティブになると
解読書込み指示回路１５，２９は、通常の書き込みと一
致している事を示すフラグ（図示せず）が立ち上がりの
ため、プロセッサ１３から同一アドレスの１０００番地
に書き込みがあったと判断して、アドレスレジスタ１
９，３３にラッチされているアドレスの書き込みをキャ
ンセルするため、書き込み許可を示す信号線１０７，１
１１をネガティブにする。上記信号線１０７，１１５が
ネガティブのため、アドレスレジスタ１９，３３にラッ
チされているアクティブアドレスの示すメモリ３および
メモリ２７への書き込みが行なわれない（同図
（ｉ））。
【００３５】これにより、メモリ３およびメモリ２７の
１０００番地には新しいデータ「ＡＢＣＤ」が記憶され
たままになる（サイクルＴ9 〜Ｔ10）。
１０００番地には新しいデータ「ＡＢＣＤ」が記憶され
たままになる（サイクルＴ9 〜Ｔ10）。
【００３６】
【発明の効果】以上説明したように、本発明では、二以
上のメモリに同一のデータを記憶させるメモリコピー中
にプロセッサ等から当該メモリに書き込み要求があると
当該書き込み要求を禁止するので、ハードウェアの機構
およびソフトウェアの制御を煩雑にすることにく、二以
上のメモリに同一のデータを記憶させるメモリコピーを
実行することにより、装置の処理能力の低下の防止を実
現できる。
上のメモリに同一のデータを記憶させるメモリコピー中
にプロセッサ等から当該メモリに書き込み要求があると
当該書き込み要求を禁止するので、ハードウェアの機構
およびソフトウェアの制御を煩雑にすることにく、二以
上のメモリに同一のデータを記憶させるメモリコピーを
実行することにより、装置の処理能力の低下の防止を実
現できる。
【図１】本発明の二重化メモリ制御装置に係る一実施例
の制御を示すブロック図である。
の制御を示すブロック図である。
【図２】本発明の動作を示すタイムチャートである。
【図３】本発明の動作を示すタイムチャートである。
１，２５ メモリ制御装置 ３，２７ メモリ １１，１３ プロセッサ １５，２９ 解読書込み指示回路 １７，１９，３１，３３ アドレスレジスタ ２１，３５ 比較器 １０１〜１１５ 信号線
Claims (1)
- 【請求項１】 プロセッサにより二以上のメモリに同一
のデータを記憶させる二重化メモリ制御装置において、 前記プロセッサから二以上のメモリの読み出しアドレス
をラッチする第１のアドレスレジスタと、 前記プロセッサから二以上のメモリへの書き込みアドレ
スをラッチする第２のアドレスレジスタと、 この第２のアドレスレジスタにラッチされているアドレ
スと前記第１のアドレスレジスタにラッチされているア
ドレスとを比較する比較手段と、 この比較手段により前記第１のアドレスレジスタと第２
のアドレスレジスタとにラッチされているアドレスが一
致すると前記二以上のメモリのうち一方のメモリに記憶
されているデータを他方のメモリにコピーしている限
り、前記プロセッサから当該二以上のメモリへのデータ
の記憶を禁止する手段と、 を備えたことを特徴とする二重化メモリ制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264565A JPH06119253A (ja) | 1992-10-02 | 1992-10-02 | 二重化メモリ制御装置 |
| KR1019930020411A KR970007272B1 (ko) | 1992-10-02 | 1993-10-02 | 이중화메모리 제어장치 및 그 방법 |
| US08/710,088 US5701437A (en) | 1992-10-02 | 1996-09-10 | Dual-memory managing apparatus and method including prioritization of backup and update operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264565A JPH06119253A (ja) | 1992-10-02 | 1992-10-02 | 二重化メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119253A true JPH06119253A (ja) | 1994-04-28 |
Family
ID=17405055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4264565A Pending JPH06119253A (ja) | 1992-10-02 | 1992-10-02 | 二重化メモリ制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5701437A (ja) |
| JP (1) | JPH06119253A (ja) |
| KR (1) | KR970007272B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012117434A1 (en) | 2011-02-28 | 2012-09-07 | Hitachi, Ltd. | Method for ensuring consistency between mirrored copies of control information |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061769A (en) * | 1995-09-27 | 2000-05-09 | International Business Machines Corporation | Data set backup in a shared environment |
| JP3658101B2 (ja) * | 1996-09-13 | 2005-06-08 | 株式会社ルネサステクノロジ | データ処理装置 |
| US5915264A (en) * | 1997-04-18 | 1999-06-22 | Storage Technology Corporation | System for providing write notification during data set copy |
| US6226685B1 (en) | 1998-07-24 | 2001-05-01 | Industrial Technology Research Institute | Traffic control circuits and method for multicast packet transmission |
| KR100331330B1 (ko) * | 1998-09-05 | 2002-09-05 | 삼성전자 주식회사 | 참조정보를저장하는방법및장치 |
| US7051173B2 (en) * | 2000-02-04 | 2006-05-23 | Fujitsu Limited | Backup system and method thereof in disk shared file system |
| GB0107608D0 (en) * | 2001-03-27 | 2001-05-16 | Dca Design Int Ltd | Improvements in and relating to an injection device |
| EP1396792B1 (en) * | 2002-09-06 | 2005-06-15 | Sun Microsystems, Inc. | Memory copy command specifying source and destination of data executed in the memory controller |
| US7127567B2 (en) * | 2003-12-18 | 2006-10-24 | Intel Corporation | Performing memory RAS operations over a point-to-point interconnect |
| US7127566B2 (en) * | 2003-12-18 | 2006-10-24 | Intel Corporation | Synchronizing memory copy operations with memory accesses |
| US7613889B2 (en) * | 2004-06-10 | 2009-11-03 | International Business Machines Corporation | System, method, and program for determining if write data overlaps source data within a data migration scheme |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5193154A (en) * | 1987-07-10 | 1993-03-09 | Hitachi, Ltd. | Buffered peripheral system and method for backing up and retrieving data to and from backup memory device |
| US5239637A (en) * | 1989-06-30 | 1993-08-24 | Digital Equipment Corporation | Digital data management system for maintaining consistency of data in a shadow set |
| US5247618A (en) * | 1989-06-30 | 1993-09-21 | Digital Equipment Corporation | Transferring data in a digital data processing system |
| US5319766A (en) * | 1992-04-24 | 1994-06-07 | Digital Equipment Corporation | Duplicate tag store for a processor having primary and backup cache memories in a multiprocessor computer system |
-
1992
- 1992-10-02 JP JP4264565A patent/JPH06119253A/ja active Pending
-
1993
- 1993-10-02 KR KR1019930020411A patent/KR970007272B1/ko not_active IP Right Cessation
-
1996
- 1996-09-10 US US08/710,088 patent/US5701437A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012117434A1 (en) | 2011-02-28 | 2012-09-07 | Hitachi, Ltd. | Method for ensuring consistency between mirrored copies of control information |
Also Published As
| Publication number | Publication date |
|---|---|
| US5701437A (en) | 1997-12-23 |
| KR940009838A (ko) | 1994-05-24 |
| KR970007272B1 (ko) | 1997-05-07 |
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