JP2000231512A - 高速メモリコピー方法およびコピー回路 - Google Patents
高速メモリコピー方法およびコピー回路Info
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- JP2000231512A JP2000231512A JP11032025A JP3202599A JP2000231512A JP 2000231512 A JP2000231512 A JP 2000231512A JP 11032025 A JP11032025 A JP 11032025A JP 3202599 A JP3202599 A JP 3202599A JP 2000231512 A JP2000231512 A JP 2000231512A
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Abstract
(57)【要約】
【課題】 メモリのコピー時間を短縮し、処理装置の処
理負荷がある場合でも短時間でコピーが完了し、即時に
システムの信頼性を実現できる高速メモリコピー方法お
よびその制御回路を提供する。 【解決手段】 処理装置から２重化メモリに対してメモ
リコピー指定し、かつ一方のメモリをリードモード指定
したときに他方のメモリをライトモード指定に切り替
え、一方のメモリからリードしたデータをそのまま他方
のメモリにライトするように制御してメモリ間のコピー
をする。その結果、一方のメモリをリードするだけで他
方のメモリにデータをコピーすることができるため、従
来の方法と比較してメモリコピーする時間を大幅に短縮
することができる。
理負荷がある場合でも短時間でコピーが完了し、即時に
システムの信頼性を実現できる高速メモリコピー方法お
よびその制御回路を提供する。 【解決手段】 処理装置から２重化メモリに対してメモ
リコピー指定し、かつ一方のメモリをリードモード指定
したときに他方のメモリをライトモード指定に切り替
え、一方のメモリからリードしたデータをそのまま他方
のメモリにライトするように制御してメモリ間のコピー
をする。その結果、一方のメモリをリードするだけで他
方のメモリにデータをコピーすることができるため、従
来の方法と比較してメモリコピーする時間を大幅に短縮
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、２重化メモリのメ
モリ間で高速にデータをコピーする高速メモリコピー方
法およびコピー回路に関する。
モリ間で高速にデータをコピーする高速メモリコピー方
法およびコピー回路に関する。
【０００２】
【従来の技術】従来、メインプログラムを格納するメモ
リを２重化することはしばしば行われている。例えば、
メインプログラムを格納するメモリを２重化した移動通
信用の基地局装置において、メインプログラムをバージ
ョンアップする場合、図７に示す一方のメモリ１ａに上
位装置からプログラムをダウンロードし、正常に動作す
れば他方のメモリ１ｂにそのプログラムをコピーする。
この場合、ＣＰＵ（中央処理装置）２が正常に動作する
一方のメモリ１ａからプログラムをリードし、そのプロ
グラムをから他方のメモリ１ｂへライトする。このよう
な動作をコピーするワード数だけ繰り返すことにより、
必要量のデータをコピーする。
リを２重化することはしばしば行われている。例えば、
メインプログラムを格納するメモリを２重化した移動通
信用の基地局装置において、メインプログラムをバージ
ョンアップする場合、図７に示す一方のメモリ１ａに上
位装置からプログラムをダウンロードし、正常に動作す
れば他方のメモリ１ｂにそのプログラムをコピーする。
この場合、ＣＰＵ（中央処理装置）２が正常に動作する
一方のメモリ１ａからプログラムをリードし、そのプロ
グラムをから他方のメモリ１ｂへライトする。このよう
な動作をコピーするワード数だけ繰り返すことにより、
必要量のデータをコピーする。
【０００３】しかし、最近の移動通信用の基地局におい
てはプログラム容量が大きくなり、このため、一方のメ
モリ１ａから他方のメモリ１ｂへプログラムをコピーす
る場合、上述した従来の方法では多大な時間を要してし
まう。そのため、メモリをコピーするときは、装置のＣ
ＰＵ２の処理負荷が少ない時間帯を選んで実施する必要
があった。
てはプログラム容量が大きくなり、このため、一方のメ
モリ１ａから他方のメモリ１ｂへプログラムをコピーす
る場合、上述した従来の方法では多大な時間を要してし
まう。そのため、メモリをコピーするときは、装置のＣ
ＰＵ２の処理負荷が少ない時間帯を選んで実施する必要
があった。
【０００４】
【発明が解決しようとする課題】本発明は、上記の問題
に鑑みてなされたもので、メモリのコピー時間を短縮
し、ＣＰＵの処理負荷がある場合でも短時間でコピーを
完了し、即時にシステムの信頼性を実現できる高速メモ
リコピー方法およびコピー回路を提供することを目的と
する。
に鑑みてなされたもので、メモリのコピー時間を短縮
し、ＣＰＵの処理負荷がある場合でも短時間でコピーを
完了し、即時にシステムの信頼性を実現できる高速メモ
リコピー方法およびコピー回路を提供することを目的と
する。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、２重化メモリの高速メモ
リコピー方法において、処理装置が前記２重化メモリに
対してメモリコピー指定しかつ前記２重化メモリの一方
のメモリをリードモード指定したときに、前記２重化メ
モリの他方のメモリに対してライトモード指定に切り替
え、前記一方のメモリからリードしたデータをそのまま
前記他方のメモリにライトするように制御することを特
徴とする。
に、請求項１に記載の発明は、２重化メモリの高速メモ
リコピー方法において、処理装置が前記２重化メモリに
対してメモリコピー指定しかつ前記２重化メモリの一方
のメモリをリードモード指定したときに、前記２重化メ
モリの他方のメモリに対してライトモード指定に切り替
え、前記一方のメモリからリードしたデータをそのまま
前記他方のメモリにライトするように制御することを特
徴とする。
【０００６】請求項２に記載の発明は、２重化メモリの
高速メモリコピー方法において、処理装置が前記２重化
メモリに対してメモリコピー指定しかつ前記２重化メモ
リの一方のメモリをライトモード指定したときに、前記
２重化メモリの他方のメモリに対してリードモード指定
に切り替え、前記処理装置からライトデータが出力され
るのをブロックし、前記他方のメモリからリードしたデ
ータをそのまま前記一方のメモリにライトするように制
御することを特徴とする。
高速メモリコピー方法において、処理装置が前記２重化
メモリに対してメモリコピー指定しかつ前記２重化メモ
リの一方のメモリをライトモード指定したときに、前記
２重化メモリの他方のメモリに対してリードモード指定
に切り替え、前記処理装置からライトデータが出力され
るのをブロックし、前記他方のメモリからリードしたデ
ータをそのまま前記一方のメモリにライトするように制
御することを特徴とする。
【０００７】請求項３に記載の発明は、２重化メモリの
高速メモリコピー回路において、処理装置が前記２重化
メモリに対してメモリコピー指定し、かつ、一方のメモ
リをリードモード指定したときに、他方のメモリをイネ
ーブル状態とすると共にライトモード指定するリードラ
イトモード切替手段を設け、前記一方のメモリからリー
ドしたデータをそのまま前記他方のメモリにライトする
ことを特徴とする。
高速メモリコピー回路において、処理装置が前記２重化
メモリに対してメモリコピー指定し、かつ、一方のメモ
リをリードモード指定したときに、他方のメモリをイネ
ーブル状態とすると共にライトモード指定するリードラ
イトモード切替手段を設け、前記一方のメモリからリー
ドしたデータをそのまま前記他方のメモリにライトする
ことを特徴とする。
【０００８】請求項４に記載の発明は、請求項３に記載
の高速メモリコピー回路において、前記モード切替手段
が、前記一方のメモリのアドレスを指定するアドレスデ
ータを受けて前記他方のメモリをエネーブルにする照合
回路と、前記一方のメモリへ出力されたリードモード指
定信号をライトモード指定信号に変換して前記他方のメ
モリへ出力するリードライト制御回路とを具備ことを特
徴とする。
の高速メモリコピー回路において、前記モード切替手段
が、前記一方のメモリのアドレスを指定するアドレスデ
ータを受けて前記他方のメモリをエネーブルにする照合
回路と、前記一方のメモリへ出力されたリードモード指
定信号をライトモード指定信号に変換して前記他方のメ
モリへ出力するリードライト制御回路とを具備ことを特
徴とする。
【０００９】請求項５に記載の発明は、２重化メモリの
高速メモリコピー制御回路において、 処理装置が前記
２重化メモリに対してメモリコピー指定し、かつ、前記
一方のメモリをライトモード指定したときに、前記他方
のメモリに対してリードモード指定に切り替えて指定す
るリードライトモード切替手段と、前記処理装置からの
ライトデータをブロックするゲート手段とを具備してな
り、前記他方のメモリからリードしたデータをそのまま
前記一方のメモリにライトすることを特徴とする。
高速メモリコピー制御回路において、 処理装置が前記
２重化メモリに対してメモリコピー指定し、かつ、前記
一方のメモリをライトモード指定したときに、前記他方
のメモリに対してリードモード指定に切り替えて指定す
るリードライトモード切替手段と、前記処理装置からの
ライトデータをブロックするゲート手段とを具備してな
り、前記他方のメモリからリードしたデータをそのまま
前記一方のメモリにライトすることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は同実施の形態による高速メ
モリコピー回路の概略構成を示す図である。この図に示
すように、高速メモリコピー回路１０はリードライトモ
ード切替回路１１ａ，１１ｂから構成され、ＣＰＵ２と
２重化メモリ１ａ，１ｂの間に挿入される。リードライ
トモード切替回路１１ａ，１１ｂは各々、メモリコピー
時にＣＰＵ２からのリードモード指定またはライトモー
ド指定をそのままスルーでメモリ１ａ，１ｂに対して指
定し制御するか、ＣＰＵ２からのリードモード指定また
はライトモード指定をそれぞれライトモード指定または
リードモード指定に切り替えてメモリ１ａ，１ｂに対し
て指定し制御するかを切り替える回路である。
を参照して説明する。図１は同実施の形態による高速メ
モリコピー回路の概略構成を示す図である。この図に示
すように、高速メモリコピー回路１０はリードライトモ
ード切替回路１１ａ，１１ｂから構成され、ＣＰＵ２と
２重化メモリ１ａ，１ｂの間に挿入される。リードライ
トモード切替回路１１ａ，１１ｂは各々、メモリコピー
時にＣＰＵ２からのリードモード指定またはライトモー
ド指定をそのままスルーでメモリ１ａ，１ｂに対して指
定し制御するか、ＣＰＵ２からのリードモード指定また
はライトモード指定をそれぞれライトモード指定または
リードモード指定に切り替えてメモリ１ａ，１ｂに対し
て指定し制御するかを切り替える回路である。
【００１１】いま、ＣＰＵ２が２重化メモリ１ａ、１ｂ
に対してメモリコピーを指定し、かつメモリ１ａをリー
ドモード指定して、メモリ１ａからリードしたデータを
メモリ１ｂにライトする場合は、ＣＰＵ２がメモリ１ａ
に対してリードモード指定すると、リードライトモード
切替回路１１ａはメモリ１ａに対してそのままリードモ
ード指定で制御し、リードライトモード切替回路１１ｂ
はＣＰＵ２からのリードモード指定をメモリ１ｂに対し
てライトモード指定に切り替えて制御する。これによ
り、メモリ１ａからリードされたデータは、ＣＰＵ２を
介さずそのままメモリ１ｂへライトされる。このような
動作を繰り返すことにより、メモリ１ａのデータが高速
でメモリ１ｂにコピーされる。
に対してメモリコピーを指定し、かつメモリ１ａをリー
ドモード指定して、メモリ１ａからリードしたデータを
メモリ１ｂにライトする場合は、ＣＰＵ２がメモリ１ａ
に対してリードモード指定すると、リードライトモード
切替回路１１ａはメモリ１ａに対してそのままリードモ
ード指定で制御し、リードライトモード切替回路１１ｂ
はＣＰＵ２からのリードモード指定をメモリ１ｂに対し
てライトモード指定に切り替えて制御する。これによ
り、メモリ１ａからリードされたデータは、ＣＰＵ２を
介さずそのままメモリ１ｂへライトされる。このような
動作を繰り返すことにより、メモリ１ａのデータが高速
でメモリ１ｂにコピーされる。
【００１２】上記は、ＣＰＵ２がリードモードにおいて
メモリコピーを行う場合であるが、ＣＰＵ２がライトモ
ードにおいてメモリコピーを行うようにしてもよい。こ
の場合は以下の処理が行われる。すなわち、ＣＰＵ２が
２重化メモリ１ａ、１ｂに対してメモリコピーを指定
し、かつメモリ１ｂに対してライトモード指定して、メ
モリ１ａのデータをメモリ１ｂにライトする場合は、リ
ードライトモード切替回路１１ａはライトモード指定を
リードモード指定に切り替えてメモリ１ａに対して制御
し、リードライトモード切替回路１１ｂはそのままライ
トモード指定でメモリ１ｂを制御する。これにより、メ
モリ１ａからリードされたデータがそのままメモリ１ｂ
にライトされる。なお、ＣＰＵ２はライトモード指定で
あるためにライトするデータをデータバスへ出力してし
まう。そこで、別途ゲートを設けてＣＰＵ２からのデー
タがライトデータとしてデータバスへ出力されることを
防ぐ。
メモリコピーを行う場合であるが、ＣＰＵ２がライトモ
ードにおいてメモリコピーを行うようにしてもよい。こ
の場合は以下の処理が行われる。すなわち、ＣＰＵ２が
２重化メモリ１ａ、１ｂに対してメモリコピーを指定
し、かつメモリ１ｂに対してライトモード指定して、メ
モリ１ａのデータをメモリ１ｂにライトする場合は、リ
ードライトモード切替回路１１ａはライトモード指定を
リードモード指定に切り替えてメモリ１ａに対して制御
し、リードライトモード切替回路１１ｂはそのままライ
トモード指定でメモリ１ｂを制御する。これにより、メ
モリ１ａからリードされたデータがそのままメモリ１ｂ
にライトされる。なお、ＣＰＵ２はライトモード指定で
あるためにライトするデータをデータバスへ出力してし
まう。そこで、別途ゲートを設けてＣＰＵ２からのデー
タがライトデータとしてデータバスへ出力されることを
防ぐ。
【００１３】次に、上述した高速メモリコピー回路の詳
細を図２および図３を参照して説明する。図２におい
て、４はメモリコピー時にリードライトモード切替回路
１１ａ、１１ｂを有効にする信号を出力するポートであ
る。３０はアドレスバス、３１はデータバス、３３、３
４ａ、３４ｂはリードモードまたはライトモードの指定
をするリードライト信号線、３５ａ、３５ｂはメモリコ
ピー時のみリードライトモード切替回路１１ａ、１１ｂ
を動作させるように制御するポート制御信号線、３６
ａ、３６ｂはメモリを選択するチップセレクト信号線で
ある。
細を図２および図３を参照して説明する。図２におい
て、４はメモリコピー時にリードライトモード切替回路
１１ａ、１１ｂを有効にする信号を出力するポートであ
る。３０はアドレスバス、３１はデータバス、３３、３
４ａ、３４ｂはリードモードまたはライトモードの指定
をするリードライト信号線、３５ａ、３５ｂはメモリコ
ピー時のみリードライトモード切替回路１１ａ、１１ｂ
を動作させるように制御するポート制御信号線、３６
ａ、３６ｂはメモリを選択するチップセレクト信号線で
ある。
【００１４】図３は図２におけるリードライトモード切
替回路１１ａ、１１ｂの構成を示すブロック図である。
この図において、１２は通常時の（メモリコピー以外の
時の）リードモード指定またはライトモード指定でメモ
リ１ａまたは１ｂのアドレスが指定されたときに信号が
出力されるデコード回路である。１３はアドレスバス３
０の上位３ビットをメモリ１ａまたは１ｂを指定する３
ｂｉｔのデータと比較する照合回路、１４はデコード回
路１２の出力と照合回路１３にて照合された一致信号と
のオアをとる論理和ゲートである。１５はリードライト
信号線３４を制御するリードライト制御回路、１６はラ
ッチ回路である。このラッチ回路１６は、照合回路１３
の出力が“０”の時はデータバス３１と３２をスルー状
態とし、また、“１”の時はデータバス３１のデータを
ラッチしてデータバス３２へ出力する。
替回路１１ａ、１１ｂの構成を示すブロック図である。
この図において、１２は通常時の（メモリコピー以外の
時の）リードモード指定またはライトモード指定でメモ
リ１ａまたは１ｂのアドレスが指定されたときに信号が
出力されるデコード回路である。１３はアドレスバス３
０の上位３ビットをメモリ１ａまたは１ｂを指定する３
ｂｉｔのデータと比較する照合回路、１４はデコード回
路１２の出力と照合回路１３にて照合された一致信号と
のオアをとる論理和ゲートである。１５はリードライト
信号線３４を制御するリードライト制御回路、１６はラ
ッチ回路である。このラッチ回路１６は、照合回路１３
の出力が“０”の時はデータバス３１と３２をスルー状
態とし、また、“１”の時はデータバス３１のデータを
ラッチしてデータバス３２へ出力する。
【００１５】なお、以下の説明においては、メモリ１ａ
に対応したリードライトモード切替回路１１ａおよび関
連する部分には、例えば１２ａのように符号の後ろにサ
フィックスａを付け、メモリ１ｂに対応したリードライ
トモード切替回路１１ｂおよび関連する部分には、例え
ば１２ｂのように符号の後ろにサフィックスｂを付けて
表現する。
に対応したリードライトモード切替回路１１ａおよび関
連する部分には、例えば１２ａのように符号の後ろにサ
フィックスａを付け、メモリ１ｂに対応したリードライ
トモード切替回路１１ｂおよび関連する部分には、例え
ば１２ｂのように符号の後ろにサフィックスｂを付けて
表現する。
【００１６】次に、上述した回路の動作について、図
４、図５を参照しながら説明する。図４は図２、図３の
主要部分の動作を示すタイムチャートである。図５はメ
モリ１ａ，１ｂのメモリマップを示す図である。図５に
おいて、メモリ１ａのアドレスを＄２００００〜＄３Ｆ
ＦＦＦ番地（アドレス表示は全て１６進表示）、メモリ
１ｂのアドレスを＄４００００〜＄５ＦＦＦＦ番地とす
る。メモリ１ａ、１ｂのアドレスのビット数はＡ０〜Ａ
１９の２０ビットが必要であり、Ａ１９〜Ａ１７の上位
３ビットがメモリ１ａか１ｂかを指定するビットであ
り、Ａ１６〜Ａ０の１７ビットがメモリ１ａ、１ｂの共
通アドレスとなる。
４、図５を参照しながら説明する。図４は図２、図３の
主要部分の動作を示すタイムチャートである。図５はメ
モリ１ａ，１ｂのメモリマップを示す図である。図５に
おいて、メモリ１ａのアドレスを＄２００００〜＄３Ｆ
ＦＦＦ番地（アドレス表示は全て１６進表示）、メモリ
１ｂのアドレスを＄４００００〜＄５ＦＦＦＦ番地とす
る。メモリ１ａ、１ｂのアドレスのビット数はＡ０〜Ａ
１９の２０ビットが必要であり、Ａ１９〜Ａ１７の上位
３ビットがメモリ１ａか１ｂかを指定するビットであ
り、Ａ１６〜Ａ０の１７ビットがメモリ１ａ、１ｂの共
通アドレスとなる。
【００１７】次に、メモリ１ａのデータをメモリ１ｂへ
コピーするために、ＣＰＵ２がメモリコピー指定で、か
つ、アドレス＄２００００番地をリードモード指定した
場合の動作について説明する。この場合、ＣＰＵ２は、
まず、ポート４を介してポート制御信号線３５ｂを制御
してリードライトモード切替回路１１ｂ内の照合回路１
３ｂを有効とする。次に、ＣＰＵ２はアドレスバス３０
に＄２００００番地を出力し、同時にリードライト信号
線３３をリードモード指定に設定する。
コピーするために、ＣＰＵ２がメモリコピー指定で、か
つ、アドレス＄２００００番地をリードモード指定した
場合の動作について説明する。この場合、ＣＰＵ２は、
まず、ポート４を介してポート制御信号線３５ｂを制御
してリードライトモード切替回路１１ｂ内の照合回路１
３ｂを有効とする。次に、ＣＰＵ２はアドレスバス３０
に＄２００００番地を出力し、同時にリードライト信号
線３３をリードモード指定に設定する。
【００１８】これにより、リードライトモード切替回路
１１ａのデコード回路１２ａは、アドレスバス３０の上
位３ビットをデコードし、メモリ１ａに対するリードモ
ード指定であることを識別する。そして、デコード回路
１２ａは、論理和ゲート１４ａを介してチップセレクト
信号線３９ａを有効にし、メモリ１ａをイネーブルにす
る。また、照合回路１３ａは、この時ディスエイブル状
態にあり、データ“０”を出力している。この結果、リ
ードライト制御回路１５ａはリードライト信号線３３の
信号をそのままスルーしてリードライト信号線３４ａに
出力し、また、ラッチ回路１６ａもデータバス３２ａの
データをそのままデータバス３１にスルー出力する。以
上の結果、メモリ１ａはアドレスバス３０で指定された
＄２００００番地のデータ（“ＦＦ”とする）を、デー
タバス３１へ出力する。
１１ａのデコード回路１２ａは、アドレスバス３０の上
位３ビットをデコードし、メモリ１ａに対するリードモ
ード指定であることを識別する。そして、デコード回路
１２ａは、論理和ゲート１４ａを介してチップセレクト
信号線３９ａを有効にし、メモリ１ａをイネーブルにす
る。また、照合回路１３ａは、この時ディスエイブル状
態にあり、データ“０”を出力している。この結果、リ
ードライト制御回路１５ａはリードライト信号線３３の
信号をそのままスルーしてリードライト信号線３４ａに
出力し、また、ラッチ回路１６ａもデータバス３２ａの
データをそのままデータバス３１にスルー出力する。以
上の結果、メモリ１ａはアドレスバス３０で指定された
＄２００００番地のデータ（“ＦＦ”とする）を、デー
タバス３１へ出力する。
【００１９】一方、リードライトモード切替回路１１ｂ
の照合回路１３ｂは、ポート４からのポート制御信号線
３５ｂによる制御信号により動作可能となり照合動作を
行う。照合回路１３ｂの一方の入力３７ｂの３ビットへ
は、メモリ１ａを示すデータが供給される。これによ
り、アドレスバス３０に＄２００００番地が出力される
と、照合回路１３ｂは時刻Ｔ１（図４）でアドレスバス
３０の上位３ビットと入力３７ｂのデータとを比較し、
一致信号３８ｂ（“１”）を出力する。その結果、論理
和ゲート１４ｂを介してメモリ１ｂのチップセレクト信
号線３９ｂが有効とされ、メモリ１ｂがイネーブル状態
となる。
の照合回路１３ｂは、ポート４からのポート制御信号線
３５ｂによる制御信号により動作可能となり照合動作を
行う。照合回路１３ｂの一方の入力３７ｂの３ビットへ
は、メモリ１ａを示すデータが供給される。これによ
り、アドレスバス３０に＄２００００番地が出力される
と、照合回路１３ｂは時刻Ｔ１（図４）でアドレスバス
３０の上位３ビットと入力３７ｂのデータとを比較し、
一致信号３８ｂ（“１”）を出力する。その結果、論理
和ゲート１４ｂを介してメモリ１ｂのチップセレクト信
号線３９ｂが有効とされ、メモリ１ｂがイネーブル状態
となる。
【００２０】また、照合回路１３ｂから一致信号３８ｂ
が出力されると、ラッチ回路１６がデータバス３１のデ
ータ“ＦＦ”をラッチし、データバス３２へ出力する
（時刻Ｔ３）。
が出力されると、ラッチ回路１６がデータバス３１のデ
ータ“ＦＦ”をラッチし、データバス３２へ出力する
（時刻Ｔ３）。
【００２１】さらに、照合回路１３ｂからの一致信号３
８ｂが出力されると、リードライト制御回路１５ｂはＣ
ＰＵ２からのリードライト信号線３３のリードモード指
定をライトモード指定に変換し、リードライト信号線３
４ｂへ出力する（時刻Ｔ４）。これにより、メモリ１ａ
の２００００番地からリードされ、ラッチ回路１６ｂに
ラッチされデータバス３２ｂ上に出力されているデータ
“ＦＦ”が、メモリ１ｂの４００００番地に書き込まれ
る。
８ｂが出力されると、リードライト制御回路１５ｂはＣ
ＰＵ２からのリードライト信号線３３のリードモード指
定をライトモード指定に変換し、リードライト信号線３
４ｂへ出力する（時刻Ｔ４）。これにより、メモリ１ａ
の２００００番地からリードされ、ラッチ回路１６ｂに
ラッチされデータバス３２ｂ上に出力されているデータ
“ＦＦ”が、メモリ１ｂの４００００番地に書き込まれ
る。
【００２２】次に、本発明の他の実施の形態について、
図６を参照して説明する。図６は他の実施形態による高
速メモリコピー回路を適用した２重化メモリのシステム
の構成を示す図である。図６において図２と同一部分に
は同一符号を付してその説明を省略する。２１ａ、２１
ｂはそれぞれメモリ１ａ、１ｂのリードモードとライト
モードの切り替えを制御するリードライトモード切替回
路である。２２はリードライトモード切替回路２１ａと
２１ｂの制御動作の設定を逆にするために論理を反転す
る論理反転ゲートである。２３はＣＰＵ２からの指令に
よりリードライトモード切替回路２１ａ、２１ｂのリー
ドモードとライトモードの切り替えを制御するポート、
２４はＣＰＵ２から出力される書き込みデータがデータ
バス３１に乗ることをブロックするゲートである。
図６を参照して説明する。図６は他の実施形態による高
速メモリコピー回路を適用した２重化メモリのシステム
の構成を示す図である。図６において図２と同一部分に
は同一符号を付してその説明を省略する。２１ａ、２１
ｂはそれぞれメモリ１ａ、１ｂのリードモードとライト
モードの切り替えを制御するリードライトモード切替回
路である。２２はリードライトモード切替回路２１ａと
２１ｂの制御動作の設定を逆にするために論理を反転す
る論理反転ゲートである。２３はＣＰＵ２からの指令に
よりリードライトモード切替回路２１ａ、２１ｂのリー
ドモードとライトモードの切り替えを制御するポート、
２４はＣＰＵ２から出力される書き込みデータがデータ
バス３１に乗ることをブロックするゲートである。
【００２３】次に、メモリ１ａのデータをメモリ１ｂへ
コピーする場合の動作を説明する。ＣＰＵ２は、ポート
２３を介してポート制御信号線４１によりリードライト
モード切替回路２１ａをリードモードに設定する。この
リードモードに設定する信号は、論理反転ゲート２２で
ライトモードに設定する信号に反転されるため、リード
ライトモード切替回路２１ｂはライトモードに設定され
る。次に、ＣＰＵ２は、ポート２３を介してチップセレ
クト信号線４２を有効状態に設定する。これによりメモ
リ１ａ、１ｂはイネーブルとなる。その後、ＣＰＵ２は
ポート２３を介してゲート制御信号線４３によりゲート
２４を閉じてＣＰＵ２に接続されるデータバス４４をデ
ータバス３１から切り離す。
コピーする場合の動作を説明する。ＣＰＵ２は、ポート
２３を介してポート制御信号線４１によりリードライト
モード切替回路２１ａをリードモードに設定する。この
リードモードに設定する信号は、論理反転ゲート２２で
ライトモードに設定する信号に反転されるため、リード
ライトモード切替回路２１ｂはライトモードに設定され
る。次に、ＣＰＵ２は、ポート２３を介してチップセレ
クト信号線４２を有効状態に設定する。これによりメモ
リ１ａ、１ｂはイネーブルとなる。その後、ＣＰＵ２は
ポート２３を介してゲート制御信号線４３によりゲート
２４を閉じてＣＰＵ２に接続されるデータバス４４をデ
ータバス３１から切り離す。
【００２４】次に、ＣＰＵ２は、アドレスバス３０へア
ドレスを出力し、またリードライト信号線３３でライト
モード指定をする。このＣＰＵ２からのライトモード指
定を、リードライトモード切替回路２１ａはリードモー
ド指定に切り替えてメモリ１ａへ出力し、一方、リード
ライトモード切替回路２１ｂはメモリ１ｂに対しそのま
まライトモード指定を出力する。その結果、メモリ１ａ
からデータが読み出され、この読み出されたデータがデ
ータバス３１を介してメモリ１ｂにライトされる。
ドレスを出力し、またリードライト信号線３３でライト
モード指定をする。このＣＰＵ２からのライトモード指
定を、リードライトモード切替回路２１ａはリードモー
ド指定に切り替えてメモリ１ａへ出力し、一方、リード
ライトモード切替回路２１ｂはメモリ１ｂに対しそのま
まライトモード指定を出力する。その結果、メモリ１ａ
からデータが読み出され、この読み出されたデータがデ
ータバス３１を介してメモリ１ｂにライトされる。
【００２５】これとは逆に、メモリ１ｂのデータをメモ
リ１ａにコピーする場合は、リードライトモード切替回
路２１ａと２１ｂを前述の設定と逆にすればよい。その
ためには、ポート２３からのポート制御信号線４１を逆
のモードに設定すればよい。
リ１ａにコピーする場合は、リードライトモード切替回
路２１ａと２１ｂを前述の設定と逆にすればよい。その
ためには、ポート２３からのポート制御信号線４１を逆
のモードに設定すればよい。
【００２６】
【発明の効果】以上説明したように、この発明によれ
ば、処理装置を介さず一方のメモリから他方のメモリへ
直接データをコピーすることができるため、従来の方法
と比較して大幅にコピーする時間を短縮できる。
ば、処理装置を介さず一方のメモリから他方のメモリへ
直接データをコピーすることができるため、従来の方法
と比較して大幅にコピーする時間を短縮できる。
【００２７】また、アドレスバス、データバスをモニタ
してメモリのリードライト信号線、チップセレクト線の
みの制御で実現できるため、例えば、２重化メモリの各
メモリが別々のユニットで構成される場合でも、新規の
信号線を追加することなく容易に実現できる。
してメモリのリードライト信号線、チップセレクト線の
みの制御で実現できるため、例えば、２重化メモリの各
メモリが別々のユニットで構成される場合でも、新規の
信号線を追加することなく容易に実現できる。
【図１】 この発明の一実施形態による高速メモリコピ
ー回路の概略を示すブロック図である。
ー回路の概略を示すブロック図である。
【図２】 同実施形態による高速メモリコピー回路の詳
細を示すブロック図である。
細を示すブロック図である。
【図３】 図２におけるリードライトモード切替回路１
１ａ，１１ｂの構成を示すブロック図である。
１ａ，１１ｂの構成を示すブロック図である。
【図４】 同実施形態による高速メモリコピー回路の主
要部分の動作を示すタイムチャートである。
要部分の動作を示すタイムチャートである。
【図５】 図２におけるメモリ１ａ，１ｂのメモリマッ
プを示す図である。
プを示す図である。
【図６】 本発明の他の実施形態による高速メモリコピ
ー回路の構成を示すブロック図である。
ー回路の構成を示すブロック図である。
【図７】 従来のメモリコピー方法を説明するための図
である。
である。
１ａ、１ｂ…メモリ ２…ＣＰＵ ４…ポート １０…高速メモリコピー回路 １１ａ、１１ｂ… モード切替（リードライトモード切
り替え手段） １２…デコード回路 １３…照合回路 １４…論理和ゲート １５…リードライト制御回路 １６…ラッチ回路 ２１ａ、２１ｂ…リードライトモード切替回路 ２２…論理反転ゲート ２３…ポート ２４…ゲート ３０…アドレスバス ３１…データバス ３２…データバス
り替え手段） １２…デコード回路 １３…照合回路 １４…論理和ゲート １５…リードライト制御回路 １６…ラッチ回路 ２１ａ、２１ｂ…リードライトモード切替回路 ２２…論理反転ゲート ２３…ポート ２４…ゲート ３０…アドレスバス ３１…データバス ３２…データバス
Claims (5)
- 【請求項１】 ２重化メモリの高速メモリコピー方法に
おいて、処理装置が前記２重化メモリに対してメモリコ
ピー指定しかつ前記２重化メモリの一方のメモリをリー
ドモード指定したときに、前記２重化メモリの他方のメ
モリに対してライトモード指定に切り替え、前記一方の
メモリからリードしたデータをそのまま前記他方のメモ
リにライトするように制御することを特徴とする高速メ
モリコピー方法。 - 【請求項２】 ２重化メモリの高速メモリコピー方法に
おいて、処理装置が前記２重化メモリに対してメモリコ
ピー指定しかつ前記２重化メモリの一方のメモリをライ
トモード指定したときに、前記２重化メモリの他方のメ
モリに対してリードモード指定に切り替え、前記処理装
置からライトデータが出力されるのをブロックし、前記
他方のメモリからリードしたデータをそのまま前記一方
のメモリにライトするように制御することを特徴とする
高速メモリコピー方法。 - 【請求項３】 ２重化メモリの高速メモリコピー回路に
おいて、 処理装置が前記２重化メモリに対してメモリコピー指定
し、かつ、一方のメモリをリードモード指定したとき
に、他方のメモリをイネーブル状態とすると共にライト
モード指定するリードライトモード切替手段を設け、 前記一方のメモリからリードしたデータをそのまま前記
他方のメモリにライトすることを特徴とする高速メモリ
コピー回路。 - 【請求項４】 前記モード切替手段は、前記一方のメモ
リのアドレスを指定するアドレスデータを受けて前記他
方のメモリをエネーブルにする照合回路と、前記一方の
メモリへ出力されたリードモード指定信号をライトモー
ド指定信号に変換して前記他方のメモリへ出力するリー
ドライト制御回路とを具備することを特徴とする請求項
３に記載の高速メモリコピー回路。 - 【請求項５】 ２重化メモリの高速メモリコピー制御回
路において、 処理装置が前記２重化メモリに対してメモリコピー指定
し、かつ、前記一方のメモリをライトモード指定したと
きに、前記他方のメモリに対してリードモード指定に切
り替えて指定するリードライトモード切替手段と、 前記処理装置からのライトデータをブロックするゲート
手段と、を具備してなり、前記他方のメモリからリード
したデータをそのまま前記一方のメモリにライトするこ
とを特徴とする高速メモリコピー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032025A JP2000231512A (ja) | 1999-02-09 | 1999-02-09 | 高速メモリコピー方法およびコピー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032025A JP2000231512A (ja) | 1999-02-09 | 1999-02-09 | 高速メモリコピー方法およびコピー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000231512A true JP2000231512A (ja) | 2000-08-22 |
Family
ID=12347336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032025A Pending JP2000231512A (ja) | 1999-02-09 | 1999-02-09 | 高速メモリコピー方法およびコピー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000231512A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100797229B1 (ko) | 2005-12-14 | 2008-01-23 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 |
| KR100844988B1 (ko) * | 2006-09-07 | 2008-07-08 | 주식회사 스타칩 | 메모리 고속복사 장치 및 방법 |
-
1999
- 1999-02-09 JP JP11032025A patent/JP2000231512A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100797229B1 (ko) | 2005-12-14 | 2008-01-23 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 |
| KR100844988B1 (ko) * | 2006-09-07 | 2008-07-08 | 주식회사 스타칩 | 메모리 고속복사 장치 및 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020611 |