JP2003150446A - キャッシュメモリ - Google Patents

キャッシュメモリ

Info

Publication number
JP2003150446A
JP2003150446A JP2001351775A JP2001351775A JP2003150446A JP 2003150446 A JP2003150446 A JP 2003150446A JP 2001351775 A JP2001351775 A JP 2001351775A JP 2001351775 A JP2001351775 A JP 2001351775A JP 2003150446 A JP2003150446 A JP 2003150446A
Authority
JP
Japan
Prior art keywords
data
array
hit
word line
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001351775A
Other languages
English (en)
Inventor
Norimasa Narumi
典将 鳴海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001351775A priority Critical patent/JP2003150446A/ja
Publication of JP2003150446A publication Critical patent/JP2003150446A/ja
Pending legal-status Critical Current

Links

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Memory System Of A Hierarchy Structure (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 セットアソシアティブ形式のキャッシュメモ
リでは、キャッシュヒット、キャッシュミスにかかわら
ず、少なくとも１つのウェイでキャッシュミスの状態に
ある。従来の方法では全てのウェイのデータアレイにお
いてデータを読み出しておき、ヒットしたウェイのみ出
力するようになっているため、ミスしているウェイのデ
ータを読み出す分だけ消費電力が多くなってしまう。 【解決手段】 タグアレイ１０１の比較器１０６が生成
するヒット／ミス判定信号Ｓhmをデータアレイ１３１に
おけるワード線セレクタ１３４に送出するヒット／ミス
判定信号ライン１３０を設ける。ヒット／ミス判定信号
Ｓhmがキャッシュヒットを示すまでは、データアレイ１
３１におけるメモリセルアレイ１３２のデータ読み出し
を待機し、ヒット／ミス判定信号Ｓhmがキャッシュヒッ
トを示すときには、データアレイ１３１においてデータ
の読み出しを許可する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
にかかわり、特には、消費電力を節減するための技術に
関する。
【０００２】
【従来の技術】キャッシュメモリは、マイクロプロセッ
サ（ＣＰＵ）とメインメモリ（主記憶装置）との間に置
かれ、アクセス頻度の高い情報をメインメモリから移
し、メインメモリに対するデータの読み書きを代行する
高速の緩衝記憶装置である。
【０００３】図１１は従来のセットアソシアティブ形式
のキャッシュメモリの構成を示すブロック回路図、図１
２はその動作を示すフローチャートである。
【０００４】タグアレイ７０１とデータアレイ７３１と
の組み合わせで１つのウェイが構成され、このようなウ
ェイが少なくとも２つ配列されている。タグアレイ７０
１は、メモリセルアレイ７０２、ローデコーダ７０３、
ワード線セレクタ７０４、入出力回路７０５、比較器７
０６、ワード線７０７、ビット線対７０８などを備えて
いる。データアレイ７３１は、メモリセルアレイ７３
２、ローデコーダ７３３、ワード線セレクタ７３４、入
出力回路７３５、ワード線７３７、ビット線対７３８な
どを備えている。
【０００５】マイクロプロセッサからメインメモリへの
読み書きの要求が発生すると、マイクロプロセッサから
タグアレイ７０１のローデコーダ７０３およびデータア
レイ７３１のローデコーダ７３３に対して下位アドレス
であるインデックスアドレスＡｉが送出される（ステッ
プＳ３０１）。
【０００６】両ローデコーダ７０３，７３３はそれぞ
れ、入力したインデックスアドレスＡｉをデコードし、
デコード信号をワード線セレクタ７０４，７３４に出力
する（ステップＳ３０２，Ｓ３０６）。
【０００７】タグアレイ７０１においては、ワード線セ
レクタ７０４によりインデックスアドレスＡｉに対応す
るいずれか１つのアンドゲートがアクティブとされ、ワ
ード線クロック信号ＷＬ_ＣＬＫを対応するワード線７
０７に出力する（ステップＳ３０３）。
【０００８】データアレイ７３１においても、ワード線
セレクタ７３４によりインデックスアドレスＡｉに対応
するいずれか１つのアンドゲートがアクティブとされ、
ワード線クロック信号ＷＬ_ＣＬＫを対応するワード線
７３７に出力する（ステップＳ３０７）。
【０００９】次いで、メモリセルアレイ７０２，７３２
において活性化されたワード線７０７，７３７に連なる
メモリセル７０２ａ，７３２ａに記憶されているデータ
をビット線対７０８，７３８に読み出し、入出力回路７
０５，７３５に出力する（ステップＳ３０４，Ｓ３０
８）。入出力回路７０５，７３５では、センスアンプ回
路が内蔵されているが、入力したデータ信号の微小な電
位差を増幅する。
【００１０】次に、タグアレイ７０１における比較器７
０６は、入出力回路７０５からの読み出しデータとマイ
クロプロセッサから与えられた上位アドレスであるタグ
アドレスＡｔとを比較し、その比較結果のヒット／ミス
判定信号Ｓhmをヒット／ミス判定信号ライン７３０を介
してデータアレイ７３１における入出力回路７３５に送
出する（ステップＳ３０５）。
【００１１】ヒット／ミス判定信号Ｓhmは、読み出しデ
ータがタグアドレスＡｔに一致（“ヒット”）するとき
は“Ｈ”レベルとなり、不一致（“ミス”）のときは
“Ｌ”レベルとなる。
【００１２】一方、データアレイ７３１においては、比
較器７０６からの“Ｈ”レベルのヒット／ミス判定信号
Ｓhmの入力があるまで出力を待機する（ステップＳ３０
９）。
【００１３】データアレイ７３１においては、すでに、
メモリセルアレイ７３２からデータが読み出されてい
る。しかし、タグアレイ７０１における比較器７０６か
ら“Ｈ”レベルのヒット／ミス判定信号Ｓhmが入力され
ない限り（ステップＳ３１０）、入出力回路７３５から
のデータの出力は行われない（ステップＳ３１０からス
テップＳ３１１）。
【００１４】ワード線セレクタ７３４に“Ｈ”レベルの
ヒット／ミス判定信号Ｓhmが入力されると（ステップＳ
３１０）、すでに読み出しているデータを入出力回路７
３５からキャッシュメモリの外部へ出力する（ステップ
Ｓ３１２）。
【００１５】
【発明が解決しようとする課題】セットアソシアティブ
形式のキャッシュメモリにおいては、キャッシュヒッ
ト、キャッシュミスにかかわらず、少なくとも１つ以上
のウェイでキャッシュミスの状態にある。
【００１６】このように必ずキャッシュミスが発生する
にもかかわらず、従来の技術においては、全てのウェイ
のデータアレイ７３１において必ずデータを読み出して
おき、ヒットしたウェイのみ出力するようになってい
る。そのため、キャッシュミスを生じているウェイのデ
ータを読み出す分だけ、電力の無駄な消費が増大してし
まう。
【００１７】
【課題を解決するための手段】（１） キャッシュメモ
リについての本発明は、次のような手段を講じることに
より、上記の課題を解決する。
【００１８】タグアレイとデータアレイの組み合わせか
らなるキャッシュメモリであって、タグアレイにおいて
生成するヒット／ミス判定信号がキャッシュヒットを示
すまでは、データアレイにおいてデータの読み出しを待
機し、ヒット／ミス判定信号がキャッシュヒットを示す
ときに、データアレイにおいてデータの読み出しを許可
し、外部出力を行うように構成する。
【００１９】従来の技術の場合には、キャッシュミスを
生じるか否かに関係なく、常に、データアレイにおいて
もそのメモリセルアレイからデータを読み出していたた
めに、キャッシュミスであった場合には、そのデータ読
み出しが無駄になり、その読み出しに要した電力は無駄
になってしまう。
【００２０】これに対して、本発明においては、キャッ
シュヒットが確定するまでは、データアレイにおいてメ
モリセルアレイからのデータの読み出しは待機するよう
にしてある。そして、キャッシュヒットが確定して初め
てメモリセルアレイからデータを読み出すので、その読
み出したデータににかかわる読み出し動作は必ず有効な
ものとなる。すなわち、無駄な電力消費を抑制すること
ができる。
【００２１】（２）また、別の解決手段として、本発明
は、次のように構成する。動作モードにつき、少なくと
も次の２つのモードをもたせる。
【００２２】第１のモードは、タグアレイにおけるデー
タの読み出しとデータアレイにおけるデータの読み出し
とを並進的に行うとともに、タグアレイにおいて生成す
るヒット／ミス判定信号がキャッシュヒットを示すまで
は、データアレイにおいて前記読み出したデータの外部
出力を待機し、ヒット／ミス判定信号がキャッシュヒッ
トを示すときに、データアレイにおいてデータの外部出
力を許可するものである。
【００２３】第２のモードは、タグアレイにおいて生成
するヒット／ミス判定信号がキャッシュヒットを示すま
では、データアレイにおいてデータの読み出しを待機
し、ヒット／ミス判定信号がキャッシュヒットを示すと
きに、データアレイにおいてデータの読み出しを許可す
るものである。
【００２４】そして、これらの第１のモードと第２のモ
ードとを切り替え可能に構成する。
【００２５】第１のモードは従来の技術に相当する。第
２のモードは上述で説明した消費電力節減の技術に相当
する。第１のモードと第２のモードとの少なくとも２つ
のモードをもたせ、使用条件や目的に応じて使い分けす
る。第１のモードでは、タグアレイと同時にデータアレ
イにおいてもデータを読み出すので、キャッシュヒット
時のデータの外部出力の処理を高速に行うことができ
る。第２のモードでは、消費電力節減を図ることができ
る。
【００２６】すなわち、キャッシュメモリの使用条件や
目的について、消費電力の抑制よりも動作周波数の高速
化が優先して要求されるときは第１のモードを設定し、
動作周波数の高さよりも消費電力の抑制が優先して要求
されるときは第２のモードを設定すればよい。これによ
り、キャッシュメモリにおける多機能化を所要面積少な
くして実現することができる。
【００２７】（３）また、別の解決手段として、本発明
は、次のように構成する。タグアレイとデータアレイの
配置に工夫を与える。タグアレイに対するローデコーダ
とデータアレイに対するローデコーダとを共通化して共
通のローデコーダを設ける。このローデコーダの共通化
に伴い、タグアレイとデータアレイとを隣接状態に配置
する。さらに、タグアレイにおけるヒット／ミス判定信
号を送出するためのヒット／ミス判定信号ラインをデー
タアレイにおける入出力回路の配置領域に重ね合わせる
状態で配線する。
【００２８】タグアレイとデータアレイとを隣接させた
上で、ヒット／ミス判定信号ラインをデータアレイの入
出力回路に重ね合わせるので、ヒット／ミス判定信号ラ
インの配線長を充分に短いものにすることができる。そ
の結果、ヒット／ミス判定信号の伝達に要する時間を短
縮化することができ、高速動作を可能にできる。
【００２９】（４）さらに、別の解決手段として、本発
明は、次のように構成する。これは、前記（３）の構成
に前記（１）の発明を適用したものに相当する。
【００３０】すなわち、タグアレイに対するローデコー
ダとデータアレイに対するローデコーダとを共通化して
共通のローデコーダを設けるとともに、タグアレイとデ
ータアレイとを隣接状態に配置し、タグアレイにおける
ヒット／ミス判定信号を送出するためのヒット／ミス判
定信号ラインをデータアレイにおける入出力回路の配置
領域に重ね合わせる状態で配線する。さらに、タグアレ
イにおいて生成するヒット／ミス判定信号がキャッシュ
ヒットを示すまでは、データアレイにおいてデータの読
み出しを待機し、ヒット／ミス判定信号がキャッシュヒ
ットを示すときに、データアレイにおいてデータの読み
出しを許可するように構成する。
【００３１】これによれば、ヒット／ミス判定信号ライ
ンの配線長を短くでき、その分、高速動作を可能にする
とともに、無駄な電力消費を抑制することができる。
【００３２】（５）さらに、別の解決手段として、本発
明は、次のように構成する。これは、前記（３）の構成
に前記（２）の発明を適用したものに相当する。
【００３３】すなわち、タグアレイに対するローデコー
ダとデータアレイに対するローデコーダとを共通化して
共通のローデコーダを設けるとともに、タグアレイとデ
ータアレイとを隣接状態に配置し、タグアレイにおける
ヒット／ミス判定信号を送出するためのヒット／ミス判
定信号ラインをデータアレイにおける入出力回路の配置
領域に重ね合わせる状態で配線する。さらに、動作モー
ドにつき、少なくとも次の２つのモードをもたせる。
【００３４】第１のモードは、タグアレイにおけるデー
タの読み出しとデータアレイにおけるデータの読み出し
とを並進的に行うとともに、タグアレイにおいて生成す
るヒット／ミス判定信号がキャッシュヒットを示すまで
は、データアレイにおいて前記読み出したデータの外部
出力を待機し、ヒット／ミス判定信号がキャッシュヒッ
トを示すときに、データアレイにおいてデータの外部出
力を許可するものである。第２のモードは、タグアレイ
において生成するヒット／ミス判定信号がキャッシュヒ
ットを示すまでは、データアレイにおいてデータの読み
出しを待機し、ヒット／ミス判定信号がキャッシュヒッ
トを示すときに、データアレイにおいてデータの読み出
しを許可するものである。そして、これらの第１のモー
ドと第２のモードとを切り替え可能に構成する。
【００３５】これによれば、ヒット／ミス判定信号ライ
ンの配線長を短くでき、その分、高速動作を可能にする
とともに、第１のモードでは、タグアレイと同時にデー
タアレイにおいてもデータを読み出すので、キャッシュ
ヒット時のデータの外部出力の処理を高速に行うことが
でき、第２のモードでは、消費電力節減を図ることがで
きる。すなわち、キャッシュメモリにおける多機能化を
所要面積少なくして実現することができる。
【００３６】上記の（１）の発明をより具体的レベルで
捉えた発明として、次のものを提示する。それは、タグ
アレイと、データアレイと、両者を接続するヒット／ミ
ス判定信号ラインを備えるものである。タグアレイは、
インデックスアドレスをデコードする第１のローデコー
ダと、第１のローデコーダからのデコード信号に対応す
るワード線にのみワード線クロック信号を出力する第１
のワード線セレクタと、データをキャッシュする第１の
メモリセルアレイと、第１のメモリセルアレイに対する
データの書き込み・読み出しを行う第１の入出力回路
と、第１の入出力回路に出力される読み出しデータとタ
グアドレスとの比較を行う比較器とを含むものとして構
成されている。データアレイは、前記のインデックスア
ドレスをデコードする第２のローデコーダと、第２のロ
ーデコーダからのデコード信号に対応するワード線にの
みワード線活性化信号を出力する第２のワード線セレク
タと、データをキャッシュする第２のメモリセルアレイ
と、第２のメモリセルアレイに対するデータの書き込み
・読み出しを行う第２の入出力回路とを含むものとして
構成されている。そして、タグアレイにおける前記の比
較器とデータアレイにおける前記の第２のワード線セレ
クタとを接続して比較器によるヒット／ミス判定信号を
前記のワード線活性化信号として送出するヒット／ミス
判定信号ラインとを備えている。
【００３７】さらに、上記の（２）の発明をより具体的
レベルで捉えた発明として、次のものを提示する。それ
は、上記において、さらに、データアレイ側の第２のワ
ード線セレクタの入力側に、ヒット／ミス判定信号とワ
ード線クロック信号とを切り替えて入力する出力制御切
替回路を備えているものである。さらに具体的には、さ
らに、第２のワード線セレクタにワード線クロック信号
を入力するモードのときは、第２の入出力回路をヒット
／ミス判定信号がキャッシュヒットを示すときにデータ
出力許可状態に制御し、第２のワード線セレクタにヒッ
ト／ミス判定信号を入力するモードのときは、第２の入
出力回路を常時的にデータ出力許可状態に制御するよう
に構成する。
【００３８】上記の（４）の発明をより具体的レベルで
捉えた発明として、次のものを提示する。それは、タグ
アレイと、データアレイと、両者を接続するヒット／ミ
ス判定信号ラインを備え、タグアレイとデータアレイの
配置、およびヒット／ミス判定信号ラインの配置に配慮
したものである。タグアレイに対するローデコーダとデ
ータアレイに対するローデコーダとを共通化して、イン
デックスアドレスをデコードする共通のローデコーダを
設ける。タグアレイは、共通のローデコーダからのデコ
ード信号に対応するワード線にのみワード線クロック信
号を出力する第１のワード線セレクタと、データをキャ
ッシュする第１のメモリセルアレイと、第１のメモリセ
ルアレイに対するデータの書き込み・読み出しを行う第
１の入出力回路と、第１の入出力回路に出力される読み
出しデータとタグアドレスとの比較を行う比較器とを含
むものとして構成されている。データアレイは、共通の
ローデコーダからのデコード信号に対応するワード線に
のみワード線活性化信号を出力する第２のワード線セレ
クタと、データをキャッシュする第２のメモリセルアレ
イと、第２のメモリセルアレイに対するデータの書き込
み・読み出しを行う第２の入出力回路とを含むものとし
て構成されている。そして、タグアレイにおける前記の
比較器とデータアレイにおける前記の第２のワード線セ
レクタとを接続して比較器によるヒット／ミス判定信号
を前記のワード線活性化信号として送出するヒット／ミ
ス判定信号ラインとを備えている。さらに、タグアレイ
とデータアレイとを隣接状態に配置し、ヒット／ミス判
定信号ラインをデータアレイにおける入出力回路の配置
領域に重ね合わせる状態で配線してある。
【００３９】さらに、上記の（４）の発明をより具体的
レベルで捉えた発明として、次のものを提示する。それ
は、上記において、さらに、データアレイ側の第２のワ
ード線セレクタの入力側に、ヒット／ミス判定信号とワ
ード線クロック信号とを切り替えて入力する出力制御切
替回路を備えているものである。さらに具体的には、さ
らに、第２のワード線セレクタにワード線クロック信号
を入力するモードのときは、第２の入出力回路をヒット
／ミス判定信号がキャッシュヒットを示すときにデータ
出力許可状態に制御し、第２のワード線セレクタにヒッ
ト／ミス判定信号を入力するモードのときは、第２の入
出力回路を常時的にデータ出力許可状態に制御するよう
に構成する。
【００４０】
【発明の実施の形態】以下、本発明のキャッシュメモリ
の実施の形態について、図面を参照しながら説明する。
【００４１】（実施の形態１）図１は本発明の実施の形
態１のキャッシュメモリの構成を示すブロック回路図で
ある。このキャッシュメモリは、２ウェイのセットアソ
シアティブ形式のものであり、そのうちの１ウェイを示
している。他の１ウェイは対称的に構成される。
【００４２】タグアレイ１０１は、第１のメモリセルア
レイ１０２、第１のローデコーダ１０３、第１のワード
線セレクタ１０４、第１の入出力回路１０５および比較
器１０６を備えている。
【００４３】メモリセルアレイ１０２は、多数のメモリ
セル１０２ａをマトリックス状に配列し、個々のメモリ
セル１０２ａをワード線１０７および一対のビット線か
らなるビット線対１０８で相互に接続した構成となって
いる。ローデコーダ１０３は、下位アドレスであるイン
デックスアドレスＡｉを入力し、デコードした信号をワ
ード線セレクタ１０４に出力するように構成されてい
る。ワード線セレクタ１０４は、アンドゲートのライン
アレイで構成されている。個々のアンドゲートの出力端
子は、ワード線１０７に個別的に接続されている。ワー
ド線セレクタ１０４は、個々のアンドゲートにローデコ
ーダ１０３からのデコード信号とワード線クロック信号
ＷＬ_ＣＬＫとを入力し、デコード信号がアクティブな
アンドゲートからはワード線１０７に対してワード線ク
ロック信号ＷＬ_ＣＬＫを出力するように構成されてい
る。また、個々のビット線対１０８には入出力回路１０
５が個別的に接続されている。各入出力回路１０５にお
ける出力端子は比較器１０６の一方の入力端子に接続さ
れている。比較器１０６の他方の入力端子には上位アド
レスであるタグアドレスＡｔが入力されるように構成さ
れている。比較器１０６は、メモリセルアレイ１０２か
ら読み出したデータとタグアドレスＡｔとを比較し、両
者の一致・不一致を示すヒット／ミス判定信号Ｓhmをデ
ータアレイ１３１に出力するように構成されている。読
み出しデータとタグアドレスＡｔとが一致するキャッシ
ュヒットのときはヒット／ミス判定信号Ｓhmとして
“Ｈ”レベルを出力し、不一致のキャッシュミスのとき
はヒット／ミス判定信号Ｓhmとして“Ｌ”レベルが維持
される。
【００４４】以上の構成において、本発明の実施の形態
１においては、ヒット／ミス判定信号Ｓhmを送出するた
めのヒット／ミス判定信号ライン１３０が比較器１０６
とワード線セレクタ１３４との間を接続している。
【００４５】データアレイ１３１は、第２のメモリセル
アレイ１３２、第２のローデコーダ１３３、第２のワー
ド線セレクタ１３４、第２の入出力回路１３５を備えて
いる。ワード線セレクタ１３４には、タグアレイ１０１
における比較器１０６からのヒット／ミス判定信号Ｓhm
が入力されるように接続されている。
【００４６】メモリセルアレイ１３２は、多数のメモリ
セル１３２ａをマトリックス状に配列し、個々のメモリ
セル１３２ａをワード線１３７および一対のビット線か
らなるビット線対１３８で相互に接続した構成となって
いる。ローデコーダ１３３は、インデックスアドレスＡ
ｉを入力し、デコードした信号をワード線セレクタ１３
４に出力するように構成されている。このデコードのタ
イミングは、タグアレイ１０１におけるローデコーダ１
０３でのデコードのタイミングと同時的である。ワード
線セレクタ１３４は、アンドゲートのラインアレイで構
成されている。個々のアンドゲートの出力端子は、ワー
ド線１３７に個別的に接続されている。ワード線セレク
タ１３４は、個々のアンドゲートにローデコーダ１３３
からのデコード信号と比較器１０６からのヒット／ミス
判定信号Ｓhmとを入力し、ヒット／ミス判定信号Ｓhmが
“Ｈ”レベルのときに、デコード信号がアクティブなア
ンドゲートからはワード線１３７に対してワード線活性
化信号を出力するように構成されている。また、個々の
ビット線対１３８には入出力回路１３５が個別的に接続
されている。
【００４７】従来技術との対比において、本実施の形態
の特徴は、次の点にある。
【００４８】従来技術の場合には、データアレイ７３１
におけるワード線セレクタ７３４にワード線クロック信
号ＷＬ_ＣＬＫを入力しているとともに、タグアレイ７
０１における比較器７０６が出力するヒット／ミス判定
信号Ｓhmをデータアレイ７３１における入出力回路７３
５に入力していた。
【００４９】これに対して、本実施の形態においては、
比較器１０６からのヒット／ミス判定信号Ｓhmは、デー
タアレイ１３１に対して、その入出力回路１３５には入
力せず、ワード線セレクタ１３４における個々のアンド
ゲートの入力端子に入力している。
【００５０】これは、データアレイ１３１におけるメモ
リセルアレイ１３２に対するヒット／ミス判定信号Ｓhm
の作用のさせ方として、その出力側において作用させる
ことに代えて、その入力側において作用させるというこ
とである。つまり、メモリセルアレイ１３２を無条件に
活性化することに代えて、ヒット／ミス判定信号Ｓhmの
状況に応じて、メモリセルアレイ１３２に対する制御を
行うということである。
【００５１】具体的には、ヒット／ミス判定信号Ｓhmが
“ヒット”のときの“Ｈ”レベルにあるときには、ワー
ド線セレクタ１３４におけるアンドゲートをアクティブ
にして、メモリセルアレイ１３２において対応するメモ
リセル１３２ａを活性化し、データの読み出しを許可す
る。ヒット／ミス判定信号Ｓhmが“ミス”のときの
“Ｌ”レベルのままであるときには、アンドゲートをイ
ンアクティブのままとし、メモリセルアレイ１３２に対
してアクセスは行わない。したがって、無駄な電力消費
を抑制することができる。
【００５２】次に、以上のように構成された実施の形態
１のキャッシュメモリの動作を、図２のフローチャート
を参照しながら説明する。
【００５３】マイクロプロセッサからメインメモリへの
読み書きの要求が発生すると、マイクロプロセッサから
タグアレイ１０１のローデコーダ１０３およびデータア
レイ１３１のローデコーダ１３３に対して下位アドレス
であるインデックスアドレスＡｉが送出される（ステッ
プＳ１０１）。
【００５４】両ローデコーダ１０３，１３３はそれぞ
れ、入力したインデックスアドレスＡｉをデコードし、
デコード信号をワード線セレクタ１０４，１３４に出力
する（ステップＳ１０２，ステップＳ１０６）。
【００５５】タグアレイ１０１においては、ワード線セ
レクタ１０４によりインデックスアドレスＡｉに対応す
るいずれか１つのアンドゲートがアクティブとされ、ワ
ード線クロック信号ＷＬ_ＣＬＫを対応するワード線１
０７に出力する（ステップＳ１０３）。
【００５６】次いで、活性化されたワード線１０７に連
なるメモリセル１０２ａに記憶されているデータをビッ
ト線対１０８に読み出し、入出力回路１０５に出力する
（ステップＳ１０４）。入出力回路１０５では、センス
アンプ回路が内蔵されているが、入力したデータ信号の
微小な電位差または電流差を増幅する。
【００５７】次に、比較器１０６は、入出力回路１０５
からの読み出しデータとマイクロプロセッサから与えら
れた上位アドレスであるタグアドレスＡｔとを比較し、
その比較結果のヒット／ミス判定信号Ｓhmをヒット／ミ
ス判定信号ライン１３０を介してデータアレイ１３１に
おけるワード線セレクタ１３４に送出する（ステップＳ
１０５）。
【００５８】ヒット／ミス判定信号Ｓhmは、読み出しデ
ータがタグアドレスＡｔに一致（“ヒット”）するとき
は“Ｈ”レベルとなり、不一致（“ミス”）のときは
“Ｌ”レベルとなる。
【００５９】データアレイ１３１においては、すでに、
ローデコーダ１３３からインデックスアドレスＡｉに対
応するデコード信号がワード線セレクタ１３４に与えら
れている。しかし、タグアレイ１０１における比較器１
０６から“Ｈ”レベルのヒット／ミス判定信号Ｓhmが入
力されない限り（ステップＳ１０７）、ワード線セレク
タ１３４がメモリセルアレイ１３２を活性化することは
ない（ステップＳ１０８からステップＳ１０９）。した
がって、無駄な電力消費を抑制することができる。
【００６０】ワード線セレクタ１３４に“Ｈ”レベルの
ヒット／ミス判定信号Ｓhmが入力されると（ステップＳ
１０７）、インデックスアドレスＡｉに対応するアンド
ゲートがアクティブとされ、対応するワード線１３７を
活性化する（ステップＳ１１０）。そのワード線１３７
に連なるメモリセル１３２ａに記憶されているデータを
ビット線対１３８に読み出す動作を許可し（ステップＳ
１１１）、入出力回路１３５に出力する。入出力回路１
３５では、内蔵されているセンスアンプ回路により、入
力したデータ信号の微小な電位差または電流差を増幅し
た上で、キャッシュメモリの外部へ出力する（ステップ
Ｓ１１２）。
【００６１】以上のように、本実施の形態のキャッシュ
メモリにおいては、タグアレイ１０１における比較器１
０６からのヒット／ミス判定信号Ｓhmによってデータア
レイ１３１におけるワード線セレクタ１３４を制御する
ように構成してある。すなわち、データアレイ１３１の
メモリセルアレイ１３２からデータを読み出す動作は、
ヒット／ミス判定信号Ｓhmが“ヒット”を示す状態とな
って初めて行われ、“ミス”を示す状態のときにはデー
タの読み出し動作を行わないように構成してあるので、
消費電力を節減することができる。
【００６２】（実施の形態２）実施の形態２は、上記の
実施の形態１において、２モード方式を追加したものに
相当する。
【００６３】図３は本発明の実施の形態２のキャッシュ
メモリにおけるデータアレイの構成を示すブロック回路
図である。タグアレイについては、実施の形態１の場合
の図１と同様に構成されている。本実施の形態において
は、タグアレイの構成について、図１に記載の構成を適
用する。
【００６４】図３において、実施の形態１の図１におけ
るのと同じ符号は同一構成要素を指しているので、詳し
い説明は省略する。簡単に説明すると、１３１はデータ
アレイ、１３２はメモリセルアレイ、１３２ａはメモリ
セル、１３３はローデコーダ、１３４はワード線セレク
タ、１３５は入出力回路、１３７はワード線、１３８は
ビット線対である。
【００６５】本実施の形態においては、上記構成要素に
加えて、さらに、出力制御切替回路１４４を備えてい
る。この出力制御切替回路１４４は、ワード線クロック
信号ＷＬ_ＣＬＫとヒット／ミス判定信号Ｓhmとを入力
し、そのうちいずれか一方をワード線セレクタ１３４に
出力するものである。いずれを出力するかは、モードセ
レクト信号Ｓｍによる。
【００６６】出力制御切替回路１４４は、第１および第
２のスイッチ素子Ｓｗ1，Ｓｗ2と、第１および第２イン
バータＩｎｖ1，Ｉｎｖ2と、論理和処理を行うオアゲー
トＯＲ1とを備え、これらの構成要素が図示のように結
線されている。
【００６７】第１および第２のスイッチ素子Ｓｗ1，Ｓ
ｗ2は、モードセレクト信号Ｓｍによってオン／オフ制
御されるものである。第１のインバータＩｎｖ1は、モ
ードセレクト信号Ｓｍを反転することにより、第２のス
イッチ素子Ｓｗ2を第１のスイッチ素子Ｓｗ1に対して相
反的にオン／オフするものである。第１のスイッチ素子
Ｓｗ1は、ワード線セレクタ１３４に対するワード線ク
ロック信号ＷＬ_ＣＬＫの入力／切断を切り替えるもの
である。第２のスイッチ素子Ｓｗ2は、タグアレイ１０
１における比較器１０６からのヒット／ミス判定信号Ｓ
hmの、ワード線セレクタ３０４に対する入力／切断を切
り替えるものである。
【００６８】第２のインバータＩｎｖ2は、モードセレ
クト信号Ｓｍを反転してオアゲートＯＲ1に与えるもの
である。オアゲートＯＲ1は、モードセレクト信号Ｓｍ
の反転信号とヒット／ミス判定信号Ｓhmのいずれかを入
出力回路１３５に与えて、入出力回路１３５の動作状態
を制御するものである。
【００６９】個々の入出力回路１３５には、書き込み回
路１４１、センスアンプ回路１４２およびトライステー
トバッファ１４３が内蔵されているとともに、第１およ
び第２のアンドゲートＡＮＤ1，ＡＮＤ2を備えている。
第１のアンドゲートＡＮＤ1は、書き込み回路１４１に
対するライトイネーブル信号ＷＥの入力／切断を切り替
えるものである。第２のアンドゲートＡＮＤ2は、トラ
イステートバッファ１４３に対するアウトプットイネブ
ール信号ＯＥの入力／切断を切り替えるものである。第
１および第２のアンドゲートＡＮＤ1，ＡＮＤ2は、オア
ゲートＯＲ1からの制御信号Ｓｃによってオン／オフ制
御される。
【００７０】なお、入出力回路１３５における書き込み
回路１４１、センスアンプ回路１４２およびトライステ
ートバッファ１４３は従来と同様であり、それに、オア
ゲートＯＲ1の制御信号Ｓｃによって制御される第１お
よび第２のアンドゲートＡＮＤ1，ＡＮＤ2が追加された
ものとなっている。
【００７１】次に、以上のように構成された実施の形態
２のキャッシュメモリの動作を説明する。
【００７２】出力制御切替回路１４４には、あらかじめ
設定されたモードに従って、“Ｈ”レベルまたは“Ｌ”
レベルの信号が与えられる。
【００７３】マイクロプロセッサからメインメモリへの
書き込みの要求が発生したときのタグアレイ１０１の動
作については、実施の形態１の場合と同様である。
【００７４】データアレイ１３１における動作は、モー
ドセレクト信号Ｓｍが“Ｈ”レベルとなる第１のモード
であるか、“Ｌ”レベルとなる第２のモードであるかに
よって異なる。
【００７５】（１）第１のモードの動作説明 モードセレクト信号Ｓｍが“Ｈ”レベルの第１のモード
は、消費電力の抑制よりも動作周波数の高速化が優先さ
れるときに設定される。動作の態様としては、従来技術
の場合とほぼ同様であり、タグアレイ１０１におけるメ
モリセルアレイ１０２の読み出し動作とデータアレイ１
３１におけるメモリセルアレイ１３２の読み出し動作と
を並進的に行う。
【００７６】出力制御切替回路１４４に“Ｈ”レベルの
モードセレクト信号Ｓｍが入力されている第１のモード
の場合には、第２のインバータＩｎｖ2を介してオアゲ
ートＯＲ1の１入力は“Ｌ”レベルとなり、ヒット／ミ
ス判定信号Ｓhmが“Ｌ”レベルであれば、入出力回路１
３５はアクティブにはならない状況となっている。ま
た、第１のスイッチ素子Ｓｗ1がＯＮになり、第１のイ
ンバータＩｎｖ1を介して第２のスイッチ素子Ｓｗ2がＯ
ＦＦになる。
【００７７】第１のスイッチ素子Ｓｗ1がＯＮであるの
で、ワード線クロック信号ＷＬ_ＣＬＫが選択されてワ
ード線セレクタ１３４に出力される。
【００７８】ローデコーダ１３３、ワード線セレクタ１
３４およびメモリセルアレイ１３２は、従来技術の場合
と同様に動作する。すなわち、ワード線クロック信号Ｗ
Ｌ_ＣＬＫが与えられたワード線セレクタ１３４は、す
でに、ローデコーダ１３３からインデックスアドレスＡ
ｉに対応するデコード信号が与えられており、そのイン
デックスアドレスＡｉに対応するアンドゲートがアクテ
ィブとされ、対応するワード線１３７を活性化する。そ
のワード線１３７に連なるメモリセル１３２ａに記憶さ
れているデータをビット線対１３８に読み出し、入出力
回路１３５に出力する。入出力回路１３５では、内蔵さ
れているセンスアンプ回路１４２により、入力したデー
タ信号の微小な電位差または電流差を増幅した上で、ト
ライステートバッファ１４３へ出力する。
【００７９】この段階では、すでに、タグアレイ１０１
においてヒット／ミス判定信号Ｓhmが“Ｈ”レベルか
“Ｌ”レベルかのいずれかに確定している。
【００８０】タグアレイ１０１のメモリセルアレイ１０
２においてキャッシュミスとなり、ヒット／ミス判定信
号Ｓhmが“Ｌ”レベルとなっているときには、オアゲー
トＯＲ1からの制御信号Ｓｃは“Ｌ”レベルのままであ
るので、第２のアンドゲートＡＮＤ2はＯＦＦ状態のま
まであり、マイクロプロセッサからのアウトプットイネ
ブール信号ＯＥはトライステートバッファ１４３に与え
られることはなく、したがって、センスアンプ回路１４
２からトライステートバッファ１４３に出力されている
データは、そこに留められ、外部に出力されることはな
い。したがって、無駄な電力消費を抑制することができ
る。
【００８１】一方、タグアレイ１０１のメモリセルアレ
イ１０２においてキャッシュヒットとなり、ヒット／ミ
ス判定信号Ｓhmが“Ｈ”レベルとなっているときには、
オアゲートＯＲ1からの制御信号Ｓｃが“Ｈ”レベルに
反転し、第２のアンドゲートＡＮＤ2はＯＮ状態に切り
替えられる。その結果、アウトプットイネブール信号Ｏ
Ｅがトライステートバッファ１４３に与えられ、センス
アンプ回路１４２から出力されているデータについて、
トライステートバッファ１４３を介して外部に出力する
ことが許可される。
【００８２】（２）第２のモードの動作説明 次に、出力制御切替回路１４４に“Ｌ”レベルのモード
セレクト信号Ｓｍが入力されているときの第２のモード
の場合の動作を説明する。動作周波数の高さよりも消費
電力の抑制が優先して要求される場合には第２のモード
が設定される。動作の態様としては、実施の形態１の場
合とほぼ同様であり、データアレイ１３１におけるメモ
リセルアレイ１３２の読み出しは、タグアレイ１０１に
おける比較器１０６でキャッシュヒットが判定されるこ
とに従う。
【００８３】出力制御切替回路１４４に“Ｌ”レベルの
モードセレクト信号Ｓｍが入力されているときには、第
２のインバータＩｎｖ2を介してオアゲートＯＲ1の１入
力は“Ｈ”レベルとなり、ヒット／ミス判定信号Ｓhmが
“Ｌ”レベルのままであるか“Ｈ”レベルに切り替わる
かに関係なく、入出力回路１３５はアクティブになる状
況となっている。また、第１のスイッチ素子Ｓｗ1がＯ
ＦＦになり、第１のインバータＩｎｖ1を介して第２の
スイッチ素子Ｓｗ2がＯＮになる。
【００８４】第２のスイッチ素子Ｓｗ2がＯＮであるの
で、ワード線クロック信号ＷＬ_ＣＬＫに代って、ヒッ
ト／ミス判定信号Ｓhmが選択される状況となる。
【００８５】タグアレイ１０１のメモリセルアレイ１０
２においてキャッシュミスとなり、ヒット／ミス判定信
号Ｓhmが“Ｌ”レベルとなっているときには、第２のス
イッチ素子Ｓｗ2がＯＮの状態であっても、ワード線セ
レクタ１３４がメモリセルアレイ１３２を活性化するこ
とはない。したがって、メモリセルアレイ１３２に対す
る読み出し動作は行われず、無駄な電力消費を抑えるこ
とができる。
【００８６】一方、タグアレイ１０１のメモリセルアレ
イ１０２においてキャッシュヒットとなり、ヒット／ミ
ス判定信号Ｓhmが“Ｈ”レベルとなっているときには、
オン状態の第２のスイッチ素子Ｓｗ2を介して“Ｈ”レ
ベルのヒット／ミス判定信号Ｓhmがワード線セレクタ１
３４に与えられ、インデックスアドレスＡｉに対応する
アンドゲートがアクティブとされ、対応するワード線１
３７を活性化する。そのワード線１３７に連なるメモリ
セル１３２ａに記憶されているデータをビット線対１３
８に読み出す動作が許可され、入出力回路１３５に出力
する。入出力回路１３５では、内蔵されているセンスア
ンプ回路１４２により、入力したデータ信号の微小な電
位差または電流差を増幅した上で、トライステートバッ
ファ１４３へ出力する。このとき、あらかじめ第２のア
ンドゲートＡＮＤ2はＯＮにされており、アウトプット
イネブール信号ＯＥによってトライステートバッファ１
４３は導通状態となっている。したがって、読み出され
たデータは、直ちにキャッシュメモリの外部へ出力され
る。
【００８７】以上のように、本実施の形態のキャッシュ
メモリにおいては、従来技術相当の第１のモードと実施
の形態１相当の第２のモードとの２モードを備え、使用
条件や目的に応じて使い分けができるようになってい
る。第１のモードでは、タグアレイ１０１でのヒット／
ミス判定信号Ｓhmが出力される段階またはその直近で
は、すでに、データアレイ１３１においてメモリセルア
レイ１３２からの対応するデータの読み出し、および、
センスアンプ回路１４２での増幅処理が完了しているの
で、キャッシュメモリからの所要のデータの出力を高速
に行うことができる。
【００８８】第２のモードでは、実施の形態１の場合と
同様に、データアレイ１３１のメモリセルアレイ１３２
からデータを読み出す動作は、ヒット／ミス判定信号Ｓ
hmが“ヒット”を示す状態となって初めて行われ、“ミ
ス”を示す状態のときにはデータの読み出し動作を行わ
ないように構成してあるので、消費電力を節減すること
ができる。
【００８９】使用条件や目的について、消費電力の抑制
よりも動作周波数の高速化が優先して要求されるときは
第１のモードを設定すればよく、動作周波数の高さより
も消費電力の抑制が優先して要求されるときは第２のモ
ードを設定すればよい。
【００９０】（実施の形態３）図４は本発明の実施の形
態３のキャッシュメモリの配置構成を示す平面図であ
る。
【００９１】ローデコーダとして、１ウェイ分のタグア
レイ３０１と１ウェイ分のデータアレイ３３１とに共通
のローデコーダ３５０を備えている。ローデコーダを共
通化したことに伴い、１ウェイ分のタグアレイ３０１に
おけるメモリセルアレイ３０２と１ウェイ分のデータア
レイ３３１におけるメモリセルアレイ３３２とについ
て、これらを空間的に隣接して配置している。さらに、
共通のローデコーダ３５０とタグアレイ３０１、データ
アレイ３３１の各々とを共通ワード線３５１を介して接
続している。また、タグアレイ３０１における比較器３
０６とデータアレイ３３１における入出力回路３３５と
について、これらも空間的に隣接して配置している。す
なわち、１ウェイ分のタグアレイ３０１とデータアレイ
３３１とを１つのマクロに構成している。
【００９２】そして、比較器３０６からのヒット／ミス
判定信号Ｓhmをデータアレイ３３１における入出力回路
３３５に出力するためのヒット／ミス判定信号ライン３
３０を、入出力回路３３５の上位階層において横断する
状態で配線している。つまり、入出力回路３３５の配置
領域に重ね合わせる状態でヒット／ミス判定信号ライン
３３０を配線している。
【００９３】ウェイの数が２以上の複数あるとして、そ
れらのすべてのウェイ、または少なくとも２つのウェイ
につき、上記同様の構成としている。
【００９４】データアレイ３３１における入出力回路３
３５の幅をＡとすると、ヒット／ミス判定信号ライン３
０５の配線長Ｌ１は、Ｌ１＝Ａと、短いものですむ。
【００９５】図１０は、タグアレイとデータアレイの配
置方法についての比較例を示す。
【００９６】５０１はタグアレイ、５０２はメモリセル
アレイ、５０３はローデコーダ、５０５は入出力回路、
５０６は比較器、５３１はデータアレイ、５３２はメモ
リセルアレイ、５３３はローデコーダ、５３５は入出力
回路である。
【００９７】データアレイ３３１における入出力回路５
３５の幅をＡ、ヒット／ミス判定信号Ｓhmの引き込み口
から入出力回路５３５までの幅をＢ、データアレイ５３
１とタグアレイ５０１との間の配線領域の幅をＣとする
と、ヒット／ミス判定信号ライン５３０の配線長Ｌ２
は、Ｌ２＝Ａ＋Ｂ＋Ｃとなる。
【００９８】この比較例と対比すると、本実施の形態の
場合には、ヒット／ミス判定信号ライン３３０の配線長
は、（Ｂ＋Ｃ）の分だけ短くなっている。ヒット／ミス
判定信号ライン３３０の配線長を短くしてあるので、応
答性をより高速化することができる。
【００９９】また、ローデコーダ３５０の共通化と、タ
グアレイ３０１とデータアレイ３３１との隣接配置とに
より、所要面積の削減を図ることができる。
【０１００】（実施の形態４）実施の形態４は、１ウェ
イ分のタグアレイとデータアレイとを１つのマクロに構
成する上記の実施の形態３の発展形に相当し、実施の形
態１の技術を適用したものである。
【０１０１】図５は本発明の実施の形態４のキャッシュ
メモリの構成を示すブロック回路図である。
【０１０２】ローデコーダとして、タグアレイ３０１と
データアレイ３３１とに共通のローデコーダ３５０を備
えている。共通のローデコーダ３５０は、インデックス
アドレスＡｉを入力し、デコードした信号を共通ワード
線３５１に送出するように構成されている。共通のロー
デコーダ３５０の出力側から延出された共通ワード線３
５１がタグアレイ３０１におけるワード線セレクタ３０
４およびデータアレイ３３１におけるワード線セレクタ
３３４に接続されている。この共通ワード線３５１にデ
コード信号が出力される。
【０１０３】タグアレイ３０１は、第１のメモリセルア
レイ３０２、第１のワード線セレクタ３０４、第１の入
出力回路３０５および比較器３０６を備えている。
【０１０４】タグアレイ３０１におけるワード線セレク
タ３０４は、アンドゲートのラインアレイで構成されて
いる。ワード線セレクタ３０４は、個々のアンドゲート
に共通のローデコーダ３５０からの共通ワード線３５１
によるデコード信号とワード線クロック信号ＷＬ_ＣＬ
Ｋとを入力し、アクティブなアンドゲートからワード線
３０７にワード線クロック信号ＷＬ_ＣＬＫを出力する
ように構成されている。
【０１０５】メモリセルアレイ３０２は、多数のメモリ
セル３０２ａをマトリックス状に配列し、個々のメモリ
セル３０２ａをワード線３０７および一対のビット線か
らなるビット線対３０８で相互に接続した構成となって
いる。ワード線セレクタ３０４における個々のアンドゲ
ートの出力端子は、ワード線３０７に個別的に接続され
ている。また、個々のビット線対３０８には入出力回路
３０５が個別的に接続されている。
【０１０６】個々の入出力回路３０５には、書き込み回
路３２１、センスアンプ回路３２２およびトライステー
トバッファ３２３が内蔵されている。ＷＥは書き込み回
路３２１に対するライトイネーブル信号であり、ＯＥは
トライステートバッファ３２３に対するアウトプットイ
ネブール信号である。
【０１０７】各入出力回路３０５における出力端子は、
比較器３０６の一方の入力端子に接続されている。比較
器３０６の他方の入力端子にはタグアドレスＡｔが入力
されるように構成されている。比較器３０６は、メモリ
セルアレイ３０２から読み出したデータとタグアドレス
Ａｔとを比較し、両者の一致・不一致を示すヒット／ミ
ス判定信号Ｓhmをデータアレイ３３１におけるワード線
セレクタ３３４に出力するように構成されている。ヒッ
ト／ミス判定信号Ｓhmは、ヒット／ミス判定信号ライン
３３０を介して送出されるように構成されている。
【０１０８】データアレイ３３１は、第２のメモリセル
アレイ３３２、第２のワード線セレクタ３３４、第２の
入出力回路３３５を備えている。
【０１０９】データアレイ３３１におけるワード線セレ
クタ３３４は、アンドゲートのラインアレイで構成され
ている。ワード線セレクタ３３４は、個々のアンドゲー
トに共通のローデコーダ３５０からの共通ワード線３５
１によるデコード信号とタグアレイ３０１における比較
器３０６からのヒット／ミス判定信号Ｓhmとを入力し、
アクティブなアンドゲートからワード線３３７にヒット
／ミス判定信号Ｓhmを出力するように構成されている。
【０１１０】ヒット／ミス判定信号Ｓhmを送出するため
のヒット／ミス判定信号ライン３３０が比較器３０６と
ワード線セレクタ３３４との間を接続している。このヒ
ット／ミス判定信号ライン３３０は、データアレイ３３
１における入出力回路３３５の上位階層において横断す
る状態で配線されている。つまり、入出力回路３３５の
配置領域に重ね合わせる状態で配線されている。
【０１１１】メモリセルアレイ３３２は、多数のメモリ
セル３３２ａをマトリックス状に配列し、個々のメモリ
セル３３２ａをワード線３３７および一対のビット線か
らなるビット線対３３８で相互に接続した構成となって
いる。
【０１１２】ワード線セレクタ３３４は、アンドゲート
のラインアレイで構成されている。個々のアンドゲート
に、共通のローデコーダ３５０からの共通ワード線３５
１を介してのデコード信号と比較器３０６からのヒット
／ミス判定信号ライン３３０を介してのヒット／ミス判
定信号Ｓhmとを入力し、デコード信号がアクティブなア
ンドゲートからはワード線３３７に対してワード線活性
化信号を出力するように構成されている。また、個々の
ビット線対３３８には入出力回路３３５が個別的に接続
されている。
【０１１３】個々の入出力回路３３５には、書き込み回
路３４１、センスアンプ回路３４２およびトライステー
トバッファ３４３が内蔵されている。書き込み回路３４
１はライトイネーブル信号ＷＥによってアクティブにさ
れ、トライステートバッファ３１３はアウトプットイネ
ブール信号ＯＥによってアクティブにされるように構成
されている。
【０１１４】次に、以上のように構成された実施の形態
４のキャッシュメモリの動作を、図６のフローチャート
を参照しながら説明する。
【０１１５】マイクロプロセッサからメインメモリへの
読み書きの要求が発生すると、マイクロプロセッサから
共通のローデコーダ３５０に対して下位アドレスである
インデックスアドレスＡｉが送出される（ステップＳ２
０１）。
【０１１６】共通のローデコーダ３５０は、入力したイ
ンデックスアドレスＡｉをデコードし、デコード信号を
共通ワード線３５１を介して、タグアレイ３０１におけ
るワード線セレクタ３０４とデータアレイ３３１におけ
るワード線セレクタ３３４とに出力する（ステップＳ２
０２）。これらは、並進的に行われる。
【０１１７】タグアレイ３０１においては、ワード線セ
レクタ３０４によりインデックスアドレスＡｉに対応す
るいずれか１つのアンドゲートがアクティブとされ、ワ
ード線クロック信号ＷＬ_ＣＬＫを対応するワード線３
０７に出力する。活性化されたワード線３０７に連なる
メモリセル３０２ａに記憶されているデータをビット線
対３０８に読み出し、入出力回路３０５に出力する（ス
テップＳ２０３）。入出力回路３０５に内蔵のセンスア
ンプ回路３２２は、入力したデータ信号の微小な電位差
または電流差を増幅する。
【０１１８】次に、比較器３０６は、入出力回路３０５
からの読み出しデータとマイクロプロセッサから与えら
れた上位アドレスであるタグアドレスＡｔとを比較し、
その比較結果のヒット／ミス判定信号Ｓhmをヒット／ミ
ス判定信号ライン３３０を介してデータアレイ３３１に
おけるワード線セレクタ３３４に送出する（ステップＳ
２０４）。
【０１１９】ヒット／ミス判定信号Ｓhmは、読み出しデ
ータがタグアドレスＡｔに一致（“ヒット”）するとき
は“Ｈ”レベルとなり、不一致（“ミス”）のときは
“Ｌ”レベルとなる。
【０１２０】データアレイ３３１においては、すでに、
共通のローデコーダ３５０から共通ワード線３５１を介
してインデックスアドレスＡｉに対応するデコード信号
がワード線セレクタ３３４に与えられている。しかし、
タグアレイ３０１における比較器３０６から“Ｈ”レベ
ルのヒット／ミス判定信号Ｓhmが入力されない限り（ス
テップＳ２０５）、ワード線セレクタ３３４がメモリセ
ルアレイ３３２を活性化することはない（ステップＳ２
０６）。したがって、無駄な電力消費を抑制することが
できる。
【０１２１】ワード線セレクタ３３４に“Ｈ”レベルの
ヒット／ミス判定信号Ｓhmが入力されると（ステップＳ
２０５）、インデックスアドレスＡｉに対応するアンド
ゲートがアクティブとされ、対応するワード線３３７を
活性化する。そのワード線３３７に連なるメモリセル３
３２ａに記憶されているデータをビット線対３３８に読
み出す動作を許可し、入出力回路３３５に出力する（ス
テップＳ２０７）。入出力回路３３５に内蔵のセンスア
ンプ回路３４２は、入力したデータ信号の微小な電位差
または電流差を増幅した上で、トライステートバッファ
３４３を介してキャッシュメモリの外部へ出力する（ス
テップＳ２０８）。
【０１２２】以上のように、本実施の形態のキャッシュ
メモリにおいては、タグアレイ３０１における比較器３
０６からのヒット／ミス判定信号Ｓhmによってデータア
レイ３３１におけるワード線セレクタ３３４を制御する
ように構成してある。すなわち、データアレイ３３１の
メモリセルアレイ３３２からデータを読み出す動作は、
ヒット／ミス判定信号Ｓhmが“ヒット”を示す状態とな
って初めて行われ、“ミス”を示す状態のときにはデー
タの読み出し動作を行わないように構成してある。その
結果、消費電力を節減することができる。
【０１２３】また、タグアレイ３０１のためのローデコ
ーダとデータアレイ３３１のためのローデコーダとをま
とめて共通のローデコーダ３５０としてあるので、タグ
アレイ３０１とデータアレイ３３１とを空間的に隣接し
て配置することができる。そして、タグアレイ３０１に
おける比較器１０６からのヒット／ミス判定信号Ｓhmを
データアレイ３３１におけるワード線セレクタ３３４に
送出するためのヒット／ミス判定信号ライン３３０をデ
ータアレイ３３１における入出力回路３３５の上位階層
において横断する状態で配線してあるため、ヒット／ミ
ス判定信号ライン３３０の配線長を充分に短くすること
ができる。すなわち、ヒット／ミス判定信号ライン３３
０をキャッシュメモリの内部に収めることができる。し
たがって、キャッシュメモリの設計者でも予期できない
ような遅延が発生する可能性を低いものにすることがで
きる。
【０１２４】また、実施の形態１の場合には、インデッ
クスアドレスＡｉのデコードをタグアレイ１０１におけ
るローデコーダ１０３とデータアレイ１３１におけるロ
ーデコーダ１３３との双方で行っているのに対して、本
実施の形態では共通のローデコーダ３５０でのみのデコ
ード処理でよい。この点でも、消費電力の節減を図るこ
とができる。また、キャッシュ動作を高速化することが
できる。換言すれば、動作周波数を高いものにすること
ができる。
【０１２５】（実施の形態５）実施の形態５は、１ウェ
イ分のタグアレイとデータアレイとを１つのマクロに構
成する上記の実施の形態３の発展形に相当し、上記の実
施の形態４において、実施の形態２と同様の２モード方
式を追加したものに相当する。
【０１２６】図７は本発明の実施の形態５のキャッシュ
メモリにおけるデータアレイの構成を示すブロック回路
図である。本実施の形態５においては、タグアレイは実
施の形態４のものと同様に構成されており、データアレ
イに出力制御切替回路を付加した点に特徴がある。
【０１２７】図７において、実施の形態４の図５におけ
るのと同じ符号は同一構成要素を指しているので、詳し
い説明は省略する。簡単に説明すると、３０１はタグア
レイ、３０２はメモリセルアレイ、３０２ａはメモリセ
ルアレイ、３０４はワード線セレクタ、３０５は入出力
回路、３０６は比較器、３０７はワード線、３０８はビ
ット線対、３２１は書き込み回路、３２２はセンスアン
プ回路、３２３はトライステートバッフ、３３１はデー
タアレイ、３３２はメモリセルアレイ、３３２ａはメモ
リセル、３３４はワード線セレクタ、３３５は入出力回
路、３３７はワード線、３３８はビット線対、３４１は
書き込み回路、３４２はセンスアンプ回路、３４３はト
ライステートバッファ、３５０は共通のローデコーダ、
３５１は共通ワード線、３３０はヒット／ミス判定信号
Ｓhmを送出するためのヒット／ミス判定信号ラインであ
る。
【０１２８】本実施の形態においては、上記構成要素に
加えて、さらに、出力制御切替回路３４４を備えてい
る。この出力制御切替回路３４４は、ワード線クロック
信号ＷＬ_ＣＬＫとヒット／ミス判定信号Ｓhmとを入力
し、そのうちいずれか一方をワード線セレクタ３３４に
出力するものである。いずれを出力するかは、モードセ
レクト信号Ｓｍによる。
【０１２９】出力制御切替回路３４４は、第１および第
２のスイッチ素子Ｓｗ1，Ｓｗ2と、第１および第２イン
バータＩｎｖ1，Ｉｎｖ2と、論理和処理を行うオアゲー
トＯＲ1とを備え、これらの構成要素が図示のように結
線されている。
【０１３０】第１および第２のスイッチ素子Ｓｗ1，Ｓ
ｗ2は、モードセレクト信号Ｓｍによってオン／オフ制
御されるものである。第１のインバータＩｎｖ1は、モ
ードセレクト信号Ｓｍを反転することにより、第２のス
イッチ素子Ｓｗ2を第１のスイッチ素子Ｓｗ1に対して相
反的にオン／オフするものである。第１のスイッチ素子
Ｓｗ1は、ワード線セレクタ３３４に対するワード線ク
ロック信号ＷＬ_ＣＬＫの入力／切断を切り替えるもの
である。第２のスイッチ素子Ｓｗ2は、タグアレイ３０
１における比較器３０６からのヒット／ミス判定信号Ｓ
hmの、ワード線セレクタ３３４に対する入力／切断を切
り替えるものである。
【０１３１】第２のインバータＩｎｖ2は、モードセレ
クト信号Ｓｍを反転してオアゲートＯＲ1に与えるもの
である。オアゲートＯＲ1は、モードセレクト信号Ｓｍ
の反転信号とヒット／ミス判定信号Ｓhmのいずれかを入
出力回路３３５に与えて、入出力回路３３５の動作状態
を制御するものである。
【０１３２】個々の入出力回路３３５には、書き込み回
路３４１、センスアンプ回路３４２およびトライステー
トバッファ３４３が内蔵されているとともに、第１およ
び第２のアンドゲートＡＮＤ1，ＡＮＤ2を備えている。
第１のアンドゲートＡＮＤ1は、書き込み回路３４１に
対するライトイネーブル信号ＷＥの入力／切断を切り替
えるものである。第２のアンドゲートＡＮＤ2は、トラ
イステートバッファ３４３に対するアウトプットイネブ
ール信号ＯＥの入力／切断を切り替えるものである。第
１および第２のアンドゲートＡＮＤ1，ＡＮＤ2は、オア
ゲートＯＲ1からの制御信号Ｓｃによってオン／オフ制
御される。
【０１３３】次に、以上のように構成された実施の形態
５のキャッシュメモリの動作を説明する。
【０１３４】出力制御切替回路３４４には、あらかじめ
設定されたモードに従って、“Ｈ”レベルまたは“Ｌ”
レベルの信号が与えられる。
【０１３５】マイクロプロセッサからメインメモリへの
書き込みの要求が発生したときのタグアレイ３０１の動
作については、実施の形態４の場合と同様である。
【０１３６】データアレイ３３１における動作は、モー
ドセレクト信号Ｓｍが“Ｈ”レベルとなる第１のモード
であるか、“Ｌ”レベルとなる第２のモードであるかに
よって異なる。
【０１３７】（１）第１のモードの動作説明 モードセレクト信号Ｓｍが“Ｈ”レベルの第１のモード
は、消費電力の抑制よりも動作周波数の高速化が優先さ
れるときに設定される。動作の態様としては、従来技術
の場合とほぼ同様であり、タグアレイ３０１におけるメ
モリセルアレイ３０２の読み出し動作とデータアレイ３
３１におけるメモリセルアレイ３３２の読み出し動作と
を並進的に行う。
【０１３８】出力制御切替回路３４４に“Ｈ”レベルの
モードセレクト信号Ｓｍが入力されている第１のモード
の場合には、第２のインバータＩｎｖ2を介してオアゲ
ートＯＲ1の１入力は“Ｌ”レベルとなり、ヒット／ミ
ス判定信号Ｓhmが“Ｌ”レベルであれば、入出力回路３
３５はアクティブにはならない状況となっている。ま
た、第１のスイッチ素子Ｓｗ1がＯＮになり、第１のイ
ンバータＩｎｖ1を介して第２のスイッチ素子Ｓｗ2がＯ
ＦＦになる。
【０１３９】第１のスイッチ素子Ｓｗ1がＯＮであるの
で、ワード線クロック信号ＷＬ_ＣＬＫが選択されてワ
ード線セレクタ３３４に出力される。
【０１４０】ワード線セレクタ３３４およびメモリセル
アレイ３３２は、従来技術の場合と同様に動作する。す
なわち、ワード線クロック信号ＷＬ_ＣＬＫが与えられ
たワード線セレクタ３３４は、すでに、共通のローデコ
ーダ３５０からインデックスアドレスＡｉに対応するデ
コード信号が与えられており、そのインデックスアドレ
スＡｉに対応するアンドゲートがアクティブとされ、対
応するワード線３３７を活性化する。そのワード線３３
７に連なるメモリセル３３２ａに記憶されているデータ
をビット線対３３８に読み出し、入出力回路３３５に出
力する。入出力回路３３５に内蔵されているセンスアン
プ回路３４２により、入力したデータ信号の微小な電位
差または電流差を増幅した上で、トライステートバッフ
ァ３４３へ出力する。
【０１４１】この段階では、すでに、タグアレイ３０１
においてヒット／ミス判定信号Ｓhmが“Ｈ”レベルか
“Ｌ”レベルかのいずれかに確定している。
【０１４２】タグアレイ３０１のメモリセルアレイ３０
２においてキャッシュミスとなり、ヒット／ミス判定信
号Ｓhmが“Ｌ”レベルとなっているときには、オアゲー
トＯＲ1からの制御信号Ｓｃは“Ｌ”レベルのままであ
るので、第２のアンドゲートＡＮＤ2はＯＦＦ状態のま
まであり、マイクロプロセッサからのアウトプットイネ
ブール信号ＯＥはトライステートバッファ３４３に与え
られることはなく、したがって、センスアンプ回路３４
２からトライステートバッファ３４３に出力されている
データは、そこに留められ、外部に出力されることはな
い。したがって、無駄な電力消費を抑制することができ
る。
【０１４３】一方、タグアレイ３０１のメモリセルアレ
イ３０２においてキャッシュヒットとなり、ヒット／ミ
ス判定信号Ｓhmが“Ｈ”レベルとなっているときには、
オアゲートＯＲ1からの制御信号Ｓｃが“Ｈ”レベルに
反転し、第２のアンドゲートＡＮＤ2はＯＮ状態に切り
替えられる。その結果、アウトプットイネブール信号Ｏ
Ｅがトライステートバッファ３４３に与えられ、センス
アンプ回路３４２から出力されているデータについて、
トライステートバッファ３４３を介して外部に出力する
動作を許可する。
【０１４４】（２）第２のモードの動作説明 次に、出力制御切替回路３４４に“Ｌ”レベルのモード
セレクト信号Ｓｍが入力されている第２のモードの場合
の動作を説明する。動作周波数の高さよりも消費電力の
抑制が優先して要求される場合には第２のモードが設定
される。動作の態様としては、実施の形態１の場合とほ
ぼ同様であり、データアレイ３３１におけるメモリセル
アレイ３３２の読み出しは、タグアレイ３０１における
比較器３０６でキャッシュヒットが判定されることに従
う。
【０１４５】出力制御切替回路３４４に“Ｌ”レベルの
モードセレクト信号Ｓｍが入力されているときには、第
２のインバータＩｎｖ2を介してオアゲートＯＲ1の１入
力は“Ｈ”レベルとなり、ヒット／ミス判定信号Ｓhmが
“Ｌ”レベルのままであるか“Ｈ”レベルに切り替わる
かに関係なく、入出力回路３３５はアクティブになる状
況となっている。また、第１のスイッチ素子Ｓｗ1がＯ
ＦＦになり、第１のインバータＩｎｖ1を介して第２の
スイッチ素子Ｓｗ2がＯＮになる。
【０１４６】第２のスイッチ素子Ｓｗ2がＯＮであるの
で、ワード線クロック信号ＷＬ_ＣＬＫに代って、ヒッ
ト／ミス判定信号Ｓhmが選択される状況となる。
【０１４７】タグアレイ３０１のメモリセルアレイ３０
２においてキャッシュミスとなり、ヒット／ミス判定信
号Ｓhmが“Ｌ”レベルとなっているときには、第２のス
イッチ素子Ｓｗ2がＯＮの状態であっても、ワード線セ
レクタ３３４がメモリセルアレイ３３２を活性化するこ
とはない。したがって、無駄な電力消費を抑制すること
ができる。
【０１４８】一方、タグアレイ３０１のメモリセルアレ
イ３０２においてキャッシュヒットとなり、ヒット／ミ
ス判定信号Ｓhmが“Ｈ”レベルとなっているときには、
オン状態の第２のスイッチ素子Ｓｗ2を介して“Ｈ”レ
ベルのヒット／ミス判定信号Ｓhmがワード線セレクタ３
３４に与えられ、インデックスアドレスＡｉに対応する
アンドゲートがアクティブとされ、対応するワード線３
３７を活性化する。そのワード線３３７に連なるメモリ
セル３３２ａに記憶されているデータをビット線対３３
８に読み出す動作を許可し、入出力回路３３５に出力す
る。入出力回路３３５では、内蔵されているセンスアン
プ回路３４２により、入力したデータ信号の微小な電位
差または電流差を増幅した上で、トライステートバッフ
ァ３４３へ出力する。このとき、あらかじめ第２のアン
ドゲートＡＮＤ2はＯＮにされており、アウトプットイ
ネブール信号ＯＥによってトライステートバッファ３４
３は導通状態となっている。したがって、読み出された
データは、直ちにキャッシュメモリの外部へ出力され
る。
【０１４９】以上のように、本実施の形態のキャッシュ
メモリにおいては、従来技術相当の第１のモードと実施
の形態１相当の第２のモードとの２モードを備え、使用
条件や目的に応じて使い分けができるようになってい
る。第１のモードでは、タグアレイ３０１でのヒット／
ミス判定信号Ｓhmが出力される段階またはその直近で
は、すでに、データアレイ３３１においてメモリセルア
レイ３３２からの対応するデータの読み出し、および、
センスアンプ回路３４２での増幅処理が完了しているの
で、キャッシュメモリからの所要のデータの出力を高速
に行うことができる。
【０１５０】第２のモードでは、実施の形態１の場合と
同様に、データアレイ３３１のメモリセルアレイ３３２
からデータを読み出す動作は、ヒット／ミス判定信号Ｓ
hmが“ヒット”を示す状態となって初めて行われ、“ミ
ス”を示す状態のときにはデータの読み出し動作を行わ
ないように構成してあるので、消費電力を節減すること
ができる。
【０１５１】使用条件や目的について、消費電力の抑制
よりも動作周波数の高速化が優先して要求されるときは
第１のモードを設定すればよく、動作周波数の高さより
も消費電力の抑制が優先して要求されるときは第２のモ
ードを設定すればよい。
【０１５２】上記の実施の形態２（図３）の場合の動作
を図８、図９の波形図によって説明する。なお、図８お
よび図９は実施の形態５（図７）の場合にも該当する。
また、図９は実施の形態１（図１）と実施の形態４（図
５）の場合にも該当する。
【０１５３】図８は第１のモードにおける動作のタイミ
ングを示す波形図である。
【０１５４】インデックスアドレスＡｉがタグアレイ１
０１におけるローデコーダ１０３とデータアレイ１３１
におけるローデコーダ１３３とに同時的に与えられてい
る。また、ワード線クロック信号ＷＬ_ＣＬＫがタグア
レイ１０１におけるワード線セレクタ１０４とデータア
レイ１３１におけるワード線セレクタ１３４とから同時
に出力されている。これにより、タグアレイ１０１にお
けるメモリセル１０２ａからビット線対１０８（Ｂｉｔ
−／Ｂｉｔ）へのデータへの読み出しと、データアレイ
１３１におけるメモリセル１３２ａからビット線対１３
８（Ｂｉｔ−／Ｂｉｔ）へのデータへの読み出しとが並
進的に行われる。ビット線対（Ｂｉｔ−／Ｂｉｔ）での
データの読み出しにおいては、片側のビット線の電圧が
下がりだす。
【０１５５】点Ｐの時点で、タグアレイ１０１における
入出力回路１０５でもデータアレイ１３１における入出
力回路１３５でも、それぞれに内蔵のセンスアンプ回路
によって微小電圧差を増幅することにより、ビット線を
フルスイングさせ、データ値を確定する。これらのデー
タ読み出し動作は同時的である。
【０１５６】タグアレイ１０１においては、その比較器
１０６で出力データとタグアドレスＡｔとを比較し、両
者が一致した場合にヒット／ミス判定信号Ｓhmとして
“Ｈ”レベルを出力する。
【０１５７】データアレイ１３１においては、データの
読み出しはすでに完了しているが、キャッシュメモリの
外部に対するデータの出力はまだ未確定である。それ
は、タグアレイ１０１からのヒット／ミス判定信号Ｓhm
によるからである。
【０１５８】“Ｈ”レベルのヒット／ミス判定信号Ｓhm
が入力されると、このとき初めて入出力回路１３５から
のデータの出力が行われる。
【０１５９】図９は第２のモードにおける動作のタイミ
ングを示す波形図である。
【０１６０】図８の場合と同様に、インデックスアドレ
スＡｉがタグアレイ１０１におけるローデコーダ１０３
とデータアレイ１３１におけるローデコーダ１３３とに
同時的に与えられている。
【０１６１】また、図８の場合と同様に、タグアレイ１
０１におけるワード線セレクタ１０４からワード線クロ
ック信号ＷＬ_ＣＬＫが出力されている。ただし、デー
タアレイ１３１におけるワード線セレクタ１３４におい
ては、ワード線クロック信号ＷＬ_ＣＬＫは無関係であ
る。
【０１６２】タグアレイ１０１におけるメモリセル１０
２ａからビット線対１０８（Ｂｉｔ−／Ｂｉｔ）へデー
タの読み出しが行われる。ここで、図８の場合とは異な
って、データアレイ１３１におけるメモリセル１３２ａ
からビット線対１３８（Ｂｉｔ−／Ｂｉｔ）へのデータ
への読み出しは未確定である。ヒット／ミス判定信号Ｓ
hmが未確定であるためである。
【０１６３】タグアレイ１０１における入出力回路１０
５のセンスアンプ回路で、ビット線対（Ｂｉｔ−／Ｂｉ
ｔ）の片側のビット線の電圧が下がりだす。点Ｐの時点
で、センスアンプ回路によって微小電圧差を増幅するこ
とにより、ビット線をフルスイングさせ、データ値を確
定する。
【０１６４】タグアレイ１０１においては、その比較器
１０６で出力データとタグアドレスＡｔとを比較し、両
者が一致した場合にヒット／ミス判定信号Ｓhmとして
“Ｈ”レベルを出力する。
【０１６５】データアレイ１３１においては、データの
読み出しはすでに完了しているが、キャッシュメモリの
外部に対するデータの出力はまだ未確定である。それ
は、タグアレイ１０１からのヒット／ミス判定信号Ｓhm
によるからである。
【０１６６】“Ｈ”レベルのヒット／ミス判定信号Ｓhm
がデータアレイ１３１におけるワード線セレクタ１３４
に入力されると、このとき初めて、メモリセル１３２ａ
からビット線対１３８（Ｂｉｔ−／Ｂｉｔ）へデータの
読み出しが行われる。データアレイ１３１における入出
力回路１３５のセンスアンプ回路１４２で、ビット線対
（Ｂｉｔ−／Ｂｉｔ）の片側のビット線の電圧が下がり
だす。点Ｐから遅れた点Ｑの時点で、センスアンプ回路
１４２によって微小電圧差を増幅することにより、ビッ
ト線をフルスイングさせ、データ値を確定する。そし
て、入出力回路１３５からのデータの出力が行われる。
【０１６７】上記各実施の形態において、キャッシュヒ
ットのときのヒット／ミス判定信号Ｓhmを“Ｈ”レベル
としたが、それは一例に過ぎず、逆に、キャッシュヒッ
トのときに“Ｌ”レベルとするのでもよい。
【０１６８】
【発明の効果】本発明によれば、データアレイにおける
メモリセルアレイからのデータ読み出しにつき、キャッ
シュヒットが確定するまでは、読み出しを禁止するの
で、無駄な電力消費を抑制することができる。
【０１６９】また、消費電力の抑制よりも動作周波数の
高速化が優先して要求されるときの第１のモードと、動
作周波数の高さよりも消費電力の抑制が優先して要求さ
れるときの第２のモードとを有し、これら２つのモード
を適宜に切り替えることにより、キャッシュメモリにお
ける多機能化を所要面積少なくして実現することができ
る。
【０１７０】また、ローデコーダの共通化と、タグアレ
イおよびデータアレイの隣接配置と、データアレイの入
出力回路に対するヒット／ミス判定信号ラインの重ね合
わせにより、ヒット／ミス判定信号ラインの配線長の短
縮化を図り、ヒット／ミス判定信号の伝達時間の短縮化
によって高速動作を実現することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のキャッシュメモリの
構成を示すブロック回路図
【図２】 本発明の実施の形態１のキャッシュメモリの
動作を示すフローチャート
【図３】 本発明の実施の形態２のキャッシュメモリに
おけるデータアレイの構成を示すブロック回路図
【図４】 本発明の実施の形態３のキャッシュメモリの
配置構成を示す平面図
【図５】 本発明の実施の形態４のキャッシュメモリの
構成を示すブロック回路図
【図６】 本発明の実施の形態４のキャッシュメモリの
動作を示すフローチャート
【図７】 本発明の実施の形態５のキャッシュメモリの
構成を示すブロック回路図
【図８】 本発明の実施の形態２、５のキャッシュメモ
リの動作を説明する波形図
【図９】 本発明の実施の形態１、２、４および５のキ
ャッシュメモリの動作を説明する波形図
【図１０】 タグアレイとデータアレイの配置方法につ
いての比較例を示す平面図
【図１１】 従来のキャッシュメモリの構成を示すブロ
ック回路図
【図１２】 従来のキャッシュメモリの動作を示すフロ
ーチャート
【符号の説明】
１０１，３０１・・・タグアレイ １０２，３０２・・・メモリセルアレイ １０２ａ，３０２ａ・・・メモリセル １０３・・・ローデコーダ １０４，３０４・・・ワード線セレクタ １０５，３０５・・・入出力回路 １０６，３０６・・・比較器 １０７，３０７・・・ワード線 １０８，３０８・・・ビット線対 １３０，３３０・・・ヒット／ミス判定信号ライン １３１，３３１・・・データアレイ １３２，３３２・・・メモリセルアレイ １３２ａ，３３２ａ・・・メモリセル １３３・・・ローデコーダ １３４，３３４・・・ワード線セレクタ １３５，３３５・・・入出力回路 １３７，３３７・・・ワード線 １３８，３３８・・・ビット線対 １４１，３２１，３４１・・・書き込み回路 １４２，３２２，３４２・・・センスアンプ回路 １４３，３２３，３４３・・・トライステートバッファ １４４,３４４・・・出力制御切替回路 ３５０・・・共通のローデコーダ ３５１・・・共通ワード線 Ａｉ・・・インデックスアドレス Ａｔ・・・タグアドレス ＷＬ_ＣＬＫ・・・ワード線クロック信号 Ｓhm・・・ヒット／ミス判定信号 Ｓｍ・・・モードセレクト信号

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 タグアレイとデータアレイの組み合わせ
    からなるキャッシュメモリであって、 前記タグアレイにおいて生成するヒット／ミス判定信号
    がキャッシュヒットを示すまでは前記データアレイにお
    いてデータの読み出しを待機し、前記ヒット／ミス判定
    信号がキャッシュヒットを示すときに、前記データアレ
    イにおいてデータの読み出しを許可するように構成して
    あることを特徴とするキャッシュメモリ。
  2. 【請求項２】 タグアレイとデータアレイの組み合わせ
    からなるキャッシュメモリであって、 前記タグアレイにおけるデータの読み出しと前記データ
    アレイにおけるデータの読み出しとを並進的に行うとと
    もに、前記タグアレイにおいて生成するヒット／ミス判
    定信号がキャッシュヒットを示すまでは前記データアレ
    イにおいて前記読み出したデータの外部出力を待機し、
    前記ヒット／ミス判定信号がキャッシュヒットを示すと
    きに、前記データアレイにおいてデータの外部出力を許
    可する第１のモードと、 前記タグアレイにおいて生成するヒット／ミス判定信号
    がキャッシュヒットを示すまでは前記データアレイにお
    いてデータの読み出しを待機し、前記ヒット／ミス判定
    信号がキャッシュヒットを示すときに、前記データアレ
    イにおいてデータの読み出しを許可する第２のモードと
    を備え、 前記第１のモードと前記第２のモードとを切り替え可能
    に構成してあることを特徴とするキャッシュメモリ。
  3. 【請求項３】 タグアレイとデータアレイの組み合わせ
    からなるキャッシュメモリであって、 前記タグアレイに対するローデコーダと前記データアレ
    イに対するローデコーダとを共通化して共通のローデコ
    ーダを設けるとともに、 前記タグアレイと前記データアレイとを隣接状態に配置
    し、 前記タグアレイにおけるヒット／ミス判定信号を送出す
    るためのヒット／ミス判定信号ラインを前記データアレ
    イにおける入出力回路の配置領域に重ね合わせる状態で
    配線してあることを特徴とするキャッシュメモリ。
  4. 【請求項４】 タグアレイとデータアレイの組み合わせ
    からなるキャッシュメモリであって、 前記タグアレイに対するローデコーダと前記データアレ
    イに対するローデコーダとを共通化して共通のローデコ
    ーダを設けるとともに、 前記タグアレイと前記データアレイとを隣接状態に配置
    し、 前記タグアレイにおけるヒット／ミス判定信号を送出す
    るためのヒット／ミス判定信号ラインを前記データアレ
    イにおける入出力回路の配置領域に重ね合わせる状態で
    配線してあり、 さらに、前記タグアレイにおいて生成するヒット／ミス
    判定信号がキャッシュヒットを示すまでは前記データア
    レイにおいてデータの読み出しを待機し、前記ヒット／
    ミス判定信号がキャッシュヒットを示すときに、前記デ
    ータアレイにおいてデータの読み出しを許可するように
    構成してあることを特徴とするキャッシュメモリ。
  5. 【請求項５】 タグアレイとデータアレイの組み合わせ
    からなるキャッシュメモリであって、 前記タグアレイに対するローデコーダと前記データアレ
    イに対するローデコーダとを共通化して共通のローデコ
    ーダを設けるとともに、 前記タグアレイと前記データアレイとを隣接状態に配置
    し、 前記タグアレイにおけるヒット／ミス判定信号を送出す
    るためのヒット／ミス判定信号ラインを前記データアレ
    イにおける入出力回路の配置領域に重ね合わせる状態で
    配線してあり、 さらに、前記タグアレイにおけるデータの読み出しと前
    記データアレイにおけるデータの読み出しとを並進的に
    行うとともに、前記タグアレイにおいて生成するヒット
    ／ミス判定信号がキャッシュヒットを示すまでは前記デ
    ータアレイにおいて前記読み出したデータの外部出力を
    待機し、前記ヒット／ミス判定信号がキャッシュヒット
    を示すときに、前記データアレイにおいてデータの外部
    出力を許可する第１のモードと、 前記タグアレイにおいて生成するヒット／ミス判定信号
    がキャッシュヒットを示すまでは前記データアレイにお
    いてデータの読み出しを待機し、前記ヒット／ミス判定
    信号がキャッシュヒットを示すときに、前記データアレ
    イにおいてデータの読み出しを許可する第２のモードと
    を備え、 前記第１のモードと前記第２のモードとを切り替え可能
    に構成してあることを特徴とするキャッシュメモリ。
  6. 【請求項６】 インデックスアドレスをデコードする第
    １のローデコーダと、前記第１のローデコーダからのデ
    コード信号に対応するワード線にのみワード線クロック
    信号を出力する第１のワード線セレクタと、データをキ
    ャッシュする第１のメモリセルアレイと、前記第１のメ
    モリセルアレイに対するデータの書き込み・読み出しを
    行う第１の入出力回路と、前記第１の入出力回路に出力
    される読み出しデータとタグアドレスとの比較を行う比
    較器とを含むタグアレイと、 前記インデックスアドレスをデコードする第２のローデ
    コーダと、前記第２のローデコーダからのデコード信号
    に対応するワード線にのみワード線活性化信号を出力す
    る第２のワード線セレクタと、データをキャッシュする
    第２のメモリセルアレイと、前記第２のメモリセルアレ
    イに対するデータの書き込み・読み出しを行う第２の入
    出力回路とを含むデータアレイと、 前記タグアレイにおける前記比較器と前記データアレイ
    における前記第２のワード線セレクタとを接続して前記
    比較器によるヒット／ミス判定信号を前記ワード線活性
    化信号として送出するヒット／ミス判定信号ラインとを
    備えているキャッシュメモリ。
  7. 【請求項７】 請求項６に記載のキャッシュメモリにお
    いて、さらに、前記データアレイ側の前記第２のワード
    線セレクタの入力側に、前記ヒット／ミス判定信号とワ
    ード線クロック信号とを切り替えて入力する出力制御切
    替回路を備えているキャッシュメモリ。
  8. 【請求項８】 請求項７に記載のキャッシュメモリにお
    いて、さらに、前記第２のワード線セレクタに前記ワー
    ド線クロック信号を入力するモードのときは、前記第２
    の入出力回路を前記ヒット／ミス判定信号がキャッシュ
    ヒットを示すときにデータ出力許可状態に制御し、前記
    第２のワード線セレクタに前記ヒット／ミス判定信号を
    入力するモードのときは、前記第２の入出力回路を常時
    的にデータ出力許可状態に制御するように構成してある
    キャッシュメモリ。
  9. 【請求項９】 タグアレイに対するローデコーダとデー
    タアレイに対するローデコーダとを共通化して、インデ
    ックスアドレスをデコードする共通のローデコーダと、 前記共通のローデコーダからのデコード信号に対応する
    ワード線にのみワード線クロック信号を出力する第１の
    ワード線セレクタと、データをキャッシュする第１のメ
    モリセルアレイと、前記第１のメモリセルアレイに対す
    るデータの書き込み・読み出しを行う第１の入出力回路
    と、前記第１の入出力回路に出力される読み出しデータ
    とタグアドレスとの比較を行う比較器とを含むタグアレ
    イと、 前記共通のローデコーダからのデコード信号に対応する
    ワード線にのみワード線活性化信号を出力する第２のワ
    ード線セレクタと、データをキャッシュする第２のメモ
    リセルアレイと、前記第２のメモリセルアレイに対する
    データの書き込み・読み出しを行う第２の入出力回路と
    を含むデータアレイと、 前記タグアレイにおける前記比較器と前記データアレイ
    における前記第２のワード線セレクタとを接続して前記
    比較器によるヒット／ミス判定信号を前記ワード線活性
    化信号として送出するヒット／ミス判定信号ラインとを
    備え、 前記タグアレイと前記データアレイとを隣接状態に配置
    し、 前記ヒット／ミス判定信号ラインを前記データアレイに
    おける入出力回路の配置領域に重ね合わせる状態で配線
    してあることを特徴とするキャッシュメモリ。
  10. 【請求項１０】 請求項９に記載のキャッシュメモリに
    おいて、さらに、前記データアレイ側の前記第２のワー
    ド線セレクタの入力側に、前記ヒット／ミス判定信号と
    ワード線クロック信号とを切り替えて入力する出力制御
    切替回路を備えているキャッシュメモリ。
  11. 【請求項１１】 請求項１０に記載のキャッシュメモリ
    において、さらに、前記第２のワード線セレクタに前記
    ワード線クロック信号を入力するモードのときは、前記
    第２の入出力回路を前記ヒット／ミス判定信号がキャッ
    シュヒットを示すときにデータ出力許可状態に制御し、
    前記第２のワード線セレクタに前記ヒット／ミス判定信
    号を入力するモードのときは、前記第２の入出力回路を
    常時的にデータ出力許可状態に制御するように構成して
    あるキャッシュメモリ。
JP2001351775A 2001-11-16 2001-11-16 キャッシュメモリ Pending JP2003150446A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001351775A JP2003150446A (ja) 2001-11-16 2001-11-16 キャッシュメモリ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001351775A JP2003150446A (ja) 2001-11-16 2001-11-16 キャッシュメモリ

Publications (1)

Publication Number Publication Date
JP2003150446A true JP2003150446A (ja) 2003-05-23

Family

ID=19164043

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001351775A Pending JP2003150446A (ja) 2001-11-16 2001-11-16 キャッシュメモリ

Country Status (1)

Country Link
JP (1) JP2003150446A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005084712A (ja) * 2003-09-04 2005-03-31 Renesas Technology Corp キャッシュシステム
EP2275937A1 (en) 2009-07-02 2011-01-19 Fujitsu Limited Cache memory device, processor, and control method for cache memory device
JP2013218403A (ja) * 2012-04-05 2013-10-24 Toshiba Corp キャッシュシステム
US11327768B2 (en) 2018-12-10 2022-05-10 Fujitsu Limited Arithmetic processing apparatus and memory apparatus

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005084712A (ja) * 2003-09-04 2005-03-31 Renesas Technology Corp キャッシュシステム
JP4498705B2 (ja) * 2003-09-04 2010-07-07 株式会社ルネサステクノロジ キャッシュシステム
EP2275937A1 (en) 2009-07-02 2011-01-19 Fujitsu Limited Cache memory device, processor, and control method for cache memory device
JP2011028736A (ja) * 2009-07-02 2011-02-10 Fujitsu Ltd キャッシュメモリ装置、演算処理装置及びキャッシュメモリ装置の制御方法
US8473685B2 (en) 2009-07-02 2013-06-25 Fujitsu Limited Cache memory device, processor, and control method for cache memory device to reduce power unnecessarily consumed by cache memory
JP2013218403A (ja) * 2012-04-05 2013-10-24 Toshiba Corp キャッシュシステム
US8724403B2 (en) 2012-04-05 2014-05-13 Kabushiki Kaisha Toshiba Cache system and information-processing device
US11327768B2 (en) 2018-12-10 2022-05-10 Fujitsu Limited Arithmetic processing apparatus and memory apparatus

Similar Documents

Publication Publication Date Title
TWI415136B (zh) 用於在電子記憶體操作中動態功率節省之系統及方法
KR100309723B1 (ko) 집적 회로 장치
US6788592B2 (en) Memory device which can change control by chip select signal
US20080259694A1 (en) Semiconductor Device
JPH0612863A (ja) デュアルポートｄｒａｍ
KR100228339B1 (ko) 읽기 포트와 쓰기 포트를 공유하는 다중포트 액세스 메모리
JP3645294B2 (ja) 半導体メモリ装置の多重ビットテスト回路
US8078838B2 (en) Multiprocessor system having multiport semiconductor memory with processor wake-up function responsive to stored messages in an internal register
JP3778417B2 (ja) 半導体記憶装置
JP2003100876A (ja) 半導体集積回路装置
KR100377708B1 (ko) 저소비 전력화가 가능한 파이프라인 방식의 반도체 기억장치
JPH06187074A (ja) 電力消費を節減する方法および装置
JP2003150446A (ja) キャッシュメモリ
JP3827540B2 (ja) 不揮発性半導体記憶装置および情報機器
US5699315A (en) Data processing with energy-efficient, multi-divided module memory architectures
JP2009252307A (ja) 半導体記憶装置およびそれを用いたシステム
JP2005108434A (ja) 半導体記憶装置
JP2006040089A (ja) セカンドキャッシュ駆動制御回路、セカンドキャッシュ、ｒａｍ、及びセカンドキャッシュ駆動制御方法
US8441875B2 (en) Mat compress circuit and semiconductor memory device having the same
US7031204B2 (en) Low power register apparatus having a two-way gating structure and method thereof
US7903496B2 (en) Semiconductor memory device
KR100206898B1 (ko) 멀티세트 디램 제어장치
JP2000172555A (ja) メモリ共用化装置
JP2000231512A (ja) 高速メモリコピー方法およびコピー回路
KR100675013B1 (ko) 스캔래치 및 비트 셀의 회로가 동일한 스캔 리드 블록