JP2000172555A - メモリ共用化装置 - Google Patents

Abstract

(57)【要約】 【課題】 他のＬＳＩと共用するメモリを一つのＬＳＩ
に内蔵すると、そのＬＳＩのピン数は、内蔵したメモリ
のピン数分だけ増加して、小型化の効果を損なう。 【解決手段】 データ格納用メモリ８は、２つの制御Ｌ
ＳＩ１，２がインタフェース１０を制御するために必要
なデータを格納している。データ格納用メモリ８を内蔵
する制御ＬＳＩ１では、メモリを内蔵する前の制御ＬＳ
Ｉのメモリインタフェース信号に、メモリ８の信号を割
り付け、メモリ８への信号を動作モードに基づく切り替
え信号a1，a2により、内部回路１４からの信号か、割り
付けした外部端子からのメモリ８への信号かを切り替え
るセレクタ１１を設けた。このセレクタ１１により、制
御ＬＳＩ１が選択されている動作モード時には、メモリ
８は、その制御ＬＳＩ１が使用し、またメモリを内蔵し
ていないその他の制御ＬＳＩ２が選択されている動作モ
ード時には、制御ＬＳＩ１の外部端子には、メモリ８の
信号が割り付けられる。この結果、他の制御ＬＳＩ２が
選択されている時に、メモリ８への直接アクセスが可能
となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ共用化装
置、特に、種々の装置を接続し得る情報処理装置におい
て、そのインタフェースを制御するために必要なデータ
を格納するメモリを共用化するメモリ共用化装置に関す
る。

【０００２】

【従来の技術】従来のこの種の情報処理装置では、例え
ば、特開平７−２６４４８２号公報に開示されているよ
うに、メモリの共用化により、部品点数を削減し、小型
化することが提案されている。

【０００３】図２は、このような従来のメモリ共用化装
置の一例を示すブロック図である。

【０００４】制御ＬＳＩ１Ａ，制御ＬＳＩ２は、動作モ
ードに応じてインタフェース１０を制御する同一構成の
ＬＳＩであり、インタフェース１０を制御するための信
号を生成する内部回路１４，１５と、外部からの入出力
信号d1，d2を切り替えるインタフェースバッファ３，４
と、内部回路１４，１５からの入出力制御信号b1，b2に
より、切り替え回路７からのアクティブ信号a1，a2をゲ
ートしてインタフェースバッファ３，４に供給するＡＮ
Ｄ素子５，６とから成る。

【０００５】制御ＬＳＩ１Ａの内部に搭載されているイ
ンタフェースバッファ３は、制御ＬＳＩ１Ａの、内部回
路１４のデータ格納用メモリ８からの入力信号f1とデー
タ格納用メモリ８への出力信号g1を切り替え信号はc1で
切り替え、また、制御ＬＳＩ２の内部に搭載されている
インタフェースバッファ４は、制御ＬＳＩ２の内部回路
１５のデータ格納用メモリ８からの入力信号f2とデータ
格納用メモリへの出力信号g2を切り替え信号はc2で切り
替える。

【０００６】ＡＮＤ素子５は、切り替え信号c1を生成す
るためのゲート回路であり、インタフェースバッファ３
の入出力制御をする入出力制御信号b1と制御ＬＳＩ１Ａ
のアクティブ信号a1を入力とし、また、ＡＮＤ素子６
は、切り替え信号c2を生成するためのゲート回路であ
り、インタフェースバッファ４の入出力制御をする入出
力制御信号b2と制御ＬＳＩ２のアクティブ信号a2を入力
とする。

【０００７】切り替え回路７は、図示を省略したＣＰＵ
からの命令により、制御ＬＳＩ１Ａのアクティブ信号a1
と制御ＬＳＩ２のアクティブ信号a2を生成する。

【０００８】データ格納用メモリ８は、インタフェース
バッファ３の入出力信号d1とインタフェースバッファ４
の入出力信号d2とに接続される。入出力信号d1と入出力
信号d2は、メモリインタフェース信号ｍである。したが
って、制御ＬＳＩ１Ａおよび制御ＬＳＩ２からデータ格
納用メモリ８への信号としては、メモリのアドレス、リ
ード／ライト制御信号、記憶させるデータ（ライトデー
タ）があり、データ格納用メモリ８メモリから各制御Ｌ
ＳＩ１Ａ，２への信号としては、記憶させたデータ（リ
ードデータ）がある。すなわち、データに関しては両方
向の信号である。制御ＬＳＩ１Ａと制御ＬＳＩ２とデー
タ格納用メモリ８は、アドレス、データ、制御信号のそ
れぞれを同一信号で接続する。

【０００９】g1は制御ＬＳＩ１Ａの内部回路１１からの
出力信号、また、g2信号は制御ＬＳＩ２の内部回路１５
からの出力信号であり、データ格納用メモリ８へのアド
レス、リード／ライト制御信号、記憶させるデータ（ラ
イトデータ）から成る。

【００１０】f1はデータ格納用メモリ８からの制御ＬＳ
Ｉ２への入力信号、またf2はデータ格納用メモリ８から
の制御ＬＳＩ２への入力信号であり、具体的には、デー
タ格納用メモリ８に記憶されたデータ（リードデータ）
である。制御ＬＳＩ１Ａ、制御ＬＳＩ２それぞれにおい
て、入出力切り替え信号が必要なのはメモリのデータで
ある。

【００１１】メモリへのアドレスおよびリード／ライト
制御信号は、常に出力であって入力はないため、データ
格納用メモリ８へのアドレスやリード／ライト制御信号
を扱うインタフェースバッファ３，４のタイプは、トラ
イステートバッファでもよい。その場合、トライステー
トバッファのイネーブル信号にはアクティブ信号a1をそ
のまま使用し、ゲートするためのＡＮＤ素子５は不要と
なる。

【００１２】切り替え回路９は、制御ＬＳＩ１Ａからイ
ンタフェース１０を制御する出力信号e1と、制御ＬＳＩ
２からインタフェース１０を制御する出力信号e2とを、
切り替え回路７からの制御ＬＳＩ１Ａのアクティブ信号
a1と制御ＬＳＩ２のアクティブ信号a2に応じて切り替え
て、インタフェース１０へ出力する。

【００１３】次に本装置の動作を説明する。

【００１４】先ず、インタフェース１０を制御するのに
制御ＬＳＩ１Ａを使用する動作モードの場合について説
明する。このときは、切り替え回路７によって、制御Ｌ
ＳＩ１Ａのアクティブ信号a1を‘１’(イネーブル）に
し、制御ＬＳＩ２のアクティブ信号a2を‘０’（ディセ
ーブル）にする。このようにすれば、制御ＬＳＩ２のＡ
ＮＤ素子６により、切り替え信号c2は‘０’になり、イ
ンタフェースバッファ４の入出力信号d2は、ハイインピ
ーダンスとなるように制御される。このことにより、制
御ＬＳＩ２が、接続している制御ＬＳＩ１Ａやデータ格
納用メモリ８の動作に影響を与えることがなくなる。

【００１５】一方、制御ＬＳＩ１Ａからの信号は、必要
であるため、制御ＬＳＩ１ＡのＡＮＤ素子５により、通
常のインタフェースバッファ３の入出力制御をする入出
力制御信号b1が切り替え信号c1として出力される。

【００１６】データ格納用メモリ８にデータを記憶させ
るときは、切り替え信号c1が‘１’になり、制御ＬＳＩ
１Ａの内部回路１４からの出力信号g1がインタフェース
バッファ３の入出力信号d1として出力され、データ格納
用メモリ８に入力される。一方、データ格納用メモリ８
からデータを読み出す場合、切り替え信号c1が‘０’に
なり、データ格納用メモリ８に記憶されているデータ
が、入出力信号d1、続いてインタフェースバッファ３を
介して入力信号f1となり、制御ＬＳＩ１Ａの内部回路１
４に読み込まれ処理され、その結果、インタフェース１
０を制御するための出力信号e1として制御ＬＳＩ１Ａか
ら出力される。

【００１７】切り替え回路９は、切り替え回路７から出
力されるアクティブ信号a1により、イネーブルにされて
いる制御ＬＳＩ１Ａからの出力信号e1を選択しインタフ
ェース１０に出力する。

【００１８】次に、インタフェース１０を制御するのに
制御ＬＳＩ２を使用する動作モードの場合について説明
する。このときは、切り替え回路７によって、制御ＬＳ
Ｉ１Ａのアクティブ信号a1を‘０’(ディセーブル）に
し、制御ＬＳＩ２のアクティブ信号a2を‘１’（イネー
ブル）にする。このようにすれば、制御ＬＳＩ１ＡのＡ
ＮＤ素子５により、切り替え信号c1は‘０’になり、イ
ンタフェースバッファ３の入出力信号d1は、ハイインピ
ーダンスとなるように制御される。

【００１９】これにより、制御ＬＳＩ１Ａが、接続して
いる制御ＬＳＩ２やデータ格納用メモリ８に影響を与え
ることがなくなる。一方、制御ＬＳＩ２の信号は必要で
あるため、制御ＬＳＩ２のＡＮＤ素子６により、通常の
インタフェースバッファ４の入出力制御をする入出力制
御信号b2が切り替え信号c2として出力される。

【００２０】データ格納用メモリ８にデータを記憶させ
る場合、切り替え信号c2信号が‘１’になり、制御ＬＳ
Ｉ２の内部回路１５からの出力信号g2がインタフェース
バッファ４の入出力信号d2として出力され、データ格納
用メモリ８に入力される。一方、データ格納用メモリ８
からデータを読み出す場合、切り替え信号c2が‘０’に
なり、データ格納用メモリ８に記憶されているデータ
が、入出力信号d2、続いてインタフェースバッファ４を
介して入力信号f2となり、制御ＬＳＩ２の内部回路１５
に読み込まれ処理され、その結果、インタフェース１０
を制御するための出力信号e2として制御ＬＳＩ２から出
力される。

【００２１】切り替え回路９は、切り替え回路７から出
力されるアクティブ信号a2により、イネーブルにされて
いる制御ＬＳＩ２からの出力信号e2を選択しインタフェ
ース１０に出力する。

【００２２】このように、インタフェース１０を制御す
るのに必要なデータを得るため、データ格納用メモリ８
を制御ＬＳＩ１Ａと制御ＬＳＩ２が、切り替えて使用し
共用化を実現している。

【００２３】

【発明が解決しようとする課題】近年、情報処理装置の
小型化へのニーズはますます強まってきているが、その
手法として、半導体集積回路の進歩により、ＬＳＩ外部
で使用していたメモリをＬＳＩ内部に取り込むことが可
能になっている。ところが、図２に示したような従来の
メモリ共用化装置では、共用化しているメモリを１つの
制御ＬＳＩに内蔵しようとする（図２の点線の部分）
と、メモリを内蔵する前の制御ＬＳＩのピン数と比較し
て、データ格納用メモリ８のピン数分だけ、ピン数が増
加してしまい、小型化の効果が半減してしまうという問
題点がある。

【００２４】そこで、本発明の主な目的は、複数の制御
ＬＳＩが共用化しているメモリを１つの制御ＬＳＩの内
部に内蔵しても、外部ピンのピン数は内蔵化前と不変の
メモリ共用化装置を提供することにある。

【００２５】

【課題を解決するための手段】第１の本発明のメモリ共
用化装置は、一つのメモリを複数のＬＳＩ回路で共有す
るメモリ共有化装置において、前記ＬＳＩ回路の内の一
つ（Ａ）に前記メモリを内蔵し、当該ＬＳＩ回路Ａ以外
のＬＳＩ回路（Ｂ）から前記メモリをアクセスのための
信号線を共通接続してＬＳＩ回路Ａの外部端子に導き、
ＬＳＩ回路Ｂが前記メモリをアクセスするときは前記外
部端子に前記メモリの信号を割り付けるようにしたこと
を特徴とする。

【００２６】また、第２の本発明のメモリ共用化装置
は、一つのメモリを複数のＬＳＩ回路で共有するメモリ
共有化装置において、前記ＬＳＩ回路の内の一つ（Ａ）
は、前記メモリと、当該ＬＳＩ回路Ａ以外のＬＳＩ回路
（Ｂ）から前記メモリをアクセスするための共通接続線
が導かれた外部端子の入出力切り替えを行うインタフェ
ースバッフアと、ＬＳＩ回路Ａが前記メモリをアクセス
するときはアクセス主体となる内部回路からのアクセス
信号を選択し、ＬＳＩ回路Ｂがアクセスするときは前記
インタフェースバッフアを選択するセレクタとを有しま
た、前記ＬＳＩ回路Ｂそれぞれは、アクセス主体となる
内部回路と、該内部回路と前記共通接続線との間にあっ
て入出力切り替えを行うインタフェースバッフアとを有
することを特徴とする。

【００２７】さらに、本発明のメモリ共用化装置の好ま
しい実施の形態は、前記ＬＳＩ回路ＡまたはＬＳＩ回路
Ｂをイネーブル化する切り替え信号を発生する第１切り
替え回路と、イネーブル化されたＬＳＩ回路からの出力
信号を前記切り替え信号に応じて外部に出力する第２切
り替え回路とを設けたことを特徴とする。

【００２８】さらに、本発明のメモリ共用化装置の好ま
しい実施の形態は、前記内部回路は、前記ＬＳＩ回路Ａ
またはＬＳＩ回路Ｂが接続される外部装置とのインタフ
ェースを制御するための制御信号を前記メモリをアクセ
スすることによって得たデータにより生成することを特
徴とする。

【００２９】さらに、本発明のメモリ共用化装置の好ま
しい実施の形態は、前記インタフェースバッフアは、前
記メモリのアドレスとリード／ライト制御信号について
は、トライステートバッフアで構成することを特徴とす
る。

【００３０】さらに、本発明の情報処理装置は、請求項
１ないし請求項６記載のメモリ共有化装置を使用したこ
とを特徴とする。

【００３１】

【発明の実施の形態】次に、本発明の実施の形態につき
図を用いて詳細に説明する。

【００３２】[構成の説明]図1は本発明のメモリ共用化
装置の一実施例を示すブロック図である。

【００３３】本例も図２に示した従来例と同様に、２つ
の制御ＬＳＩ１と制御ＬＳＩ２がデータ格納用メモリ８
を共用し、切り替え回路７からのアクティブ信号a1とa2
に従って切り替え使用することによって、それぞれの動
作モードに合致したインタフェース制御信号をインタフ
ェース１０に供給するものである。

【００３４】留意すべきは、 制御ＬＳＩ１には、デー
タ格納用メモリ８が内蔵されており、制御ＬＳＩ１の内
部回路１４からのデータ格納用メモリ８への出力信号g1
と外部の入出力信号d1よりインタフェースバッファ３を
介して入力される信号i1を切り替えるセレクタ１１と、
外部から内蔵したデータ格納用メモリ８へ接続するため
のインタフェースバッファ３の切り替え信号を生成する
ために必要とする２つのインバータ１２，１３が設けら
れていることである。

【００３５】制御ＬＳＩ１，制御ＬＳＩ２は、インタフ
ェース１０を制御するＬＳＩであり、インターフェース
１０を制御するための信号を生成する内部回路１４，１
５と、外部からの出力信号d1，d2を切り替えるインタフ
ェースバッファ３，４と、ＡＮＤ素子５，６とを有する
点では共通している。しかし、制御ＬＳＩ１には、上述
のようにデータ格納用メモリ８を内蔵することの他、セ
レクタ１１と、２つのインバータ１２，１３とが設けら
れている。

【００３６】入出力信号d1と入出力信号d2は、データ格
納用メモリ８のメモリインタフェース信号であり、メモ
リのアドレス、リード／ライト制御信号および記憶させ
るデータ（ライトデータ）から成る。制御ＬＳＩ２から
制御ＬＳＩ１に内蔵したデータ格納用メモリ８への入出
力信号d2は、インタフェースバッファ３の切り替え信号
c1が‘０’の時、入出力信号d1として制御ＬＳＩ１に入
力され、出力信号i1となる。

【００３７】データ格納用メモリ８から制御ＬＳＩ２へ
の信号としては、記憶されているデータ（リードデー
タ）信号f１があり、インタフェースバッファ３の切り
替え信号c1が‘１’の時、制御ＬＳＩ１から出力され
る。制御ＬＳＩ１の入出力信号d1と制御ＬＳＩ２の入出
力信号d2とは、メモリのアドレス，データ，リード・ラ
イト制御信号のそれぞれを同一信号で接続する。

【００３８】セレクタ１１は、アクティブ信号a1によっ
て、制御ＬＳＩ１の内部回路１４からのデータ格納用メ
モリ８への出力信号g1と、制御ＬＳＩ２の内部回路１５
からの出力信号i1を切り替える。出力信号g1と出力信号
i1は、データ格納用メモリ８への入力信号であり、アド
レス、制御信号、および記憶させるデータ（ライトデー
タ）から成る。

【００３９】インバータ１２は、アクティブ信号a1の極
性を反転するためのゲート、また、インバータ１３は、
制御ＬＳＩ２からのデータ格納用メモリ８への入力信号
のうちでリード制御信号j1の極性を反転するためのゲー
トである。この反転した信号を入出力切り替え信号h1と
し、リード制御信号j1は、リードする時に‘０’となる
信号とする。ＡＮＤ素子５は、インタフェースバッファ
３の切り替え信号c1を生成するためのゲート回路であ
り、外部からデータ格納用メモリ８へアクセスする時の
入出力切り替え信号h1とアクティブ信号a1の反転信号を
入力とする。

【００４０】制御ＬＳＩ１において、データ格納用メモ
リ８のインタフェース信号のうち、入出力の切り替えが
必要な信号はデータだけであり、メモリへのアドレスや
リード／ライト制御信号は入力のみである。従って、ア
ドレスやリード／ライト制御信号に関してのインタフェ
ースバッファ３は、入出力バッファではなく、入力バッ
ファでもよい。

【００４１】制御ＬＳＩ２の内部に搭載されているイン
タフェースバッファ４は、制御ＬＳＩ２の内部回路１５
の入力信号と出力信号を切り替え信号c2で切り替えるバ
ッファである。

【００４２】ＡＮＤ素子６は切り替え信号c2を生成する
ためのゲート回路であり、インタフェースバッファ４を
通常制御する入出力信号b2と制御ＬＳＩ２のアクティブ
信号a2とを入力とする。

【００４３】制御ＬＳＩ２で、メモリインタフェース信
号のうち、入出力の切り替えが必要な信号はデータだけ
であり、メモリへのアドレスやリード／ライト制御信号
は出力のみである。従って、アドレスやリード／ライト
制御信号に関してのインタフェースバッファ４は、入出
力バッファではなく、トライステートバッファでもよ
い。トライステートバッファの場合、切り替え信号に
は、切り替えa2信号をそのまま使用する。

【００４４】切り替え回路７は、図示を省略したＣＰＵ
からの命令に従って、制御ＬＳＩ１のアクティブ信号a1
と制御ＬＳＩ２のアクティブ信号a2を生成する。このよ
うなＣＰＵは、例えばパソコンのＣＰＵであり、インタ
フェース１０に接続される装置としては、テレビや通信
装置が考えられる。データ格納用メモリ８は、制御ＬＳ
Ｉ１の内部回路１４からのメモリへの信号か、インタフ
ェースバッファ３を介して入力される制御ＬＳＩ２の内
部回路１５からのデータ格納用メモリ８への信号をセレ
クタ１１により選択して、いずれかを記憶する。

【００４５】切り替え回路９は、制御ＬＳＩ１からの出
力信号e1と制御ＬＳＩ２からの出力信号e2を、切り替え
回路７からの制御ＬＳＩ１のアクティブ信号a1と制御Ｌ
ＳＩ２のアクティブ信号a2に応じて切り替え、インタフ
ェース１０へ出力する。[動作の説明]次に、以上のよう
に構成された本発明のメモリ共用化装置の動作を説明す
る。

【００４６】先ず、インタフェース１０を制御するのに
制御ＬＳＩ１を使用する動作モードの場合について説明
する。このときは、切り替え回路７によって、制御ＬＳ
Ｉ１のアクティブ信号a1を‘１’(イネーブル）にし、
制御ＬＳＩ２のアクティブ信号a2を‘０’（ディセーブ
ル）にする。

【００４７】このようにすれば、制御ＬＳＩ２のＡＮＤ
素子６により、切り替え信号c2は‘０’になり、インタ
フェースバッファ４の入出力信号d2はハイインピーダン
スとなるように制御され、制御ＬＳＩ２が制御ＬＳＩ１
の動作に影響を与えることがなくなる。

【００４８】メモリを内蔵した制御ＬＳＩ１では、セレ
クタ１１で制御ＬＳＩ１の内部回路１４からの出力信号
g1が選択され、データ格納用メモリ８に入力されてデー
タが記憶される。

【００４９】データ格納用メモリ８に記憶されたデータ
は、同メモリ８からのデータ信号f1が制御ＬＳＩ１の内
部回路１４に直接に読み込まれ処理され、その結果、イ
ンタフェース１０を制御する出力信号e1として制御ＬＳ
Ｉ１から出力される。また、ＡＮＤ素子５では、このと
き、アクティブ信号a1の反転信号‘０’が入力され、切
り替え信号c1は‘０’となるので、インタフェースバッ
ファ３はハイインピーダンスとなる。

【００５０】切り替え回路９では、切り替え回路７より
出力されるアクティブ信号a1によりイネーブルにされて
いる制御ＬＳＩ１からの出力信号e1が選択されインタフ
ェース１０に出力される。

【００５１】次に、インタフェース１０を制御するのに
制御ＬＳＩ２を使用する動作モードの場合について説明
する。切り替え回路７によって、制御ＬＳＩ１のアクテ
ィブ信号a1を‘０’(ディセーブル）にし、制御ＬＳＩ
２のアクティブ信号a2を‘１’（イネーブル）にする。

【００５２】このようにすれば、制御ＬＳＩ１において
は、データ格納用メモリ８に入力する信号としては、セ
レクタ１１により、外部信号、すなわち、内部回路１５
からインタフェースバッファ３を介して入力される出力
信号i1が選択される。

【００５３】ＡＮＤ素子５では、入力する一方の信号で
あるインバータ１２の出力は‘１’であるため、入出力
切り替え信号h1が、そのままインタフェースバッファ３
への切り替え信号c1となる。この入出力切り替え信号h1
は、制御ＬＳＩ２が、従来より出力しているデータ格納
用メモリ８から記憶されたデータ（リードデータ）を読
み出すためのリード制御信号j1をインバータ１３により
反転して生成され、制御ＬＳＩ２がデータ格納用メモリ
８から記憶データを読み出す期間は‘１’となり、それ
以外の期間は、‘０’になる信号である。

【００５４】制御ＬＳＩ２の信号は必要であるため、制
御ＬＳＩ２のＡＮＤ素子６により、通常のインタフェー
スバッファ４の入出力制御をする切り替え信号b2が、そ
のまま切り替え信号c2として出力される。

【００５５】切り替えc2信号が‘１’の時には、制御Ｌ
ＳＩ２の内部回路１５からの出力信号g2がインタフェー
スバッファ４の入出力信号としてd2として出力され、制
御ＬＳＩ１のインタフェースバッファ３およびセレクタ
１１より、制御ＬＳＩ１に内蔵したデータ格納用メモリ
８に記憶される。

【００５６】切り替えc2信号が‘０’の時には、データ
格納用メモリ８からのリードデータが、インタフェース
バッファ３から出力され、入出力切り替え信号d2により
インタフェースバッファ４を介して、制御ＬＳＩ２の内
部回路１５に読み込まれて処理され、その結果、インタ
フェース１０を制御する出力信号e2として制御ＬＳＩ２
から出力される。

【００５７】切り替え回路９では、切り替え回路７から
出力されるアクティブ信号ａ２によりイネーブルにされ
ている制御ＬＳＩ２からの出力信号e2が選択されインタ
フェース１０に出力される。

【００５８】このように、複数の制御ＬＳＩが外部で共
用化しているメモリを、そのうちの１つの制御ＬＳＩに
内蔵させ、その制御ＬＳＩの回路からの内蔵メモリへの
信号と外部からの内蔵メモリへの信号とを動作モードに
より切り替える機構を設けて共用化が実現可能となる。

【００５９】以上に説明した実施例は、メモリを２つの
制御ＬＳＩで共用するものであったが、本発明は、この
ことに限定されることはなく、３つ以上の制御ＬＳＩで
メモリを共用する装置についても容易に適用できる。例
えば、３つの制御ＬＳＩで共用する場合には、図1にお
ける制御ＬＳＩ２と同構成の制御ＬＳＩに切り替え回路
７からアクティブ信号a3を供給し、また入出力信号d3は
入出力信号d1と接続し、出力信号e3は切り替え回路９に
入力するようにすればよい。

【００６０】

【発明の効果】以上説明したように、本願発明によれ
ば、複数の制御ＬＳＩが外部で共用化しているメモリ
を、１つの制御ＬＳＩに内蔵させ、その制御ＬＳＩの回
路から内蔵メモリへの信号と外部からの内蔵メモリへの
信号とを動作モードにより切り替える手段を設けたこと
により、メモリを内蔵する制御ＬＳＩのピン数を増加さ
せずに共用メモリの内蔵を実現し、部品点数削減による
小型化が可能となる。

【図面の簡単な説明】

【図１】本発明のメモリ共用化装置の一実施例のブロッ
ク図

【図２】従来のメモリ共用化装置例のブロック図

【符号の説明】

１ 制御ＬＳＩ ２ 制御ＬＳＩ ３ インタフェースバッファ ４ インタフェースバッファ ５ ＡＮＤ素子 ６ ＡＮＤ素子 ７ 切り替え回路 ８ データ格納用メモリ ９ 切り替え回路 １０ インタフェース １１ セレクタ １２ インバータ １３ インバータ １４ 内部回路 １５ 内部回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 一つのメモリを複数のＬＳＩ回路で共有
   するメモリ共有化装置において、 前記ＬＳＩ回路の内の一つ（Ａ）に前記メモリを内蔵
   し、当該ＬＳＩ回路Ａ以外のＬＳＩ回路（Ｂ）から前記
   メモリをアクセスのための信号線を共通接続してＬＳＩ
   回路Ａの外部端子に導き、ＬＳＩ回路Ｂが前記メモリを
   アクセスするときは前記外部端子に前記メモリの信号を
   割り付けるようにしたことを特徴とするメモリ共有化装
   置。
2. 【請求項２】 一つのメモリを複数のＬＳＩ回路で共有
   するメモリ共有化装置において、 前記ＬＳＩ回路の内の一つ（Ａ）は、前記メモリと、当
   該ＬＳＩ回路Ａ以外のＬＳＩ回路（Ｂ）から前記メモリ
   をアクセスするための共通接続線が導かれた外部端子の
   入出力切り替えを行うインタフェースバッフアと、ＬＳ
   Ｉ回路Ａが前記メモリをアクセスするときはアクセス主
   体となる内部回路からのアクセス信号を選択し、ＬＳＩ
   回路Ｂがアクセスするときは前記インタフェースバッフ
   アを選択するセレクタとを有し、 また、前記ＬＳＩ回路Ｂそれぞれは、アクセス主体とな
   る内部回路と、該内部回路と前記共通接続線との間にあ
   って入出力切り替えを行うインタフェースバッフアとを
   有することを特徴とするメモリ共有化装置。
3. 【請求項３】 前記ＬＳＩ回路ＡまたはＬＳＩ回路Ｂを
   イネーブル化する切り替え信号を発生する第１切り替え
   回路と、イネーブル化されたＬＳＩ回路からの出力信号
   を前記切り替え信号に応じて外部に出力する第２切り替
   え回路とを設けたことを特徴とする請求項１または請求
   項２記載のメモリ共有化回路。
4. 【請求項４】 前記内部回路は、前記ＬＳＩ回路Ａまた
   はＬＳＩ回路Ｂが接続される外部装置とのインタフェー
   スを制御するための制御信号を前記メモリをアクセスす
   ることによって得たデータにより生成することを特徴と
   する請求項２または請求項３記載のメモリ共有化装置。
5. 【請求項５】 前記インタフェースバッフアは、前記メ
   モリのアドレスとリード／ライト制御信号については、
   トライステートバッフアで構成することを特徴とする請
   求項２ないし請求項４のいずれかに記載のメモリ共有化
   装置。
6. 【請求項６】 請求項１ないし請求項６のいずれかに記
   載のメモリ共有化装置を使用したことを特徴とする情報
   処理装置。