JPH08148984A - 半導体出力装置 - Google Patents
半導体出力装置Info
- Publication number
- JPH08148984A JPH08148984A JP5279219A JP27921993A JPH08148984A JP H08148984 A JPH08148984 A JP H08148984A JP 5279219 A JP5279219 A JP 5279219A JP 27921993 A JP27921993 A JP 27921993A JP H08148984 A JPH08148984 A JP H08148984A
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- JP
- Japan
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- control signal
- output buffer
- circuit
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Abstract
(57)【要約】
【目的】 アルミオプションを使用せずに通常電流モー
ド／大電流モードの切換えができる半導体出力装置を提
供することである。 【構成】 第１の制御信号により活性／非活性状態が制
御される第１の出力バッファと、前記第１の出力バッフ
ァに並列接続され、第２の制御信号により活性／非活性
状態が制御される第２の出力バッファと、前記第１の制
御信号に基づき前記第２の制御信号を生成する制御回路
とを備えたものである。
ド／大電流モードの切換えができる半導体出力装置を提
供することである。 【構成】 第１の制御信号により活性／非活性状態が制
御される第１の出力バッファと、前記第１の出力バッフ
ァに並列接続され、第２の制御信号により活性／非活性
状態が制御される第２の出力バッファと、前記第１の制
御信号に基づき前記第２の制御信号を生成する制御回路
とを備えたものである。
Description
【０００１】
【産業上の利用分野】本発明は、例えば出力バッファと
して使用される半導体出力装置に関し、特に通常電流モ
ードと大電流モードとの切換えを必要とする半導体出力
装置に関する。
して使用される半導体出力装置に関し、特に通常電流モ
ードと大電流モードとの切換えを必要とする半導体出力
装置に関する。
【０００２】
【従来の技術】従来、この種の分野の技術に関しては、
例えば図７に示すようなものがあった。以下、その構成
及び動作を説明する。
例えば図７に示すようなものがあった。以下、その構成
及び動作を説明する。
【０００３】図７は、従来の出力バッファ回路の一構成
例を示す回路図である。
例を示す回路図である。
【０００４】この出力バッファ回路は、共通のイネーブ
ル信号ＥＮで出力状態が制御される出力バッファ１０
１，１０２を有し、該出力バッファ１０１，１０２の入
力側が共通接続されて入力ノードＮ１０１に接続されて
いる。この入力ノードＮ１０１には入力データＤが供給
されるようになっている。さらに、出力バッファ１０１
の出力側は出力パッド１０３に接続され、出力バッファ
１０２の出力側はアルミオプション１０４を介して出力
パッド１０３に接続されている。
ル信号ＥＮで出力状態が制御される出力バッファ１０
１，１０２を有し、該出力バッファ１０１，１０２の入
力側が共通接続されて入力ノードＮ１０１に接続されて
いる。この入力ノードＮ１０１には入力データＤが供給
されるようになっている。さらに、出力バッファ１０１
の出力側は出力パッド１０３に接続され、出力バッファ
１０２の出力側はアルミオプション１０４を介して出力
パッド１０３に接続されている。
【０００５】このように構成される出力バッファ回路で
は、アルミオプション１０４の接続時にイネーブル信号
ＥＮが活性化されると、入力ノードＮ１０１に供給され
た入力データＤが２個の出力バッファ１０１，１０２に
よって増幅され、出力パッド１０３には大電流の出力デ
ータＯＵＴが出力される。
は、アルミオプション１０４の接続時にイネーブル信号
ＥＮが活性化されると、入力ノードＮ１０１に供給され
た入力データＤが２個の出力バッファ１０１，１０２に
よって増幅され、出力パッド１０３には大電流の出力デ
ータＯＵＴが出力される。
【０００６】一方、アルミオプション１０４の切断時に
イネーブル信号ＥＮが活性化されると、入力ノードＮ１
０１に供給された入力データＤは出力バッファ１０１の
みによって増幅されて、出力パッド１０３には通常電流
の出力データＯＵＴが出力される。
イネーブル信号ＥＮが活性化されると、入力ノードＮ１
０１に供給された入力データＤは出力バッファ１０１の
みによって増幅されて、出力パッド１０３には通常電流
の出力データＯＵＴが出力される。
【０００７】このように、従来の出力バッファ回路で
は、アルミオプション１０４の接続／切断によって出力
パット１０３にそれぞれ大電流／通常電流を供給するよ
うになっている。
は、アルミオプション１０４の接続／切断によって出力
パット１０３にそれぞれ大電流／通常電流を供給するよ
うになっている。
【０００８】
【発明が解決しようとする課題】上記従来の出力バッフ
ァ回路では、出力パット１０３に供給される電流値の設
定をアルミオプション１０４を用いて大電流モード／通
常電流モードに切換えるようにしているので、一旦、大
電流モード／通常電流モードに設定すると、その設定状
態が固定化されて変更することが困難となるばかりか、
マスクが通常電流モード用と大電流モード用の２枚必要
となるという問題もあった。
ァ回路では、出力パット１０３に供給される電流値の設
定をアルミオプション１０４を用いて大電流モード／通
常電流モードに切換えるようにしているので、一旦、大
電流モード／通常電流モードに設定すると、その設定状
態が固定化されて変更することが困難となるばかりか、
マスクが通常電流モード用と大電流モード用の２枚必要
となるという問題もあった。
【０００９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、アルミオプシ
ョンを使用せずに通常電流モード／大電流モードの切換
えができる半導体出力装置を提供することである。
するためになされたもので、その目的は、アルミオプシ
ョンを使用せずに通常電流モード／大電流モードの切換
えができる半導体出力装置を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、第１の制御信号により活性／非活
性状態が制御される第１の出力バッファと、前記第１の
出力バッファに並列接続され、第２の制御信号により活
性／非活性状態が制御される第２の出力バッファと、前
記第１の制御信号に基づき前記第２の制御信号を生成す
る制御回路とを備えたものである。
に、本発明の特徴は、第１の制御信号により活性／非活
性状態が制御される第１の出力バッファと、前記第１の
出力バッファに並列接続され、第２の制御信号により活
性／非活性状態が制御される第２の出力バッファと、前
記第１の制御信号に基づき前記第２の制御信号を生成す
る制御回路とを備えたものである。
【００１１】好ましくは、前記制御回路は、所定のデー
タを記憶する記憶手段と、該記憶手段の出力データと前
記第１の制御信号との論理を取り前記第２の制御信号を
出力する論理回路とで構成する。
タを記憶する記憶手段と、該記憶手段の出力データと前
記第１の制御信号との論理を取り前記第２の制御信号を
出力する論理回路とで構成する。
【００１２】
【作用】上述の如き構成によれば、第１の制御信号が例
えば“１”の時に、第１の出力バッファは活性状態とな
って、供給された入力データを増幅して出力する。一
方、制御回路内の例えばＡＮＤゲートで構成された論理
回路は、記憶手段の出力データと前記第１の制御信号
（“１”）とのアンドをとって第２の制御信号を出力す
る。この時、記憶手段の出力データが“１”であると、
第２の制御信号は“１”となり第２の出力バッファは活
性状態となる。このように第１及び第２の制御信号が
“１”のときには、第１及び第２の出力バッファが共に
活性状態となり、その出力が大電流となる。
えば“１”の時に、第１の出力バッファは活性状態とな
って、供給された入力データを増幅して出力する。一
方、制御回路内の例えばＡＮＤゲートで構成された論理
回路は、記憶手段の出力データと前記第１の制御信号
（“１”）とのアンドをとって第２の制御信号を出力す
る。この時、記憶手段の出力データが“１”であると、
第２の制御信号は“１”となり第２の出力バッファは活
性状態となる。このように第１及び第２の制御信号が
“１”のときには、第１及び第２の出力バッファが共に
活性状態となり、その出力が大電流となる。
【００１３】一方、記憶手段の出力データが“０”であ
ると、第２の制御信号は“０”となり第２の出力バッフ
ァは非活性状態となる。このときには、第１の出力バッ
ファのみが活性状態であるので、その出力が通常電流と
なる。
ると、第２の制御信号は“０”となり第２の出力バッフ
ァは非活性状態となる。このときには、第１の出力バッ
ファのみが活性状態であるので、その出力が通常電流と
なる。
【００１４】これにより、従来のようにアルミオプショ
ンを使用しなくとも、簡単に大電流モード／通常電流モ
ードを切換えることができる。
ンを使用しなくとも、簡単に大電流モード／通常電流モ
ードを切換えることができる。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例を示す半導体出力装
置である出力バッファ回路の回路図である。
する。図１は、本発明の第１実施例を示す半導体出力装
置である出力バッファ回路の回路図である。
【００１６】この出力バッファ回路は、トライステート
バッファで構成される出力バッファ１，２を有し、この
出力バッファ１，２は並列接続されて、その各入力側が
入力ノードＮ１に共通接続されている。この入力ノード
Ｎ１には入力データＤが供給されるようになっている。
さらに、各出力バッファ１，２の出力側が出力パッド３
に共通接続されている。
バッファで構成される出力バッファ１，２を有し、この
出力バッファ１，２は並列接続されて、その各入力側が
入力ノードＮ１に共通接続されている。この入力ノード
Ｎ１には入力データＤが供給されるようになっている。
さらに、各出力バッファ１，２の出力側が出力パッド３
に共通接続されている。
【００１７】一方、出力バッファ１にはイネーブル信号
ＥＮが供給され、このイネーブル信号ＥＮにより出力バ
ッファ１の出力状態が制御される。さらに、イネーブル
信号ＥＮはＡＮＤゲート４の一方入力端に供給され、こ
のＡＮＤゲート４の他方入力端にはＲＯＭ（リード・オ
ンリー・メモリ）５の出力データＳが供給されるように
なっている。そして、出力バッファ２の出力状態がＡＮ
Ｄゲート４の出力ＥＮ´により制御される。なお、上記
ＡＮＤゲート４とＲＯＭ５とで制御回路が構成されてい
る。
ＥＮが供給され、このイネーブル信号ＥＮにより出力バ
ッファ１の出力状態が制御される。さらに、イネーブル
信号ＥＮはＡＮＤゲート４の一方入力端に供給され、こ
のＡＮＤゲート４の他方入力端にはＲＯＭ（リード・オ
ンリー・メモリ）５の出力データＳが供給されるように
なっている。そして、出力バッファ２の出力状態がＡＮ
Ｄゲート４の出力ＥＮ´により制御される。なお、上記
ＡＮＤゲート４とＲＯＭ５とで制御回路が構成されてい
る。
【００１８】以上のように構成される出力バッファ回路
は次のように動作する。
は次のように動作する。
【００１９】イネーブル信号ＥＮが“１”に活性化さ
れ、且つＲＯＭ５の出力データＳが“１”であると、Ａ
ＮＤゲート４の出力ＥＮ´が“１”となり、入力データ
Ｄは、２個の出力バッファ回路１，２を介して出力パッ
ド３へ出力される。これにより、出力パッド３には大電
流が供給される。
れ、且つＲＯＭ５の出力データＳが“１”であると、Ａ
ＮＤゲート４の出力ＥＮ´が“１”となり、入力データ
Ｄは、２個の出力バッファ回路１，２を介して出力パッ
ド３へ出力される。これにより、出力パッド３には大電
流が供給される。
【００２０】一方、イネーブル信号ＥＮが“１”に活性
化されても、ＲＯＭ５の出力データＳが“０”である
と、ＡＮＤゲート４の出力ＥＮ´は“０”となり、入力
データＤは、出力バッファ回路１のみを介して出力パッ
ド３へ出力される。これにより、出力パッド３には通常
電流が供給される。
化されても、ＲＯＭ５の出力データＳが“０”である
と、ＡＮＤゲート４の出力ＥＮ´は“０”となり、入力
データＤは、出力バッファ回路１のみを介して出力パッ
ド３へ出力される。これにより、出力パッド３には通常
電流が供給される。
【００２１】このように本実施例では、従来のようにア
ルミオプションを使わずに、ＲＯＭ５の出力データＳを
変えるだけで容易に通常電流／大電流モードを切換える
ことができる。
ルミオプションを使わずに、ＲＯＭ５の出力データＳを
変えるだけで容易に通常電流／大電流モードを切換える
ことができる。
【００２２】図２は、本発明の第２実施例を示す半導体
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
【００２３】本実施例が図１に示す上記第１実施例と異
なる点は、ＲＯＭ５に代えてＲＡＭ（ランダム・アクセ
ス・メモリ）５ａを設けた点であり、他の構成要素は第
１実施例と同一である。
なる点は、ＲＯＭ５に代えてＲＡＭ（ランダム・アクセ
ス・メモリ）５ａを設けた点であり、他の構成要素は第
１実施例と同一である。
【００２４】このようにＲＡＭ５ａを用いてその出力デ
ータＳを変えるようにしても、第１実施例と同様の作用
効果が得られる。
ータＳを変えるようにしても、第１実施例と同様の作用
効果が得られる。
【００２５】図３は、本発明の第３実施例を示す半導体
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
【００２６】本実施例が図１に示す上記第１実施例と異
なる点は、ＲＯＭ５に代えてＥＰＲＯＭ（書込み可能Ｒ
ＯＭ）５ｂを設けた点であり、他の構成要素は第１実施
例と同一である。
なる点は、ＲＯＭ５に代えてＥＰＲＯＭ（書込み可能Ｒ
ＯＭ）５ｂを設けた点であり、他の構成要素は第１実施
例と同一である。
【００２７】このようにＥＰＲＯＭ５ｂを用いても、第
１及び第２の実施例と同様の作用効果が得られる。
１及び第２の実施例と同様の作用効果が得られる。
【００２８】図４は、本発明の第４実施例を示す半導体
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
【００２９】本実施例が図１に示す上記第１実施例と異
なる点は、ＲＯＭ５に代えてＥＥＰＲＯＭ（電気的消去
書込み可能ＲＯＭ）５ｃを設けた点であり、他の構成要
素は第１実施例と同一である。
なる点は、ＲＯＭ５に代えてＥＥＰＲＯＭ（電気的消去
書込み可能ＲＯＭ）５ｃを設けた点であり、他の構成要
素は第１実施例と同一である。
【００３０】このようにＥＥＰＲＯＭ５ｃを用いても、
上記実施例と同様の作用効果が得られる。
上記実施例と同様の作用効果が得られる。
【００３１】図５は、本発明の第５実施例を示す半導体
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
【００３２】本実施例が図１に示す上記第１実施例と異
なる点は、ＲＯＭ５に代えてラッチ回路５ｄを設けた点
であり、他の構成要素は第１実施例と同一である。
なる点は、ＲＯＭ５に代えてラッチ回路５ｄを設けた点
であり、他の構成要素は第１実施例と同一である。
【００３３】このようにラッチ回路５ｄを用いても、上
記実施例と同様の作用効果が得られる。
記実施例と同様の作用効果が得られる。
【００３４】図６は、本発明の第６実施例を示す半導体
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
出力装置である出力バッファ回路の回路図であり、図１
と共通の要素には同一の符号が付されている。
【００３５】本実施例が図１に示す上記第１実施例と異
なる点は、ＲＯＭ５に代えてフリップフロップ回路５ｅ
を設けた点であり、他の構成要素は第１実施例と同一で
ある。
なる点は、ＲＯＭ５に代えてフリップフロップ回路５ｅ
を設けた点であり、他の構成要素は第１実施例と同一で
ある。
【００３６】このようにフリップフロップ回路５ｅを用
いても、上記実施例と同様の作用効果が得られる。
いても、上記実施例と同様の作用効果が得られる。
【００３７】
【発明の効果】以上詳細に説明したように、第１の制御
信号により活性／非活性状態が制御される第１の出力バ
ッファと、前記第１の出力バッファに並列接続され、第
２の制御信号により活性／非活性状態が制御される第２
の出力バッファと、前記第１の制御信号に基づき前記第
２の制御信号を生成する制御回路とを備えたので、従来
のようにアルミオプションを使用しなくとも、容易に大
電流モード／通常電流モードを切換えることができる。
これにより、１枚のマスクで全ての通常電流モード及び
大電流モードの組み合わせが可能となる。
信号により活性／非活性状態が制御される第１の出力バ
ッファと、前記第１の出力バッファに並列接続され、第
２の制御信号により活性／非活性状態が制御される第２
の出力バッファと、前記第１の制御信号に基づき前記第
２の制御信号を生成する制御回路とを備えたので、従来
のようにアルミオプションを使用しなくとも、容易に大
電流モード／通常電流モードを切換えることができる。
これにより、１枚のマスクで全ての通常電流モード及び
大電流モードの組み合わせが可能となる。
【図１】本発明の第１実施例を示す出力バッファ回路の
回路図である。
回路図である。
【図２】本発明の第２実施例を示す出力バッファ回路の
回路図である。
回路図である。
【図３】本発明の第３実施例を示す出力バッファ回路の
回路図である。
回路図である。
【図４】本発明の第４実施例を示す出力バッファ回路の
回路図である。
回路図である。
【図５】本発明の第５実施例を示す出力バッファ回路の
回路図である。
回路図である。
【図６】本発明の第６実施例を示す出力バッファ回路の
回路図である。
回路図である。
【図７】従来の出力バッファ回路の一構成例を示す回路
図である。
図である。
１，２ 出力バッファ ３ 出力パッド ４ ＡＮＤゲート ＥＮ イネーブル信号 ５ ＲＯＭ ５ａ ＲＡＭ ５ｂ ＥＰＲＯＭ ５ｃ ＥＥＰＲＯＭ ５ｄ ラッチ回路 ５ｅ フリップフロップ回路
Claims (2)
- 【請求項１】 第１の制御信号により活性／非活性状態
が制御される第１の出力バッファと、 前記第１の出力バッファに並列接続され、第２の制御信
号により活性／非活性状態が制御される第２の出力バッ
ファと、 前記第１の制御信号に基づき前記第２の制御信号を生成
する制御回路とを備えたことを特徴とする半導体出力装
置。 - 【請求項２】 前記制御回路は、所定のデータを記憶す
る記憶手段と、該記憶手段の出力データと前記第１の制
御信号との論理を取り前記第２の制御信号を出力する論
理回路とで構成したことを特徴とする請求項１記載の半
導体出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279219A JPH08148984A (ja) | 1993-11-09 | 1993-11-09 | 半導体出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279219A JPH08148984A (ja) | 1993-11-09 | 1993-11-09 | 半導体出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148984A true JPH08148984A (ja) | 1996-06-07 |
Family
ID=17608092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279219A Pending JPH08148984A (ja) | 1993-11-09 | 1993-11-09 | 半導体出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274082A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | Ｃｍｌ回路及びそれを用いたクロック分配回路 |
-
1993
- 1993-11-09 JP JP5279219A patent/JPH08148984A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274082A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | Ｃｍｌ回路及びそれを用いたクロック分配回路 |
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