JPH0377406A - 発振制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は発振回路にかける発振及び発振停止を制御す
る回路形式に関するものである。

〔従来の技術〕

第３図及び第４図は従来の発振状態の飢御を行う発振制
御回路の回路図で、第３図は発振器の入力にトライステ
ートバッファの出力を発振バッファの入力に接続させた
場合で、第４図はＮＡＮＤタイプの発振バッフ７を示す
。図にかいて、０１はインバータタイプの発振パフ７ア
、（２）は帰還抵抗。

（３）は発振子、（４）は負荷コンデンサ、（５）はト
ライステートパラ７　ｙ　＋　（８）はＮＡＮＤタイプ
の発振バッファ、（９）は発振制御端子である。

次に動作について第３図及び第４図によう説明する。発
振の制御は第３図の回路にかいては発振制ａ端子（９）
を用い、第４図の回路にかいでは発振回路をｍＪＲ，ｔ
、ていない方の端子を発振制御端子（９）として行う。

トライステートバッフ　ｙ　（５１を用いる場合では、
第３図の発振制御端子（９）が１Ｈ′　　の状態では、
トライステートバッファ（５）の出力がハイインピーダ
ンス状態であるので、発振バッファｆｉ＋の発振動作は
停止しない。発振制御端子（９）がｌ　Ｌ　＋の状態で
は、トライステートバッファ（６）の出力がＬＩに固定
されて、発振バッファ１１）の発振動作は停止する。

第４図に示すＮＡＮＤタイプの発振バッファ（８）を用
いる場合は、発振制御端子（９）がｌ　ＨＩの状態であ
れば、発振バッファ（８）の発振動作は停止しないが、
発振制御端子（９）をＩＬＩの状態にすると、発振バッ
ファ（８）の出力はｌＨｌに固定されてしまい発振動作
が停止する。

〔発明が解決しようとする課題〕

従来の発振制御回路は以上のように構成されているので
、発振停止用の端子が必要であるという問題点があった
。

この発明は上記のような問題点を解消するためになされ
たもので、発振制御用端子を追加することなく発振制御
を行う発振制御回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る発振制御回路は、発振制御用端子を、発
振を制御される発振バッファにより生成したクロックで
動作するシステムのリセット信号と共通にしたものであ
る。

〔作用〕

この発明にかける発振制御回路は、発振制御用端子を発
振を制御される発振バッファにより生成したクロックで
動作するシステムのリセット信号と共通にしたので、シ
ステムが不要な時、すなわち発振が不要になるので、余
分な端子を使用することなく発振を制御することができ
る。

〔実施例〕

第１図はこの発明の一実施例による発振制御回路の回路
図、第２図はこの発明の他の実施例による発振制御回路
の回路図である。第１図は発振制御にトライステートバ
ッファを用いる場合、第２図はＮＡＮＤタイプの発振バ
ッファを用いる場合である。図にかいて、（ｌ）〜ｔｌ
ｉｌ、　＋８１は第３図及び第４図の従来例に示したも
のと同等であるので説明を省略する。（６）はシステム
、（７）はリセット信号である。第１図及び第２図で示
した発振回路の構成は従来例と同じである。

次に動作を第１図及び第２図により説明する。

第１図に示したトライステートバッファ（５）を用いて
発振制御を行う場合では、トライステートバッファ（５
）の制御端子を発振制御される発振バッファｉｌ＋によ
り生成するクロックによう動作するシステム（６）のリ
セット信号（７）と共通にし、システム（６）がリセッ
ト状態である時のリセット信号（７）の極性と、トライ
ステートバッファ（５）の出力がハイインピーダンス状
態でな−ときの極性を一致させてかく。

リセット信号（１）がＩＬＩの状態のとき、システム（
６）はリセット状態である。一方、トライステートバッ
ファ（５）の出力はＩＬＩに固定されるので発振は停止
している。このとき、システム（６）は発振バッファ（
１）で生成するクロックを必要としないので、発振動作
が停止していてもか筐わない。リセット信号（７）が１
Ｈ１の状態のとき、システム（６）は動作状態でアシ、
一方トライステートバッファ（５）の出力はハイインピ
ーダンス状態であるので、発振バッファ（１）は発振状
態であシ、そこで生成したクロックがシステム（６）を
動作させる。

次に、第２図に示したＮＡＮＤクィブの発振バッファ（
８）を用いて発振の制御を行う場合について説明する。

発振パフ７ア（８）の発振回路を構成しない入力端子と
、発振制御される発振バッファ（８）で生成するクロッ
クにより動作するシステム（６）のリセット信号（γ）
を共通にし、システム（６）がリセット状態であるとき
のリセット信号（７）の極性が１１，１になるようにし
てかく。リセット信号（７）がＩ　ＬＩの状態のとき、
システム（６）はリセット状態でちＤ、ＮＡＮＤタイプ
の発振バッファ（８）の発振回路を構成しない方の入力
がＩＬＩであるので、発振バッファ（８）の出力はｌＨ
ｌに固定されてカう、発振は停止して−る。この時、シ
ステム（６）はリセット状態であるので発振が停止して
いても全く問題はない。リセット信号（７）がＩＨ′に
なるとＮＡＮＤタイプの発振バッファ（８）は発振回路
を構成する入力の極性によ多動作し生成したクロックで
システム（６）を動作させる。また、上記実施例ではＮ
ＡＮＤタイプの発振バッファ（８）について説明したが
、ＮＯＲタイプを発振バッファを使用してもよく、発振
制御用端子の極性が異るだけで同様の効果を得ることが
可能である。

〔発明の効果〕

以上のように、この発明では制御される発振バッファが
生成するクロックによう動作するシステムのリセットと
発振を制御するために使用する発振制御端子を共通にし
たので、不要な端子もしくは信号を追加することなく発
振制御を行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例にかける発振制御回路の回
路図、第２図はこの発明の他の実施例による発振制御回
路の回路図、第３図及び第４図は従来の発振制御回路の
回路図である。 図にかいて、ｆｔ）＋　（ａｌは発振バッファ、（２）
は帰還抵抗、（３）は発振子、（４）は負荷コンデンサ
、（５）はトライステートバッファ、（６）はシステム
、（７）はリセット端子である。 尚、図中、同一符号は同一　又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）インバータタイプの発振バッファと上記発振バッ
   ファの入力と出力間に接続された帰還抵抗と水晶発振子
   と、上記発振バッファの入出力端子とグランド間に接続
   された負荷コンデンサから成る発振回路と、上記発振回
   路により生成された基準信号により動作するシステムと
   上記発振バッファの入力と‘Ｌ’，‘Ｈ’インピーダン
   スの３状態を出力するトライステートバッファの出力を
   接続し、上記トライステートバッファの制御信号を上記
   システムのリセット信号と共通にしたことを特長とする
   発振制御回路。
2. （２）ＮＡＮＤタイプの発振バッファと上記ＮＡＮＤタ
   イプの発振バッファの入出力端子間に接続された帰還抵
   抗と水晶発振子と、上記発振バッファの入出力端子とグ
   ランド間に接続された負荷コンデンサから成る発振回路
   と、上記発振回路により生成された基準信号により動作
   するシステムのリセット信号と、上記ＮＡＮＤタイプの
   発振バッファの入力のうち、発振回路を構成しない方の
   端子を接続したことを特長とする発振制御回路。