JPH02254817A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
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- JPH02254817A JPH02254817A JP7700389A JP7700389A JPH02254817A JP H02254817 A JPH02254817 A JP H02254817A JP 7700389 A JP7700389 A JP 7700389A JP 7700389 A JP7700389 A JP 7700389A JP H02254817 A JPH02254817 A JP H02254817A
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- Japan
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- field effect
- circuit
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- input signal
- inputs
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- Pending
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- 230000005669 field effect Effects 0.000 claims abstract description 27
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は排他的論理和回路に関する。
従来の排他的論理和回路は、第２図に示すように、信号
Ａ、Ｂを入力として、１２の素子（トランジスタ）数で
構成されたものや、第３図に示すように、極力素子数を
少なくした６つの素子で構成されたものなどがある。
Ａ、Ｂを入力として、１２の素子（トランジスタ）数で
構成されたものや、第３図に示すように、極力素子数を
少なくした６つの素子で構成されたものなどがある。
上述した従来の排他的論理和回路は、前者は１２の素子
のトランジスタで構成されているので、マスクパターン
作成上面積が増大するという欠点があり、後者は素子数
は少ないものの入力信号によって出力負荷を駆動するの
で、特にこの回路を用いて多段接続した回路を構成する
場合、段数に応じて入力負荷が増大し動作速度が低下す
るという欠点がある。
のトランジスタで構成されているので、マスクパターン
作成上面積が増大するという欠点があり、後者は素子数
は少ないものの入力信号によって出力負荷を駆動するの
で、特にこの回路を用いて多段接続した回路を構成する
場合、段数に応じて入力負荷が増大し動作速度が低下す
るという欠点がある。
本発明の目的は、多段接続した回路においても動作速度
を低下させることなく、かつ素子数を低減することがで
きる排他的論理和回路を提供することにある。
を低下させることなく、かつ素子数を低減することがで
きる排他的論理和回路を提供することにある。
本発明の排他的論理和回路は、ドレイン電極に第１の入
力信号を入力しゲート電極に第２の入力信号を入力する
第１の電界効果トランジスタと、ドレイン電極に前記第
２の入力信号を入力しゲート電極に前記第１の入力信号
を入力する第２の電界効果トランジスタと、前記第１及
び第２の電界効果トランジスタのそれぞれのソース電極
を所定の電位にプルアップする手段と、前記第１及び第
２の電界効果トランジスタのそれぞれのソース電極から
の信号を入力とするＮ Ａ Ｎ Ｄ ［ｉｉｌ路とを有
している。
力信号を入力しゲート電極に第２の入力信号を入力する
第１の電界効果トランジスタと、ドレイン電極に前記第
２の入力信号を入力しゲート電極に前記第１の入力信号
を入力する第２の電界効果トランジスタと、前記第１及
び第２の電界効果トランジスタのそれぞれのソース電極
を所定の電位にプルアップする手段と、前記第１及び第
２の電界効果トランジスタのそれぞれのソース電極から
の信号を入力とするＮ Ａ Ｎ Ｄ ［ｉｉｌ路とを有
している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、ドレイン電極に第１の入力信号Ａを入力
しゲート電極に第２の入力信号Ｂを入力する第１の電界
効果トランジスタＱ１と、ドレイン電極に第２の入力信
号Ｂを入力しゲート電極に第１の入力信号を入力する第
２の電界効果トランジスタＱ２と、それぞれ１つの電界
効果トランジスタＱ３．Ｑ４を備え第１及び第２の電界
効果トランジスタＱｌ、Ｑ２のそれぞれのソース電極を
電源電位にプルアップする第１及び第２のプルアップ回
路ＩＡ、ＩＢと、第１及び第２の電界効果トランジスタ
Ｑｌ、Ｑ２のそれぞれのソース電極からの信号を入力す
るＮＡＮＤ回路２とを有する構成となっている。
しゲート電極に第２の入力信号Ｂを入力する第１の電界
効果トランジスタＱ１と、ドレイン電極に第２の入力信
号Ｂを入力しゲート電極に第１の入力信号を入力する第
２の電界効果トランジスタＱ２と、それぞれ１つの電界
効果トランジスタＱ３．Ｑ４を備え第１及び第２の電界
効果トランジスタＱｌ、Ｑ２のそれぞれのソース電極を
電源電位にプルアップする第１及び第２のプルアップ回
路ＩＡ、ＩＢと、第１及び第２の電界効果トランジスタ
Ｑｌ、Ｑ２のそれぞれのソース電極からの信号を入力す
るＮＡＮＤ回路２とを有する構成となっている。
次に、この実施例の動作について説明する。
まず、入力信号Ａ、Ｂがともに低電位く論理値” ｏ
” ＞の場合、電界効果トランジスタＱ＋Ｑ２はともに
非導通状態、電界効果トランジスタＱ３．Ｑ４はともに
導通状態となるため、ＮＡＮＤ回路２の入力信号はとも
に高電位となり、出力信号ＯＵＴは低電位（論理値“０
“°）となる。
” ＞の場合、電界効果トランジスタＱ＋Ｑ２はともに
非導通状態、電界効果トランジスタＱ３．Ｑ４はともに
導通状態となるため、ＮＡＮＤ回路２の入力信号はとも
に高電位となり、出力信号ＯＵＴは低電位（論理値“０
“°）となる。
また、入力信号Ａ、Ｂがともに高電位（論理値°゛１”
）の場合、電界効果トランジスタＱＩＱ２がともに導通
状態、電界効果トランジスタＱ３．Ｑ４がともに非導通
状態となり、ＮＡＮＤ回路２の入力信号はともに高電位
となり出力信号ＯＵＴは低電位（論理値°°０°”）と
なる。
）の場合、電界効果トランジスタＱＩＱ２がともに導通
状態、電界効果トランジスタＱ３．Ｑ４がともに非導通
状態となり、ＮＡＮＤ回路２の入力信号はともに高電位
となり出力信号ＯＵＴは低電位（論理値°°０°”）と
なる。
さらに、入力信号Ａ又はＢの片方が低電位で他方が高電
位の場合は、ＮＡＮＤ回路２の入力信号のうちどちらか
一方が低電位となるため、出力信号ＯＵＴは高電位（論
理値”１′°）となる。
位の場合は、ＮＡＮＤ回路２の入力信号のうちどちらか
一方が低電位となるため、出力信号ＯＵＴは高電位（論
理値”１′°）となる。
即ち、入力信号Ａ、Ｂの組合せに対して出力信号ＯＵＴ
は排他的論理和となる。
は排他的論理和となる。
以上説明したように本発明は、ドレイン電極に第１の入
力信号を入力しゲート電極に第２の入力信号を入力する
第１の電界効果トランジスタと、ドレイン電極を前記第
２の入力信号を入力しゲート電極に前記第１の入力信号
を入力する第２の電界効果トランジスタと、前記第１及
び第２の電界効果トランジスタのそれぞれのソース電極
をプルアップする手段と、前記第１及び第２の電界効果
トランジスタのそれぞれのソース電極からの信号を入力
するＮＡＮＤ回路とを有する構成とすることにより、動
作速度を低下させることなく素子数の低減を計ることが
できる効果がある。特に、多段接続した回路を構成する
場合においても段数に応じて入力負荷の増大がないため
、速度の低下がなく、安定した排他的論理和回路を実現
することができる効果がある。
力信号を入力しゲート電極に第２の入力信号を入力する
第１の電界効果トランジスタと、ドレイン電極を前記第
２の入力信号を入力しゲート電極に前記第１の入力信号
を入力する第２の電界効果トランジスタと、前記第１及
び第２の電界効果トランジスタのそれぞれのソース電極
をプルアップする手段と、前記第１及び第２の電界効果
トランジスタのそれぞれのソース電極からの信号を入力
するＮＡＮＤ回路とを有する構成とすることにより、動
作速度を低下させることなく素子数の低減を計ることが
できる効果がある。特に、多段接続した回路を構成する
場合においても段数に応じて入力負荷の増大がないため
、速度の低下がなく、安定した排他的論理和回路を実現
することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図はそれぞれ従来の排他的論理和回路の第１及び２の
例を示す回路図である。 ＬＡ、ＩＢ・・・プルアップ回路、２・・・ＮＡＮＤ回
路、■１〜■３・・・インバータ、Ｑ１〜Ｑ４．Ｑｌｌ
〜Ｑ１８．Ｑ２１〜Ｑ２４・・・電界効果トランジスタ
。
３図はそれぞれ従来の排他的論理和回路の第１及び２の
例を示す回路図である。 ＬＡ、ＩＢ・・・プルアップ回路、２・・・ＮＡＮＤ回
路、■１〜■３・・・インバータ、Ｑ１〜Ｑ４．Ｑｌｌ
〜Ｑ１８．Ｑ２１〜Ｑ２４・・・電界効果トランジスタ
。
Claims (1)
- ドレイン電極に第１の入力信号を入力しゲート電極に第
２の入力信号を入力する第１の電界効果トランジスタと
、ドレイン電極に前記第２の入力信号を入力しゲート電
極に前記第１の入力信号を入力する第２の電界効果トラ
ンジスタと、前記第１及び第２の電界効果トランジスタ
のそれぞれのソース電極を所定の電位にプルアップする
手段と、前記第１及び第２の電界効果トランジスタのそ
れぞれのソース電極からの信号を入力とするＮＡＮＤ回
路とを有することを特徴とする排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7700389A JPH02254817A (ja) | 1989-03-28 | 1989-03-28 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7700389A JPH02254817A (ja) | 1989-03-28 | 1989-03-28 | 排他的論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254817A true JPH02254817A (ja) | 1990-10-15 |
Family
ID=13621593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7700389A Pending JPH02254817A (ja) | 1989-03-28 | 1989-03-28 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254817A (ja) |
-
1989
- 1989-03-28 JP JP7700389A patent/JPH02254817A/ja active Pending
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