JPS6212210A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS6212210A JPS6212210A JP60151588A JP15158885A JPS6212210A JP S6212210 A JPS6212210 A JP S6212210A JP 60151588 A JP60151588 A JP 60151588A JP 15158885 A JP15158885 A JP 15158885A JP S6212210 A JPS6212210 A JP S6212210A
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は相補型ＭＯ３（０ＭＯ３）を用いた半導体集積
回路装置における出力端子または入出力端子に利用でき
る出力バッファ回路に関するものである。
回路装置における出力端子または入出力端子に利用でき
る出力バッファ回路に関するものである。
従来の技術
従来の０ＭＯ３の出力バッファ回路の回路図を第３図に
示し、第３図の回路の各部波形図を第４図に示す。第３
図、第４図において、２はＰチャンネルＭＯＳＦＥＴ、
４はＮチャンネルＭＯＳＦＥＴ。
示し、第３図の回路の各部波形図を第４図に示す。第３
図、第４図において、２はＰチャンネルＭＯＳＦＥＴ、
４はＮチャンネルＭＯＳＦＥＴ。
２２はＰチャンネルＭＯＳＦＥＴ２のゲート電位を決め
るインバータ、２４はＮチャンネルＭＯＳＦＥＴ４のゲ
ート電位を決めるインバータ、２６は２入力ＮＯＲゲー
ト、２８は２入力ＮＡＮＤゲート、３ｏは出力データＤ
ｉ反転するインバータである。
るインバータ、２４はＮチャンネルＭＯＳＦＥＴ４のゲ
ート電位を決めるインバータ、２６は２入力ＮＯＲゲー
ト、２８は２入力ＮＡＮＤゲート、３ｏは出力データＤ
ｉ反転するインバータである。
出力データＤがＬ”から”Ｈ”に変化すると、Ｄは“Ｈ
“から“Ｌ”に変化し、これにより、ＮＯＲゲート２６
の出力Ｐは“Ｌ”からＨ゛に変化し、同様にＮＡＮＤゲ
ート２８の出力Ｎも”Ｌ”から”Ｈ”に変化する。これ
により、インバータ２２゜２４の出力Ｐ、Ｎは同時にＨ
”から“Ｌ”に変化する。
“から“Ｌ”に変化し、これにより、ＮＯＲゲート２６
の出力Ｐは“Ｌ”からＨ゛に変化し、同様にＮＡＮＤゲ
ート２８の出力Ｎも”Ｌ”から”Ｈ”に変化する。これ
により、インバータ２２゜２４の出力Ｐ、Ｎは同時にＨ
”から“Ｌ”に変化する。
この時、ＮチャンネルＭＯＳＦＥＴ４が導通状態から非
導通状態になる。一方、これと同時にＰチャンネルＭＯ
ＳＦＥＴ２が非導通状態から導通状態となり、瞬間的に
ＰチャンネルＭＯＳＦＥＴ２とＮチャンネルＭＯＳＦＥ
Ｔ４が同時に導通状態になることがあり、この時、電源
供給線から接地線に貫通電流が流れることになる。第４
図において、時刻ｔ１ あるいはｔ２において上記の
ような貫通電流が流れると考えられる。
導通状態になる。一方、これと同時にＰチャンネルＭＯ
ＳＦＥＴ２が非導通状態から導通状態となり、瞬間的に
ＰチャンネルＭＯＳＦＥＴ２とＮチャンネルＭＯＳＦＥ
Ｔ４が同時に導通状態になることがあり、この時、電源
供給線から接地線に貫通電流が流れることになる。第４
図において、時刻ｔ１ あるいはｔ２において上記の
ような貫通電流が流れると考えられる。
この貫通電流によって、電源供給線に雑音が発生して、
雑音による誤動作を起こすおそれがある。
雑音による誤動作を起こすおそれがある。
（日経エレクトロニクス、１９Ｂ２．４．１２．１５９
−１９１頁） 発明が解決しようとする問題点 このような従来の回路では、出力データが変化する時に
、ＰチャンネルＭＯ５ＦＩＩ：ＴとＮチャンネルＭＯＳ
ＦＥＴが瞬間的にともに導通状態になるため、貫通電流
が生じる。これによって、電源電圧に雑音が発生して、
誤動作がおこる原因となる。
−１９１頁） 発明が解決しようとする問題点 このような従来の回路では、出力データが変化する時に
、ＰチャンネルＭＯ５ＦＩＩ：ＴとＮチャンネルＭＯＳ
ＦＥＴが瞬間的にともに導通状態になるため、貫通電流
が生じる。これによって、電源電圧に雑音が発生して、
誤動作がおこる原因となる。
本発明ではかかる点に鑑みてなされたもので、出力デー
タが変化する時に、貫通電流が流れないようにすること
で、電源電圧の雑音を低減できる出力パンファ回路を提
供するものである。
タが変化する時に、貫通電流が流れないようにすること
で、電源電圧の雑音を低減できる出力パンファ回路を提
供するものである。
問題点を解決するための手段
本発明は上記問題点を解決するために、出力ブタと該出
力データを遅延させた信号を用いて、出力信号が変化す
る時に、出力のＰチャンネルもしくはＮチャンネルの一
方のＭＯＳＦＥＴが導通状態であるが、導通状態のＭＯ
ＳＦＥＴを最初に非導通状態にして後に、他方のＭＯＳ
ＦＥＴを導通状態にすることにしている。
力データを遅延させた信号を用いて、出力信号が変化す
る時に、出力のＰチャンネルもしくはＮチャンネルの一
方のＭＯＳＦＥＴが導通状態であるが、導通状態のＭＯ
ＳＦＥＴを最初に非導通状態にして後に、他方のＭＯＳ
ＦＥＴを導通状態にすることにしている。
作 用
本発明は上記の構成により、出力信号が変化する時に、
出力のＰチャンネルもしくはＮチャンネルのＭＯＳＦＥ
Ｔが同時に導通状態になるタイミングが発生しないため
、出力バッファ回路の動作による電源供給線の雑音を小
さくすることができ、電源供給線の雑音による誤動作を
未然に防ぐことができる。
出力のＰチャンネルもしくはＮチャンネルのＭＯＳＦＥ
Ｔが同時に導通状態になるタイミングが発生しないため
、出力バッファ回路の動作による電源供給線の雑音を小
さくすることができ、電源供給線の雑音による誤動作を
未然に防ぐことができる。
実施例
第１図は本発明の出力バッフ１回路の一実施例を示す回
路図である。第２図は第１図の動作を説明するための動
作波形図である。第１図、第２図において、２は出力用
ＰチヤンネルＭＯＳＦＥＴ。
路図である。第２図は第１図の動作を説明するための動
作波形図である。第１図、第２図において、２は出力用
ＰチヤンネルＭＯＳＦＥＴ。
４は出力用ＮチャンネルＭＯＳＦＥＴ、ｓはＰチャンネ
ルＭＯＳＦＥＴ２のゲート電位Ｐを決める相補型３入力
ＮＡＮＤゲート、８はＮチャンネルＭＯＳＦＥＴ４のゲ
ート電位Ｎを決める相補型３入力ＮＯＲゲート、１０．
１２は出力データＤを遅延させるためのインバータであ
る。
ルＭＯＳＦＥＴ２のゲート電位Ｐを決める相補型３入力
ＮＡＮＤゲート、８はＮチャンネルＭＯＳＦＥＴ４のゲ
ート電位Ｎを決める相補型３入力ＮＯＲゲート、１０．
１２は出力データＤを遅延させるためのインバータであ
る。
Ｃ２Ｃは出力制御信号で、Ｃ＝”Ｌ”レベル（Ｃ：”Ｈ
”レベル）の時は、Ｐ：＋Ｈ″ｌ／ベル、Ｎ＝”Ｌ’レ
ベルとなるため出力用ＭＯＳＦＥＴ、２．４はともに非
導通状態となるため、出力信号０はノ・イインピーダン
ス状態となる。Ｃ＝″Ｈ”レベル（Ｃ＝”Ｌ”レベル）
の時、出力データＤおよび出力データ遅延信号Ｄ′が、
出力用ＭＯＳＦＥＴのゲート電位Ｐ、Ｎに伝搬されて、
出力信号０を確定する。
”レベル）の時は、Ｐ：＋Ｈ″ｌ／ベル、Ｎ＝”Ｌ’レ
ベルとなるため出力用ＭＯＳＦＥＴ、２．４はともに非
導通状態となるため、出力信号０はノ・イインピーダン
ス状態となる。Ｃ＝″Ｈ”レベル（Ｃ＝”Ｌ”レベル）
の時、出力データＤおよび出力データ遅延信号Ｄ′が、
出力用ＭＯＳＦＥＴのゲート電位Ｐ、Ｎに伝搬されて、
出力信号０を確定する。
Ｃ＝″ｆ（”レベル、コ＝″Ｌ”レベルニオいテ、出力
データＤがＬ”レベルから１Ｈ″レベルに変化した時、
この変化にともない、３入力ＮＯＲゲート８の出力Ｎは
″Ｈ″レベルからＬ”レベルに変化して、これによって
ＮチャンネルＭＯＳＦＥＴ４を導通状態から非導通状態
にするため出力信号０は”Ｌ”レベルからハイインピー
ダンス状態になる。一方、信号遅延用のインバータ１０
．１２を通過して、出力データ遅延信号Ｄ′が”Ｌ”レ
ベルからＨ”レベルに変化することで、３入力ＮＡＮＤ
ゲート６の出力Ｐは、”ＨルベルからＬ”レベルに変化
してこれによってＰチャンネルＭＯＳＦＥＴ２を非導通
状態から導通状態にするため、出力信号Ｏは”Ｌ”レベ
ルからハイインピーダンス状態になっていたが、′Ｈ″
レベルになる。
データＤがＬ”レベルから１Ｈ″レベルに変化した時、
この変化にともない、３入力ＮＯＲゲート８の出力Ｎは
″Ｈ″レベルからＬ”レベルに変化して、これによって
ＮチャンネルＭＯＳＦＥＴ４を導通状態から非導通状態
にするため出力信号０は”Ｌ”レベルからハイインピー
ダンス状態になる。一方、信号遅延用のインバータ１０
．１２を通過して、出力データ遅延信号Ｄ′が”Ｌ”レ
ベルからＨ”レベルに変化することで、３入力ＮＡＮＤ
ゲート６の出力Ｐは、”ＨルベルからＬ”レベルに変化
してこれによってＰチャンネルＭＯＳＦＥＴ２を非導通
状態から導通状態にするため、出力信号Ｏは”Ｌ”レベ
ルからハイインピーダンス状態になっていたが、′Ｈ″
レベルになる。
この時、第２図において時刻ｔ１ で出力信号０がハ
イインピーダンス状態になり、時刻ｔ２ で出力信号Ｏ
が”Ｈ”レベルになりはじめる。
イインピーダンス状態になり、時刻ｔ２ で出力信号Ｏ
が”Ｈ”レベルになりはじめる。
次に、出力データＤが”Ｈ”レベルから”Ｌ”レベルに
変化した時、この変化にともない、３入力ＮＡＮＤゲー
ト６の出力Ｐは、′Ｌ″レベルから”Ｈ″レベルに変化
して、これにより、ＰチャンネルＭＯＳＦＥＴ２を導通
状態から非導通状態にするため、出力信号Ｏは、”Ｈ”
レベルからノ・イインピーダンス状態になる。
変化した時、この変化にともない、３入力ＮＡＮＤゲー
ト６の出力Ｐは、′Ｌ″レベルから”Ｈ″レベルに変化
して、これにより、ＰチャンネルＭＯＳＦＥＴ２を導通
状態から非導通状態にするため、出力信号Ｏは、”Ｈ”
レベルからノ・イインピーダンス状態になる。
一方、信号遅延用のインバータ１Ｑ、１２を通過して、
出力データ遅延信号Ｄ′がＨ”レベルから゛Ｌ゛レベル
に変化することで、３入力ＮＯＲゲート８の出力Ｎが、
”Ｌ”レベルから″Ｈ″１／ペルに変化してこれによっ
てＮチャンネルＭＯＳＦＥＴ４を非導通状態から導通状
態にするため出力信号０は”Ｈ”ｖベルカら７・イイン
ピーダンス状態を経て、”Ｌ”レベルに変化する。
出力データ遅延信号Ｄ′がＨ”レベルから゛Ｌ゛レベル
に変化することで、３入力ＮＯＲゲート８の出力Ｎが、
”Ｌ”レベルから″Ｈ″１／ペルに変化してこれによっ
てＮチャンネルＭＯＳＦＥＴ４を非導通状態から導通状
態にするため出力信号０は”Ｈ”ｖベルカら７・イイン
ピーダンス状態を経て、”Ｌ”レベルに変化する。
この時、第２因において、時刻ｔ３で出力信号Ｏがハイ
インピーダンス状態となり、時刻ｔ４で、出力信号０が
、＋１ Ｌ Ｉ＋レベルになり始める０このように、本
実施例では出力信号が変化するとき、”Ｈ”レベルから
ハイインピーダンス状態を経て、Ｌ“レベルへまたｉｄ
、”Ｌ”レベルかラノ為イインピーダンス状態を経て、
Ｈ”レベルとなるため、出力用ＭＯＳＦＥＴ２．４の貫
通電流が流れず、出力信号Ｏの負荷容量の充放電だけし
かおこらないため、電源供給線の出力用ＭＯＳＦＥＴの
貫通電流による電源供給線の雑音を小さくすることがで
き、電源供給線の雑音による誤動作を未然に防ぐことが
でき、かつ、低消費電力化にもつながる。
インピーダンス状態となり、時刻ｔ４で、出力信号０が
、＋１ Ｌ Ｉ＋レベルになり始める０このように、本
実施例では出力信号が変化するとき、”Ｈ”レベルから
ハイインピーダンス状態を経て、Ｌ“レベルへまたｉｄ
、”Ｌ”レベルかラノ為イインピーダンス状態を経て、
Ｈ”レベルとなるため、出力用ＭＯＳＦＥＴ２．４の貫
通電流が流れず、出力信号Ｏの負荷容量の充放電だけし
かおこらないため、電源供給線の出力用ＭＯＳＦＥＴの
貫通電流による電源供給線の雑音を小さくすることがで
き、電源供給線の雑音による誤動作を未然に防ぐことが
でき、かつ、低消費電力化にもつながる。
第１図では出力データの遅延信号に生成する手段として
インバータ２段を使用した例を示したが、他の遅延手段
を用いても同様の効果を得ることができる。
インバータ２段を使用した例を示したが、他の遅延手段
を用いても同様の効果を得ることができる。
発明の効果
以上述べてきたように、本発明によれば、出力信号が変
化する時に、導通状態のＭＯＳＦＥＴを非導通状態にし
て後に、他方のＭＯＳＦＥＴを非導通状態から導通状態
にすることで、出力信号の変化時における出力用ＭＯＳ
ＦＥＴの貫通電流をなくすことができる。
化する時に、導通状態のＭＯＳＦＥＴを非導通状態にし
て後に、他方のＭＯＳＦＥＴを非導通状態から導通状態
にすることで、出力信号の変化時における出力用ＭＯＳ
ＦＥＴの貫通電流をなくすことができる。
これによって電源供給線に発生する雑音を小さくするこ
とができ電源供給線の雑音による誤動作を防ぐことがで
き、かつ、低消費電力化もはかることができる。
とができ電源供給線の雑音による誤動作を防ぐことがで
き、かつ、低消費電力化もはかることができる。
第１図は本発明の一実施例における出力バラフッ回路を
示す回路図、第２図は同回路の動作を説明するための波
形図、第３図は従来の出力バッファ回路を示す回路図、
第４図は同回路の動作を説明するための波形図である。 ２・・・・・・ＰチャンネルＭＯＳＦＥＴ、４・・・・
・・ＮチャンネルＭＯ９ＦＥＴ、６・・・・・・３入力
ＮＡＮＤゲート、８・・・・・・３入力ＮＯＲゲート、
１０．１２・・・・・・インバータ、２４．２６・・・
・・・２入力ＮＡＮＤ ゲート、２８・・・・・・イン
バータ。 代理人の氏名 弁理士 中 尾敏 男 ほか１名第１図 第２図
示す回路図、第２図は同回路の動作を説明するための波
形図、第３図は従来の出力バッファ回路を示す回路図、
第４図は同回路の動作を説明するための波形図である。 ２・・・・・・ＰチャンネルＭＯＳＦＥＴ、４・・・・
・・ＮチャンネルＭＯ９ＦＥＴ、６・・・・・・３入力
ＮＡＮＤゲート、８・・・・・・３入力ＮＯＲゲート、
１０．１２・・・・・・インバータ、２４．２６・・・
・・・２入力ＮＡＮＤ ゲート、２８・・・・・・イン
バータ。 代理人の氏名 弁理士 中 尾敏 男 ほか１名第１図 第２図
Claims (1)
- ＰチャンネルＭＯＳＦＥＴのソースを電源供給線に接続
し、ＮチャンネルＭＯＳＦＥＴのソースを接地線に接続
し、前記ＰチャンネルＭＯＳＦＥＴおよび前記Ｎチャン
ネルＭＯＳＦＥＴのドレインを共通接続して出力端とし
、前記ＰチャンネルＭＯＳＦＥＴのゲートを３入力ＮＡ
ＮＤゲートの出力端に接続し、前記ＮチャンネルＭＯＳ
ＦＥＴのゲートを３入力ＮＯＲゲートの出力端に接続し
、前記３入力ＮＡＮＤゲートの入力を出力データと該出
力データを遅延手段で遅延させた信号と出力制御信号と
し、前記３入力ＮＯＲゲートの入力を前記出力データと
前記出力データを遅延手段で遅延させた信号と、前記出
力制御信号の反転信号としたことを特徴とする出力バッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151588A JPS6212210A (ja) | 1985-07-10 | 1985-07-10 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151588A JPS6212210A (ja) | 1985-07-10 | 1985-07-10 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6212210A true JPS6212210A (ja) | 1987-01-21 |
Family
ID=15521796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151588A Pending JPS6212210A (ja) | 1985-07-10 | 1985-07-10 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212210A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532961A (en) * | 1993-12-21 | 1996-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having extended data out function |
-
1985
- 1985-07-10 JP JP60151588A patent/JPS6212210A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532961A (en) * | 1993-12-21 | 1996-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having extended data out function |
| US5617362A (en) * | 1993-12-21 | 1997-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having extended data out function |
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