JPH02130020A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH02130020A JPH02130020A JP63282323A JP28232388A JPH02130020A JP H02130020 A JPH02130020 A JP H02130020A JP 63282323 A JP63282323 A JP 63282323A JP 28232388 A JP28232388 A JP 28232388A JP H02130020 A JPH02130020 A JP H02130020A
- Authority
- JP
- Japan
- Prior art keywords
- delay time
- input
- control signals
- state
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 abstract description 3
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路を用いた遅延回路に関するものである
。
。
従来、この種の遅延回路に用いられる論理回路は、第３
図に示すように入力端子１に入力される入力信号２を、
多段接続された反転回路３，４によ）遅延させて出力信
号５として出力端子６へ出力させていた。
図に示すように入力端子１に入力される入力信号２を、
多段接続された反転回路３，４によ）遅延させて出力信
号５として出力端子６へ出力させていた。
第４図は上記論理回路を用いた従来の遅延回路の一例を
示す回路図である。同図において、クロック信号入力端
子Ｔに入力されたクロック信号８は、それぞれ論理回路
９．１０を介してフリップ７０ッグ１１，１２ＶＣ入力
され、まな、入力端子１より入力された入力信号２は７
リツプフロツプ１１を介して第３図の構成による論理回
路１３に入力され、遅延されてフリップフロップ１２に
入力され、出力信号５として出力端子６へ出力される。
示す回路図である。同図において、クロック信号入力端
子Ｔに入力されたクロック信号８は、それぞれ論理回路
９．１０を介してフリップ７０ッグ１１，１２ＶＣ入力
され、まな、入力端子１より入力された入力信号２は７
リツプフロツプ１１を介して第３図の構成による論理回
路１３に入力され、遅延されてフリップフロップ１２に
入力され、出力信号５として出力端子６へ出力される。
ここで、フリップフロップ１２０セツトアツプホールド
時間は遅延回路１３で予め決められた時間に設炬される
。
時間は遅延回路１３で予め決められた時間に設炬される
。
前述した従来の遅延回路は、ある決まった遅延時間のみ
設定できない。この九め、ＬＳＩ等の集積回路に使用し
た場合、プロセス等の変動によシ遅延時間が変化したと
き、外部から修正できないために遅延回路が正常に動作
しなくなるという問題があった。
設定できない。この九め、ＬＳＩ等の集積回路に使用し
た場合、プロセス等の変動によシ遅延時間が変化したと
き、外部から修正できないために遅延回路が正常に動作
しなくなるという問題があった。
本発明の遅延回路は、入力端と出力端とが共通に多段接
続されたスリーステートバッファを有している。
続されたスリーステートバッファを有している。
本発明においては、多段接続されたスリーステートバッ
ファをその制御信号によシ制御することによシ、遅延時
間が変更される。
ファをその制御信号によシ制御することによシ、遅延時
間が変更される。
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明による遅延回路の一実施例を示す回路図
であり、前述の図と同一部分には同一符号を付しである
。同図において、入力信号１が入力される反転回路３の
出力端には、入力端が共通に接続されかつ出力端も共通
に接続されるとともにそれぞれ外部から制御信号１４．
１５．１６゜１７を入力する入力端子１Ｂ、１９，２０
．２１を有するスリーステートバッファ２２ 、２３
。
であり、前述の図と同一部分には同一符号を付しである
。同図において、入力信号１が入力される反転回路３の
出力端には、入力端が共通に接続されかつ出力端も共通
に接続されるとともにそれぞれ外部から制御信号１４．
１５．１６゜１７を入力する入力端子１Ｂ、１９，２０
．２１を有するスリーステートバッファ２２ 、２３
。
２４．２５が並列接続されており、これらのスリーステ
ートバッファ２２〜２５の出力端は出力信号５を出力す
る出力端子６に接続されている。
ートバッファ２２〜２５の出力端は出力信号５を出力す
る出力端子６に接続されている。
第２図は上述した遅延回路の使用例を示す回路図であυ
、前述の図と同一部分には同一符号を付しである。同図
において、クロック信号８がそれぞれ論理回路９．１０
を介してフリップ７０ツブ１１ 、１２に入力される。
、前述の図と同一部分には同一符号を付しである。同図
において、クロック信号８がそれぞれ論理回路９．１０
を介してフリップ７０ツブ１１ 、１２に入力される。
また、入力信号２によフデータが７リツプ７０ツブ１１
を介して第１図に説明した遅延回路２６に入力され、遅
延されてフリップフロップ１２に入力され、出力信号５
として取シ出される。ここで、７リツブフロツブ１１、
ｔ２間の遅延時間は制御信号１４〜１Ｔによシ変更する
ことができる。すなわち、制御信号１４をイネーブル状
態として他の制御信号１５〜１Ｔをディスイネーブル状
態とすると、ドライブ能力が小さいため、遅延時間が大
となる。逆に制御信号１４〜１６をイネーブル状態とし
、制御信号１７のみをディスイネーブル状態とすると、
ドライブ能力が大きくなり、遅延時間は小となる。
を介して第１図に説明した遅延回路２６に入力され、遅
延されてフリップフロップ１２に入力され、出力信号５
として取シ出される。ここで、７リツブフロツブ１１、
ｔ２間の遅延時間は制御信号１４〜１Ｔによシ変更する
ことができる。すなわち、制御信号１４をイネーブル状
態として他の制御信号１５〜１Ｔをディスイネーブル状
態とすると、ドライブ能力が小さいため、遅延時間が大
となる。逆に制御信号１４〜１６をイネーブル状態とし
、制御信号１７のみをディスイネーブル状態とすると、
ドライブ能力が大きくなり、遅延時間は小となる。
そこで、これらの制御信号１４〜１７により７リツプ７
０ツブ１１．１２間のセットアツプホールド時間を最適
な値に制御することができる。
０ツブ１１．１２間のセットアツプホールド時間を最適
な値に制御することができる。
以上説明したように本発明によれば、入出力端子間に入
力端と出力端とを共通に多段接続したスリーステートバ
ッファを有し、その制御信号によシ遅延時間を変更する
ことにより、ＬＳＩ等の集積回路に取シ入れてもプロセ
ス変動等による遅延時間の変動を修正できると、いう極
めて優れた効果が得られる。
力端と出力端とを共通に多段接続したスリーステートバ
ッファを有し、その制御信号によシ遅延時間を変更する
ことにより、ＬＳＩ等の集積回路に取シ入れてもプロセ
ス変動等による遅延時間の変動を修正できると、いう極
めて優れた効果が得られる。
第１図は本発明による遅延回路の一実施例を示す回路図
、第２図は本発明による遅延回路の使用例を示すブロッ
ク図、第３図は従来の遅延回路を示す回路図、第４図は
従来の遅延回路の使用例を示すブロック図である。 １−ｍ−・入力端子、２・・・・入力信号、３壽・・・
反転回路、５・・・・出力信号、６争・・・出力端子、
７・・・・クロック信号入力端子、８・・・争クロック
信号、９，１０・・・Φ論理回路、１１．１２・・・・
フリップ７０ツブ、１４〜１Ｔ・・・・制御信号、１８
〜２１・・・・入力端子、２２〜２５・・・・スリース
テートバッファ。 第１図 第２図
、第２図は本発明による遅延回路の使用例を示すブロッ
ク図、第３図は従来の遅延回路を示す回路図、第４図は
従来の遅延回路の使用例を示すブロック図である。 １−ｍ−・入力端子、２・・・・入力信号、３壽・・・
反転回路、５・・・・出力信号、６争・・・出力端子、
７・・・・クロック信号入力端子、８・・・争クロック
信号、９，１０・・・Φ論理回路、１１．１２・・・・
フリップ７０ツブ、１４〜１Ｔ・・・・制御信号、１８
〜２１・・・・入力端子、２２〜２５・・・・スリース
テートバッファ。 第１図 第２図
Claims (1)
- 入出力端子間に入力端と出力端とを共通に多段接続した
スリーステートバッファを有し、前記スリーステートバ
ッファの制御信号によ、遅延時間を変更することを特徴
とした遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282323A JPH02130020A (ja) | 1988-11-10 | 1988-11-10 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282323A JPH02130020A (ja) | 1988-11-10 | 1988-11-10 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130020A true JPH02130020A (ja) | 1990-05-18 |
Family
ID=17650918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63282323A Pending JPH02130020A (ja) | 1988-11-10 | 1988-11-10 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130020A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579855A1 (de) * | 1992-07-23 | 1994-01-26 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Laufzeitkompensation |
-
1988
- 1988-11-10 JP JP63282323A patent/JPH02130020A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579855A1 (de) * | 1992-07-23 | 1994-01-26 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Laufzeitkompensation |
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