JPH01122150A - 論理ｌｓｉ - Google Patents
論理ｌｓｉInfo
- Publication number
- JPH01122150A JPH01122150A JP28012687A JP28012687A JPH01122150A JP H01122150 A JPH01122150 A JP H01122150A JP 28012687 A JP28012687 A JP 28012687A JP 28012687 A JP28012687 A JP 28012687A JP H01122150 A JPH01122150 A JP H01122150A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- logic
- terminal
- logic circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 15
- 230000010354 integration Effects 0.000 abstract description 6
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
±亙光１
本発明は論理Ｌ Ｓ Ｉ （Ｌａｒｇｅ ５ｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄｃ ｒ ｒｃｕ ＋ ｔ ）に関
し、特に複数の論理回路を右する論理ＬＳＩに関する。
Ｉｎｔｅｇｒａｔｅｄｃ ｒ ｒｃｕ ＋ ｔ ）に関
し、特に複数の論理回路を右する論理ＬＳＩに関する。
」米且韮
従来、この種の論理ＬＳＩにおいては、集積度の向上に
伴って１つの論理ＬＳＩに組込可能な論理回路の数が増
加している。この場合、組込可能な論理回路の数の増加
に比べて入出力端子数の増加は少なかった。
伴って１つの論理ＬＳＩに組込可能な論理回路の数が増
加している。この場合、組込可能な論理回路の数の増加
に比べて入出力端子数の増加は少なかった。
したがって、組込可能な論理回路の数に対して入出力端
子が不足するため、入出力端子数によって論理回路の規
模が決定されていた。そのため、組込可能な論理回路の
数が多いのにもかかわらず、実際に組込まれる論理回路
の数は少なく、集積度の向上を充分有効に利用すること
ができないという欠点があった。
子が不足するため、入出力端子数によって論理回路の規
模が決定されていた。そのため、組込可能な論理回路の
数が多いのにもかかわらず、実際に組込まれる論理回路
の数は少なく、集積度の向上を充分有効に利用すること
ができないという欠点があった。
発明の目的
本発明の目的は、集積度の向上を有効に利用することが
できる論理ＬＳＩを提供することである。
できる論理ＬＳＩを提供することである。
発明の構成
本発明の論理ＬＳＩは、複数の論理回路を有する論理Ｌ
ＳＩであって、入出力共用端子と、制御入力に応じて前
記入出力共用端子へ前記複数の論理回路の入力及び出力
を択一的にかつ電気的に接続するよう制御する制御手段
とを有することを特徴とする。
ＳＩであって、入出力共用端子と、制御入力に応じて前
記入出力共用端子へ前記複数の論理回路の入力及び出力
を択一的にかつ電気的に接続するよう制御する制御手段
とを有することを特徴とする。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明による論理しＳ■の一実施例の構成を示
す系統図である。図において本発明の一実施例による論
理ＬＳＩは、論理回路４及び５と、３ステートバツフ７
６及び７と、インバータ８と、入出力が共用とされた入
出力端子１及び２と、制御入力端子３とを含んで構成さ
れている。
す系統図である。図において本発明の一実施例による論
理ＬＳＩは、論理回路４及び５と、３ステートバツフ７
６及び７と、インバータ８と、入出力が共用とされた入
出力端子１及び２と、制御入力端子３とを含んで構成さ
れている。
論理回路４の出力は３ステートバツフ７７に入力され、
３ステートバツフ７７の出力は入出力端子２に接続され
ている。また、入出力端子２は論理回路５の入力に接続
され、論理回路５の出力は３ステートバツフ７６に入力
されている。さらに、３ステートバツフ７６の出力は入
出力端子１に接続され、入出力端子１は論理回路４の入
力に接続されている。
３ステートバツフ７７の出力は入出力端子２に接続され
ている。また、入出力端子２は論理回路５の入力に接続
され、論理回路５の出力は３ステートバツフ７６に入力
されている。さらに、３ステートバツフ７６の出力は入
出力端子１に接続され、入出力端子１は論理回路４の入
力に接続されている。
制御入力端子は、３ステートバツフア６の制御端子６１
に接続される他にインバータ８を介して３ステートバツ
フア７の制御端子７１に接続されている。
に接続される他にインバータ８を介して３ステートバツ
フア７の制御端子７１に接続されている。
３ステートバツフア６は、そのυｌ１ｉＤＱ子６１の論
理値が「１」のとき、イネーブル状態となり、入力の値
を出力する。また、その制御端子６１の論理値がｒＯＪ
のときには、入力の値を出力せず、高インピーダンスと
なる。
理値が「１」のとき、イネーブル状態となり、入力の値
を出力する。また、その制御端子６１の論理値がｒＯＪ
のときには、入力の値を出力せず、高インピーダンスと
なる。
同様に、３ステートバツフ７７もその制御端子７１の論
理値が「１」のときに入力の値を出力し、「０」のとき
には入力の値を出力せず、高インピーダンスとなる。
理値が「１」のときに入力の値を出力し、「０」のとき
には入力の値を出力せず、高インピーダンスとなる。
かかる構成において、制御入力端子３の論理値が「０」
であるとき、３ステートバツフ７７がイネーブル状態と
なり、論理回路４の出力を入出力端子２に出力する。ま
た、制御入力端子３の論理値が「１」であるとき、３ス
テートバツフ７６がイネーブル状態となり、論理回路５
の出力を入出力端子１に出力する。つまり、制御入力端
子３の論理値が「０」の場合は入出力端子１を入力とし
、かつ入出力端子２を出力とした論理回路４の論理動作
として働き、制御入力端子３の論理値が「１」の場合は
入出力端子２を入力とし、かつ゛入出力端子１を出力と
した論理回路５の論理動作として働くことになる。
であるとき、３ステートバツフ７７がイネーブル状態と
なり、論理回路４の出力を入出力端子２に出力する。ま
た、制御入力端子３の論理値が「１」であるとき、３ス
テートバツフ７６がイネーブル状態となり、論理回路５
の出力を入出力端子１に出力する。つまり、制御入力端
子３の論理値が「０」の場合は入出力端子１を入力とし
、かつ入出力端子２を出力とした論理回路４の論理動作
として働き、制御入力端子３の論理値が「１」の場合は
入出力端子２を入力とし、かつ゛入出力端子１を出力と
した論理回路５の論理動作として働くことになる。
したがって、２つの論理回路４及び５で２つの入出力端
子１及び２を共用していることになり、入出力端子数が
少ない場合で２も組込可能な論理回路の数を多くするこ
とができるのである。
子１及び２を共用していることになり、入出力端子数が
少ない場合で２も組込可能な論理回路の数を多くするこ
とができるのである。
また、論理回路４と論理回路５とを異なる論理動作の論
理回路とすれば、１個の論理ＬＳＩで２種類の使いわけ
をすることもできるのである。
理回路とすれば、１個の論理ＬＳＩで２種類の使いわけ
をすることもできるのである。
さらにまた、２つの論理回路４及び５のうち、片方の論
理回路が不良で動作しない場合でも、もう一方の論理回
路が動作すれば、その動作可能な論理回路として働くこ
とになり、歩留まりが向上する。
理回路が不良で動作しない場合でも、もう一方の論理回
路が動作すれば、その動作可能な論理回路として働くこ
とになり、歩留まりが向上する。
発明の詳細
な説明したように本発明は、制御入力端子に入力する信
号の論理値に応じて複数の論理回路に共通の入出力端子
を択一的に使用することにより、ビン数の増大をもたら
すことなく集積度の向１を有効に利用することができる
という効果がある。
号の論理値に応じて複数の論理回路に共通の入出力端子
を択一的に使用することにより、ビン数の増大をもたら
すことなく集積度の向１を有効に利用することができる
という効果がある。
また、本発明は、１つの論理回路が不良で動作しない揚
台においても、他の論理回路が動作すれば動作可能な論
理回路として働くことになり、歩留まりが向上するとい
う効果もある。
台においても、他の論理回路が動作すれば動作可能な論
理回路として働くことになり、歩留まりが向上するとい
う効果もある。
第１図は本発明の実施例による論理ＬＳＩの構成を示す
系統図である。 主要部分の符号の説明 １．２・・・・・・入出力端子 ３・・・・・・制御入力端子 ４．５・・・・・・論理回路
系統図である。 主要部分の符号の説明 １．２・・・・・・入出力端子 ３・・・・・・制御入力端子 ４．５・・・・・・論理回路
Claims (1)
- 複数の論理回路を有する論理ＬＳＩであつて、入出力
共用端子と、制御入力に応じて前記入出力共用端子へ前
記複数の論理回路の入力及び出力を択一的にかつ電気的
に接続するよう制御する制御手段とを有することを特徴
とする論理ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28012687A JPH01122150A (ja) | 1987-11-05 | 1987-11-05 | 論理ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28012687A JPH01122150A (ja) | 1987-11-05 | 1987-11-05 | 論理ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01122150A true JPH01122150A (ja) | 1989-05-15 |
Family
ID=17620697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28012687A Pending JPH01122150A (ja) | 1987-11-05 | 1987-11-05 | 論理ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01122150A (ja) |
-
1987
- 1987-11-05 JP JP28012687A patent/JPH01122150A/ja active Pending
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