JPS62266645A - シリアルインタ−フエ−ス回路 - Google Patents
シリアルインタ−フエ−ス回路Info
- Publication number
- JPS62266645A JPS62266645A JP61111405A JP11140586A JPS62266645A JP S62266645 A JPS62266645 A JP S62266645A JP 61111405 A JP61111405 A JP 61111405A JP 11140586 A JP11140586 A JP 11140586A JP S62266645 A JPS62266645 A JP S62266645A
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- signal
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- output
- terminal
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- Granted
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- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にマイクロコンピュ
ータのシリアルインターフェース回路に関する。
ータのシリアルインターフェース回路に関する。
従来、この種のシリアルインターフェース回路は、−例
として第３図に示すように５マイクロコンピユ一タ３１
２内部に設けられ、シリアル入力信号３０２を入力する
ためのシリアル信号入力端子３０８、シリアル出力信号
を出力するためのシリアル信号出力端子３１１と、入力
バッフ７３０１と、任意ビットのシフトレジスタを有し
、シリアル入力信号３０２をシフトクロック３０３に同
期してシフトデータとして入力し、シフトレジスタをシ
フト動作させ、シフトレジスタの最終段の出方をシリア
ル出力信号３０５として出力するシリアル転送手段３０
４と、ＭＯＳ型ＦＥＴ ３０１３と、シリア）Ｉｉ信号
入カ端子３０８とシリアル信号出方端子３１１とシリア
ルバス３０９を接続するための外付は回路３１３で構成
されていた。なお、シリアルバス３０８には抵抗３１０
を介して電位３１１が接続されている。
として第３図に示すように５マイクロコンピユ一タ３１
２内部に設けられ、シリアル入力信号３０２を入力する
ためのシリアル信号入力端子３０８、シリアル出力信号
を出力するためのシリアル信号出力端子３１１と、入力
バッフ７３０１と、任意ビットのシフトレジスタを有し
、シリアル入力信号３０２をシフトクロック３０３に同
期してシフトデータとして入力し、シフトレジスタをシ
フト動作させ、シフトレジスタの最終段の出方をシリア
ル出力信号３０５として出力するシリアル転送手段３０
４と、ＭＯＳ型ＦＥＴ ３０１３と、シリア）Ｉｉ信号
入カ端子３０８とシリアル信号出方端子３１１とシリア
ルバス３０９を接続するための外付は回路３１３で構成
されていた。なお、シリアルバス３０８には抵抗３１０
を介して電位３１１が接続されている。
上述した従来のシリアルインターフェース回路は、シリ
アル信号出力端子とシリアル信号入力端子がそれぞれ別
々であるため、外付は回路が必要になり、その結果、マ
イクロコンピュータを用いたシステムが大型化し、かつ
複雑になるという欠点がある。
アル信号出力端子とシリアル信号入力端子がそれぞれ別
々であるため、外付は回路が必要になり、その結果、マ
イクロコンピュータを用いたシステムが大型化し、かつ
複雑になるという欠点がある。
本発明のシリアルインターフェース回路は、任意のビッ
ト数のシフトレジスタを有し、シフトクロックに同期し
てシリアル入力信号をシフトデータとして入力して前記
シフトレジスタをシフト動作させ、前記シフトレジスタ
の最終段のシフト出力をシリアル出力信号として出力す
るシリアル転 −送手段と、シリアル信号入出力端子と
、前記シリアル出力信号が第１の論理レベルのとき第１
の電位を前記シリアル信号入出力端子に出力するととも
に、前記シリアル転送手段に前記シリアル入力信号とし
て出力し、前記シリアル信号が第２の論理レベルのとき
シリアルバス上の第１または第２の電位のシリアル信号
をシリアル信号入出力端子より入力させる出力手段とを
有する。
ト数のシフトレジスタを有し、シフトクロックに同期し
てシリアル入力信号をシフトデータとして入力して前記
シフトレジスタをシフト動作させ、前記シフトレジスタ
の最終段のシフト出力をシリアル出力信号として出力す
るシリアル転 −送手段と、シリアル信号入出力端子と
、前記シリアル出力信号が第１の論理レベルのとき第１
の電位を前記シリアル信号入出力端子に出力するととも
に、前記シリアル転送手段に前記シリアル入力信号とし
て出力し、前記シリアル信号が第２の論理レベルのとき
シリアルバス上の第１または第２の電位のシリアル信号
をシリアル信号入出力端子より入力させる出力手段とを
有する。
また、本発明のシリアルインターフェース回路は、任意
のビット数のシフトレジスタを有し、シフトクロックに
同期してシリアル入力信号をシフトデータとして入力し
て前記シフトレジスタをシフト動作させ、前記シフトレ
ジスタの最終段のシフト出力をシリアル出力信号として
出力するシリアル転送手段と、第１、第２の端子と、前
記シリアル出力信号が第１の論理レベルのとき第１の電
位を第１の端子に出力し、前記シリアル信号が第２の論
理レベルのときシリアルバス上の第１または第２の電位
のシリアル信号を第１の端子より入力させる出力手段と
、モード制御信号が第１の論理レベルのときｉｔの端子
のシリアル入力信号またはシリアル出力信号を、第２の
論理レベルのとき第２の端子のシリアル入力信号をシリ
アル転送手段に出力する入力手段を有する。
のビット数のシフトレジスタを有し、シフトクロックに
同期してシリアル入力信号をシフトデータとして入力し
て前記シフトレジスタをシフト動作させ、前記シフトレ
ジスタの最終段のシフト出力をシリアル出力信号として
出力するシリアル転送手段と、第１、第２の端子と、前
記シリアル出力信号が第１の論理レベルのとき第１の電
位を第１の端子に出力し、前記シリアル信号が第２の論
理レベルのときシリアルバス上の第１または第２の電位
のシリアル信号を第１の端子より入力させる出力手段と
、モード制御信号が第１の論理レベルのときｉｔの端子
のシリアル入力信号またはシリアル出力信号を、第２の
論理レベルのとき第２の端子のシリアル入力信号をシリ
アル転送手段に出力する入力手段を有する。
第１の発明は、シリアル信号入力端子とシリアル信号出
力端子を共通にしてシリアルバスに直接Ｗｉ続可能とす
ることにより、従来必要としていた外付は回路を不要と
し、マイクロコンピュータの周辺回路の簡素化および部
品の削減を図ったものである。第２の発明は、第１の発
明のシリアルインターフェース回路に端子と入力手段を
付加し、シリアル入力信号を切り換えられるようにした
ものである。
力端子を共通にしてシリアルバスに直接Ｗｉ続可能とす
ることにより、従来必要としていた外付は回路を不要と
し、マイクロコンピュータの周辺回路の簡素化および部
品の削減を図ったものである。第２の発明は、第１の発
明のシリアルインターフェース回路に端子と入力手段を
付加し、シリアル入力信号を切り換えられるようにした
ものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のシリアルインターフェース回路の一実
施例の回路図である。
施例の回路図である。
本実施例は、マイクロコンピュータ１１２内部ニ設けら
れ、シリアルバス１０８に直接、接続されているシリア
ル信号入出力端子１０８と、入力バッファ１０１ と、
任意ビットのシフトレジスタを有し、シリアル入力信号
１０２をシフトクロック１０３に同期してシフトデータ
として入力し、シフトレジスタをシフト動作させ、シフ
トレジスタの最終段の出力をシリアル出力信号１０５と
して出力するシリアル転送手段１０４と、ゲートにシリ
アル出力信号１０５が入力し、ソースが接地され、ドレ
インが入出力端子１０Ｂおよび入力バッファ１０１に接
続されたＭＯＳ型ＦＥＴ １０Ｂとで構成されている。
れ、シリアルバス１０８に直接、接続されているシリア
ル信号入出力端子１０８と、入力バッファ１０１ と、
任意ビットのシフトレジスタを有し、シリアル入力信号
１０２をシフトクロック１０３に同期してシフトデータ
として入力し、シフトレジスタをシフト動作させ、シフ
トレジスタの最終段の出力をシリアル出力信号１０５と
して出力するシリアル転送手段１０４と、ゲートにシリ
アル出力信号１０５が入力し、ソースが接地され、ドレ
インが入出力端子１０Ｂおよび入力バッファ１０１に接
続されたＭＯＳ型ＦＥＴ １０Ｂとで構成されている。
シリアル信号入出力端子１０８と接続されたシリアルバ
ス１０８は抵抗１１０および第２の電位１１１によりプ
ルアップされている。
ス１０８は抵抗１１０および第２の電位１１１によりプ
ルアップされている。
次に、本実施例の動作を説明する。
（１）まず、シリアル送信を行なう場合について説明す
る。
る。
シリアル転送情報に基づき、シリアル転送手段１０４か
らシフトクロック１０３に同期して出力されるシリアル
出力信号１０５が“Ｈ”レベルの時、ＭＯＳ型ＦＥＴ１
０６は導通状態となり、シリアル信号入出力端子１０８
からシリアルバス１０８へ第１の電位１０７（この例で
はＧＮＤレベル）が出力される。この時、入力バッファ
１０１は、シリアル信号入出力端子１０８の電位である
第１の電位１０７をシリアル入力信号１０２として入力
し、シリアル転送手段１０４は、シフトクロック１０３
に同期してシリアル入力信号１０２を取り込む。また、
シリアル出力信号１０５が“Ｌ １１レベルの時、ＭＯ
Ｓ型ＦＥＴ １０Ｇは非導通状態となり、シリアル信号
入出力端子１０８は入力状態となるが、シリアルバス１
０９が抵抗１１０を介し第２の電位１１１（この例では
電源レベル）と接続されているため、シリアルバス１０
９とシリアル信号入出力端子１０８は第２の電位ｔｔｉ
となる。
らシフトクロック１０３に同期して出力されるシリアル
出力信号１０５が“Ｈ”レベルの時、ＭＯＳ型ＦＥＴ１
０６は導通状態となり、シリアル信号入出力端子１０８
からシリアルバス１０８へ第１の電位１０７（この例で
はＧＮＤレベル）が出力される。この時、入力バッファ
１０１は、シリアル信号入出力端子１０８の電位である
第１の電位１０７をシリアル入力信号１０２として入力
し、シリアル転送手段１０４は、シフトクロック１０３
に同期してシリアル入力信号１０２を取り込む。また、
シリアル出力信号１０５が“Ｌ １１レベルの時、ＭＯ
Ｓ型ＦＥＴ １０Ｇは非導通状態となり、シリアル信号
入出力端子１０８は入力状態となるが、シリアルバス１
０９が抵抗１１０を介し第２の電位１１１（この例では
電源レベル）と接続されているため、シリアルバス１０
９とシリアル信号入出力端子１０８は第２の電位ｔｔｉ
となる。
また、この時、入力バッファ１０１はシリアル信号入出
力端子１０８から第２の電位１１１をシリアル入力信号
１０２として入力し、シリアル転送手段１０４はシフト
クロック１０３に同期してシリアル入力信号１０２を取
り込む。
力端子１０８から第２の電位１１１をシリアル入力信号
１０２として入力し、シリアル転送手段１０４はシフト
クロック１０３に同期してシリアル入力信号１０２を取
り込む。
（２）次に、シリアル受信を行なう場合について説明す
る。
る。
この場合、シリアル出力信号１０５が常に“Ｌ ”レベ
ルとなるようにシリアル転送手段１０４にシリアル転送
情報をセットする。これにより、シリアル受信中ＭＯ９
型ＦＥＴ １０８は常に非導通状態となり、シリアル信
号入出力端子１０８が常に入力状態となることにより、
シリアルバス１０８上で信号がぶつかり合うことなく、
入力バッファ１０１はシリアルバス１０８を介し、送信
されて来た信号をシリアル信号入出力端子１０８からシ
リアル入力信号１０２として入力し、シリアル転送手段
１０４はシフトクロック１０３に同期してシリアル入力
信号を取り込む。
ルとなるようにシリアル転送手段１０４にシリアル転送
情報をセットする。これにより、シリアル受信中ＭＯ９
型ＦＥＴ １０８は常に非導通状態となり、シリアル信
号入出力端子１０８が常に入力状態となることにより、
シリアルバス１０８上で信号がぶつかり合うことなく、
入力バッファ１０１はシリアルバス１０８を介し、送信
されて来た信号をシリアル信号入出力端子１０８からシ
リアル入力信号１０２として入力し、シリアル転送手段
１０４はシフトクロック１０３に同期してシリアル入力
信号を取り込む。
第２図は本発明の他の実施例の回路図である。
本実施例は、第１図で示した実施例と第３図で示した従
来例とをモード切り替え可能としたものである。モード
制御信号２５Ｂが“Ｌ″レベル時、第１の制御手段２５
７はシリアル出力信号１０５をＭＯＳ型ＦＥＴ ２５８
のゲート信号としてＭＯＳ型ＦＥＴ２５８の導通・非導
通を制御し、第２の制御手段２５５は、第１の入力信号
２５３にかかわりなく第２の入力信号２５４をシリアル
入力信号１０２とする。
来例とをモード切り替え可能としたものである。モード
制御信号２５Ｂが“Ｌ″レベル時、第１の制御手段２５
７はシリアル出力信号１０５をＭＯＳ型ＦＥＴ ２５８
のゲート信号としてＭＯＳ型ＦＥＴ２５８の導通・非導
通を制御し、第２の制御手段２５５は、第１の入力信号
２５３にかかわりなく第２の入力信号２５４をシリアル
入力信号１０２とする。
これにより、本実施例は、第２の端子２５１をシリアル
信号入力端子とし、第１の端子２０３をシリアル信号出
力端子として使用し、第３図に示した従来例と同じ動作
をする。また、モード制御信号２５６が“Ｈ”レベルの
時、第１の制御手段２５７は、シリアル出力信号２０２
にかかわりなく常にＭＯＳ型ＦＥＴ ２５Ｂを非導通と
すべく制御し、第２の制御手段２５５は第２の入力信号
２５４にかかわりなく第１の入力信号２５３をシリアル
入力信号２０１ とする。
信号入力端子とし、第１の端子２０３をシリアル信号出
力端子として使用し、第３図に示した従来例と同じ動作
をする。また、モード制御信号２５６が“Ｈ”レベルの
時、第１の制御手段２５７は、シリアル出力信号２０２
にかかわりなく常にＭＯＳ型ＦＥＴ ２５Ｂを非導通と
すべく制御し、第２の制御手段２５５は第２の入力信号
２５４にかかわりなく第１の入力信号２５３をシリアル
入力信号２０１ とする。
これにより１本実施例は、第１の端子２０３をシリアル
信号入出力端子として使用し、第１図で示した実施例と
同じ動作をする。この時、第２の端子２５１はシリアル
インターフェース回路とは関係なく他の目的で使用する
ことができる。
信号入出力端子として使用し、第１図で示した実施例と
同じ動作をする。この時、第２の端子２５１はシリアル
インターフェース回路とは関係なく他の目的で使用する
ことができる。
以上説明したように、本実施例は、モード制御信号２５
Ｇによりシリアルバス対応のシリアルインターフェース
回路としても、また、従来のシリアルインターフェース
回路としても使用することが可能である。
Ｇによりシリアルバス対応のシリアルインターフェース
回路としても、また、従来のシリアルインターフェース
回路としても使用することが可能である。
以上説明したように本発明は、シリアル信号入力端子と
シリアル信号出力端子を共通にしてシリアルバスに直接
接続可能とすることにより、従来必要としていた外付は
回路が不要となり、マイクロコンピュータの周辺回路の
簡素化および部品が削除され、システム全体の原価を低
減し、かつ小型化するという効果がある。
シリアル信号出力端子を共通にしてシリアルバスに直接
接続可能とすることにより、従来必要としていた外付は
回路が不要となり、マイクロコンピュータの周辺回路の
簡素化および部品が削除され、システム全体の原価を低
減し、かつ小型化するという効果がある。
第１図、第２図は本発明のシリアルインターフェース回
路の一実施例を示す回路図、第３図は従来例の回路図で
ある。 １０１・・・入力バッファ １０２・・・シリアル入力信号 １０３・・・シフトクロック １０４・・・シリアル転送手段 １０５・・・シリアル出力信号 １０８・・・ＭＯ９型ＦＥＴ １０７・・・Ｍｌの電位 １０８・・・シリアル信号入出力端子 １０９・・・シリアルバス １１０・・・抵抗 １１１・・・第２の電位 １１２・・・マイクロコンピュータ ２０３・・・第１の端子 ２５１・・・第２の端子 ２５２・・・入力バッファ ２５３・・・第１の入力信号 ２５４・・・第２の入力信号 ２５５・・・第２の制御手段 ２５８・・・モード制御信号 ２５７・・・第１の制御手段 ２５８・・・第２の電位
路の一実施例を示す回路図、第３図は従来例の回路図で
ある。 １０１・・・入力バッファ １０２・・・シリアル入力信号 １０３・・・シフトクロック １０４・・・シリアル転送手段 １０５・・・シリアル出力信号 １０８・・・ＭＯ９型ＦＥＴ １０７・・・Ｍｌの電位 １０８・・・シリアル信号入出力端子 １０９・・・シリアルバス １１０・・・抵抗 １１１・・・第２の電位 １１２・・・マイクロコンピュータ ２０３・・・第１の端子 ２５１・・・第２の端子 ２５２・・・入力バッファ ２５３・・・第１の入力信号 ２５４・・・第２の入力信号 ２５５・・・第２の制御手段 ２５８・・・モード制御信号 ２５７・・・第１の制御手段 ２５８・・・第２の電位
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路のシリアルインターフェース回路で
あつて、 任意のビット数のシフトレジスタを有し、シフトクロッ
クに同期してシリアル入力信号をシフトデータとして入
力して前記シフトレジスタをシフト動作させ、前記シフ
トレジスタの最終段のシフト出力をシリアル出力信号と
して出力するシリアル転送手段と、 シリアル信号入出力端子と、 前記シリアル出力信号が第１の論理レベルのとき第１の
電位を前記シリアル信号入出力端子に出力するとともに
、前記シリアル転送手段に前記シリアル入力信号として
出力し、前記シリアル信号が第２の論理レベルのときシ
リアルバス上の第１または第２の電位のシリアル信号を
シリアル信号入出力端子より入力させる出力手段とを有
するシリアルインターフェース回路。 ２、半導体集積回路のシリアルインターフェース回路で
あつて、 任意のビット数のシフトレジスタを有し、シフトクロッ
クに同期してシリアル入力信号をシフトデータとして入
力して前記シフトレジスタをシフト動作させ、前記シフ
トレジスタの最終段のシフト出力をシリアル出力信号と
して出力するシリアル転送手段と、 第１、第２の端子と、 前記シリアル出力信号が第１の論理レベルのとき第１の
電位を第１の端子に出力し、前記シリアル信号が第２の
論理レベルのときシリアルバス上の第１または第２の電
位のシリアル信号を第１の端子より入力させる出力手段
と、 モード制御信号が第１の論理レベルのとき第１の端子の
シリアル入力信号またはシリアル出力信号を、第２の論
理レベルのとき第２の端子のシリアル入力信号をシリア
ル転送手段に出力する入力手段を有するシリアルインタ
ーフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111405A JPH0715675B2 (ja) | 1986-05-14 | 1986-05-14 | シリアルインタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111405A JPH0715675B2 (ja) | 1986-05-14 | 1986-05-14 | シリアルインタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266645A true JPS62266645A (ja) | 1987-11-19 |
| JPH0715675B2 JPH0715675B2 (ja) | 1995-02-22 |
Family
ID=14560319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111405A Expired - Lifetime JPH0715675B2 (ja) | 1986-05-14 | 1986-05-14 | シリアルインタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715675B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003017078A1 (fr) * | 2001-08-16 | 2003-02-27 | Kabushiki Kaisha Intercommunications | Connecteur pour barrette de memoire de terminal mobile et systeme d'emission/reception d'informations faisant appel audit connecteur |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5097229A (ja) * | 1973-12-22 | 1975-08-02 | ||
| JPS55959A (en) * | 1978-06-19 | 1980-01-07 | Matsushita Electric Ind Co Ltd | Input-output circuit of microcomputer |
| JPS56140846U (ja) * | 1980-03-19 | 1981-10-24 | ||
| JPS5745623A (en) * | 1980-08-29 | 1982-03-15 | Fujitsu Ltd | Bidirectional input and output circuit |
| JPS5771035A (en) * | 1980-10-22 | 1982-05-01 | Toshiba Corp | Input and output equipment for microcomputer |
| JPS596647A (ja) * | 1982-07-02 | 1984-01-13 | Nec Corp | シリアルデ−タ伝送同期方式 |
-
1986
- 1986-05-14 JP JP61111405A patent/JPH0715675B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5097229A (ja) * | 1973-12-22 | 1975-08-02 | ||
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| WO2003017078A1 (fr) * | 2001-08-16 | 2003-02-27 | Kabushiki Kaisha Intercommunications | Connecteur pour barrette de memoire de terminal mobile et systeme d'emission/reception d'informations faisant appel audit connecteur |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715675B2 (ja) | 1995-02-22 |
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