JP3307963B2 - スキュークランプ - Google Patents
スキュークランプInfo
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- JP3307963B2 JP3307963B2 JP19895791A JP19895791A JP3307963B2 JP 3307963 B2 JP3307963 B2 JP 3307963B2 JP 19895791 A JP19895791 A JP 19895791A JP 19895791 A JP19895791 A JP 19895791A JP 3307963 B2 JP3307963 B2 JP 3307963B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15006—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two programmable outputs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデジタルシステム内の一
対の信号ラインの間のスキュー、即ち歪みを減少させる
回路に関するものである。
対の信号ラインの間のスキュー、即ち歪みを減少させる
回路に関するものである。
【０００２】
【従来の技術】デジタル電子システムにおいては、二つ
の信号がそれらの間において最小の遅延を持って表われ
ることが重要なことが多い。例えば、クロック及び反転
クロック、又はクロック１及びクロック２信号が互いに
充分に近いものでない場合には、システムが誤動作する
場合がある。例えこれらの二つのクロック信号が誤動作
を発生する程充分に離れていない場合であっても、それ
らの信号の間のスキュー、即ち歪みは有用なサイクル時
間を消費する場合がある。通常、良好な設計によってス
キューは可及的に最小のものへ減少され、且つシステム
速度は最大のスキューを許容することが可能な程度に妥
協される。設計上の不正確さのために、製造上のバラツ
キ及び動作上のバラツキは存在しており、従って制御さ
れることのないスキューは尚且つ問題となる場合があ
る。
の信号がそれらの間において最小の遅延を持って表われ
ることが重要なことが多い。例えば、クロック及び反転
クロック、又はクロック１及びクロック２信号が互いに
充分に近いものでない場合には、システムが誤動作する
場合がある。例えこれらの二つのクロック信号が誤動作
を発生する程充分に離れていない場合であっても、それ
らの信号の間のスキュー、即ち歪みは有用なサイクル時
間を消費する場合がある。通常、良好な設計によってス
キューは可及的に最小のものへ減少され、且つシステム
速度は最大のスキューを許容することが可能な程度に妥
協される。設計上の不正確さのために、製造上のバラツ
キ及び動作上のバラツキは存在しており、従って制御さ
れることのないスキューは尚且つ問題となる場合があ
る。
【０００３】
【発明が解決しようとする課題】本発明は、デジタルシ
ステムにおける二つのライン上の信号の間に存在する可
能性のあるスキュー、即ち歪みを減少させることを目的
とする。本発明の別の目的とするところは、二つのライ
ン上に存在する信号を検知し、且つ存在する機能乃至は
関数に依存して、これら二つのラインを同一か、又は反
転状態か、又は全く別の状態のいずれかにクランプする
ことである。本発明の更に別の目的とするところは、二
つのシステムライン上の二つのレベルを比較し且つこれ
ら二つの信号における変化を検知し、変化が存在し且つ
該レベルが同一である場合には、これら二つのラインを
共にクランプし、且つ変化が存在し且つ該レベルが異な
る場合には、これら二つのラインを反転した関係で一体
的にクランプすることである。
ステムにおける二つのライン上の信号の間に存在する可
能性のあるスキュー、即ち歪みを減少させることを目的
とする。本発明の別の目的とするところは、二つのライ
ン上に存在する信号を検知し、且つ存在する機能乃至は
関数に依存して、これら二つのラインを同一か、又は反
転状態か、又は全く別の状態のいずれかにクランプする
ことである。本発明の更に別の目的とするところは、二
つのシステムライン上の二つのレベルを比較し且つこれ
ら二つの信号における変化を検知し、変化が存在し且つ
該レベルが同一である場合には、これら二つのラインを
共にクランプし、且つ変化が存在し且つ該レベルが異な
る場合には、これら二つのラインを反転した関係で一体
的にクランプすることである。
【０００４】
【課題を解決するための手段】本発明の目的は以下の態
様により達成される。デジタルシステム内の二つのライ
ンにドライバ及び／又は分離バッファを設ける。これら
二つのラインの間に伝達ゲートを結合させ、従ってそれ
がターンオンされる場合には該ラインは共にクランプさ
れ且つ該信号は真となる。これら二つのラインの間には
ラッチも結合されており、従って、ターンオンされる
と、該二つのラインは反対の位相に反転され、即ち相補
的な状態で動作する。従って、何れの信号条件下におい
ても、スキューは実質的に除去される。センサ回路がこ
れら二つのライン上の信号条件をモニタする。これら二
つのラインの両方の上の信号が変化する場合には、該セ
ンサがそれらのレベルが同一であるか又は異なるか否か
を決定する。それらのレベルが同一である場合には、転
送ゲートが動作され、従ってそれらのラインを一体的に
クランプする。二つのレベルが異なる場合には、該ラッ
チがターンオンされ、従って反転された相補的な態様で
これら二つのラインをクランプする。
様により達成される。デジタルシステム内の二つのライ
ンにドライバ及び／又は分離バッファを設ける。これら
二つのラインの間に伝達ゲートを結合させ、従ってそれ
がターンオンされる場合には該ラインは共にクランプさ
れ且つ該信号は真となる。これら二つのラインの間には
ラッチも結合されており、従って、ターンオンされる
と、該二つのラインは反対の位相に反転され、即ち相補
的な状態で動作する。従って、何れの信号条件下におい
ても、スキューは実質的に除去される。センサ回路がこ
れら二つのライン上の信号条件をモニタする。これら二
つのラインの両方の上の信号が変化する場合には、該セ
ンサがそれらのレベルが同一であるか又は異なるか否か
を決定する。それらのレベルが同一である場合には、転
送ゲートが動作され、従ってそれらのラインを一体的に
クランプする。二つのレベルが異なる場合には、該ラッ
チがターンオンされ、従って反転された相補的な態様で
これら二つのラインをクランプする。
【０００５】
【実施例】図１に示した如く、ライン９及び１０は従来
のデジタルラインを表わしている。転送乃至はクロック
ラインが示されているが、デジタル回路における任意の
二つの点を意図するものとして理解すべきである。入力
端子１１はオプションのバッファ１２を駆動し、バッフ
ァ１２は一対の関数発生器１３及び１４を駆動し、関数
発生器１３及び１４の出力は、夫々、ライン９及び１０
を駆動する。オプションのバッファ１５及び１６は出力
１７及び１８を分離すべく作用し、尚出力１７及び１８
は、典型的には、コンピュータ又はマイクロプロセサに
おけるクロックラインである。クロックライン信号間の
スキュー、即ち歪みは、システム設計及び動作において
問題を発生する場合がある。理解すべきことであるが、
図面に示した種々の要素は従来技術のものであり且つデ
ジタル技術分野における当業者にとって公知のものであ
る。図示したこれらの構成要素は、任意の形態のものと
することが可能である。相補的金属酸化物半導体（ＣＭ
ＯＳ）回路が好適であるが、例えばＴ２Ｌ，Ｉ２Ｌ又は
ＥＣＬ等のようなその他の形態のものを使用することも
可能である。
のデジタルラインを表わしている。転送乃至はクロック
ラインが示されているが、デジタル回路における任意の
二つの点を意図するものとして理解すべきである。入力
端子１１はオプションのバッファ１２を駆動し、バッフ
ァ１２は一対の関数発生器１３及び１４を駆動し、関数
発生器１３及び１４の出力は、夫々、ライン９及び１０
を駆動する。オプションのバッファ１５及び１６は出力
１７及び１８を分離すべく作用し、尚出力１７及び１８
は、典型的には、コンピュータ又はマイクロプロセサに
おけるクロックラインである。クロックライン信号間の
スキュー、即ち歪みは、システム設計及び動作において
問題を発生する場合がある。理解すべきことであるが、
図面に示した種々の要素は従来技術のものであり且つデ
ジタル技術分野における当業者にとって公知のものであ
る。図示したこれらの構成要素は、任意の形態のものと
することが可能である。相補的金属酸化物半導体（ＣＭ
ＯＳ）回路が好適であるが、例えばＴ２Ｌ，Ｉ２Ｌ又は
ＥＣＬ等のようなその他の形態のものを使用することも
可能である。
【０００６】図２は、関数発生器１３及び１４が同一
（即ち真）信号を発生する場合のブロック図である。要
素１９はライン９及び１０を一体的に接続しており、従
って出力信号間のスキューを除去している。これは簡単
なスキュー除去システムとしてみることが可能である。
（即ち真）信号を発生する場合のブロック図である。要
素１９はライン９及び１０を一体的に接続しており、従
って出力信号間のスキューを除去している。これは簡単
なスキュー除去システムとしてみることが可能である。
【０００７】図３は、二つの関数発生器１３及び１４′
が異なる場合のブロック図である。関数発生器１４′
は、関数発生器１３の出力に関し相補的な出力を発生す
る。従って、ライン９及び１０は相補的な信号を担持し
ている。スキュー除去器１９′は、簡単なラッチであっ
て、それはライン９及び１０が相補的であることを確保
する。
が異なる場合のブロック図である。関数発生器１４′
は、関数発生器１３の出力に関し相補的な出力を発生す
る。従って、ライン９及び１０は相補的な信号を担持し
ている。スキュー除去器１９′は、簡単なラッチであっ
て、それはライン９及び１０が相補的であることを確保
する。
【０００８】図４において、一般的なデスキュー（スキ
ュー除去）システムが示されている。この場合の構成要
素は図１の構成要素と類似しているものには同一の参照
符号を使用している。デスキュー（スキュー除去）制御
２０が、ライン２１及び２２を介してデジタル信号にお
ける変化を予測すべく接続されている。それは、更に、
ライン２３及び２４を介して、ライン９及び１０上で変
化すべき信号のレベルを検知すべく接続されている。変
化が発生し且つそれらのレベルが等しい場合には、デス
キュー制御２０は、ライン２５を介して、クランプ回路
２６に対し、ライン９及び１０を一体的に真態様でロッ
クすべく指示する。これらのレベルが等しくない場合に
は、デスキュー制御２０は、クランプ回路２６に対し、
ライン２７を介して、ライン９及び１０を一体的に反転
した態様、即ち相補的な態様でロックすべく指示する。
これらのラインのうちの一本のみが変化すべき場合に
は、これらのラインはクランプされることはない。
ュー除去）システムが示されている。この場合の構成要
素は図１の構成要素と類似しているものには同一の参照
符号を使用している。デスキュー（スキュー除去）制御
２０が、ライン２１及び２２を介してデジタル信号にお
ける変化を予測すべく接続されている。それは、更に、
ライン２３及び２４を介して、ライン９及び１０上で変
化すべき信号のレベルを検知すべく接続されている。変
化が発生し且つそれらのレベルが等しい場合には、デス
キュー制御２０は、ライン２５を介して、クランプ回路
２６に対し、ライン９及び１０を一体的に真態様でロッ
クすべく指示する。これらのレベルが等しくない場合に
は、デスキュー制御２０は、クランプ回路２６に対し、
ライン２７を介して、ライン９及び１０を一体的に反転
した態様、即ち相補的な態様でロックすべく指示する。
これらのラインのうちの一本のみが変化すべき場合に
は、これらのラインはクランプされることはない。
【０００９】図５に示した如く、デスキュー制御２０
は、三個のＡＮＤゲート及び一個の比較器から構成する
ことが可能である。ＡＮＤゲート３０はライン２１及び
２２からその入力を受取り、その出力はＡＮＤゲート３
１及び３２の各々の一方の入力を駆動する。比較器３３
は、ライン２３及び２４からその入力を受取る。ＡＮＤ
ゲート３０が両方の信号が変化すべきであることを検知
し且つ比較器３３が等しい信号レベルを表わす場合に
は、ＡＮＤゲート３１はライン３４を介して活性化され
る。しかしながら、ライン２３及び２４上の信号が異な
る場合には、比較器３３はライン３５を介してＡＮＤゲ
ート３２を活性化させる。
は、三個のＡＮＤゲート及び一個の比較器から構成する
ことが可能である。ＡＮＤゲート３０はライン２１及び
２２からその入力を受取り、その出力はＡＮＤゲート３
１及び３２の各々の一方の入力を駆動する。比較器３３
は、ライン２３及び２４からその入力を受取る。ＡＮＤ
ゲート３０が両方の信号が変化すべきであることを検知
し且つ比較器３３が等しい信号レベルを表わす場合に
は、ＡＮＤゲート３１はライン３４を介して活性化され
る。しかしながら、ライン２３及び２４上の信号が異な
る場合には、比較器３３はライン３５を介してＡＮＤゲ
ート３２を活性化させる。
【００１０】ＡＮＤゲート３１が活性化されると、それ
はライン２５を介して、クランプ回路２６内のスイッチ
３６をターンオンさせる。この状態において、スイッチ
３６はライン９及び１０を一体的に真態様にロックし、
その際にスキューを除去する。ＡＮＤゲート３２が活性
化されると、それはスイッチ３７及び３８をターンオン
させる。このことは、インバータ３９及び４０をラッチ
形態に接続させ、従ってそれらはライン９及び１０を反
転した状態にロックする。従って、ライン９及び１０の
スキューは相補的信号に対して除去される。
はライン２５を介して、クランプ回路２６内のスイッチ
３６をターンオンさせる。この状態において、スイッチ
３６はライン９及び１０を一体的に真態様にロックし、
その際にスキューを除去する。ＡＮＤゲート３２が活性
化されると、それはスイッチ３７及び３８をターンオン
させる。このことは、インバータ３９及び４０をラッチ
形態に接続させ、従ってそれらはライン９及び１０を反
転した状態にロックする。従って、ライン９及び１０の
スキューは相補的信号に対して除去される。
【００１１】図６は本発明の別の実施例を示した概略ブ
ロック図である。入力端１１における論理入力がバッフ
ァインバータ１２及びバッファ１３Ａを介して二本のラ
イン９及び１０を駆動して一対の出力を発生させ、その
内の一方は該入力の真のものであり且つ他方の出力は二
進（即ち、２で割算）出力である。本回路は、＋側を端
子４３へ接続し且つ−側を接地端子４４へ接続したＶ
ＣＣ電源から動作する。本回路における構成要素が図４
及び５の構成要素と同一のものである場合には、同一の
参照番号が使用されている。
ロック図である。入力端１１における論理入力がバッフ
ァインバータ１２及びバッファ１３Ａを介して二本のラ
イン９及び１０を駆動して一対の出力を発生させ、その
内の一方は該入力の真のものであり且つ他方の出力は二
進（即ち、２で割算）出力である。本回路は、＋側を端
子４３へ接続し且つ−側を接地端子４４へ接続したＶ
ＣＣ電源から動作する。本回路における構成要素が図４
及び５の構成要素と同一のものである場合には、同一の
参照番号が使用されている。
【００１２】関数発生器１３Ａは、一対のインバータか
ら構成されており、それは、２対１の信号周波数分割を
発生するラッチとドライバ要素から構成されている関数
発生器１４Ａの信号遅延と近似した信号遅延を発生させ
る。ＡＮＤゲート３１は転送ゲートとして示してあるス
イッチ３６を動作する出力ライン２５を有している。ス
イッチ３６はそのＰチャンネルトランジスタ入力をライ
ン２５から直接的に駆動させ、且つインバータ４５はＮ
チャンネル要素を駆動する。従って、ライン２５が低で
ある場合には、スイッチ３６がオンであり、その際にラ
イン９及び１０を一体的に接続させる。ＡＮＤゲート３
１は、図示した如く、ライン９及び１０から直接的に入
力を受取る。
ら構成されており、それは、２対１の信号周波数分割を
発生するラッチとドライバ要素から構成されている関数
発生器１４Ａの信号遅延と近似した信号遅延を発生させ
る。ＡＮＤゲート３１は転送ゲートとして示してあるス
イッチ３６を動作する出力ライン２５を有している。ス
イッチ３６はそのＰチャンネルトランジスタ入力をライ
ン２５から直接的に駆動させ、且つインバータ４５はＮ
チャンネル要素を駆動する。従って、ライン２５が低で
ある場合には、スイッチ３６がオンであり、その際にラ
イン９及び１０を一体的に接続させる。ＡＮＤゲート３
１は、図示した如く、ライン９及び１０から直接的に入
力を受取る。
【００１３】スイッチ３７及び３８の各々はトランスミ
ッション（転送）ゲートであり、それらは、ターンオン
されると、インバータ３９及び４０を接続してライン９
及び１０を相補的に接続させるラッチを形成する。スイ
ッチ３７及び３８は、それらのＰチャンネル要素をライ
ン２７から直接的に駆動させ、且つインバータ４６はＮ
チャンネル要素を駆動する。ライン２７が高であると、
スイッチ３７及び３８は両方共オンであり、且つライン
９及び１０は相補的な関係に強制的にセットされる。一
つの重要な事項としては、インバータ４０がＡＮＤゲー
ト３２の左側の入力を駆動して比較器３３の機能を与え
ていることである。
ッション（転送）ゲートであり、それらは、ターンオン
されると、インバータ３９及び４０を接続してライン９
及び１０を相補的に接続させるラッチを形成する。スイ
ッチ３７及び３８は、それらのＰチャンネル要素をライ
ン２７から直接的に駆動させ、且つインバータ４６はＮ
チャンネル要素を駆動する。ライン２７が高であると、
スイッチ３７及び３８は両方共オンであり、且つライン
９及び１０は相補的な関係に強制的にセットされる。一
つの重要な事項としては、インバータ４０がＡＮＤゲー
ト３２の左側の入力を駆動して比較器３３の機能を与え
ていることである。
【００１４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、ＣＭＯＳ構成を使用して好適実施例につい
て説明したが、その他の回路形態のものを使用すること
が可能であることは勿論である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、ＣＭＯＳ構成を使用して好適実施例につい
て説明したが、その他の回路形態のものを使用すること
が可能であることは勿論である。
【図１】 従来の２ラインデジタルトランスミッション
（転送）システムを示したブロック図。
（転送）システムを示したブロック図。
【図２】 本発明の簡単化した構成を示したブロック
図。
図。
【図３】 本発明の別の実施例を簡単化した形態で示し
たブロック図。
たブロック図。
【図４】 本発明の詳細なブロック図。
【図５】 図４のデスキュー制御及びクランプブロック
の詳細なブロック図。
の詳細なブロック図。
【図６】 真状態及び二進状態において動作する２ライ
ンシステムを示した本発明に基づくスキュークランプの
概略ブロック図。
ンシステムを示した本発明に基づくスキュークランプの
概略ブロック図。
９，１０ ライン １１ 入力端子 １２ バッファ １３，１４ 関数発生器 １５，１６ バッファ １７，１８ 出力 ２０ デスキュー（スキュー除去）制御 ２６ デスキュークランプ
Claims (7)
- 【請求項１】 デジタルシステム内の１対のライン上に
それぞれ現れる１対のデジタル信号の間のスキューを減
少させる回路において、 前記１対のライン間に結合されており第１の信号に応答
して前記１対のデジタル信号を強制的に同一の電位とさ
せる第１の手段と、 前記１対のライン間に結合されており第２の信号に応答
して前記１対のデジタル信号を強制的に相互に反転され
た電位とさせる第２の手段と、 前記１対のライン上の前記１対のデジタル信号が変化す
べきか否かを予測し、予測信号を出力する予測手段と、 前記１対のライン上の前記１対のデジタル信号のレベル
を検知し、検知信号を出力する検知手段と、 前記予測信号と前記検知信号とに応答して、前記第１の
信号を前記第１の手段に、又は、前記第２の信号を前記
第２の手段に、選択的に供給する制御手段と、 を有することを特徴とする回路。 - 【請求項２】 請求項１記載の回路において、前記１対
のデジタル信号が変化すべきであり、かつ前記２つのデ
ジタル信号が異なるレベルにあるべき場合には、前記制
御手段は前記第２の信号を前記第２の手段に供給するこ
とを特徴とする回路。 - 【請求項３】 請求項１記載の回路において、前記第１
の手段は、前記１対のライン間に結合されているスイッ
チを有することを特徴とする回路。 - 【請求項４】 請求項３記載の回路において、前記スイ
ッチは、ＣＭＯＳ伝達ゲートから構成されていることを
特徴とする回路。 - 【請求項５】 請求項２記載の回路において、前記第２
の手段は、前記１対のライン間に結合されている第１の
インバータ及び第１の直列スイッチと、前記第１のイン
バータと第１のスイッチとに対向的な関係で結合されて
いる第２のインバータ及び第２の直列スイッチと、前記
第１及び第２のスイッチを前記第２の信号により同期的
に動作させる手段と、を有することを特徴とする回路。 - 【請求項６】 請求項５記載の回路において、前記第１
及び第２の直列スイッチは、ＣＭＯＳ伝達ゲートである
ことを特徴とする回路。 - 【請求項７】 請求項２記載の回路において、前記１対
のラインは、前記１対のデジタル信号を供給する関数発
生回路から駆動され、前記予測手段及び前記検知手段
は、前記関数発生回路に組み込まれていることを特徴と
する回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/521,215 US5032743A (en) | 1990-05-09 | 1990-05-09 | Skew clamp |
| US521215 | 1990-05-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0784664A JPH0784664A (ja) | 1995-03-31 |
| JP3307963B2 true JP3307963B2 (ja) | 2002-07-29 |
Family
ID=24075864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19895791A Expired - Fee Related JP3307963B2 (ja) | 1990-05-09 | 1991-05-09 | スキュークランプ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5032743A (ja) |
| JP (1) | JP3307963B2 (ja) |
| KR (1) | KR910021030A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822330A (en) * | 1996-04-19 | 1998-10-13 | International Business Machines Corp. | Method and system for dynamically adjusting signal skewing |
| US6453431B1 (en) * | 1999-07-01 | 2002-09-17 | International Business Machines Corporation | System technique for detecting soft errors in statically coupled CMOS logic |
| US8866556B2 (en) * | 2009-02-27 | 2014-10-21 | Analog Bits, Inc. | Phase shift phase locked loop |
| US8742957B2 (en) | 2010-12-15 | 2014-06-03 | Analog Bits, Inc. | Multi-variable multi-wire interconnect |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4250410A (en) * | 1979-02-27 | 1981-02-10 | Motorola, Inc. | Speed-up circuit |
| JPS6182525A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体集積回路装置 |
| US4689496A (en) * | 1985-03-27 | 1987-08-25 | Ncr Corporation | Two clock boot circuit |
| US4700346A (en) * | 1985-05-10 | 1987-10-13 | Tandem Computers Incorporated | Self-checking, dual railed, leading edge synchronizer |
| US4645947A (en) * | 1985-12-17 | 1987-02-24 | Intel Corporation | Clock driver circuit |
| US4737971A (en) * | 1986-04-07 | 1988-04-12 | American Telephone And Telegraph Company | Synchronization detection circuit |
| US4871931A (en) * | 1987-10-30 | 1989-10-03 | Gazelle Microcircuits, Inc. | Logic circuit resistant to errors due to supply fluctuations |
-
1990
- 1990-05-09 US US07/521,215 patent/US5032743A/en not_active Expired - Lifetime
-
1991
- 1991-05-08 KR KR1019910007420A patent/KR910021030A/ko not_active Application Discontinuation
- 1991-05-09 JP JP19895791A patent/JP3307963B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0784664A (ja) | 1995-03-31 |
| KR910021030A (ko) | 1991-12-20 |
| US5032743A (en) | 1991-07-16 |
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