JPH052558A - Cmos低出力電圧バスドライバ - Google Patents
Cmos低出力電圧バスドライバInfo
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- JPH052558A JPH052558A JP3313090A JP31309091A JPH052558A JP H052558 A JPH052558 A JP H052558A JP 3313090 A JP3313090 A JP 3313090A JP 31309091 A JP31309091 A JP 31309091A JP H052558 A JPH052558 A JP H052558A
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- Japan
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- bus
- data
- data transfer
- transistor
- voltage
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03834—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using pulse shaping
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】デジタルコンピューターデータ転送用のデータ
転送速度増大装置(データバスドライバ200)を与え
る。 【構成】本バスドライバは、論理高レベルおよび論理低
レベル間に最小および最大バス電圧を確定することによ
り、該論理高レベルおよび論理低レベル間のデータバス
電圧スイングを低減する。これによりバス遷移を低減
し、従ってデータ転送時間を低減する。該低減されたバ
ス論理レベルの正および負のオーバシュートが、”クラ
ンプダイオード”トランジスタ(228、242)によ
り防止される。このデータバスドライバ(200)はデ
ータを転送しないときは三状態モードを取る。この期間
中もクランプダイオードトランジスタは正および負のバ
ス電圧オーバーシュートを除去する。好ましい実施例は
相補的金属酸化物半導体(CMOS)技術を使用して与
えることができる。
転送速度増大装置(データバスドライバ200)を与え
る。 【構成】本バスドライバは、論理高レベルおよび論理低
レベル間に最小および最大バス電圧を確定することによ
り、該論理高レベルおよび論理低レベル間のデータバス
電圧スイングを低減する。これによりバス遷移を低減
し、従ってデータ転送時間を低減する。該低減されたバ
ス論理レベルの正および負のオーバシュートが、”クラ
ンプダイオード”トランジスタ(228、242)によ
り防止される。このデータバスドライバ(200)はデ
ータを転送しないときは三状態モードを取る。この期間
中もクランプダイオードトランジスタは正および負のバ
ス電圧オーバーシュートを除去する。好ましい実施例は
相補的金属酸化物半導体(CMOS)技術を使用して与
えることができる。
Description
【0001】
【産業上の利用分野】本発明は一般的にコンピューター
データ転送システムに関し、特にマイクロプロセッサチ
ップでの使用に適した、データバスのデータ転送速度を
増大する装置に関する。
データ転送システムに関し、特にマイクロプロセッサチ
ップでの使用に適した、データバスのデータ転送速度を
増大する装置に関する。
【0002】
【従来の技術】図1に示すシステム100のような先行
技術のデータ転送システムはしばしば論理レベル「高」
(例えば5ボルト)にデータバス104を事前充電すべ
くデータバス104に結合された事前充電トランジスタ
102を含む。この方法は通常、バス電圧を論理「高」
レベルから論理「低」レベル(例えば0ボルト)に下げ
ることの方が、その反対よりも速いと言うことを仮定し
ている。バス論理回路108、112および116をそ
れぞれ備えた引き下げトランジスタ106、110およ
び114は、アクティブ化されたときに接地線に至る導
通路を形成することにより、バス電圧を論理低レベルに
引き下げるように作動される。
技術のデータ転送システムはしばしば論理レベル「高」
(例えば5ボルト)にデータバス104を事前充電すべ
くデータバス104に結合された事前充電トランジスタ
102を含む。この方法は通常、バス電圧を論理「高」
レベルから論理「低」レベル(例えば0ボルト)に下げ
ることの方が、その反対よりも速いと言うことを仮定し
ている。バス論理回路108、112および116をそ
れぞれ備えた引き下げトランジスタ106、110およ
び114は、アクティブ化されたときに接地線に至る導
通路を形成することにより、バス電圧を論理低レベルに
引き下げるように作動される。
【0003】バス104は論理高電圧に維持され、この
電圧はほとんど瞬間的にインバータ118の入力端に出
現する。バス104は、インバータ118に論理低電圧
が与えられるべきときに引き下げられる。事前充電はこ
のようにしてデータ転送システムの動作速度を増大する
ことができる。
電圧はほとんど瞬間的にインバータ118の入力端に出
現する。バス104は、インバータ118に論理低電圧
が与えられるべきときに引き下げられる。事前充電はこ
のようにしてデータ転送システムの動作速度を増大する
ことができる。
【0004】
【発明が解決しようとする課題】しかしながら、引き下
げ動作が介在しないままに事前充電サイクルを反復する
と、事前充電による利点が全体としてなくなるほどに事
前充電電圧が上昇することがありうる。その理由は論理
高電圧から論理低電圧への遷移時間は、事前充電電圧に
正比例するからである。反復的事前充電がない場合で
も、論理高電圧レベルから論理低電圧レベルへの充電に
要するバス遷移時間およびその反対方向の遷移時間は、
ある種の高速用途には依然として大きすぎて好ましくな
い。
げ動作が介在しないままに事前充電サイクルを反復する
と、事前充電による利点が全体としてなくなるほどに事
前充電電圧が上昇することがありうる。その理由は論理
高電圧から論理低電圧への遷移時間は、事前充電電圧に
正比例するからである。反復的事前充電がない場合で
も、論理高電圧レベルから論理低電圧レベルへの充電に
要するバス遷移時間およびその反対方向の遷移時間は、
ある種の高速用途には依然として大きすぎて好ましくな
い。
【0005】
【課題を解決するための手段】そこで本発明は、データ
転送システムに高いデータ転送速度を与えることを課題
とする。
転送システムに高いデータ転送速度を与えることを課題
とする。
【0006】本発明はさらにデータバス電圧のスイング
(揺動)を低減することを課題とする。
(揺動)を低減することを課題とする。
【0007】このため本発明は、データを第一および第
二論理レベル信号の形で転送するための高速デジタルコ
ンピューターデータ転送システムを与える。このデータ
転送システムは小さなバス状態遷移時間を有する。本シ
ステムはとりわけ、該第一および第二論理レベル信号を
転送するデータ転送バスと、該データ転送バスに結合さ
れ、該データ転送バスを駆動するドライバと、該データ
転送バスに結合され、該データ転送バスの電圧が該第一
および第二論理レベルで確定される範囲を超えることを
防止するクランプ装置とを含む。
二論理レベル信号の形で転送するための高速デジタルコ
ンピューターデータ転送システムを与える。このデータ
転送システムは小さなバス状態遷移時間を有する。本シ
ステムはとりわけ、該第一および第二論理レベル信号を
転送するデータ転送バスと、該データ転送バスに結合さ
れ、該データ転送バスを駆動するドライバと、該データ
転送バスに結合され、該データ転送バスの電圧が該第一
および第二論理レベルで確定される範囲を超えることを
防止するクランプ装置とを含む。
【0008】添付の図面を参照して以下に本発明の詳細
を説明する。
を説明する。
【0009】
【実施例】図2に示すものは、(データ入力線206を
介して)論理高電圧および論理低電圧の形でデータ信号
DATAを転送するための、CMOS技術を利用した高
速コンピューターデータバスドライバ200の好ましい
実施例である。このバスドライバはその出力節238に
より、入力バッファ(図示してなし)を介してデータ転
送バス(図示してなし)に接続される。これらの詳細は
本発明の部分ではないため、詳述しない。トランジスタ
はすべて接合電解効果型(JFET)のもので、ゲート
に白丸の付いたものはp-型チャンネルデバイスを示
し、ゲートに白丸なしのものはn-型デバイスを示す。
データバスドライバ200はデータ転送動作に関連して
説明する。
介して)論理高電圧および論理低電圧の形でデータ信号
DATAを転送するための、CMOS技術を利用した高
速コンピューターデータバスドライバ200の好ましい
実施例である。このバスドライバはその出力節238に
より、入力バッファ(図示してなし)を介してデータ転
送バス(図示してなし)に接続される。これらの詳細は
本発明の部分ではないため、詳述しない。トランジスタ
はすべて接合電解効果型(JFET)のもので、ゲート
に白丸の付いたものはp-型チャンネルデバイスを示
し、ゲートに白丸なしのものはn-型デバイスを示す。
データバスドライバ200はデータ転送動作に関連して
説明する。
【0010】データバスドライバ200は線202の信
号DISABLEを0.0ボルトに設定することにより
イネーブル化される(これによりドライバ200がデー
タを転送できるようになる)。このモードではトランジ
スタ218(これは線204を介して動作する)および
232はオン状態(導通状態)となり、他方、トランジ
スタ220(線222を介してVHOに接続されてい
る)および236はオフ状態(不導通状態)となる。こ
の状態では図2の回路は図3の回路のように振る舞う。
ここに図3は説明の目的のためにのみ使用する回路図で
ある。
号DISABLEを0.0ボルトに設定することにより
イネーブル化される(これによりドライバ200がデー
タを転送できるようになる)。このモードではトランジ
スタ218(これは線204を介して動作する)および
232はオン状態(導通状態)となり、他方、トランジ
スタ220(線222を介してVHOに接続されてい
る)および236はオフ状態(不導通状態)となる。こ
の状態では図2の回路は図3の回路のように振る舞う。
ここに図3は説明の目的のためにのみ使用する回路図で
ある。
【0011】データバスドライバ200がイネーブル状
態にある間、もしもデータ信号DATAがCMOS論理
低信号(0.0ボルト)であると、トランジスタ230
はオン状態になり、トランジスタ240はオフ状態にな
り、このため線234上には5.0ボルトが与えられ
る。このことにより、さらにトランジスタ242がオン
状態にされ、その出力節238をVLO(0.0ボル
ト)に引き下げる。VLOはデータ転送期間におけるド
ライバ200による低電圧レベル出力である。論理低デ
ータ信号DATAはまた、トランジスタ210を(線2
08を介して)オン状態にし、トランジスタ212をオ
フ状態にする。その結果、線214上に5.0ボルトを
与える。線214上のこの5.0ボルトはトランジスタ
216をオフにし、トランジスタ226をオンにする。
これによって線224はVHO(1.0ボルト)に設定
される。VHOはデータ転送期間におけるドライバ20
0による高電圧レベル出力であり、またデータバス事前
充電電圧でもある。 VLOおよびVHOはバス遷移時
間を低減するため、データ転送バス上で使用される電圧
スイングレベルである論理低電圧(0)および論理高
(1)を表す。
態にある間、もしもデータ信号DATAがCMOS論理
低信号(0.0ボルト)であると、トランジスタ230
はオン状態になり、トランジスタ240はオフ状態にな
り、このため線234上には5.0ボルトが与えられ
る。このことにより、さらにトランジスタ242がオン
状態にされ、その出力節238をVLO(0.0ボル
ト)に引き下げる。VLOはデータ転送期間におけるド
ライバ200による低電圧レベル出力である。論理低デ
ータ信号DATAはまた、トランジスタ210を(線2
08を介して)オン状態にし、トランジスタ212をオ
フ状態にする。その結果、線214上に5.0ボルトを
与える。線214上のこの5.0ボルトはトランジスタ
216をオフにし、トランジスタ226をオンにする。
これによって線224はVHO(1.0ボルト)に設定
される。VHOはデータ転送期間におけるドライバ20
0による高電圧レベル出力であり、またデータバス事前
充電電圧でもある。 VLOおよびVHOはバス遷移時
間を低減するため、データ転送バス上で使用される電圧
スイングレベルである論理低電圧(0)および論理高
(1)を表す。
【0012】トランジスタ228のゲートにおけるVH
Oは、通常これをアクティブ化するには充分でない。し
かし、もしも出力節238における電圧が(線244を
介して)VHO−VT228以下に降下するとトランジス
タ228はオンになる。ここにVT228はトランジスタ
228の(導通化の)しきい値電圧である。もしもトラ
ンジスタ228がアクティブ化されると、トランジスタ
228を導通させるに十分な高さまで節238の節電圧
を引き上げる。かくしてトランジスタ228は、負のオ
ーバーシュート(VLO未満の電圧)が起きないことを
保証するためのクランプダイオードのように働く。VH
OおよびVLOはもちろん、出力節238における電圧
がVLO未満に降下するまではトランジスタ228がオ
ンにならないように選択されている。
Oは、通常これをアクティブ化するには充分でない。し
かし、もしも出力節238における電圧が(線244を
介して)VHO−VT228以下に降下するとトランジス
タ228はオンになる。ここにVT228はトランジスタ
228の(導通化の)しきい値電圧である。もしもトラ
ンジスタ228がアクティブ化されると、トランジスタ
228を導通させるに十分な高さまで節238の節電圧
を引き上げる。かくしてトランジスタ228は、負のオ
ーバーシュート(VLO未満の電圧)が起きないことを
保証するためのクランプダイオードのように働く。VH
OおよびVLOはもちろん、出力節238における電圧
がVLO未満に降下するまではトランジスタ228がオ
ンにならないように選択されている。
【0013】データバスドライバ200がまだイネーブ
ル化された状態にあると仮定すると、もしもデータ信号
DATAがCMOS論理高レベルにあると、トランジス
タ210はオフとなる一方、トランジスタ212がオン
になる。このトランジスタ212は線214を0.0ボ
ルトに引き下げる。線214上の電圧はトランジスタ2
16をオンにし、トランジスタ226をオフにする。こ
のことにより線224上に5.0ボルトが与えられる。
線224上の5.0ボルトはトランジスタ228をオン
にし、VHOを出力節238に送る。5.0ボルトのデ
ータ信号DATAもまたトランジスタ230をオフに
し、トランジスタ240をオンにする。これにより線2
34および出力節238に同レベルが与えられる。
ル化された状態にあると仮定すると、もしもデータ信号
DATAがCMOS論理高レベルにあると、トランジス
タ210はオフとなる一方、トランジスタ212がオン
になる。このトランジスタ212は線214を0.0ボ
ルトに引き下げる。線214上の電圧はトランジスタ2
16をオンにし、トランジスタ226をオフにする。こ
のことにより線224上に5.0ボルトが与えられる。
線224上の5.0ボルトはトランジスタ228をオン
にし、VHOを出力節238に送る。5.0ボルトのデ
ータ信号DATAもまたトランジスタ230をオフに
し、トランジスタ240をオンにする。これにより線2
34および出力節238に同レベルが与えられる。
【0014】好ましい実施例ではトランジスタ242の
ゲートにおけるVHOは通常これをアクティブ化するに
は十分でない。しかしもしも出力節238における電圧
がVLO+VT242以上に上昇すると、トランジスタ
242はオンになる。もしもトランジスタ242がアク
ティブ化されると、このトランジスタは節238の電圧
をもはやこのトランジスタを導通させるに十分な高さで
ないレベルまで引き下げる。かくしてトランジスタ24
2は正のオーバーシュート(VHOを超える電圧)が起
きないことを保証するクランプダイオードのように働
く。VHOおよびVLOは、出力節238における電圧
がVHOを超えるまではトランジスタ242がオンにな
らないように選択される。
ゲートにおけるVHOは通常これをアクティブ化するに
は十分でない。しかしもしも出力節238における電圧
がVLO+VT242以上に上昇すると、トランジスタ
242はオンになる。もしもトランジスタ242がアク
ティブ化されると、このトランジスタは節238の電圧
をもはやこのトランジスタを導通させるに十分な高さで
ないレベルまで引き下げる。かくしてトランジスタ24
2は正のオーバーシュート(VHOを超える電圧)が起
きないことを保証するクランプダイオードのように働
く。VHOおよびVLOは、出力節238における電圧
がVHOを超えるまではトランジスタ242がオンにな
らないように選択される。
【0015】データバスドライバ200は信号DISA
BLEを5.0ボルトに設定することにより、非イネー
ブル化される(三状態モード)。この状態ではトランジ
スタ218、232はオフにされ、トランジスタ22
0、236はオンにされる。このことにより、線224
上の電圧はVHOに等しくされ、線234上の電圧は強
制的に出力節238における電圧に等しくされる。この
状態ではトランジスタ210、212、216、21
8、220、226、230、232、236、および
240はバスドライバ200の動作に影響しない。従っ
て非イネーブル化されたバスドライバ200は図4に示
す回路のように振る舞う。
BLEを5.0ボルトに設定することにより、非イネー
ブル化される(三状態モード)。この状態ではトランジ
スタ218、232はオフにされ、トランジスタ22
0、236はオンにされる。このことにより、線224
上の電圧はVHOに等しくされ、線234上の電圧は強
制的に出力節238における電圧に等しくされる。この
状態ではトランジスタ210、212、216、21
8、220、226、230、232、236、および
240はバスドライバ200の動作に影響しない。従っ
て非イネーブル化されたバスドライバ200は図4に示
す回路のように振る舞う。
【0016】電圧VHOおよびVLOは、もしも(節2
38における)データバス電圧がVHO(もしくはVL
O−VT242)を超えて上昇すると、トランジスタ24
2がアクティブ化されて出力節238をVHOに引き下
げるように選択されている。ここにVT242はトランジ
スタ242のしきい値電圧である。同様にもしも出力節
238における電圧がVLO(もしくはVHO−VT
228)未満に降下すると、トランジスタ228がアクテ
ィブ化されて節238をVLOに引き上げる。かくして
データバスドライバ200がイネーブル化されても非イ
ネーブル化されても、トランジスタ228、242はそ
れぞれ、VHOのオーバーシュートおよびおよびVLO
のアンダーシュートを防止するクランプダイオードとし
て働く。
38における)データバス電圧がVHO(もしくはVL
O−VT242)を超えて上昇すると、トランジスタ24
2がアクティブ化されて出力節238をVHOに引き下
げるように選択されている。ここにVT242はトランジ
スタ242のしきい値電圧である。同様にもしも出力節
238における電圧がVLO(もしくはVHO−VT
228)未満に降下すると、トランジスタ228がアクテ
ィブ化されて節238をVLOに引き上げる。かくして
データバスドライバ200がイネーブル化されても非イ
ネーブル化されても、トランジスタ228、242はそ
れぞれ、VHOのオーバーシュートおよびおよびVLO
のアンダーシュートを防止するクランプダイオードとし
て働く。
【0017】本発明のさらなる利点は、当業者に有線O
R回路のグリッチとして知られる先行技術の問題を除去
できる点である。
R回路のグリッチとして知られる先行技術の問題を除去
できる点である。
【0018】上記開示の下に種々の設計変更を本発明に
加えることが可能である。しかしそのような設計変更は
本発明に関する特許請求の範囲に含まれるものである。
そのような設計変更にはとりわけ、データバスドライバ
の反転、p-チャンネルトランジスタを利用する回路設
計変更、クランプトランジスタの数の変更、互換性ある
トランジスタ-トランジスタ論理回路(TTL)の採
用、およびガリウム-砒素トランジスタの使用を含むド
ライバがある。またVLOおよびVHOは上記開示と異
なる値をとりえる。
加えることが可能である。しかしそのような設計変更は
本発明に関する特許請求の範囲に含まれるものである。
そのような設計変更にはとりわけ、データバスドライバ
の反転、p-チャンネルトランジスタを利用する回路設
計変更、クランプトランジスタの数の変更、互換性ある
トランジスタ-トランジスタ論理回路(TTL)の採
用、およびガリウム-砒素トランジスタの使用を含むド
ライバがある。またVLOおよびVHOは上記開示と異
なる値をとりえる。
【図1】先行技術によるデータ転送システムの全体的略
回路図である。
回路図である。
【図2】本発明によるデータ転送システムの好ましい実
施例の詳細な回路図である。
施例の詳細な回路図である。
【図3】非イネーブル信号DISABLEが0.0ボル
トに設定されるときの、図2に示す回路図と等価な電気
回路図である。
トに設定されるときの、図2に示す回路図と等価な電気
回路図である。
【図4】非イネーブル信号DISABLEが5.0ボル
トに設定されるときの、図2に示す回路図と等価な電気
回路図である。
トに設定されるときの、図2に示す回路図と等価な電気
回路図である。
200 データバスドライバ 210-222 FET 226-230 FET 238 出力節 242-244 FET
Claims (1)
- 【特許請求の範囲】 【請求項1】データを第一および第二論理レベル信号の
形で転送するための高速デジタルコンピューターデータ
転送システムであって、該第一および第二論理レベル信
号を転送するデータ転送バスと、該データ転送バスに結
合され、該データ転送バスを駆動するドライバと、該デ
ータ転送バスに結合され、該データ転送バスの電圧が該
第一および第二論理レベルで確定される範囲を超えるこ
とを防止するクランプ装置とを含むデータ転送システ
ム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/608,788 US5179299A (en) | 1990-11-05 | 1990-11-05 | Cmos low output voltage bus driver |
US608788 | 1990-11-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH052558A true JPH052558A (ja) | 1993-01-08 |
Family
ID=24438007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3313090A Pending JPH052558A (ja) | 1990-11-05 | 1991-11-01 | Cmos低出力電圧バスドライバ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5179299A (ja) |
EP (1) | EP0485102B1 (ja) |
JP (1) | JPH052558A (ja) |
DE (1) | DE69124194T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102011076557A1 (de) | 2010-05-27 | 2011-12-01 | Denso Corporation | Fahrzeugmaschinensteuergerät |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5341046A (en) * | 1992-12-07 | 1994-08-23 | Ncr Corporation | Threshold controlled input circuit for an integrated circuit |
US5432467A (en) * | 1993-05-07 | 1995-07-11 | Altera Corporation | Programmable logic device with low power voltage level translator |
KR0137108B1 (en) * | 1993-06-25 | 1998-06-15 | Hitachi Ltd | Bus driving system and integrated circuit device using the same |
US5457433A (en) * | 1993-08-25 | 1995-10-10 | Motorola, Inc. | Low-power inverter for crystal oscillator buffer or the like |
US5399920A (en) * | 1993-11-09 | 1995-03-21 | Texas Instruments Incorporated | CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET |
US5548229A (en) * | 1993-12-28 | 1996-08-20 | Matsushita Electric Industrial Co., Ltd. | Tri-state output buffer circuit |
JPH07235952A (ja) * | 1993-12-28 | 1995-09-05 | Oki Electric Ind Co Ltd | 信号伝送回路およびその回路を用いた信号伝送装置 |
US5514979A (en) * | 1994-11-28 | 1996-05-07 | Unisys Corporation | Methods and apparatus for dynamically reducing ringing of driver output signal |
FR2730367A1 (fr) * | 1995-02-08 | 1996-08-09 | Bull Sa | Coupleur d'entree sortie de circuit integre |
US5629634A (en) * | 1995-08-21 | 1997-05-13 | International Business Machines Corporation | Low-power, tristate, off-chip driver circuit |
WO1997009811A1 (en) * | 1995-09-06 | 1997-03-13 | Advanced Micro Devices, Inc. | Low jitter low power single ended driver |
US5752048A (en) * | 1996-02-12 | 1998-05-12 | Motorola, Inc. | Device and method for providing a simulation of an idle UART to prevent computer lockup |
US6310489B1 (en) * | 1996-04-30 | 2001-10-30 | Sun Microsystems, Inc. | Method to reduce wire-or glitch in high performance bus design to improve bus performance |
US5781034A (en) * | 1996-07-11 | 1998-07-14 | Cypress Semiconductor Corporation | Reduced output swing with p-channel pullup diode connected |
US5844425A (en) * | 1996-07-19 | 1998-12-01 | Quality Semiconductor, Inc. | CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations |
JP3712476B2 (ja) * | 1996-10-02 | 2005-11-02 | 富士通株式会社 | 信号伝送システム及び半導体装置 |
US5914617A (en) * | 1996-12-23 | 1999-06-22 | Lsi Logic Corporation | Output driver for sub-micron CMOS |
US6008665A (en) * | 1997-05-07 | 1999-12-28 | California Micro Devices Corporation | Termination circuits and methods therefor |
US5994918A (en) * | 1997-08-29 | 1999-11-30 | Hewlett-Packard Co. | Zero delay regenerative circuit for noise suppression on a computer data bus |
US6313663B1 (en) * | 1998-03-09 | 2001-11-06 | Infineon Technologies Ag | Full swing voltage input/full swing output bi-directional repeaters for high resistance or high capacitance bi-directional signal lines and methods therefor |
US6307397B1 (en) * | 1998-03-09 | 2001-10-23 | Infineontechnologies Ag | Reduced voltage input/reduced voltage output repeaters for high capacitance signal lines and methods therefor |
US6181165B1 (en) * | 1998-03-09 | 2001-01-30 | Siemens Aktiengesellschaft | Reduced voltage input/reduced voltage output tri-state buffers |
US6359471B1 (en) * | 1998-03-09 | 2002-03-19 | Infineon Technologies North America Corp. | Mixed swing voltage repeaters for high resistance or high capacitance signal lines and methods therefor |
US6225819B1 (en) | 1998-03-17 | 2001-05-01 | Cypress Semiconductor Corp. | Transmission line impedance matching output buffer |
JP3423267B2 (ja) * | 2000-01-27 | 2003-07-07 | 寛治 大塚 | ドライバ回路、レシーバ回路、および信号伝送バスシステム |
US6507218B1 (en) * | 2000-03-31 | 2003-01-14 | Intel Corporation | Method and apparatus for reducing back-to-back voltage glitch on high speed data bus |
US6384621B1 (en) | 2001-02-22 | 2002-05-07 | Cypress Semiconductor Corp. | Programmable transmission line impedance matching circuit |
US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
US7292073B2 (en) * | 2005-05-30 | 2007-11-06 | Freescale Semiconductor, Inc. | Transmission line driver circuit |
US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
US8159862B2 (en) * | 2010-07-26 | 2012-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recycling charges |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4029971A (en) * | 1976-02-13 | 1977-06-14 | Rca Corporation | Tri-state logic circuit |
US4217502A (en) * | 1977-09-10 | 1980-08-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Converter producing three output states |
US4329600A (en) * | 1979-10-15 | 1982-05-11 | Rca Corporation | Overload protection circuit for output driver |
US4531068A (en) * | 1983-09-19 | 1985-07-23 | International Business Machines Corporation | Bus line precharging tristate driver circuit |
US4488067A (en) * | 1983-09-19 | 1984-12-11 | International Business Machines Corporation | Tristate driver circuit with low standby power consumption |
US4814646A (en) * | 1985-03-22 | 1989-03-21 | Monolithic Memories, Inc. | Programmable logic array using emitter-coupled logic |
US4638187A (en) * | 1985-10-01 | 1987-01-20 | Vtc Incorporated | CMOS output buffer providing high drive current with minimum output signal distortion |
US4682050A (en) * | 1986-01-08 | 1987-07-21 | International Business Machines Corporation | Small signal swing driver circuit |
US4766334A (en) * | 1986-03-07 | 1988-08-23 | The Singer Company | Level clamp for Tri-state CMOS bus structure |
US4947063A (en) * | 1987-10-09 | 1990-08-07 | Western Digital Corporation | Method and apparatus for reducing transient noise in integrated circuits |
US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
US4874967A (en) * | 1987-12-15 | 1989-10-17 | Xicor, Inc. | Low power voltage clamp circuit |
US4877978A (en) * | 1988-09-19 | 1989-10-31 | Cypress Semiconductor | Output buffer tri-state noise reduction circuit |
US4992678A (en) * | 1988-12-15 | 1991-02-12 | Ncr Corporation | High speed computer data transfer system |
US5004936A (en) * | 1989-03-31 | 1991-04-02 | Texas Instruments Incorporated | Non-loading output driver circuit |
-
1990
- 1990-11-05 US US07/608,788 patent/US5179299A/en not_active Expired - Lifetime
-
1991
- 1991-10-29 DE DE69124194T patent/DE69124194T2/de not_active Expired - Fee Related
- 1991-10-29 EP EP91309984A patent/EP0485102B1/en not_active Expired - Lifetime
- 1991-11-01 JP JP3313090A patent/JPH052558A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102011076557A1 (de) | 2010-05-27 | 2011-12-01 | Denso Corporation | Fahrzeugmaschinensteuergerät |
Also Published As
Publication number | Publication date |
---|---|
EP0485102A3 (en) | 1992-06-03 |
DE69124194D1 (de) | 1997-02-27 |
DE69124194T2 (de) | 1997-09-04 |
EP0485102A2 (en) | 1992-05-13 |
US5179299A (en) | 1993-01-12 |
EP0485102B1 (en) | 1997-01-15 |
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