JPH04302526A - 出力バッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に電子回路に関
し、特に出力バッファに関する。

【０００２】

【従来の技術】一般的なバイポーラ、ＣＭＯＳまたはＢ
ｉＣＭＯＳの出力バッファは、制御されないエッジ・レ
ート（出力が第１電圧から第２電圧に遷移するレート）
を有し、このエッジ・レートは、主として出力駆動素子
のサイズと駆動されている負荷によって決まる。出力バ
ッファによる伝播遅延（入力ポートにおける信号の入力
と出力ポートにおける対応する出力の間の時間的遅延）
は、供給電圧（ＶＣＣ）、温度、プロセスおよび負荷の
変化によって、４−５倍変化することができる。その結
果として、エッジ・レートは、負荷が軽く、プロセスが
強力であり、供給電圧（ＶＣＣ）が高く温度が低い場合
には、非常に速い。逆に、負荷が大きく、プロセスが弱
く、供給電圧（ＶＣＣ）が小さく、温度が低い場合には
、エッジ・レートは遅く伝播遅延は極めて長い。伝播遅
延とエッジ・レートの好ましくない変動以外に、現在入
手可能な出力バッファは、システムのアース線および電
圧供給線にノイズを誘起する可能性がある。エッジ・レ
ートが速いと、これらのエッジ・レートが発生する高い
過渡電流（ｄｉ／ｄｔ）　のため、アースおよび供給電
圧のリード線に大きな電圧のスパイクが発生する。その
結果、特に大きなパッケージを使用している場合、ピン
とこれに続く論理エラーの間にクロス・カップリングの
発生する可能性がある。

【０００３】

【発明が解決しようとする課題】現在入手可能な出力バ
ッファは、出力素子と直列にインピーダンスを加えるこ
とによって、またはピーク電流を制限するために幾つか
の段階で出力素子をオンすることによって、エッジ・レ
ートと過渡的なノイズを制御している。しかし、これら
の方法はいずれも、出力の伝播遅延が供給電圧、プロセ
ス温度および負荷の変動に対してより一層敏感であると
いう点で、大きな欠点を有している。

【０００４】従って、過渡的なノイズとエッジ・レート
を制御することのできる出力バッファに対する必要性が
生じている。同時に、出力バッファは、供給電圧、プロ
セス温度および負荷の変動を補償しなければならない。

【０００５】

【課題を解決するための手段】本発明によれば、出力バ
ッファが提供され、この出力バッファは、所望の電圧水
準を与えるための電圧供給線を有する。駆動制御回路は
、入力に応答して制御信号のノードに制御信号を発生す
る。出力回路は、制御信号に応答して出力ノードを電圧
水準の方に引き寄せる。駆動制御回路に接続された過渡
電流制御回路は電圧供給線の電圧スパイクを検出し、こ
れに応答して制御信号を変化させる。

【０００６】本発明の他の特徴によれば、出力バッファ
が提供され、この出力バッファは、所望の電圧水準を与
える電圧供給線を有する。駆動制御回路は、入力に応答
して制御信号のノードに制御信号を発生する。出力回路
は、制御信号に応答して出力ノードを電圧水準に引き寄
せる。エッジ・レート制御回路は、制御信号を変化させ
るために駆動制御回路に接続され、その結果、出力信号
は、出力ノードに於ける電圧の遷移の間、制御されたエ
ッジ・レートを有する。

【０００７】本発明の好適な実施例の出力バッファは、
従来技術による出力バッファに対して大きな利点を有し
ている。好適な実施例はプログラム可能で制御されたエ
ッジ・レートを有し、このエッジ・レートは温度の変動
、電圧のプロセスおよび負荷の変動に対して補償される
ことができる。本発明は、また出力ドライバにおける高
い電流の遷移率に起因する電力線とアース線に対する過
剰なノイズのスパイクを防止するための適応力のある電
流遷移制限を有している。好適な実施例には、またエッ
ジ・レートを制御しようとする全ての試みに通常付随す
る固有の遅延の増加を減少させるための適応力のあるプ
レチャージ回路が設けられている。本発明によって、同
時に固有の遅延の増加や負荷を加えることによる遅延の
増加を非常に低く押さえながら、広い範囲の電圧の遷移
率に対して制御されたエッジ・レートが可能になる。 本発明によって、ノイズが低くて厳しい動作条件に対し
てより一貫した性能を有するシステムを構築することが
可能になる。

【０００８】

【実施例】本発明とその利点を更に完全に理解するため
、添付図と組み合わせて以下の説明を参照する。図１は
、本発明による出力バッファ１２の主要な構成部品を示
す。出力バッファは、入力論理回路１の入力Ａで受け取
ったデータ信号に応答してレールＶＣＣ０　とＧＮＤ０
　の間のバッファ出力Ｙに接続された１個以上の負荷素
子を駆動する。入力論理回路１は、または入力ＧＺでＬ
の３ステートの活性イネーブル信号をまた受け取る。３
ステート・モードの場合、この出力バッファによって負
荷を加えている素子に高いＨのインピーダンスが加えら
れる。

【０００９】出力がＶＣＣ０　レールに対して駆動され
ている場合、ＬからＨへの遷移は、ゲート／ベースの駆
動を上部駆動トランジスタ３と４に変更するＬからＨへ
の駆動制御回路２によって制御される。出力がＧＮＤ０
　レールに対して駆動されている場合、ＨからＬへの遷
移は、ゲート／ベースの駆動を下部駆動トランジスタ６
と７に変更するＨからＬへの駆動制御回路５によって制
御される。

【００１０】ＶＣＣ０　レールに現れる電圧パイプは、
ＬからＨへの電流遷移（ｄｉ／ｄｔ）検出回路８とＬか
らＨへの駆動制御回路２によって構成されるフィードバ
ック・ループによって制御される。検出回路８は、第２
の負荷の小さい電圧供給源ＶＣＣ１　と組み合わせて動
作する。 ＧＮＤ０　レールに現れる電圧スパイクは、ＨからＬへ
の電流遷移（ｄｉ／ｄｔ）検出回路９とＨからＬへの駆
動回路５によって構成されるフィードバック・ループに
よって制御される。検出回路９は、第２の負荷の小さい
アースＧＮＤ１　と組み合わせて動作する。

【００１１】出力Ｙで出力されている信号のＬからＨへ
のエッジ・レートは、ＬからＨへの電圧遷移（ｄｖ／ｄ
ｔ）検出回路１０とＬからＨへの駆動制御回路２によっ
て構成されるフィードバック・ループによって制御され
る。同様に、Ｙに出力されている信号のＨからＬへのエ
ッジ・レートは、ＨからＬへの電圧遷移（ｄｖ／ｄｔ）
回路１１とＨからＬへの駆動制御回路５によって制御さ
れるフィードバック・ループによって制御される。

【００１２】図２は、好適な実施例による適応可能な（
ａｄａｐｔｉｖｅ）　ＢｉＣＭＯＳ出力バッファ１２を
概略的に示す。基本的な出力回路は、上部出力トランジ
スタ３と４および下部出力トランジスタ６と７を有する
。トランジスタ３は、電圧供給線ＶＣＣ０　２２に接続
されたそのコレクタ２０を有するＮＰＮバイポーラ・ト
ランジスタによって構成される。トランジスタ３のエミ
ッタは、出力バッファ１２の出力端子２６（出力Ｙ）に
接続される。 トランジスタ４は、ＶＣＣ０　供給線２２に接続された
そのソース２８と出力端子２６に接続されたそのドレイ
ン３０を有するｐチャンネル電界効果トランジスタであ
る。

【００１３】トランジスタ６は、出力端子２６に接続さ
れたそのコレクタ３２とＧＮＤ０　線３６に接続された
そのエミッタ３４を有するＮＰＮバイポーラ・トランジ
スタである。トランジスタ７は、出力２６に接続された
そのドレイン３８とＧＮＤ０　線３６に接続されたその
ソース４０を有するｎチャンネル電界効果トランジスタ
によって構成される。

【００１４】トランジスタ４２はｐチャンネル電界効果
トランジスタによって構成され、上部出力トランジスタ
３に対してベースの駆動を与える。トランジスタ４２の
ソース４４はＶＣＣ０　線２２に接続され、一方トラン
ジスタ４２のドレイン４６はトランジスタ３のベース４
８に接続される。トランジスタ４２のゲートは、トラン
ジスタ４のゲート５２に接続される。トランジスタ５４
と５６によって、トランジスタ６と７にベース／ゲート
の駆動が与えられる。トランジスタ５４のドレイン５８
は出力端子２６に接続され、一方ソース６０はトランジ
スタ６のベース６２と抵抗６４を介してアース線３６に
接続される。トランジスタ５４のゲート６６はノード７
０でトランジスタ５６のソース６８に接続される。

【００１５】トランジスタ３と４は、トランジスタ４２
を介してトランジスタ７２、７４、７６および７８によ
って構成されるＮＡＮＤゲートに接続される。トランジ
スタ７２は、ＶＣＣ０　線２２に接続されたソース８０
を有するｐチャンネル電界効果トランジスタである。ド
レイン８２はノード８４でトランジスタ４２のゲート５
０に接続される。トランジスタ７２のゲート８６は、ノ
ード８６でトランジスタ７８のゲート９０に接続される
。トランジスタ７４は、またＶＣＣ０　線２２に接続さ
れたそのソースを有するｐチャンネル電界効果トランジ
スタである。トランジスタ７４のゲート９２は、ノード
９４（入力Ａ）に接続され、このノード９４はまたトラ
ンジスタ７６のゲート９６に接続される。トランジスタ
７４のドレイン９８は、ノード８４でｐチャンネルのト
ランジスタ１０２のソース１００に接続される。トラン
ジスタ１０２のドレイン１０４は、トランジスタ７６の
ドレイン１０６に接続される。トランジスタ７６のソー
ス１０８は、トランジスタ７８のドレイン１１０に接続
される。 トランジスタ１０２のゲート１１２はノード１１４に接
続され、一方トランジスタ７８のドレイン１１６はノー
ド１１８に接続されてＮＡＮＤゲートを完成する。

【００１６】下部出力トランジスタ６と７は、トランジ
スタ５４と５６を介してトランジスタ１２０、１２２、
１２４および１２６によって構成されるＮＯＲゲートに
接続される。トランジスタ１２０と１２２はｐチャンネ
ルの電界効果トランジスタであり、一方トランジスタ１
２４と１２６はｎチャンネルの電界効果トランジスタで
ある。トランジスタ１２０のソース１２８はＶＣＣ０　
に接続され、一方トランジスタ１２０のドレイン１３２
はドレイン１２２のソース１３４に接続される。トラン
ジスタ１２０のゲート１３６は、ＧＺ入力端子１３８に
接続される。トランジスタ１２２のドレイン１４０は、
トランジスタ５６のドレイン１４２に接続される。トラ
ンジスタ１２２のゲート１４４は、入力端子Ａ９４とト
ランジスタ１２４のゲート１４６に接続される。トラン
ジスタ１２４のドレイン１４８は、トランジスタ７のゲ
ート１５０に接続される。トランジスタ１２４のソース
１５２は、ＧＮＯ０　線３６に接続される。同様に、ト
ランジスタ１２６のドレイン１５４はトランジスタ７の
ゲート１５０に接続され、一方トランジスタ１２６のソ
ース１５６はＧＮＤ０　線３６に接続される。トランジ
スタ１２６のゲート１５８は、入力ＧＺ端子１３８に接
続され、ＮＯＲゲートを完成する。

【００１７】コレクタ１６２をそのベース１６４接続し
たトランジスタ１６０によって、ダイオードが形成され
る。このベースは、たまノード７０に接続される。エミ
ッタ１６６は、ＮＯＲゲートと共にトランジスタ７のゲ
ート１５０に接続される。電界効果トランジスタである
ターンオフ・トランジスタ１６８は、トランジスタ４２
のドレイン４６とトランジスタ３のベース４８に接続さ
れたそのベース４８を有する。トランジスタ１６８のソ
ース１７４は、トランジスタ７のドレイン４０とＧＮＤ
０　線３６に接続される。ｎチャンネルの電界効果トラ
ンジスタである第２ターンオフ・トランジスタ１７６は
、ベースを横切ってトランジスタ３のエミッタに接続さ
れる。ドレイン１７８は、トランジスタ３のベース４８
に接続される。トランジスタ１７６のソース１８０は出
力端子２６に接続され、一方ゲート１８２はＶＣＣ０　
線２２に接続される。

【００１８】トランジスタ１８４は、Ｈ−Ｌの出力電圧
の遷移において時間による電流の変化（ｄｉ／ｄｔ）を
制限する機能を果たす。トランジスタ１８４は、ノード
３０に接続されたそのドレイン１８６を有するｎチャン
ネルの電界効果トランジスタである。ゲート１８８はＧ
ＮＤ０　線３６に接続され、一方ソース１９０はＧＮＤ
０　線１９２に接続される。ｐチャンネルのトランジス
タである同様のトランジスタ１９４は、ＨからＬへの遷
移の場合に時間による電流の変化（ｄｉ／ｄｔ）を制限
する。トランジスタ１９４のソース１９８は、ＶＣＣ１
　線１９６に接続される。トランジスタ１９４のゲート
２００とタンク２０２、は各々ＶＣＣ０　線２２に接続
される。トランジスタ１９４のドレイン２０４は、ノー
ド８４に接続される。ＬからＨへのエッジ・レート制御
回路は、ｐチャンネルの電界効果トランジスタであるト
ランジスタ２１０、ｎチャンネルの電界効果トランジス
タであるトランジスタ２１２およびコンデンサ２１４を
有する。トランジスタ２１０のソース２１６はＶＣＣ０
　に接続され、一方そのドレイン２１８はトランジスタ
２１２のドレイン２２０接続される。トランジスタ２１
０のゲート２２２は、ＨからＬへの基準電圧線２２４に
接続される。トランジスタ２１２のゲート２２６は、ト
ランジスタ１２２のドレイン１４０とトランジスタ５６
のドレイン１４２に接続される。トランジスタ２１２の
ソース２２８は、ノード７０に接続されると共に今度は
コンデンサ２１４の第１プレート２３０に接続される。 コンデンサ２１４の第２プレート２３２は、出力端子２
６に接続される。

【００１９】ＨからＬへの遷移中、トランジスタ２３８
によってトランジスタ５６が動作され、ノード７０の電
圧遷移を増速する。トランジスタ２３８はｐチャンネル
の電界効果トランジスタであり、そのソース２４０はＶ
ＣＣ０　線２２に接続され、そのドレイン２４２はトラ
ンジスタ５６のゲート２４８に接続される。ゲート２５
０は反転入力ノード２５２に接続される。

【００２０】ＬからＨへのエッジ・レート制御回路は、
トランジスタ２５４、２５６、２５８、２６０および２
６２とコンデンサ２６４を有する。トランジスタ２５４
は、そのソース２６６がＧＮＤ０　線３６に接続された
電界効果トランジスタである。トランジスタ２５４のゲ
ート２６８は、ＬからＨへの基準電圧線２７０に接続さ
れる。トランジスタ２５４のドレイン２７４はトランジ
スタ２５６のドレイン２７４に接続される。トランジス
タ２５６はｐチャンネルの電界効果トランジスタであり
、そのゲート２７５はトランジスタ１０２と７６のそれ
ぞれのドレイン１０４と１０６に接続される。トランジ
スタ２５６のソース２７８は、ノード８４に接続される
。 トランジスタ２５８は、そのソース２８０がＧＮＤ０　
線３６に接続された電界効果トランジスタである。トラ
ンジスタ２５８のゲート２８２はＧＺ入力線１３８に接
続される。ドレイン２８４は、ノード１１４でトランジ
スタ１０２のゲート１１２に接続される。トランジスタ
２６０は、そのドレイン２８６をまたノード１１４に接
続された電界効果トランジスタである。トランジスタ２
６０のゲート２８８は反転入力線２５２に接続され、一
方そのソース２９０はＧＮＤ０　線３６に接続される。 トランジスタ２６２はｐチャンネルの素子であり、その
ドレイン２９２はノード１１４に接続され、そのゲート
２９４はノード８４に接続され、そのソース２９６はＶ
ＣＣ０　線２２に接続される。最後に、コンデンサ２６
４の第１プレート２９８はノード８４に接続され、この
コンデンサ２６４の第２プレート３００は出力端子２６
に接続される。

【００２１】トランジスタ３０２と３０４によって、Ｇ
Ｚ入力端子１３８に接続されたインバータが形成される
。トランジスタ３０２は、そのソース３０６がＶＣＣ０
　線２２に接続されたｐチャンネルの電界効果トランジ
スタである。トランジスタ３０２のゲート３０８はＧＺ
入力線１３８に接続され、ドレイン３１０はトランジス
タ３０４のドレイン３１２に接続される。トランジスタ
３０４は、そのゲート３１４がＧＺ入力端子１３８に接
続されたｎチャンネルの電界効果トランジスタである。 トランジスタ３０４のソース３１６は、ＧＮＤ０　線３
６に接続される。トランジスタ３０２のドレイン３１０
とトランジスタ３０４のドレイン３１２は、ノード８８
に接続されと共にトランジスタ３２０のゲート３１８に
接続される。トランジスタ３２０は、そのソース３２２
がＶＣＣ０　線２２に接続されたｐチャンネルの電界効
果トランジスタである。トランジスタ３２０のドレイン
３２４はトランジスタ２３８のドレイン２４２とトラン
ジスタ３２８のドレイン３２６に接続される。トランジ
スタ３２８は、そのゲート３３０がノード７０に接続さ
れ、そのソース３３２がＧＮＤ０線３６に接続されたｎ
チャンネルの電界効果トランジスタである。

【００２２】入力Ａは、トランジスタ３３４と３３６に
よって反転される。トランジスタ３３４は、そのソース
３３５がＶＣＣ０　線２２に接続され、そのゲート３３
８入力Ａ端子９４に接続され、そのドレイン３４０がト
ランジスタ３３６のドレイン３４２に接続されたｐチャ
ンネルの電界効果トランジスタである。トランジスタ３
３６は、そのゲート３４４が入力Ａ端子９４に接続され
、そのソース３４６がＧＮＤ０　線３６に接続されたｎ
チャンネルの電界効果トランジスタである。トランジス
タ３３４のドレイン３４０とトランジスタ３３６のドレ
イン３４２は、トランジスタ２３８のゲート２５０とト
ランジスタ２６０のゲート２８８に接続される。

【００２３】図１および２に示す出力バッファ回路の動
作を詳細に説明する。本発明の出力バッファはトリステ
ート、非反転出力バッファであり、これは、好適な実施
例では、ＢｉＣＭＯＳ回路として実行される。しかし、
本発明はまたＣＭＯＳまたはＴＴＬ回路を使用しても実
行することができることに留意することが重要である。 入力Ａはデータを受け取り、一方ＧＺ入力は出力バッフ
ァのトリステート動作を制御する。

【００２４】入力Ａに対するデータ入力は、トランジス
タ３４４と３３６によって構成されるインバータによっ
て反転される。同様に、活性Ｌトリステート・イネーブ
ル信号ＧＺは、トランジスタ３０２と３０４によって反
転される。トランジスタ７２、７４、７６および７８に
よって構成されるＮＡＮＤゲートは、トリステート・モ
ードで上部出力トランジスタ３と４をオフするのに必要
な論理を実行する。トランジスタ１２０、１２２、１２
４および１２６によって構成されるＮＯＲゲートは、ト
リステート・モードで下部出力トランジスタ６と７をオ
フするのに必要な論理を実行する。

【００２５】入力Ａに加えられたデータがＨの状態（論
理「１」）になると、出力端子２６の出力がトランジス
タ３のベース・エミッタ間の電圧低下（Ｖｂｅ）をＶＣ
Ｃ０　から差し引いた電圧（ＶＣＣ０　−Ｖｂｅ）達す
る迄、トランジスタ４２はトランジスタ３のベース４８
を駆動し、この時点でトランジスタ３はオフする。出力
２６は、次に出力トランジスタ４によって電圧ＶＣＣ０
　に引き寄せられる。同様にして、ゲート入力Ａに加え
られた入力がＬになると、ＧＮＤ０　の電圧とトランジ
スタ６のベース・エミッタの間電圧（Ｖｂｅ）を加えた
電圧（ＧＮＤ０　＋Ｖｂｅ）に出力端子２６の出力電圧
が達する迄、トランジスタ５４はトランジスタ６のベヒ
ス６２を駆動し、次にオフしてトランジスタ６の飽和を
防止する。出力トランジスタ７は、次に出力端子２６の
電圧を一貫してアースに引き寄せ、その結果、この出力
電圧は出力バッファ１２の負荷を加えている素子とのイ
ンターフェースを行うのに必要なＬの出力電圧（Ｖｏ１
）を満足する。

【００２６】トランジスタ７のゲートに接続されたトラ
ンジスタ１６０によって形成されるダイオードによって
、トランジスタ６と７はいずれも畧同じしきい値でオン
され、その結果、これらのトランジスタは出力電圧のス
ルー（ｓｌｅｗｉｎｇ）の間この負荷を共有する。もし
そうでなければ、トランジスタ７のみがより遅いエッジ
・レートでオンし、これによって条件がもっと悪い間（
ｄｕｒｉｎｇ　ｗｏｒｓｅ　ｃａｓｅ　ｃｏｎｄｉｔｉ
ｏｎｓ）　Ｈ−Ｌの出力電圧の遷移を一層変化させる。 抵抗６４は、トランジスタ６のターンオフ素子である。 トランジスタ１６８と１７６は、トランジスタ３用のタ
ーンオフ素子である。トリステート・モードの場合、ト
ランジスタ１６８と４２はオフされ、トランジスタ３の
ベース４８がフロートすることを可能にして出力を不能
にする。トランジスタ１７６はトランジスタのベース４
８とエミッタ２４を短絡させてトリステート・モードで
トランジスタ３がバスに負荷を加えることを制限する。

【００２７】Ｈ−Ｌの出力電圧の遷移に於ける一時的な
電流の制限（ｄｉ／ｄｔ）は、トランジスタ１８４によ
って実行される。一時的な電流を制限することによって
、アース線および供給電圧線における電圧のスパイクが
減少し、これによってクロストークが削減される。トラ
ンジスタ１８４のゲート１８８は大きな出力電流を保持
している「汚れた」アースＧＮＤ０　に接続され、一方
ソース１９０は第２の負荷の小さいアースＧＮＤ１　に
接続される。ＧＮＤ０　線３６のインダクタンスを横切
る電圧は、出力のスルーの間トランジスタ６を介する電
流の時間による電流の変化（ｄｉ／ｄｔ）に比例し、こ
れが一般的に約１．２Ｖであるトランジスタ１８４のし
きい値に達すると、このトランジスタ１８４をオンする
ソース対ゲート電圧として現れる。トランジスタ１８４
がオンすると、これはノード７０をより小さくし、これ
によってトランジスタのベース６２に供給される電流を
小さくする。このことによって、一時的な電圧ｄｉ／ｄ
ｔとＧＮＤ０　線３６のインダクタンスを横切る電圧の
スパイクが制限される。

【００２８】同時に切り替えを行う状況で、複数の素子
が出力端子２６で切り替えを行うと、トランジスタ１８
４は、アースのリード線のインダクタンスおよび同時に
出力端子２６が切り替えを行っている素子の数によって
、Ｈ−Ｌのエッジ・レートを順応的に制御し、これによ
って、出力のアースのノイズ・スパイクを受入可能な限
度、一般的には１．５Ｖ未満に保持する。もしパッケー
ジのインダクタンスが受け入れ可能であり、切り替えを
行っている出力負荷の数がトランジスタ１８４を十分オ
ンするだけの電圧スパイクを発生するのに十分でなけれ
ば、出力のエッジ・レートに対する効果はない。このよ
うな状況では、この回路は入力可能で正確な過渡電流（
ｄｉ／ｄｔ）の限度を有し、もし（ｄｉ／ｄｔ）の限度
がＧＮＤ０　線３６の過剰なノイズ・スパイクのために
必要でなければ、性能上のペナルティーは存在しない。 以前の制限方法を使用していれば、このような制限が必
要であろうとなかろうと、時には大きなペナルティーが
性能上支払われた。

【００２９】同様にして、一時的な電流によってＶＣＣ
０　線２２に発生したノイズは、トランジスタ１９４に
よって制限される。ソース１９８は、負荷の少ないＶＣ
Ｃ１　線１９６に接続される。トランジスタ１９４はＶ
ＣＣ０　２２の過渡電流（ｄｉ／ｄｔ）のノイズを検出
し、これに応答してトランジスタ４２に対する駆動およ
びしたがって出力トランジスタ３と４に対する駆動を小
さくする。

【００３０】時間の経過による電圧の一定の変化（ｄｖ
／ｄｔ）が一定の電流によって充電されたコンデンサの
両端に現れ、時間の経過によるこの電圧の変化（ｄｖ／
ｄｔ）は充電電流の大きさに比例するという原理に基づ
いて、エッジ・レートの制御を行う。トランジスタ２１
０のゲート２２２は線２２４によって基準電圧Ｖｈ１に
接続され、これによってＨ−Ｌエッジ・レートを制御す
る電流を設定する。出力端子２６の出力電圧がＬの論理
状態に駆動されるべきである場合のみ、トランジスタ２
１２はトランジスタ２１０を通る電流をノード７０にゲ
ートする。出力電圧のＨ−Ｌのスルー中、ノード７０は
トランジスタ２１０を通る電流によってＨに引き寄せら
れる。出力がＬにスルーし始めると、大部分の電流を使
用してノード７０と出力端子２６の間に接続されたコン
デンサ２１４を充電する。もし出力端子２６の出力電圧
が、コンデンサ２１４が電流によって充電されることが
できるよりも速くスルーしようとすれば、コンデンサ２
１４の両端の電圧によって、電圧ノード７０が強制的に
より低くされ、これによってトランジスタ５４がオフし
、出力端子２６におけるスルー・レートを小さくする。

【００３１】出力端子２６に現れる出力電圧のエッジ・
レートは、トランジスタ２１０によって設定された電流
に比例し、コンデンサ２１４の値に反比例する。もしト
ランジスタ２１０のゲート２２２の電圧が一定であれば
、トランジスタ２１０によって設定された電流は、温度
、供給電圧ＶＣＣおよびプロセスと共に変化する。更に
、トランジスタ７、６および５４の伝達特性が変化する
。（１）供給電圧ＶＣＣが小さくなるにしたがって増加
する。（２）弱いプロセスと共に増加する、および（３
）温度と共に増加する、という特性を有する基準電圧Ｖ
ｈ１を端子２２４に印加することによって、性能上大き
な改良を達成することができる。このことは、オプショ
ンとしての基準電圧調整回路３５０によって行われる。

【００３２】エッジ・レートは、３つの方法、すなわち
（１）トランジスタ２１０のサイズを変更することによ
って基準を変更する、（２）コンデンサ２１４のサイズ
を変更する、または（３）基準電圧Ｖｈ１を変更するこ
とによって設定することができる。もしノード７０がエ
ッジ・レートが遅い場合に１００μＡ未満であるトラン
ジスタ２１０を流れる電流によってのみ充電されるなら
、トランジスタ６がオンを始める前にトランジスタ６の
エミッタ−ベース間電圧Ｖｂｅ＋トランジスタ５４のし
きい電圧に等しい電圧にノード７０が充電されている間
に、過剰な固有のチエーンが発生する。この欠点はノー
ド７０を急速に駆動してしきい値にオンし次いでこれを
オフすることのできる順応性のある増速回路によって解
決される。トランジスタ５６は、Ｈ−Ｌエッジ用の増速
素子である。出力端子２６に現れる出力電圧はＨである
がトランジスタ５６のゲート２４８はトランジスタ２３
８によってＨに保持され、このトランジスタのゲート２
４０は入力端子をＡに現れる反転入力信号によって駆動
されている。入力ＡがＬになって出力端子２６において
ＨとＬの遷移を必要とすると、トランジスタ２３８はオ
フしトランジスタ１２０と１２２はオンする。トランジ
スタ１２０、１２２および５６を介して供給されるＨの
電流によって、ノード７０は急速にＨに引き寄せられる
。トランジスタ３２８はトランジスタ５４をミラーし、
その結果、トランジスタ５４がオンしはじめると、電流
はトランジスタ３２８に流れてトランジスタ５６のゲー
ト２４８の駆動を小さくし、これによってトランジスタ
５６をオフする。従って、ノード７０は出力トランジス
タ６と７のオンを行うしきい値に急速に充電されてしま
う。 この点で、出力端子２６のＨからＬへの遷移はトランジ
スタ２１０の電流とコンデンサ２１４の値によって制御
される。

【００３３】トランジスタ３２０はトリステートからの
Ｈ−Ｌの遷移に備えて、トリステート・モードでトラン
ジスタ５６のゲート２４８をＨに引き寄せる。この回路
によって、１．５ｖ／ｎｓ未満のエッジ・レートにおい
て固有の遅延は４または５ｎｓだけ小さくされる。同様
に、Ｌ−Ｈのエッジ・レートは充電電流を設定するトラ
ンジスタ２５４とこの充電電流を切り替えるトランジス
タ２５６によって制御される。この場合のトランジスタ
２５４のゲート２６８は線２７０によってＬないしＨの
基準電圧Ｖ１ｈに接続される。基準電圧Ｖｈ１と同様に
、基準電圧Ｖ１ｈは変化する供給電圧、プロセスおよび
温度をオプションの基準電圧調整回路３５０によって補
償するように制御された電圧とすることができる。コン
デンサ２６４はコンデンサ２１４と類似したものであり
、出力のスルー・レートを検出する。トランジスタ１０
２は増速素子であり、トランジスタ２５８と２６０によ
って駆動される。トランジスタ２６０にはトランジスタ
４の電流をミラーし、上で議論したのと同じ方法で増速
回路を遮断する。

【００３４】基準電圧線２２４と２７０を外部のピンに
取出すことにより、本発明の出力バッファのエッジ・レ
ートを外部からプログラムすることができる。例えば、
エッジ・レートの特性は、駆動された回路から制御する
ことができる。例え基準電流内の小さな不活性電流が望
ましくないとしても、電流ソーストランジスタ２１０と
２５４のゲートはそれぞれＧＮＤ０　とＶＣＣ０　に接
続されて全ての不活性な電流を除去し、しかし、例えこ
れがＶＣＣ、温度およびプロセスの変動に対して補償さ
れていなくても、なお制御されたエッジ・レートを与え
る。並列に接続されたサイズの異なる２個の電流ソース
・トランジスタのゲートを切り替えることにより、論理
信号を使用して動作中にエッジ・レートを変化させるこ
とができる。更に、各エッジ（Ｌ−ＨおよびＨ−Ｌ）は
独立して制御されているので、１つの高速エッジと１つ
の低速エッジを有することが可能である。

【００３５】本発明の好適な実施例とその利点を上の詳
細な説明で明らかにしたが、本発明はこれらに限定され
るものではなく、上記の請求項の範囲と精神のみによっ
て限定されるものである。以上の記載に関連して、以下
の各項を開示する。 １．所望の電圧水準を与える電圧供給線；入力に応答し
て制御信号ノードに制御信号を発生する駆動制御回路；
上記の制御信号に応答して出力ノードを上記の電圧水準
に引き寄せる出力回路；および上記の駆動制御回路に接
続され、上記の電圧供給線の電圧スパイクを検出し上記
の電圧スパイクに応答して上記の制御信号を変化させる
過渡電流制御回路；によって構成されることを特徴とす
る出力バッファ。

【００３６】２．上記の駆動制御回路は、上記の入力に
応答して上記の電圧供給線を上記の制御信号ノードに接
続するように動作可能なトランジスタによって構成され
ることを特徴とする前記項１記載の出力バッファ。 ３．上記の出力ノードの電圧の遷移の間上記の出力信号
が制御されたエッジ・レートを有するように、上記の制
御信号を変化させるエッジ・レート制御回路によって更
に構成されることを特徴とする前記項１記載の出力バッ
ファ。

【００３７】４．上記のトランジスタは第１トランジス
タによって構成され、上記の過渡電流制御回路は上記の
電圧供給線の過渡電圧によって動作され、上記の第１ト
ランジスタを駆動し、上記の過渡電圧に応答して上記の
制御信号を調整するように動作可能な第２トランジスタ
によって構成されることを特徴とする前記項２記載の出
力バッファ。

【００３８】５．上記のトランジスタは、上記の電圧供
給線に接続されたソースと上記の制御信号ノードに接続
されたドレインを有するｐチャンネルのトランジスタに
よって構成されることを特徴とする前記項４記載の出力
バッファ。 ６．上記の電圧水準は正の電圧水準であり、上記の第２
トランジスタは、上記の電圧供給線に接続されたゲート
、第２電圧供給線に接続されたソース、および上記の第
１トランジスタのゲートに接続されたドレインを有する
ｐチャンネルのトランジスタによって構成されることを
特徴とする前記項３記載の出力バッファ。

【００３９】７．所望の電圧水準を与える電圧供給線；
入力に応答して制御信号ノードに制御信号を発生する駆
動制御回路；上記の制御信号に応答して出力ノードを上
記の電圧水準に引き寄せる出力回路；および上記の駆動
制御回路に接続され、上記の出力ノードの電圧の遷移の
間上記の出力信号が制御されたエッジ・レートを有する
ように、上記の制御信号を変化させるエッジ・レート制
御回路；によって構成されることを特徴とする出力バッ
ファ。

【００４０】８．上記のエッジ・レート制御回路は：上
記の駆動制御回路を上記の出力ノードに接続するコンデ
ンサであって、上記のコンデンサに印加される電流の関
数として上記の出力信号の電圧の遷移を制御する上記の
コンデンサ；および基準電圧の関数として上記の電流を
選択的に印加する回路；によって構成されることを特徴
とする前記項７記載の出力バッファ。

【００４１】９．上記の電流を選択的に印加する上記の
回路は、上記の電流を上記の基準電圧の関数として設定
する第１トランジスタと上記の電流を上記のコンデンサ
に切り替える第２トランジスタによって構成されること
を特徴とする前記項８記載の出力バッファ。 １０．　上記の駆動制御回路は、上記の入力に応答して
上記の電圧供給線を上記の制御信号ノードに接続するよ
うに動作可能なトランジスタによって構成されることを
特徴とする前記項９記載の出力バッファ。

【００４２】１１．　トリステート・イネーブル入力端
子；データ入力端子； 第１電圧供給線； 第２電圧供給線； 第１アース線； 第２アース線； 上記のトリステート・イネーブル端子に接続された第１
入力と上記のデータ入力端子に接続された第２入力を有
する入力論理回路；上記の入力論理回路に接続されたＬ
からＨへの駆動制御回路；上記の入力論理回路に接続さ
れたＨからＬへの駆動制御回路；ＬからＨへの基準電圧
、上記の出力端子および上記のＬからＨへの駆動制御回
路に接続されたＬからＨへの電圧遷移検出回路；Ｈから
Ｌへの基準電圧、上記の出力端子および上記のＨからＬ
への駆動制御回路に接続された出力に接続されたＨから
Ｌへの電圧遷移検出回路；上記の第１電圧供給電圧線、
第２供給電圧線および上記のＬからＨへの駆動制御回路
に接続されたＬからＨへの電流遷移検出回路；上記の第
１アース線、上記の第２アース線、および上記のＨから
Ｌへの駆動制御回路に接続されたＨからＬへの電流遷移
検出回路；上記のＬからＨへの駆動制御回路、上記の第
２供給電圧線および上記の出力端子に接続された上部出
力駆動回路；および上記のＨからＬへの駆動制御回路、
上記の第２アース線および上記の出力端子に接続された
下部出力駆動回路；によって構成されることを特徴とす
る出力バッファ。

【００４３】１２．　上記の上部出力駆動回路は：上記
の第２供給電圧線に接続されたコレクタ、ＬからＨへの
駆動制御回路に接続されたベースおよび上記の出力端子
に接続されたエミッタを有するバイポーラ・トランジス
タ：および上記の第２供給電圧線に接続された第１ソー
ス／ドレイン、ＬからＨへの駆動制御回路に接続された
ベースおよび上記の出力端子に接続された第２ソース／
ドレインを有する電界効果トランジスタ；によって構成
されることを特徴とする前記項１１記載の出力バッファ
。

【００４４】１３．　上記の下部出力駆動回路は：上記
の出力端子に接続されたコレクタ・上記のＨからＬへの
駆動制御回路に接続されたベースおよび上記の第２アー
ス線に接続されたエミッタを有するパイポーラ・トラン
ジスタ；および上記の出力端子に接続された第１ソース
／ドレイン、上記のＨからＬへの駆動制御回路に接続さ
れたゲートおよび上記の第２アース線に接続された第２
ソース／ドレインを有する電界効果トランジスタ；によ
って構成されることを特徴とする前記項１２記載の出力
バッファ。

【００４５】１４．　上記のＨからＬへの駆動制御回路
は、上記の出力端子に接続された第１ソース／ドレイン
、上記入力論理回路に接続されたゲートおよび上記の下
部出力駆動回路の上記のバイポーラ・トランジスタの上
記のベースに接続された第２ソース／ドレインを有する
ＨからＬへの駆動電界効果トランジスタを有することを
特徴とする前記項１３記載の出力バッファ。

【００４６】１５．　上記のＨからＬへの電流遷移検出
回路は、上記の駆動電界効果トランジスタの上記のゲー
トに接続された第１ソース／ドレイン、上記の駆動電界
効果トランジスタに接続されたゲート、上記の第２アー
ス線に接続されたゲートおよび上記の第１アース線に接
続された第２ソース／ドレイン領域を有する検出電界効
果トランジスタによって構成されることを特徴とする前
記項１４記載の出力バッファ。

【００４７】１６．　上記のＬからＨへの駆動制御回路
は、上記の第２供給電圧線に接続された第１ソース／ド
レイン、上記の入力論理回路に接続されたゲートおよび
上記の上部出力駆動回路の上記のバイポーラ・トランジ
スタの上記のベースに接続された第２ソース／ドレイン
を有するＬからＨへの駆動電界効果トランジスタを有す
ることを特徴とする前記項１２記載の出力バッファ。

【００４８】１７．　上記のＬからＨへの電流遷移検出
回路は、上記の第１供給電圧線に接続された第１ソース
／ドレイン、上記の第２供給電圧線に接続されたゲート
および上記の駆動電界効果トランジスタの上記のベース
に接続された第２ソース／ドレインを有する検出電界効
果トランジスタによって構成されることを特徴とする前
記項１６の出力バッファ。

【００４９】１８．　上記のＨからＬへの電圧遷移回路
は：上記の第２供給電圧線に接続された第１ソース／ド
レインと上記のＨからＬへの基準電圧に接続されたゲー
トを有する電流設定電界効果トランジスタ；上記の電流
設定トランジスタの第２ソース／ドレインに接続された
第１ソース／ドレイン、および上記の入力論理回路に接
続されたゲートを有するゲート動作を行う電界効果トラ
ンジスタ；および上記のゲート動作を行うトランジスタ
の第２ソース／ドレインに接続された第１プレートと上
記の出力端子に接続された第２プレートを有するコンデ
ンサ；によって構成されることを特徴とする前記項１１
記載の出力バッファ。

【００５０】１９．　上記のＬからＨへの電圧遷移検出
回路は：上記の第２アース線に接続された第１ソース／
ドレインと上記のＬからＨへの基準電圧に接続されたゲ
ートを有する電流設定電界効果トランジスタ；上記の電
流設定トランジスタの第２ソース／ドレインに接続され
た第１ソース／ドレインおよび上記の論理入力回路に接
続されたゲートを有するゲート動作を行う電界効果トラ
ンジスタ；および上記のゲート動作を行うトランジスタ
の第２ソース／ドレインに接続された第１プレートと上
記の出力端子に接続された第２プレートを有するコンデ
ンサ；によって構成されることを特徴とする前記項１１
記載の出力バッファ。

【００５１】２０．　上記の入力論理回路を介して上記
の第２電圧供給線に切り替え可能に接続された第１ソー
ス／ドレインと上記のＨからＬへの駆動電界効果トラン
ジスタの上記のゲートに接続された第２ソース／ドレイ
ンを有する第１増速電界効果トランジスタ；上記の第２
電圧供給線に接続された第１ソース／ドレイン、上記の
入力論理回路に接続されたゲートおよび上記の第１増速
電界効果トランジスタのゲートに接続された第２ソース
／ドレインを有する第２増速電界効果トランジスタ；お
よび上記の第１増速電界効果トランジスタの上記のゲー
トに接続された第１ソース／ドレイン、上記のＨからＬ
への駆動電界効果トランジスタ上記のゲートに接続され
たゲートおよび上記の第２アース線に接続された第２ソ
ース／ドレインを有する遮断電界効果トランジスタ；を
有するＨからＬへの遷移増速回路によって更に構成され
ることを特徴とする前記項１８記載の出力バッファ。

【００５２】２１．　上記の入力論理回路を介して上記
の第２アース線に切り替え可能に接続された第１ソース
／ドレインと上記のＬからＨへの駆動電界効果トランジ
スタの上記のゲートに接続された第２ソース／ドレイン
を有する第１増速電界効果トランジスタ；上記の第１増
速トランジスタのゲートに接続された第１ソース／ドレ
イン、上記の入力論理回路に接続されたゲートおよび上
記の第２アースに接続された第２ソース／ドレインを有
する第２増速電界効果トランジスタ；および上記の第２
電圧供給線に接続された第１ソース／ドレイン、上記の
第１増速トランジスタの上記の第２ソース／ドレインと
上記のＬからＨへの駆動トランジスタの上記のゲートに
接続されたゲートおよび上記の第１増速トランジスタの
上記のゲートに接続された第２ソース／ドレインを有す
る遮断電界効果トランジスタ；を有するＬからＨへの遷
移増速回路によって更に構成されることを特徴とする前
記項１９記載の出力バッファ。

【００５３】２２．　所望の第１電圧水準を与える第１
電圧供給線；所望の第２電圧水準を与える第２電圧供給
線；第１入力に応答して第１制御信号ノードに第１制御
信号を発生する第１駆動制御回路；第２入力に応答して
第２制御信号ノードに第２制御信号を発生する第２駆動
制御回路；上記の第１制御信号に応答して出力ノードを
上記の所望の第１電圧水準に引き寄せる第１出力回路；
上記の第２制御信号に応答して上記の出力ノードを上記
の第２電圧水準に引き寄せる第２出力回路；上記の第１
駆動制御回路に接続され、上記の第１電圧供給線の電圧
スパイクを検出すると共にこの電圧スパイクに応答して
第１制御信号を変化させる第１過渡制御回路；上記の第
２駆動制御回路に接続され、上記の第２供給線の電圧ス
パイクを検出すると共にこの電圧スパイクに応答して第
２制御信号を変化させる第２過渡電流制御回路；上記の
第１駆動制御回路に接続され、上記の出力ノードの電圧
が上記の第１電圧水準に向かって遷移する間上記の出力
信号が制御されたエッジ・レートを有するように、上記
の第１制御信号を変化させる第１エッジ・レート制御回
路；および上記の第２駆動制御回路に接続され、上記の
出力ノードの電圧が上記の第２電圧水準に向かって遷移
する間上記の出力信号が制御されたエッジ・レートを有
するように、上記の第２制御信号を変化させる第２エッ
ジ・レート制御回路；によって構成されることを特徴と
する出力バッファ。

【００５４】２３．　電圧供給線に所望の電圧水準を与
えるステップ；入力に応答して制御信号ノードに制御信
号を発生するステップ；上記の制御信号に応答して出力
ノードを上記の電圧供給線の電圧水準に引き寄せるステ
ップ；および上記の電圧供給線の電圧スパイクを検出し
、この電圧スパイクに応答して制御信号を変化させるス
テップ；によって構成されることを特徴とする出力負荷
の駆動方法。

【００５５】２４．　上記の出力ノードの電圧の遷移の
間出力信号が制御されるエッジ・レートを有するように
、上記の制御信号を変化させるステップによって更に構
成されることを特徴とする前記項２３記載の方法。 ２５．　電圧供給線の電圧スパイクを検出する上記のス
テップは、上記の電圧供給線の過渡電圧に応答してトラ
ンジスタを動作して制御信号を変化させるステップによ
って構成されることを特徴とする前記項２３記載の方法
。

【００５６】２６．　上記の出力信号が制御されたエッ
ジを有するように上記の制御信号を変化させる上記のス
テップは：コンデンサに印加された電流の関数として出
力信号の電圧の遷移を制御するために、コンデンサを充
電するステップ；および基準電圧の関数として上記のコ
ンデンサに選択的に電流を印加するステップ；によって
構成されることを特徴とする前記項２４記載の方法。

【００５７】２７．　第１線（２２）の電圧と第２線（
３６）の電圧の間で変化する出力信号を発生する出力バ
ッファが提供される。第１出力回路（３、４）を設け、
出力端子（２６）を第１線（２２）の電圧に引き寄せる
。 第２出力回路（６、７）を設け、これに対する入力に応
答して出力端子（２６）を第２線（３６）の電圧に引き
寄せる。第１フィードバック回路（２、８）を設け、第
１線（２２）の電圧スパイクを検出し、これに応答して
第１出力回路は（３、４）に対する入力を変化させる。 第２フィードバック回路（５、９）を設け、第２線（３
６）の電圧スパイクを検出し、これに応答して第２出力
回路は（６、７）に対する入力を変化させる。

【図面の簡単な説明】

【図１】本発明による出力バッファの機能ブロック図で
ある。

【図２】図１の出力バッファの好適な実施例の概略電気
図である。

【符号の説明】

１　　入力論理回路 ２、５　　駆動論理回路 ３、４　　上部駆動トランジスタ ６、７　　駆動トランジスタ ８、９　　電流遷移検出回路 １０、１１　　電圧遷移検出回路 １２　　出力バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　所望の電圧水準を与える電圧供給線；
   入力に応答して制御信号ノードに制御信号を発生する駆
   動制御回路；上記の制御信号に応答して出力ノードを上
   記の電圧水準に引き寄せる出力回路；および上記の駆動
   制御回路に接続され、上記の電圧供給線の電圧スパイク
   を検出し上記の電圧スパイクに応答して上記の制御信号
   を変化させる過渡電流制御回路；によって構成されるこ
   とを特徴とする出力バッファ。