JPH06296129A - エッジ速度を選択できるｃｍｏｓ出力バッファ回路 - Google Patents

エッジ速度を選択できるｃｍｏｓ出力バッファ回路

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JPH06296129A
JPH06296129A JP4265777A JP26577792A JPH06296129A JP H06296129 A JPH06296129 A JP H06296129A JP 4265777 A JP4265777 A JP 4265777A JP 26577792 A JP26577792 A JP 26577792A JP H06296129 A JPH06296129 A JP H06296129A
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James B Boomer
ジェイムズ・ビー・ブーマー
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Abstract

(57)【要約】 （修正有） 【目的】出力信号の高電位レベル低電位レベル間の遷移
の異なる立ち上り及び立ち下がり時間を選択できるよう
にし、出力バッファ回路で発生する雑音を最小にする。 【構成】複数のプルダウンプリドライバ抵抗器R1n,R2n,
R3nがプルダウンプリドライバ回路の並列経路に接続さ
れる。複数の異なる立ち下がり時間を得るために、各抵
抗値は低速で出力プルダウンドライバトランジスタN1を
ターンオンする。スイッチトランジスタPS1,PS2,PS3
は、それぞれ異なるプルダウンプリドライバ抵抗器R1n,
R2n,R3nを含む並列経路を選択するための各制御入力Vs
1,Vs2,Vs3を有する。プルアップ側も同様である。異なる
立ち上がり・立ち下がり時間は、出力Voutでの出力信号
の低・高電位レベル間の遷移に対しディジタル的にアド
レスして選択される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、出力での低電位レベル
及び高電位レベル間の出力信号遷移の異なる立ち上がり
時間及び立ち下がり時間を選択できる新しいＣＭＯＳ出
力バッファ回路に関する。選択できる並列の経路を有す
るエッジ速度制御回路が、ＣＭＯＳ出力バッファ回路に
組み込まれ、特定された異なる出力信号の立ち上がり時
間及び立ち下がり時間に対応する経路を選択するために
ディジタル的にアドレスされる。本発明は、特に出力信
号のエッジ速度を選択的に減少できる高速高レベル駆動
ＣＭＯＳ出力バッファ回路に適用できる。それにより本
発明は、大きな論理出力数に対する高レベル静的駆動能
力を維持しながら、出力バッファ回路から発生する電磁
的干渉／ラジオ周波数干渉（ＥＭＩ／ＲＦＩ）雑音を減
少する。
【０００２】
【従来の技術】入力Ｖinのデータ信号に応答して高電位
レベルと低電位レベルの出力信号を伝送する出力Ｖout
を有する従来のＣＭＯＳ出力バッファ回路を図１に示
す。出力プルアップドライバトランジスタＰ1 は、高電
位線路Ｖccから出力Ｖout へ電流を供給する。出力プル
ダウンドライバトランジスタＮ1 は、出力Ｖout から低
電位線路ＧＮＤへ電流を流す。入力Ｖinのデータ信号に
応答して出力プルアップドライバトランジスタＰ1 の導
通状態を制御するために、インバータ段Ｐ2，Ｎ2の形の
プルアッププリドライバ回路が出力プルアップドライバ
トランジスタＰ1 のゲート接続点に接続されている。入
力Ｖinのデータ信号に応答して出力プルダウンドライバ
トランジスタＮ1 の導通状態を制御するために、インバ
ータ段Ｐ3，N3 の形のプルダウンプリドライバ回路が出
力プルダウンドライバトランジスタＮ1 のゲート接続点
に接続されている。
【０００３】図１のＣＭＯＳ出力バッファ回路は、３状
態イネーブル信号入力ＯＥを有する３状態出力回路であ
る。３状態イネーブル信号入力バーＯＥは、直接プルダ
ウンプリドライバ３状態トランジスタＰ5，Ｎ5に接続さ
れ、かつインバータＩ4 を介してプルアッププリドライ
バ３状態トランジスタＰ4，Ｎ4に接続されている。バー
ＯＥ信号が低（ＯＥ信号が高）であるときは、３状態イ
ネーブル回路は、プルアッププリドライバ回路及びプル
ダウンプリドライバ回路の通常の動作に影響を与えな
い。したがって、出力プルアップドライバトランジス
タ、出力プルダウンドライバトランジスタ及び出力Ｖou
t は、通常の２状態モードで動作する。バーＯＥ信号が
高（ＯＥ信号が低）であるときは、出力プルアップドラ
イバトランジスタＰ1 及び出力プルダウンドライバトラ
ンジスタＮ1 は、ディスエーブルとされ出力Ｖout が高
インピーダンスとなる。
【０００４】出力Ｖout の高電位レベル低電位レベル間
の出力信号遷移の立ち上がり時間及び立ち下がり時間
は、各出力プルアップ及びプルダウンドライバトランジ
スタＰ1，Ｎ1の大きさ、すなわち各プルアップ及びプル
ダウンプリドライバ回路による該出力ドライバトランジ
スタＰ1，Ｎ1のスイッチング速度すなわち駆動速度と、
出力Ｖout で充電又は放電される負荷キャパシタンスの
大きさとの関数である。典型的には、出力信号のエッジ
速度すなわちスルーレート及び出力信号のエッジの立ち
上がり及び立ち下がり時間は、主に、出力プルアップ及
びプルダウントランジスタＰ1，Ｎ1の出力の大きさ及び
プルアップ及びプルダウンプリドライバ回路トランジス
タＰ2，Ｎ2，Ｐ3，Ｎ3の出力の大きさにより決定され
る。もっと最近の進歩したＣＭＯＳ出力バッファ回路
は、非常に高速のエッジ速度の高レベル駆動、高速出力
信号を特徴としている。このような出力信号の遷移時間
又はエッジ速度を制御するのに種々の回路技術が用いら
れている。
【０００５】例えば、ジェフリー・Ｂ・デービス（Ｊｅ
ｆｆｒｅｙ Ｂ．Ｄａｖｉｓ）の米国特許第４，９６
１，０１０号では、スイッチングにより誘導される雑音
を減少するのに、出力プルアップ及びプルダウントラン
ジスタを分岐してターンオンすることにより、出力信号
の遷移時間及びエッジ速度を制御している。１９９０年
２月２２日に出願された「スイッチングにより誘導され
る雑音を減少するための信号フィードフォワードを有す
る出力バッファ回路（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ Ｃ
ｉｒｃｕｉｔ ｗｉｔｈ Ｓｉｇｎａｌ Ｆｅｅｄ Ｆ
ｏｒｗａｒｄ ｆｏｒ Ｒｅｄｕｃｉｎｇ Ｓｗｉｔｃ
ｈｉｎｇ Ｉｎｄｕｃｅｄ Ｎｏｉｓｅ）」と題するデ
ービスの米国特許出願第４８３，９２７号では、フィー
ドフォワード信号を用いて出力プルアップ及びプルダウ
ントランジスタを初期に早くターンオンすることによ
り、遷移時間を引き伸ばし、かつエッジ速度を減少して
いる。デービスの米国特許第５，０３６，２２２号で
は、出力信号のエッジの遷移時間は引き伸ばされ、又は
出力で検出された電圧に応答しない。１９９１年９月１
７日に発行された「雑音対抗回路（Ａｎｔｉ−Ｎｏｉｓ
ｅ Ｃｉｒｃｕｉｔ）」と題するアラン・シー・ロジャ
ース（Ａｌａｎ Ｃ．Ｒｏｇｅｒｓ）の米国特許第５，
０４９，７６３号では、各出力ドライバトランジスタの
制御ゲート経路に接続された能動可変抵抗器として機能
する雑音対抗トランジスタにより出力ドライバトランジ
スタのターンオンを圧縮できる。雑音対抗トランジスタ
の導電性は、検出した電力線路の雑音と逆相に変化し、
接地からの跳ね返り又は該電力線路のＶccのだれに応答
して立ち上がり又は立ち下がり時間を有効に制御する。
【０００６】また、スルーレートを制御するためのフィ
ードバックコンデンサが線形バッファ回路に用いられて
いる。しかし、このような線形バッファ回路は、マイク
ロ秒（μＳ）の次元の非常に遅いエッジ速度を有する演
算増幅器であり、マイクロファラッド（μＦ）の次元の
フィードバックキャパシタンスを用いている。出願人の
知識では、高速スイッチングディジタル回路のエッジ速
度の制御には用いられておらず、用いる場合にも多くは
大きさの小さいピコファラッド（ｐＦ）の次元のもので
ある。このようなディジタル回路には、ディジタル的に
アドレスでき、エッジ速度を選択できる制御回路もまた
組み入れられていなかった。
【０００７】
【発明が解決しようとする課題】出力での高電位レベル
低電位レベル間の出力信号の遷移の異なる立ち上がり及
び立ち下がり時間を選択できるＣＭＯＳ出力バッファ回
路を提供することが本発明の目的の一つである。
【０００８】例えば該出力バッファ回路で発生するＥＭ
Ｉ／ＲＦＩ雑音を最小にするための用途に従って、出力
信号のエッジの異なる遷移時間を選択するためのディジ
タル的にアドレスできるエッジ速度制御回路を提供する
ことが本発明の他の目的である。
【０００９】大きな論理出力数を駆動する高レベル静的
駆動能力を維持しながら、異なる立ち上がり及び立ち下
がり時間を選択できるＣＭＯＳ出力バッファ回路を提供
することが本発明のもう一つの目的である。
【００１０】
【課題を解決するための手段】これらの成果を得るため
に、プルダウンプリドライバ段に接続された少なくとも
１個のプルダウンプリドライバ抵抗器を本発明は提供す
る。出力で高電位レベルから低電位レベルへ出力信号が
遷移する立ち下がり時間を制御するための出力プルダウ
ンドライバのターンオンを低速にするように該プルダウ
ンプリドライバ抵抗器の抵抗値が選択される。また、出
力プルダウンドライバの出力と制御ゲート接続点との間
に独立したプルダウンフィードバックコンデンサを接続
してもよい。該プルダウンフィードバックコンデンサの
キャパシタンス値は、出力プルダウンドライバのターン
オンを低速にするためのプルダウンプリドライバ抵抗器
と共に所望のＲＣ時定数を与えるように選択される。
【００１１】本発明によれば、プルアッププリドライバ
段に接続された少なくとも１個のプルアッププリドライ
バ抵抗器を出力バッファ回路が組み込んでよい。出力で
低電位レベルから高電位レベルへ出力信号が遷移する立
ち上がり時間を制御するための出力プルアップドライバ
のターンオンを低速にするように該プルアッププリドラ
イバ抵抗器の抵抗値が選択される。出力プルアップドラ
イバの出力と制御ゲート接続点との間に独立したプルア
ップフィードバックコンデンサを接続してもよい。該プ
ルアップフィードバックコンデンサのキャパシタンス値
は、出力プルアップドライバのターンオンを低速にする
ためのプルアッププリドライバ抵抗器と共に所望のＲＣ
時定数を与えるように選択される。
【００１２】一実施例において、本発明は、プルダウン
プリドライバ回路中の並列経路に接続された複数の少な
くとも第一及び第二のプルダウンプリドライバ抵抗器を
提供する。該プルダウンプリドライバ抵抗器は、出力プ
ルダウンドライバトランジスタのターンオンを低速に
し、出力で出力信号が高電位レベルから低電位レベルに
遷移する複数の少なくとも第一及び第二の異なる立ち下
がり時間を得るように選択された抵抗値をそれぞれ有す
る。複数の少なくとも第一及び第二のプルダウンプリド
ライバスイッチトランジスタが前記プルダウンプリドラ
イバ抵抗器に直列に接続されている。該スイッチトラン
ジスタは、ディジタルアドレス処理によりプルダウンプ
リドライバ抵抗器のそれぞれの並列経路を選択するスイ
ッチトランジスタ制御入力をそれぞれ有する。したがっ
て、出力で出力信号が高電位レベルから低電位レベルに
遷移するための異なる立ち下がり時間を選択できる。
【００１３】また、本発明は、プルアッププリドライバ
回路中の並列経路に接続された複数の少なくとも第一及
び第二のプルアッププリドライバ抵抗器を提供する。該
プルアッププリドライバ抵抗器は、また、出力プルアッ
プドライバトランジスタのターンオンを低速にし、出力
で出力信号が低電位レベルから高電位レベルに遷移する
複数の少なくとも第一及び第二の異なる立ち上がり時間
を得るように選択された抵抗値をそれぞれ有する。複数
の少なくとも第一及び第二のプルアッププリドライバス
イッチトランジスタが前記プルアッププリドライバ抵抗
器に直列にそれぞれ接続されている。該スイッチトラン
ジスタは、またディジタルアドレス処理によりプルアッ
ププリドライバ抵抗器のそれぞれの並列経路を選択する
各スイッチトランジスタ制御入力に接続されている。し
たがって、出力で出力信号が低電位レベルから高電位レ
ベルに遷移するための異なる立ち上がり時間を選択でき
る。
【００１４】本実施例によれば、複数のプルダウンプリ
ドライバ抵抗器は、第一、第二及び第三のスイッチトラ
ンジスタ制御入力を有する第一、第二及び第三のスイッ
チトランジスタに並列経路で接続された第一、第二及び
第三のプルダウンプリドライバ抵抗器から成る。抵抗値
は、２進電力比シーケンスでそれぞれの値を有する第
一、第二及び第三の異なる立ち下がり時間を与えるよう
に選択される。
【００１５】同様に、複数のプルアッププリドライバ抵
抗器は、第一、第二及び第三のスイッチトランジスタ制
御入力にそれぞれ接続された第一、第二及び第三のスイ
ッチトランジスタに並列経路で接続された第一、第二及
び第三のプルアッププリドライバ抵抗器から成る。抵抗
値は、２進電力比シーケンスでそれぞれの時間値を有す
る第一、第二及び第三の異なる立ち上がり時間を与える
ように選択される。
【００１６】本実施例においては、ＣＭＯＳ出力バッフ
ァ回路は、プルアップ及びプルダウンプリドライバ回路
に接続され、出力の高インピーダンスの第３の状態を実
現する３状態イネーブル入力を有する３状態イネーブル
回路で構成される。該３状態イネーブル回路は、プルア
ッププリドライバ回路のプルアップトランジスタに並列
に接続されたソースとドレインの接続点を有する３状態
プルアップトランジスタを含む。３状態プルダウントラ
ンジスタがプルダウンプリドライバ回路のプルダウント
ランジスタに並列にソースとドレインの接続点を接続さ
れている。さらに、該３状態イネーブル回路は、プルア
ップ及びプルダウンプリドライバスイッチトランジスタ
と各スイッチトランジスタの制御入力とを利用してい
る。該制御入力は、プリドライバ抵抗器の並列経路を低
及び高電位の電力線路に対して高インピーダンスの第３
の状態に封鎖するように処理される。
【００１７】出力プルアップドライバトランジスタの出
力とゲート接続点との間にプルアップフィードバックコ
ンデンサを接続してもよい。該プルアップフィードバッ
クコンデンサは、出力プルアッププリドライバトランジ
スタのターンオンを低速にするために特定されたキャパ
シタンス値を有している。該プルアップフィードバック
コンデンサは、出力プルアップドライバトランジスタの
ゲートキャパシタンスを増大させ、出力で低電位レベル
から高電位レベルへ出力信号が遷移する所望の立ち上が
り時間を得るために、選択されたプルアッププリドライ
バ抵抗器と共に動作する。
【００１８】また、出力プルダウンドライバトランジス
タの出力とゲート接続点との間にプルダウンフィードバ
ックコンデンサを接続してもよい。該プルダウンフィー
ドバックコンデンサのキャパシタンス値は、出力プルダ
ウンドライバトランジスタのターンオンを低速にするよ
うに選択される。該プルダウンフィードバックコンデン
サは、出力プルダウンドライバトランジスタのゲートキ
ャパシタンスを増大させ、出力で高電位レベルから低電
位レベルへ出力信号が遷移する所望の立ち下がり時間を
得るために、選択されたプルダウンプリドライバ抵抗器
と共に動作する。
【００１９】本発明の他の目的、特徴と利点は、以下の
明細と添付した図面から明らかである。
【００２０】
【実施例】本発明による制御されたエッジ速度を有する
ＣＭＯＳ出力バッファ回路を図２に示す。図１の回路構
成要素と同一の又は同様の機能を果たす回路要素には同
一の参照符号を付して表示する。これらの共通の要素に
加えて、プルアップフィードバックコンデンサＣp が、
出力Ｖout と出力プルアップドライバトランジスタＰ1
のゲート接続点との間に接続されている。該プルアップ
フィードバックコンデンサＣp は、出力プルアッププリ
ドライバトランジスタＰ1 のターンオンを低速化するよ
うに選択されたキャパシタンスを有している。例とし
て、３６００μのゲート幅すなわちチャンネル幅を有す
るプルアップドライバトランジスタＰ1に対して、Ｐ1
のゲートキャパシタンス及び有効なミラーフィードバッ
クキャパシタンスを増大するために、Ｃp のキャパシタ
ンス値として１．７ｐＦを用いてよい。
【００２１】プルダウンフィードバックコンデンサＣn
が、出力Ｖout と出力プルダウンドライバトランジスタ
Ｎ1 のゲート接続点との間に接続されている。１６００
μのチャンネル幅を有するプルダウンドライバトランジ
スタＮ1 に対して、Ｎ1 のターンオンを低速化するため
に、Ｎ1 のゲートキャパシタンス及び有効なミラーフィ
ードバックキャパシタンスを増大するために、Ｃn のキ
ャパシタンス値として１．７ｐＦを用いてよい。該プル
アップ及びプルダウンフィードバックコンデンサＣp，
Ｃnは、スイッチング期間中各出力トランジスタのソー
ス対ゲート電圧ＶGSのランピング時の過渡電圧のクラン
プとして動作する。電圧ＶGSのランピングは、遷移の間
に平滑にされ、各出力トランジスタのターンオンを低速
化する。
【００２２】プルアッププリドライバ抵抗器Ｒp が、プ
ルアッププリドライバ回路に付け加えられ、Ｐ1 のゲー
ト接続点と低電位電力線路ＧＮＤとの間にプリドライバ
プルダウントランジスタＮ2 と直列に接続される。プル
アッププリドライバ抵抗器Ｒp の抵抗値は、Ｐ1 のター
ンオンを低速化し、出力Ｖout で出力信号を低電位レベ
ルから高電位レベルへ遷移させるのにプルアップフィー
ドバックコンデンサＣp と共に特定の立ち上がり時間を
得るように選択される。プルアッププリドライバ抵抗器
Ｒp の例とする値は、いかに表IIを参照して説明する。
【００２３】プルダウンプリドライバ抵抗器Ｒn が、プ
ルダウンプリドライバ回路に付け加えられ、Ｎ1 のゲー
ト接続点と高電位電力線路Ｖccとの間にプリドライバプ
ルアップトランジスタＰ3 と直列に接続される。プルダ
ウンプリドライバ抵抗器Ｒnの抵抗値は、Ｎ1 のターン
オンを低速化し、出力Ｖout で出力信号を高電位レベル
から低電位レベルへ遷移させるのにプルダウンフィード
バックコンデンサＣnと共に特定の立ち下がり時間を得
るように選択される。プルアップ及びプルダウンプリド
ライバ抵抗器Ｒp，Ｒnは、所望の特性をもった立ち上が
りエッジ又は立ち下がりエッジの時定数のために、各フ
ィードバックコンデンサＣp，Ｃn及びＰ1 ，Ｎ1 の各ゲ
ートキャパシタンスと共にＲＣ回路を形成することに注
意すべきである。
【００２４】図３の実施例の場合、複数のプルアッププ
リドライバ抵抗器、この場合はＲ1p、Ｒ2p及びＲ3pがプ
ルアッププリドライバプルダウントランジスタＮ2 と直
列にプルアッププリドライバ回路の並列経路に接続され
ている。出力Ｖout で出力信号が低電位レベルから高電
位レベルへ遷移する複数の第一、第二及び第三の異なる
立ち上がり時間を得るために、プルアッププリドライバ
抵抗器に異なる抵抗値が選択されている。プルアッププ
リドライバ抵抗器Ｒ1p，Ｒ2p，Ｒ3pと直列にそれぞれプ
リドライバスイッチトランジスタＮＳ1，ＮＳ2，ＮＳ3
が接続されている。インバータ段Ｉ1，Ｉ2，Ｉ3 を介し
てスイッチトランジスタＮＳ1，ＮＳ2，ＮＳ3 にそれぞ
れ接続された制御入力Ｖs1，Ｖs2，Ｖs3により、スイッ
チトランジスタがプルアッププリドライバ抵抗器の各並
列経路を選択するディジタル的指定が可能となる。それ
により、出力で出力信号が低電位レベルから高電位レベ
ルへ遷移する複数の異なる利用できる立ち上がり時間か
らその一つが選択される。複数のプルダウンプリドライ
バ抵抗器、この場合はＲ1n、Ｒ2n及びＲ3nがプルダウン
プリドライバプルアップトランジスタＰ3 と直列にプル
ダウンプリドライバ回路の並列経路に接続されている。
出力Ｖout で出力信号が高電位レベルから低電位レベル
へ遷移する複数の第一、第二及び第三の異なる立ち下が
り時間を提供するために、プルダウンプリドライバ抵抗
器の抵抗値が選択されている。
【００２５】プルダウンプリドライバ抵抗器Ｒ1n，Ｒ2
n，Ｒ3nとそれぞれ直列にプルダウンプリドライバスイ
ッチトランジスタＰＳ1，ＰＳ2，ＰＳ3 が接続されてい
る。スイッチトランジスタＰＳ1，ＰＳ2，ＰＳ3 のゲー
ト接続点は直接に制御入力Ｖs1，Ｖs2，Ｖs3に接続さ
れ、出力Ｖout で出力信号が高電位レベルから低電位レ
ベルへ遷移する異なる立ち下がり時間を選択するため
に、プルダウンプリドライバ抵抗器の各並列経路を選択
する。
【００２６】図２及び３に示すように、プルアップ及び
プルダウンプリドライバ抵抗器は、各プリドライバプル
アップ及びプルダウントランジスタの主電流経路に直列
に接続されていることが明らかである。すなわち、プル
アップ及びプルダウンプリドライバ抵抗器は、制御ゲー
ト経路よりもむしろ各プルアップ及びプルダウントラン
ジスタのソース／ドレイン電流経路に接続されている。
プリドライバスイッチトランジスタは、同様に、各プリ
ドライバプルアップ又はプルダウントランジスタの主電
流経路の主ソース／ドレイン経路に接続されている。
【００２７】図３のＣＭＯＳ出力バッファ回路で異なる
エッジ速度又は立ち上がり及び立ち下がり時間を選択す
るために各制御入力Ｖs1，Ｖs2，Ｖs3をアドレスするた
めのコードの組の例を表Iに示す。インバータ段Ｉ1，Ｉ
2，Ｉ3 のために、プリドライバ抵抗器の並列経路の能
動経路は、制御入力Ｖs1，Ｖs2，Ｖs3でのアクティブロ
ー入力により選択される。
【００２８】また、図３のエッジ速度を選択できるＣＭ
ＯＳ出力バッファ回路のスイッチトランジスタＮＳ1，
ＮＳ2，ＮＳ3，ＰＳ1，ＰＳ2，ＰＳ3は３状態イネーブ
ル回路の一部として用いられている。３状態イネーブル
入力ＯＥは、プルアッププリドライバ回路のプルアップ
トランジスタＰ2 と並列に接続された３状態プルアップ
トランジスタＰ6 にインバータ段Ｉ6 を介して接続され
ている。また、３状態イネーブル入力ＯＥは、プルダウ
ンプリドライバ回路のプルダウントランジスタＮ3 に並
列に接続された３状態プルダウントランジスタＮ6 に直
接に接続されている。３状態トランジスタＰ6，Ｎ6は、
出力Ｖout で高インピーダンスの３状態を実現するため
のディスエーブル回路の一部を形成する。
【００２９】前記スイッチトランジスタは、出力プルア
ップ及びプルダウントランジスタＰ1，Ｎ1のゲート接続
点から各電力線路ＧＮＤ，Ｖccへ経路を封鎖することに
より３状態イネーブル回路を完成させる。
【００３０】
【表１】
【００３１】図３の回路の動作する要素の値の組の例を
表II及びIII に示す。高レベル、高速度ＣＭＯＳ出力バ
ッファ回路の動作するトランジスタゲート幅すなわちチ
ャンネル幅の代表的値が表IIに示されている。この例で
は、トランジスタの大きさの組のプリドライバ抵抗器及
びフィードバックコンデンサの適当な値が表III に示さ
れている。これらの値により、各３個の並列経路に、そ
れぞれＲ1 の経路に対しては１．２ｎＳ、Ｒ2 の経路に
対しては２ｎＳ、Ｒ3 の経路に対しては４．５ｎＳの立
ち上がり時間及び立ち下がり時間が発生する。かくし
て、好ましい実施例の値により、２進電力比シーケンス
の値がほぼ１：２：４のである第一、第二及び第三の異
なる立ち下がり時間又は立ち上がり時間が与えられる。
【００３２】
【表２】
【００３３】
【表３】
【００３４】図３の回路の動作を、更に図４，５及び６
のグラフを用いて説明する。選択されたプリドライバ抵
抗器による出力接続点Ｖout の出力電圧信号のグラフを
図４に示す。Ｒ3 経路の選択は、ほぼ４．５ｎＳの低速
エッジ速度と遷移時間とを選択する。Ｒ2 経路の選択
は、ほぼ２ｎＳの中速エッジ速度と遷移時間とを選択す
る。Ｒ1 プリドライバ抵抗器経路の選択は、ほぼ１．２
ｎＳの高速エッジ速度と遷移時間とを選択する。
【００３５】出力プルアップ及びプルダウンドライバト
ランジスタＰ1，Ｎ1のゲート接続点での対応する電圧信
号ＶG を図５に示す。図５のグラフから、出力ドライバ
トランジスタの一つがアクティブとなりターンオンして
いる間、本発明のエッジ速度制御回路は他方の非アクテ
ィブのドライバトランジスタのターンオフに影響を与え
ないことが明らかである。かくして、各プリドライバ抵
抗器は、それぞれのプリドライバ回路に置かれ、それら
は出力ドライバトランジスタのターンオンのみに影響を
与え、出力ドライバトランジスタのターンオフには影響
を与えない。
【００３６】出力接続点Ｖout での高電位レベルから低
電位レベルへ遷移する立ち下がりに対するフィードバッ
クコンデンサＣp，Ｃnだけの影響を図６に示す。フィー
ドバックコンデンサＣｎを有する場合と有しない場合の
両者のプルダウンプリドライバトランジスタＮ1 のゲー
ト接続点でのゲート電圧ＶG の間の差をグラフ的に示
す。フィードバックコンデンサを有する場合と有しない
場合の両者の出力接続点Ｖout での出力電圧信号の立ち
下がりエッジ速度に対する影響も明らかである。一方
で、非アクティブの出力プルアップトランジスタＰ1 に
対しては、Ｐ1 のターンオフ時に大した影響は存在しな
い。
【００３７】図３の例では、エッジ速度を選択できるＣ
ＭＯＳ出力バッファ回路は、独立のフィードバックを増
大させるコンデンサＣｐ、Ｃｎを用いずに構成すること
ができる。そこで、出力プルアップ及びプルダウントラ
ンジスタＰ1，Ｎ1のゲートキャパシタンスが、選択され
たプルアップ及びプルダウンプリドライバ抵抗器と共に
所望の結果を得るように選択される。本発明は特定の実
施例を参照して説明して来たが、添付の特許請求の範囲
のすべての変形と均等物とを含むように意図されてい
る。
【００３８】
【発明の効果】本発明によれば、大きな論理出力数を駆
動する高レベル静的駆動能力を維持しながら、出力信号
の遷移の異なる立ち上がり及び立ち下がり時間を選択で
き、例えば出力バッファ回路で発生するＥＭＩ／ＲＦＩ
雑音を最小にすることができる。
【図面の簡単な説明】
【図１】 標準的な従来技術のＣＭＯＳ出力バッファ回
路の概略回路図である。
【図２】 本発明による制御されたエッジ速度を有する
出力バッファ回路の概略回路図である。
【図３】 異なる特定の出力信号の立ち上がり及び立ち
下がり時間を選択するようにディジタル的に指令された
エッジ速度制御回路を有し、エッジ速度を選択できるＣ
ＭＯＳ出力バッファ回路の概略回路図である。
【図４】 図３のＣＭＯＳ出力バッファ回路の３本の異
なるプリドライバ抵抗器の並列経路に対応する３個の異
なるエッジ速度及び立ち上がり及び立ち下がり時間を示
す出力接続点Ｖout での時間に対する出力信号電圧のグ
ラフである。
【図５】 ３個の異なるエッジ速度及び高速、中速及び
低速のプリドライバ抵抗器の並列経路に対応する立ち上
がり及び立ち下がり時間に対する各プルアップ及びプル
ダウンドライバトランジスタＰ1，Ｎ1のゲート接続点で
の時間に対するゲート接続点の電圧のグラフである。
【図６】 プルアップ及びプルダウンフィードバックコ
ンデンサＣp，Ｃnを用いた場合と用いない場合の各出力
プルアップ及びプルダウンドライバトランジスタＰ1，
Ｎ1のゲート接続点及び図１の回路による固定した抵抗
値を有する出力接続点Ｖout での時間に対する信号電圧
のグラフである。
【符号の説明】
Ｖout 出力 Ｐ1 出力プルアップドライバ Ｎ1 出力プルダウンドライバ Ｐ2，Ｎ2 プルアッププリドライバ段 Ｐ3，Ｎ3 プルダウンプリドライバ段 Ｒｎ プルダウンプリドライバ抵抗器 ＰＳ1，ＰＳ2，ＰＳ3 プルダウンプリドライバスイッ
チ素子 Ｖs1，Ｖs2，Ｖs3 制御信号入力 Ｃｎ プルダウンフィードバックコンデンサ Ｒｐ プルアッププリドライバ抵抗器 ＮＳ1，ＮＳ2，ＮＳ3 プルアッププリドライバスイッ
チ素子 Ｖin 入力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 出力（Ｖout） に接続された出力プルア
    ップドライバ（Ｐ1） と出力プルダウンドライバ（Ｎ
    1） と、前記出力プルアップドライバに接続されたプル
    アッププリドライバ段（Ｐ2，Ｎ2）と、前記出力プルダ
    ウンドライバに接続されたプルダウンプリドライバ段
    （Ｐ3，Ｎ3）とを有するＣＭＯＳ出力バッファ回路に置
    いて、 前記プルダウンプリドライバ段に接続され、前記出力
    （Ｖout） で出力信号が高電位レベルから低電位レベル
    へ遷移する立ち下がり時間を制御するために前記出力プ
    ルダウンドライバのターンオンを低速化するように選択
    された抵抗値を有する少なくとも１個のプルダウンプリ
    ドライバ抵抗器（Ｒn） を備えたことを特徴とするＣＭ
    ＯＳ出力バッファ回路。
  2. 【請求項２】 前記プルダウンプリドライバ段の並列経
    路に接続され、前記出力（Ｖout)で出力信号が高電位レ
    ベルから低電位レベルへ遷移する選択された異なる立ち
    下がり時間で前記出力プルダウンドライバのターンオン
    を低速化するように選択された異なる抵抗値を有する複
    数のプルダウンプリドライバ抵抗器（Ｒ1n，Ｒ2n，Ｒ3
    n）と、 前記プルダウンプリドライバ抵抗器の並列経路及び対応
    する立ち下がり時間の異なる一つを選択するための第一
    のエッジ速度スイッチ手段とを備えた請求項１記載の出
    力バッファ回路。
  3. 【請求項３】 前記第一のエッジ速度スイッチ手段が、
    それぞれの前記プルダウンプリドライバ抵抗器（Ｒ1n，
    Ｒ2n，Ｒ3n）にそれぞれ直列に接続された複数のプルダ
    ウンプリドライバスイッチ素子（ＰＳ1，ＰＳ2，ＰＳ3)
    を備え、該スイッチ素子が、前記プルダウンプリドライ
    バ抵抗器の並列経路及び対応する立ち下がり時間の一つ
    をそれぞれ選択するためのそれぞれの制御信号入力（Ｖ
    ｓ1，Ｖｓ2，Ｖｓ3)を有する請求項２記載の出力バッフ
    ァ回路。
  4. 【請求項４】 前記出力と前記出力プルダウンドライバ
    （Ｎ1)のゲート接続点との間に接続され、前記出力プル
    ダウンドライバのターンオンを低速化するために前記プ
    ルダウンプリドライバ抵抗器（Ｒｎ）と協同して所望の
    ＲＣ時定数を与えるように選択されたキャパシタンス値
    を有するプルダウンフィードバックコンデンサ（Ｃｎ）
    を備えた請求項１記載の出力バッファ回路。
  5. 【請求項５】 前記プルアッププリドライバ段に接続さ
    れ、前記出力（Ｖout）で出力信号が低電位レベルから
    高電位レベルへ遷移する立ち上がり時間を制御するため
    に前記出力プルアップドライバのターンオンを低速化す
    るように選択された抵抗値を有する少なくとも１個のプ
    ルアッププリドライバ抵抗器（Ｒｐ）を備えた請求項１
    記載の出力バッファ回路。
  6. 【請求項６】 前記プルアッププリドライバ段の並列経
    路に接続され、前記出力（Ｖout)で出力信号が低電位レ
    ベルから高電位レベルへ遷移する選択された異なる立ち
    下がり時間で前記出力プルアップドライバのターンオン
    を低速化するように選択された異なる抵抗値を有する複
    数のプルアッププリドライバ抵抗器（Ｒ1p，Ｒ2p，Ｒ3
    p）と、 前記プルアッププリドライバ抵抗器の並列経路及び対応
    する立ち上がり時間の異なる一つを選択するための第二
    のエッジ速度制御手段とを備えた請求項５記載の出力バ
    ッファ回路。
  7. 【請求項７】 前記第二のエッジ速度制御手段が、それ
    ぞれの前記プルアッププリドライバ抵抗器（Ｒ1p，Ｒ2
    p，Ｒ3p）にそれぞれ直列に接続された複数のプルアッ
    ププリドライバスイッチ素子（ＮＳ1，ＮＳ2，ＮＳ3)を
    備え、該スイッチ素子が、前記プルダウンプリドライバ
    抵抗器の並列経路及び対応する立ち上がり時間の一つを
    それぞれ選択するためのそれぞれの制御信号入力（Ｖｓ
    1，Ｖｓ2，Ｖｓ3)を有する請求項６記載の出力バッファ
    回路。
  8. 【請求項８】 前記出力と前記出力プルアップドライバ
    （Ｐ1)のゲート接続点との間に接続され、前記出力プル
    アップドライバのターンオンを低速化するために前記プ
    ルアッププリドライバ抵抗器（Ｒｐ）と協同して所望の
    ＲＣ時定数を与えるように選択されたキャパシタンス値
    を有するプルアップフィードバックコンデンサ（Ｃｐ）
    を備えた請求項５記載の出力バッファ回路。
  9. 【請求項９】 出力プルアップドライバ、出力プルダウ
    ンドライバ、前記出力プルアップドライバに接続された
    プルアッププリドライバ段、及び前記出力プルダウンド
    ライバに接続されたプルダウンプリドライバ段を有する
    出力バッファ回路の出力で高電位レベル及び低電位レベ
    ル間の遷移のエッジ速度を制御する方法において、 前記プルダウンプリドライバ段の選択できる並列経路に
    複数の異なるプルダウンプリドライバ抵抗器を挿入し、 前記出力で出力信号が高電位レベルから低電位レベルへ
    遷移するための選択された異なる立ち下がり時間で前記
    出力プルダウンドライバのターンオンを低速化するため
    に前記選択できる異なる並列経路間で選択し、スイッチ
    ングすることを備えた方法。
  10. 【請求項１０】 前記プルアッププリドライバ段の選択
    できる並列経路に複数の異なるプルアッププリドライバ
    抵抗器を挿入し、 前記出力で出力信号が低電位レベルから高電位レベルへ
    遷移するための選択された異なる立ち上がり時間で前記
    出力プルアップドライバのターンオンを低速化するため
    に前記異なるプルアッププリドライバ抵抗器の選択でき
    る異なる並列経路間で選択し、スイッチングすることを
    備えた請求項９記載の方法。
  11. 【請求項１１】 入力（Ｖin）のデータ信号に応答して
    高電位レベル及び低電位レベルの出力信号を伝送する出
    力（Ｖout)と、高電位線路（Ｖcc）から前記出力（Ｖou
    t)に電流を供給する出力プルアップドライバトランジス
    タ（Ｐ1)と、前記出力（Ｖout)から低電位線路（ＧＮ
    Ｄ）に電流を流す出力プルダウンドライバトランジスタ
    （Ｎ1)と、前記出力プルアップドライバトランジスタ
    （Ｐ1)のゲート接続点に接続されたプルアッププリドラ
    イバ回路（Ｐ2，Ｎ2）と、前記出力プルダウンドライバ
    トランジスタ（Ｎ1)のゲート接続点に接続されたプルダ
    ウンプリドライバ回路（Ｐ3，Ｎ3）と、前記出力（Ｖou
    t)での高電位レベルと低電位レベルの間の遷移の間出力
    信号の立ち上がりと立ち下がりを制御するための改善と
    を有するＣＭＯＳ出力バッファ回路において、 前記プルダウンプリドライバ回路の並列経路に接続さ
    れ、前記出力（Ｖout)で出力信号が高電位レベルから低
    電位レベルへ遷移するための複数の少なくとも第一及び
    第二の異なる立ち下がり時間を得るための前記出力プル
    ダウンドライバトランジスタ（Ｎ1)のターンオンを低速
    化するための各抵抗値を有する複数の少なくとも第一及
    び第二のプルダウンプリドライバ抵抗器（Ｒ1n，Ｒ2n，
    Ｒ3n）と、 該プルダウンプリドライバ抵抗器（Ｒ1n，Ｒ2n，Ｒ3n）
    に直列にそれぞれ接続され、該プルダウンプリドライバ
    抵抗器（Ｒ1n，Ｒ2n，Ｒ3n）のそれぞれの並列経路を選
    択するためのそれぞれのスイッチトランジスタ制御入力
    （Ｖs1，Ｖs2，Ｖs3）を有し、それにより前記出力（Ｖ
    out)で前記出力信号が高電位レベルから低電位レベルへ
    遷移するための異なる立ち下がり時間の一つを選択する
    複数の少なくとも第一及び第二のプルダウンプリドライ
    バスイッチトランジスタ（ＰＳ1,ＰＳ2，ＰＳ3）とを備
    えたＣＭＯＳ出力バッファ回路。
  12. 【請求項１２】 前記プルアッププリドライバ回路の並
    列経路に接続され、前記出力（Ｖout)で出力信号が低電
    位レベルから高電位レベルへ遷移するための複数の少な
    くとも第一及び第二の異なる立ち上がり時間を得るため
    の前記出力プルアップドライバトランジスタ（Ｐ1)のタ
    ーンオンを低速化するための各抵抗値を有する複数の少
    なくとも第一及び第二のプルアッププリドライバ抵抗器
    （Ｒ1p，Ｒ2p，Ｒ3p）と、 該プルアッププリドライバ抵抗器（Ｒ1p，Ｒ2p，Ｒ3p）
    に直列にそれぞれ接続され、該プルアッププリドライバ
    抵抗器（Ｒ1p，Ｒ2p，Ｒ3p）のそれぞれの並列経路を選
    択するためのそれぞれのスイッチトランジスタ制御入力
    （Ｖs1，Ｖs2，Ｖs3）に接続され、それにより前記出力
    （Ｖout)で前記出力信号が低電位レベルから高電位レベ
    ルへ遷移するための異なる立ち上がり時間の一つを選択
    する複数の少なくとも第一及び第二のプルアッププリド
    ライバスイッチトランジスタ（ＮＳ1,ＮＳ2，ＮＳ3）と
    を備えた請求項１１記載のＣＭＯＳ出力バッファ回路。
  13. 【請求項１３】 前記複数のプルダウンプリドライバ抵
    抗器が、並列経路に接続された第一、第二及び第三のプ
    ルダウンプリドライバ抵抗器（Ｒ1n，Ｒ2n，Ｒ3n）を備
    え、前記複数のプルダウンプリドライバスイッチトラン
    ジスタが、第一、第二及び第三のスイッチトランジスタ
    制御入力（Ｖs1，Ｖs2，Ｖs3）を有する第一、第二及び
    第三のスイッチトランジスタ（ＰＳ1，ＰＳ2，ＰＳ3)を
    備え、前記抵抗器の値が、ほぼ１：２：４の２進電力比
    シーケンスの値をそれぞれ有する第一、第二及び第三の
    異なる立ち下がり時間を与えるように選択された請求項
    １２記載のＣＭＯＳ出力バッファ回路。
  14. 【請求項１４】 前記複数のプルアッププリドライバ抵
    抗器が、並列経路に接続された第一、第二及び第三のプ
    ルアッププリドライバ抵抗器（Ｒ1p，Ｒ2p，Ｒ3p）を備
    え、前記複数のプルアッププリドライバスイッチトラン
    ジスタが、第一、第二及び第三のスイッチトランジスタ
    制御入力（Ｖs1，Ｖs2，Ｖs3）を有する第一、第二及び
    第三のスイッチトランジスタ（ＮＳ1，ＮＳ2，ＮＳ3)を
    備え、前記抵抗器の値が、ほぼ１：２：４の２進電力比
    シーケンスの時間値をそれぞれ有する第一、第二及び第
    三の異なる立ち上がり時間を与えるように選択された請
    求項１３記載のＣＭＯＳ出力バッファ回路。
  15. 【請求項１５】 前記プルアッププリドライバ回路（Ｐ
    2，Ｎ2）及びプルダウンプリドライバ回路（Ｐ3，Ｎ3）
    に接続され、前記出力（Ｖout)に高インピーダンスの第
    三の状態を実現するための３状態イネーブル入力（Ｏ
    Ｅ）を有する３状態イネーブル回路（Ｉ6，Ｐ6，Ｎ6)を
    備えた請求項１２記載のＣＭＯＳ出力バッファ回路。
  16. 【請求項１６】 前記３状態イネーブル回路が、前記プ
    ルアッププリドライバ回路のプルアップトランジスタ
    （Ｐ2)と並列に接続されたソース及びドレインの接続点
    を有する３状態プルアップトランジスタ（Ｐ6)と、前記
    プルダウンプリドライバ回路のプルダウントランジスタ
    （Ｎ3)と並列に接続されたソース及びドレインの接続点
    を有する３状態プルダウントランジスタ（Ｎ6)と、前記
    ３状態プルアップトランジスタ（Ｐ6)を前記３状態イネ
    ーブル入力（ＯＥ）に接続するインバータ段（Ｉ6)と、
    更に、それぞれのプリドライバ抵抗器の並列経路を低電
    位及び高電位の電力線路（ＧＮＤ，Ｖｃｃ）に対して高
    インピーダンスの第三の状態で封鎖するための前記プル
    アップ及びプルダウンプリドライバスイッチトランジス
    タ（ＮＳ1，ＮＳ2，ＮＳ3，ＰＳ1，ＰＳ2，ＰＳ3）とそ
    れぞれのスイッチトランジスタ制御入力（Ｖs1，Ｖs2，
    Ｖs3）とを備えた請求項１５記載のＣＭＯＳ出力バッフ
    ァ回路。
  17. 【請求項１７】 入力（Ｖin）のデータ信号に応答して
    高電位レベル及び低電位レベルの出力信号を伝送する出
    力（Ｖout)と、高電位線路（Ｖcc）から前記出力（Ｖou
    t)に電流を供給する出力プルアップドライバトランジス
    タ（Ｐ1)と、前記出力（Ｖout)から低電位線路（ＧＮ
    Ｄ）に電流を流す出力プルダウンドライバトランジスタ
    （Ｎ1)と、前記出力プルアップドライバトランジスタ
    （Ｐ1)のゲート接続点に接続されたプルアッププリドラ
    イバ回路（Ｐ2，Ｎ2）と、前記出力プルダウンドライバ
    トランジスタ（Ｎ1)のゲート接続点に接続されたプルダ
    ウンプリドライバ回路（Ｐ3，Ｎ3）と、前記出力（Ｖou
    t)での高電位レベルと低電位レベルの間の遷移の間出力
    信号の立ち上がりと立ち下がりを制御するための改善と
    を有するＣＭＯＳ出力バッファ回路において、 前記出力（Ｖout)と前記出力プルダウンドライバトラン
    ジスタ（Ｎ1)のゲート接続点との間に接続され、前記出
    力プルダウンドライバトランジスタ（Ｎ1)のターンオン
    を低速化するための特定のキャパシタンス値を有するプ
    ルダウンフィードバックコンデンサ（Ｃｎ）と、 前記プルダウンプリドライバ回路の並列経路に接続さ
    れ、前記プルダウンフィードバックコンデンサ（Ｃｎ）
    と協同して前記出力（Ｖout)で出力信号が高電位レベル
    から低電位レベルへ遷移するための複数の少なくとも第
    一及び第二の異なる立ち下がり時間を得るための前記出
    力プルダウンドライバトランジスタ（Ｎ1)のターンオン
    を低速化するための各抵抗値を有する複数の少なくとも
    第一及び第二のプルダウンプリドライバ抵抗器（Ｒ1n，
    Ｒ2n，Ｒ3n）と、 該プルダウンプリドライバ抵抗器（Ｒ1n，Ｒ2n，Ｒ3n）
    に直列にそれぞれ接続され、該プルダウンプリドライバ
    抵抗器（Ｒ1n，Ｒ2n，Ｒ3n）のそれぞれの並列経路を選
    択するためのそれぞれの制御入力（Ｖs1，Ｖs2，Ｖs3）
    を有し、それにより前記出力（Ｖout)で前記出力信号が
    高電位レベルから低電位レベルへ遷移するための異なる
    立ち下がり時間の一つを選択する複数の少なくとも第一
    及び第二のプルダウンプリドライバスイッチトランジス
    タ（ＰＳ1,ＰＳ2，ＰＳ3）とを備えたＣＭＯＳ出力バッ
    ファ回路。
  18. 【請求項１８】 前記出力（Ｖout)と前記出力プルアッ
    プドライバトランジスタ（Ｐ1)のゲート接続点との間に
    接続され、前記出力プルアッププリドライバトランジス
    タ（Ｐ1)のターンオンを低速化するための特定のキャパ
    シタンス値を有するプルアップフィードバックコンデン
    サ（Ｃｐ）と、 前記プルアッププリドライバ回路の並列経路に接続さ
    れ、前記プルアップフィードバックコンデンサ（Ｃｐ）
    と協同して前記出力（Ｖout)で出力信号が低電位レベル
    から高電位レベルへ遷移するための複数の少なくとも第
    一及び第二の異なる立ち上がり時間を得るための前記出
    力プルアップドライバトランジスタ（Ｐ1)のターンオン
    を低速化するための各抵抗値を有する複数の少なくとも
    第一及び第二のプルアッププリドライバ抵抗器（Ｒ1p，
    Ｒ2p，Ｒ3p）と、 該プルアッププリドライバ抵抗器（Ｒ1p，Ｒ2p，Ｒ3p）
    に直列にそれぞれ接続され、該プルアッププリドライバ
    抵抗器（Ｒ1p，Ｒ2p，Ｒ3p）のそれぞれの並列経路を選
    択するためのそれぞれの制御入力（Ｖs1，Ｖs2，Ｖs3）
    を有し、それにより前記出力（Ｖout)で前記出力信号が
    低電位レベルから高電位レベルへ遷移するための異なる
    立ち上がり時間の一つを選択する複数の少なくとも第一
    及び第二のプルアッププリドライバスイッチトランジス
    タ（ＮＳ1,ＮＳ2，ＮＳ3）とを備えた請求項１７記載の
    出力バッファ回路。
  19. 【請求項１９】 前記プルアッププリドライバ回路（Ｐ
    2，Ｎ2）及びプルダウンプリドライバ回路（Ｐ3，Ｎ3）
    に接続され、前記出力（Ｖout)に高インピーダンスの第
    三の状態を実現するための３状態イネーブル入力（Ｏ
    Ｅ）を有する３状態イネーブル回路（Ｉ6，Ｐ6，Ｎ6)を
    備え、該３状態イネーブル回路が、前記プルアッププリ
    ドライバ回路のプルアップトランジスタ（Ｐ2)と並列に
    接続されたソース及びドレインの接続点を有する３状態
    プルアップトランジスタ（Ｐ6)と、前記プルダウンプリ
    ドライバ回路のプルダウントランジスタ（Ｎ3)と並列に
    接続されたソース及びドレインの接続点を有する３状態
    プルダウントランジスタ（Ｎ6)と、前記３状態プルアッ
    プトランジスタ（Ｐ6)を前記３状態イネーブル入力（Ｏ
    Ｅ）に接続するインバータ段（Ｉ6)と、更に、それぞれ
    のプリドライバ抵抗器の並列経路を低電位及び高電位の
    電力線路（ＧＮＤ，Ｖｃｃ）に対して高インピーダンス
    の第三の状態で封鎖するための前記プルアップ及びプル
    ダウンプリドライバスイッチトランジスタ（ＮＳ1，Ｎ
    Ｓ2，ＮＳ3，ＰＳ1，ＰＳ2，ＰＳ3）とそれぞれのスイ
    ッチトランジスタ制御入力（Ｖs1，Ｖs2，Ｖs3）とを備
    えた請求項１８記載のＣＭＯＳ出力バッファ回路。
  20. 【請求項２０】 入力（Ｖin）のデータ信号に応答して
    高電位レベル及び低電位レベルの出力信号を伝送する出
    力（Ｖout)と、高電位線路（Ｖcc）から前記出力（Ｖou
    t)に電流を供給する出力プルアップドライバトランジス
    タ（Ｐ1)と、前記出力（Ｖout)から低電位線路（ＧＮ
    Ｄ）に電流を流す出力プルダウンドライバトランジスタ
    （Ｎ1)と、前記出力プルアップドライバトランジスタ
    （Ｐ1)のゲート接続点に接続されたプルアッププリドラ
    イバ回路（Ｐ2，Ｎ2）と、前記出力プルダウンドライバ
    トランジスタ（Ｎ1)のゲート接続点に接続されたプルダ
    ウンプリドライバ回路（Ｐ3，Ｎ3）と、前記出力（Ｖou
    t)での高電位レベルと低電位レベルの間の遷移の間出力
    信号の立ち上がりと立ち下がりを制御するための改善と
    を有するＣＭＯＳ出力バッファ回路において、 前記プルアッププリドライバ回路の並列経路に接続さ
    れ、前記出力（Ｖout)で出力信号が低電位レベルから高
    電位レベルへ遷移するための複数の少なくとも第一及び
    第二の異なる立ち上がり時間を得るための前記出力プル
    アップドライバトランジスタ（Ｐ1)のターンオンを低速
    化するための各抵抗値を有する複数の少なくとも第一及
    び第二のプルアッププリドライバ抵抗器（Ｒ1p，Ｒ2p，
    Ｒ3p）と、 該プルアッププリドライバ抵抗器（Ｒ1p，Ｒ2p，Ｒ3p）
    に直列にそれぞれ接続され、該プルアッププリドライバ
    抵抗器（Ｒ1p，Ｒ2p，Ｒ3p）のそれぞれの並列経路を選
    択するためのそれぞれの制御入力（Ｖs1，Ｖs2，Ｖs3）
    を有し、それにより前記出力（Ｖout)で前記出力信号が
    低電位レベルから高電位レベルへ遷移するための異なる
    立ち上がり時間の一つを選択する複数の少なくとも第一
    及び第二のプルアッププリドライバスイッチトランジス
    タ（ＮＳ1,ＮＳ2，ＮＳ3）とを備えたＣＭＯＳ出力バッ
    ファ回路。
  21. 【請求項２１】 前記プルアッププリドライバ回路が、
    前記プルアップドライバトランジスタ（Ｐ1)のゲート接
    続点に接続されたプリドライバプルアップトランジスタ
    （Ｐ2)及びプリドライバプルダウントランジスタ（Ｎ2)
    とを備え、前記プルアッププリドライバ抵抗器（Ｒｐ）
    が前記プリドライバプルダウントランジスタ（Ｎ2)に前
    記プルアップドライバトランジスタ（Ｐ1)のゲート接続
    点と前記低電位電力線路（ＧＮＤ）との間で直列に接続
    された請求項２０記載のＣＭＯＳ出力バッファ回路。
  22. 【請求項２２】 前記出力（Ｖout)と前記出力プルアッ
    プドライバトランジスタ（Ｐ1)のゲート接続点との間に
    接続されたプルアップフィードバックコンデンサ（Ｃ
    ｐ）を備え、該プルアップフィードバックコンデンサ
    （Ｃｐ）は、前記出力プルアッププリドライバトランジ
    スタ（Ｐ1)のターンオンを低速化するための特定のキャ
    パシタンス値を有する請求項２０記載の出力バッファ回
    路。
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