JP3703198B2 - 電流制御装置及び電流制御方法 - Google Patents
電流制御装置及び電流制御方法 Download PDFInfo
- Publication number
- JP3703198B2 JP3703198B2 JP06769296A JP6769296A JP3703198B2 JP 3703198 B2 JP3703198 B2 JP 3703198B2 JP 06769296 A JP06769296 A JP 06769296A JP 6769296 A JP6769296 A JP 6769296A JP 3703198 B2 JP3703198 B2 JP 3703198B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- output
- voltage
- pull
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、一般に、発光ダイオードのドライバのように、大電流を引き出す重い負荷のドライバ回路と線路を介して大電流を電流負荷にスイッチして生じる電磁誘導ノイズ放射の低減とに関するものである。
【０００２】
【従来の技術】
発光ダイオード（以下、ＬＥＤと呼称する）ドライバ及び入力・出力回路などの大電流ドライバ回路の場合、電源端子には比較的大きい電流が流れる。この電流は、制御信号によって点滅される。ＬＥＤの状態の急速なサイクリングまたは変化は、Ｌ×ｄｉ／ｄｔで表される望ましくない電磁誘導（ＥＭＩ）ノイズを発生する（ここで、Ｌは回路ボンディング・ワイヤのインダクタンス、ｄｉ／ｄｔは電流iの時間tによる微分）。さまざまな市販製品の制御パネルに使われるＬＥＤマトリックスは、この問題を大きくする。
【０００３】
ＥＭＩ放射は市販電子製品の他の部品の動作に影響を与えるだけでなく、危険であるとみなされており、このため、さまざまな規格及び政府の規制に基づいて制御されている。従って、ＥＭＩ放射を制御する装置が必要である。
【０００４】
大電流負荷の駆動によるｄｉ／ｄｔノイズを低減するため、負荷に電流が供給される速度を制御することが可能である。一般に、駆動電流に影響を与える速度を低下させるサイズが付与された（すなわち、所定の動作特性を示すように選択された）前置ドライバ回路を設けることによって、ドライバが大電流負荷をサイクル動作させる速度を低下させるのが普通である。しかし、ターン・オフまたはターン・オン速度が所望の動作速度を達成するのに十分な速さであれば、ｄｉ／ｄｔノイズもやはり比較的大きくなる。一方、ノイズ放射を低減するため、前置ドライバのターン・オンまたはターン・オフ速度を低く保つと、時間がかかりすぎて、負荷をその新しい状態にすることができなくなる可能性がある。
【０００５】
米国特許第５，０３９，８７４号には、Ａｎｄｅｒｓｏｎによって信号遷移速度を増すための方法及び装置が示されている。集積回路の出力パッドを駆動するため、Ａｎｄｅｒｓｏｎによれば、パッドのノイズ・レベルに従って、２つの出力ドライバ間の切り換えが行なわれるが、この場合、ノイズ・レベルの増大によって特定の用途に影響があれば、ドライバの１つを切断することが可能である。
【０００６】
しかし、ｄｉ／ｄｔを低下させ、ＥＭＩノイズ出力を低下させるには、大電流負荷のための電流源及び吸込み・ドライバのオン・オフ速度を制御する汎用性のある方法及び装置が望まれている。そのためには、負荷の状態を完全にスイッチする際に過剰な遅延を生じることなく、大電流負荷においてｄｉ／ｄｔを低下させる方法及び装置を提供することが必要である。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、Ｌ*ｄｉ／ｄｔによって発生するノイズを抑圧する電流源または電流吸込みによる電流の切り換え速度を制御する大電流負荷前置ドライバ回路要素を提供することにある。
【０００８】
本発明のもう１つの目的は、負荷状態の条件を完全に変化させる際に過剰な遅延を生じることなく、電流源及び電流吸込みのターン・オン及びターン・オフ速度を制御する方法及び装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の基本態様において、電源とドライバ回路及び負荷に対する信号を発生する信号発生器を備えた、大電流負荷のための電流制御装置が得られる。この電流制御装置には、信号発生器に接続された入力、並列接続された弱プル・アップ装置と強プル・アップ装置とを有し、負荷を通る電流の変化速度を制御するため該装置の入力と出力の間に接続されたプル・アップ回路、及び、並列接続された弱プル・ダウン装置と強プル・ダウン装置とを有し、負荷を通る電流の変化速度を制御するため該装置の入力と出力の間に接続されたプル・ダウン回路とが含まれている。
【００１０】
本発明の上記以外の他の目的、特徴、及び、利点については、下記の詳細な説明、及び、全ての図を通して同様の参照番号が同様の特徴を表している添付の図面を検討することにより明らかになるであろう。
【００１１】
【実施例】
次に、発明者が出願時に本発明の最良の実施態様であると考えている、一実施例について述べる。代替実施例についても、使用できるように簡単な説明を加えることにする。具体的な実施例では、ＬＥＤドライバに適応する応用例について解説する。ただし、当該技術の熟練者には明らかなように、本発明はさまざまな大電流負荷用途に適応することが可能である。発明者には制限の意図はなく、また、本発明の解説を容易にするために用いられる具体的な実施例の利用にも制限の意味は全く含まれていない。
【００１２】
図１に示す本発明の一実施例では、大電流負荷１０１に適応し、例えばＬＥＤが選択的にオン・オフされる制御盤装置のＬＥＤインジケータ・マトリックスなどの負荷のサイクル動作時に、電流変化によって発生するノイズを抑制するため、電流源（ＰＭＯＳ）または電流吸込み（ＮＭＯＳ）を介して電流の切り換え速度を制御する。各ＬＥＤは、当該技術において既知のように、電流源ドライバ１０３及び電流吸込みドライバ１０５を備えている。一般に、該マトリックスでは、それら各ドライバは複数のアドレス可能なカラム・ドライバ１０３及びフィールド・ドライバ１０５であり、それらを備え、所定のユーザによる操作指示、すなわち、制御信号によってスイッチされる特定のコラム・ドライバとフィールド・ドライバのセットによって、スイッチすべきＬＥＤを選択する。フィールド・ドライバ１０５のためのフィールド前置ドライバ回路１０７及びカラム前置ドライバ回路１０９が設けられている。
【００１３】
図１に示す本発明のフィールド前置ドライバ回路１０７が、図２において詳細に示されている。この実施例は、プル・ダウン・ＮＭＯＳドライバ１０５即ち電流吸込みのためのものである。フィールド選択のための制御信号が、Ｖｉｎ１０７に示されているが、例えば、それに関連したフィールド・ドライバ１０５を機能（Eanable)状態にするか、あるいは、不能(Disable)にするかによって、それぞれ、高（すなわちデジタル１）または低（すなわちデジタル０）になるのが普通である。
【００１４】
フィールド前置ドライバ回路１０７には、Ｖｏｕｔ１０７から回路アースへの２つの並列経路がある。これらの経路の部品を用いることによって、ＬＥＤ負荷１０１のターン・オフ速度が制御される。
【００１５】
第１の経路は、直列に組み合わせたトランジスタＮ１及びＮ２を通っている。
ＮＭＯＳトランジスタＮ１は、Ｖｏｕｔ１０７との間において、そのゲートがＶｉｎ１０７に、そのドレインがＶｏｕｔに、そのソースがＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２は、そのドレインがＮ１のソースに、そのソースがアースにダイオード接続されている。これらのトランジスタは、強プル・ダウンを行えるようなサイズが付与されている。Ｖｏｕｔ１０７から回路アースへの２つの並列経路のもう一方は、トランジスタＮ３を通っている。ＮＭＯＳトランジスタＮ３は、弱プル・ダウンを行えるようなサイズが付与されている。
【００１６】
フィールド前置ドライバ回路１０７には、さらに、Ｖｏｕｔ１０７と回路バイアス電圧源Ｖｄｄとの間に接続されたハーフ・ラッチ、及び、ＶｄｄとＶｏｕｔ１０７の間に接続されたＰＭＯＳトランジスタＰ１が含まれている。ＰＭＯＳトランジスタＰ１は、そのゲートがＶｉｎ１０７に、そのソースがＶｄｄに、そのドレインがＶｏｕｔ１０７接続されている。ハーフ・ラッチは、その入力がＶｏｕｔ１０７に結合され、その出力がＰＭＯＳトランジスタＰ２とそのゲートにおいて結合されたインバータ２０１によって形成される。ＰＭＯＳトランジスタＰ２は、そのソースがＶｄｄに、そのドレインがもう１つのＰＭＯＳトランジスタＰ３のソース端子接続されている。ＰＭＯＳトランジスタＰ３は、そのゲートがＶｉｎ１０７に接続され、そのドレインがＶｏｕｔ１０７に接続されている。
【００１７】
図３には、カラム前置ドライバ回路１０９が示されている。この回路は、フィールド・前置ドライバ回路と同等であるが、ＰＭＯＳ電流源、すなわち、プル・アップＰＭＯＳカラム・ドライバ１０３のために構成されている。従って、当該技術において周知のように、該回路はプル・アップ回路としてバイアスがかけられ、接続されている。
【００１８】
Ｖｏｕｔ１０９からＶｄｄへの並列経路が２つ設けられている。一方の経路は、直列に組み合わせたＰ１’及びＰ２’を通っている。Ｐ２’はダイオード接続されており、Ｐ１’はＶｏｕｔ１０９とＰ２’のドレイン端子の間に接続されている。フィールド前置ドライバ回路１０７と同様、弱プル・アップ・トランジスタＰ３’がＶｏｕｔ１０９とＶｄｄの間に接続されているが、この構成に限ってＰＭＯＳタイプである。
【００１９】
ハーフ・ラッチがＶｏｕｔ１０９とアースの間に接続されている。このハーフ・ラッチは、インバータ３０１とトランジスタＮ２’及びＮ３’によって形成されている。同様に、弱プル・ダウン手段が、Ｖｏｕｔ１０９とアースの間に接続されたＮＭＯＳトランジスタＮ１’の形で設けられている。
【００２０】
図１に示すように、フィールド・ドライバ１０５（プル・ダウンＮＭＯＳ電流吸込み）を介して、フィールド前置ドライバ１０７を負荷１０１に接続し、カラム・ドライバ１０３（プル・アップＰＭＯＳ電流源）を介して、カラム前置ドライバ１０９を負荷１０１に接続することによって、状態間の切り換え時に負荷を通る電流の変化速度が制御される。換言すれば、電流源及び吸込みをオン・オフする速度が、ｄｉ／ｄｔを低減するように制御され、従って、電流切り換え時に発生するＥＭＩノイズが低減する。
【００２１】
回路の働きは、図４A乃至図４Dに示す波形に関連して明らかにされる。図４Ａには、カラム前置ドライバ１０９の出力電圧Ｖｏｕｔ１０９が示されている。図４Ｂには、フィールド前置ドライバ１０７の出力電圧Ｖｏｕｔ１０７が示されている。図４Ｃには、負荷１０１の電流iが示されている。ただし、図４Ｄに示すｄｉ／ｄｔが図４Ａ及び４Ｂの時間期間ｔ２及びｔ４に集中している点に留意されたい。このようにして、本発明の目的の一つがかなえられる。
【００２２】
ＮＭＯＳ（フィールド）前置ドライバＶｉｎ１０７は、一般に、ＬＥＤマトリックスに関するフィールド選択ラインを機能または不能を表わす高または低である。Ｖｉｎ１０７が高になると、トランジスタＮ１及びＮ３のゲート電圧が上昇して、トランジスタＮ１及びＮ３がオンになり、トランジスタＮ３は、弱プル・ダウン手段としてのサイズが付与されているので、導通を開始する。Ｎ１及びＮ２は、負荷に強プル・ダウンＶＬを行えるように選択されている点を想起されたい。トランジスタＮ２の両端間の電圧が、ＮＭＯＳトランジスタＮ２のしきい値電圧である「Ｖtｎ」（すなわち、ゲートの変化方向に応じてターン・オンあるいはターン・オフのおこる電圧）に達すると、トランジスタＮ２を通る電流は極めて低い値まで降下する。すなわち、これは、本発明による設計では、比較的低速で渡過することを意味する。直列に組み合わせたトランジスタＮ１及びＮ２は、アースに対する抵抗が大きく、従って、トランジスタＮ３と並列に組み合わせると、Ｖｏｕｔ107が大地電位まで降下する速度が決まる。換言すれば、適合するサイズのトランジスタをあらかじめ選択することによって、ドライバ１０５のゲート電圧が２つの異なる降下速度を備えるように、回路を構成することが可能である。
【００２３】
まず、トランジスタＮ１及びＮ２を通る経路によって制御されると、Ｖｏｕｔ107が急速に降下し（図４Ｂ、ｔ1参照）、ごくわずかな電流がスイッチされる（図４Ｃ）。Ｖｏｕｔ107がＶtnに達すると、トランジスタＮ３が制御し、降下速度はより遅くなる（図４Ｂ、ｔ2）。電流がスイッチされる（図４Ｃ）。このＶｏｕｔ107、従って、ドライバ１０５のゲート電圧の初期の急速な降下速度が、ドライバ１０５を完全にオフにするための時間を短縮し、一方、後続のより遅い降下速度が、ゲート電圧がＶtnを通過するこの領域において、電流切り換えの大部分が行われる際、ｄｉ／ｄｔノイズを制御下に保つのを助ける。領域ｔ3において、電流が定常状態に達し、ＬＥＤがオフになる。同様に、ターン・オン・プロセスには２つの領域、すなわち、ドライバ１０５のゲート電圧の初期低速上昇及び後続のＶｄｄまでの急速上昇時間がある。
【００２４】
ターン・オン・プロセスの場合、弱プル・アップ・トランジスタＰ１によって、Ｖｏｕｔ107が初期ターン・オン期間ｔ4中に低速で上昇する。Ｖｏｕｔ107が上昇すると、弱プル・アップ・トランジスタＰ１が制御している間に、インバータ２０１がターン・オンを開始する。期間ｔ5中に、トランジスタＰ２及びＰ３によって形成される強プル・アップ手段によって、Ｖｏｕｔ１０７はかなり高速度で上昇するが、スイッチされる電流は多くない。トランジスタＰ２及びＰ３は、後者の時間期間に関して所望の時定数が得られるようなサイズが付与されており、一方、インバータ２０１のしきい値電圧によって、強プル・アップ経路がターン・オンを開始する電圧が決まる。もう一度、ゲート電圧が緩やかに変化するこの領域において、負荷電流の大部分がスイッチされる点に留意されたい。これによって、ｄｉ／ｄｔノイズは所定の限界内に保たれるが、急速なＶｏｕｔ107の上昇によって、ドライバ１０５は最小限の遅延で完全にオンになる。
【００２５】
負荷電流の大部分がスイッチされるのは、ＮＭＯＳドライバのゲート・ソース電圧がＶtnに近い場合である。従って、ｄｉ／ｄｔを低い状態に保つため、ゲート・ソース電圧がＶtnに近いこの領域はごく低速で渡過する。
【００２６】
Ｖｉｎ107によってプル・ダウン・トランジスタがオンになっている間、プル・アップ・トランジスタはオフになっている。この逆もまた真である。このため、レールの一方が完全にオンになり、もう一方が完全にオフになる場合に限って、Ｖｏｕｔ107はレール間でスイング可能になる。
【００２７】
ＰＭＯＳ（カラム）前置ドライバ
図４Ａには、例えば、ＬＥＤまたはカラムのための電流源のような、ＰＭＯＳドライバ１０３のためのカラム・前置ドライバ回路１０９の働きが示されている。
【００２８】
電圧Ｖｉｎ109が降下すると、トランジスタＰ１’及びＰ３’がオンになり、トランジスタＰ２’が導通を開始して、Ｖｄｄに向かって強プル・アップが生じる。トランジスタＮ１’及びＮ３’がオフになり、Ｖｉｎ109が上昇可能になる。直列に組み合わせたトランジスタＰ１’及びＰ２’はＶｄｄに対する抵抗を備えており、Ｐ３’との並列組み合わせによって、Ｖｏｕｔ109がＶｄｄまで上昇する時間が決まり、電流切り換えが最も著しい、従って、大部分のｄｉ／ｄｔノイズが発生する時にドライバ１０３のゲート電圧がＶｄｄ達すると、速度は低下する。換言すれば、トランジスタＰ１’及びＰ２’が強プル・アップを行い、トランジスタＰ３’が弱プル・アップを行うのに適した設計特性を選択することによって、ドライバ１０３のゲート電圧は２つの遷移速度を備えるように調整される。
【００２９】
図４Ａに示すように、当初、すなわち、時間ｔ1においては、カラム・前置ドライバ１０９の出力電圧Ｖｏｕｔ109、従って、ドライバ１０３のゲート電圧は比較的急速に上昇する。Ｖｏｕｔ109がＶｄｄに接近し、トランジスタＰ３’が制御を行うようになると、Ｖｄｄ−｜Ｖtp｜（ここで、ＶtpはＰＭＯＳトランジスタのしきい値電圧である）が実現するまで、上昇時間が延長される（図４Ａ、ｔ2）。従って、ドライバ１０３のゲート電圧の初期の急速な上昇速度によって、ＰＭＯＳドライバ・トランジスタを完全にオフにする時間が短縮され、一方、この後者の時間期間ｔ2中に、電流切り換えの大部分が行われる際、低時定数によって、ｄｉ／ｄｔノイズが制御された状態に保たれる。
【００３０】
ターン・オン・プロセスの場合、トランジスタＮ１’は、アースとＶｏｕｔ109の間の弱プル・ダウン接続の働きをする。ターン・オン動作時、弱プル・ダウン・トランジスタＮ１’は、Ｖｏｕｔ109を初期低速度で降下させる（図４Ａ、ｔ4）。出力電圧が降下すると、インバータ３０１がターン・オンを開始し、トランジスタＮ２及びＮ３によって形成される強プル・ダウン手段によって、Ｖｏｕｔ109は初期速度より速く降下する（図４Ａ、ｔ5）。インバータ３０１の所定のしきい値電圧によって、強プル・ダウン対がターン・オンを開始する電圧が決まる。もう一度、電流切り換えの大部分が、ドライバ１０３のゲート電圧が緩やかに変化するこの領域において行われる点に留意されたい。これによって、ｄｉ／ｄｔノイズは制御された状態に保たれ、一方、当初は、高速Ｖｏｕｔ109によって、ＰＭＯＳドライバの完全なターン・オン時間が最短に保たれる。
【００３１】
換言すれば、ターン・オフ・プロセスには２つの領域、すなわち、ゲート電圧がＶｄｄ−｜Ｖtp｜に向かって急速に上昇する際の第１の領域と、Ｖｏｕｔ109がＶｄｄまで徐々に上昇する際の第２の領域がある。
【００３２】
同様に、ＰＭＯＳドライバのターン・オン・プロセスには、２つの領域、すなわち、Ｖｏｕｔ109が緩やかに降下する際の第１の領域と、引き続き、急速に大地電位まで降下する際の第２の領域がある。
【００３３】
負荷電流の大部分がスイッチされるのは、ＰＭＯＳドライバのゲート・ソース電圧がＶtpに近い場合である。従って、ＰＭＯＳドライバのゲート・ソース電圧をこの領域において緩やかに変化させることによって、ｄｉ／ｄｔが低く保たれる。
【００３４】
もう一度、プル・アップ・トランジスタがオンになっている間、プル・ダウン・トランジスタがオフになっている点に留意されたい。定常状態の場合、完全にオンになるのは、この２つの一方だけであり、もう一方は完全にオフである。これによって、Ｖｏｕｔ109はレール間でスイング可能になる。
【００３５】
要するに、開示の組み合わせによる弱要素と強要素の利用によって、弱要素が活動状態の時に、電流切り換えの大部分が生じる方式が得られる。これによって、ノイズは低く保たれる。強要素は、遷移時間を短縮するのに役立つが、電流切り換えにはほとんど関与せず、一方、弱要素は、電流切り換えには大いに関与するが、低速である。図４Ａ〜４Ｄに示すように、ｔ2〜ｔ4の時点において、全ての電流遷移が局限され、全てのｄｉ／ｄｔが局限され、ドライバのゲート電圧が緩やかな勾配を示し、ゲート・ソース電圧がしきい値電圧に近くなる。従って、本発明によれば、大電流負荷の切り換えによるｄｉ／ｄｔノイズを低減するが、ドライバのターン・オン及びターン・オフ時間を許容可能な最小限に保つことが可能な、ＰＭＯＳ及びＮＭＯＳタイプのドライバ回路のための前置ドライバ装置が得られる。
【００３６】
本発明の望ましい実施例に関する以上の説明は、例示及び解説を目的として示されたものである。網羅的であろうとか、あるいは、本発明を開示のそのままの形に限定しようといった意図のものではない。当該技術に従事する熟練者には多くの修正及び変更が明らかなのは、明白である。同様に、解説の任意のプロセス・ステップと他のステップを置き換えて、同じ結果が得られるようにすることも可能である。該実施例は、本発明の原理及びその最良の態様による実際の応用例を最も明確に解説することによって、当該技術の他の熟練者が、本発明を理解し、企図された特定の用途に適合するさまざまな修正を施して、さまざまに応用できるようにするために選択され、記載されている。本発明の範囲は付属の請求項及びそれと等価な範囲であるが、以下に本発明の実施態様のいくつかを例示して示す。
【００３７】
（実施態様１）
電源（Ｖｄｄ）とドライバ回路（１０３、１０５）とを備えた大電流負荷（１０１）と該大電流負荷ヘの信号を発生する信号手段とを備えた回路において、前記大電流負荷の電流を制御するための電流制御装置であって、
前記信号手段に接続された入力（Ｖｉｎ１０７、Ｖｉｎ１０９）と、
前記ドライバ回路に接続された出力（Ｖｏｕｔ１０７、Ｖｏｕｔ１０９）と、
前記入力と前記出力の間に接続されて、前記負荷を通る電流の変化速度を制御するための、弱プル・アップ手段（Ｐ３’）及び強プル・アップ手段（Ｐ１’、Ｐ２’）とを備えたプル・アップ手段（１０９）と、
前記入力と前記出力の間に接続されて、前記負荷を通る電流の変化速度を制御するための、弱プル・ダウン手段（Ｎ３）及び強プル・ダウン手段（Ｎ１、Ｎ２）とを備えたプル・ダウン手段（１０７）と、
を特徴とする電流制御装置。
【００３８】
（実施態様２）
前記プル・アップ手段（１０９）において、
前記弱プル・アップ手段（Ｐ３’）が第１の所定変化速度で電流を流し、
前記強プル・アップ手段（Ｐ１’、Ｐ２’）が第２の所定変化速度で電流を流し、
前記第２の所定変化速度が前記第１の所定変化速度を上回ることを特徴とする、
実施態様１に記載の電流制御装置。
（実施態様３）
前記プル・ダウン手段（１０７）において、
前記弱プル・ダウン手段（Ｎ３）によって、第１の所定変化速度で前記負荷に電流し、
前記強プル・ダウン手段（Ｎ１、Ｎ２）によって、第２の所定変化速度で前記負荷に電流を流し、
前記第２の所定変化速度が前記第１の所定変化速度を上回ることを特徴とする、
実施態様１または２に記載の電流制御装置。
【００３９】
（実施態様４）
負荷装置を選択的に機能及び不能にするための制御信号を受信する入力、及び、負荷に接続された出力を備えるドライバ回路をあらかじめ駆動して、大電流を負荷にスイッチし、同時に、ｄｉ／ｄｔノイズを最小限に抑えるための方法において、
前記制御信号を受信するステップと、
前記ドライバ回路の入力に接続された出力を備える弱プル・アップ手段及び強プル・アップ手段と弱プル・ダウン手段及び強プル・ダウン手段を備えた、前置ドライバ回路を設けるステップと、
弱プル・アップ手段及び強プル・アップ手段で前記電流を制御し、また、弱プル・ダウン手段及び強プル・ダウン手段で前記電流を制御することによって、所定変化速度で前記電流の切り換えを制御し、前記弱プル・アップ手段及び前記弱プル・ダウン手段によって、前記負荷に対する電流の切り換え時間が制御されるようにするステップとを含む電流制御方法。
【図面の簡単な説明】
【図１】典型的な負荷に関連した本発明の回路ブロック図である。
【図２】ＮＭＯＳ負荷ドライバのための本発明による前置ドライバ回路の回路ブロック図である。
【図３】ＰＭＯＳ負荷ドライバのための本発明による前置ドライバ回路の回路ブロック図である。
【図４Ａ】図３に示す本発明による前置ドライバ回路の出力における電圧波形図である。
【図４Ｂ】図２に示す本発明による前置ドライバ回路の出力における電圧波形図である。
【図４Ｃ】図４Ａ及び図４Ｂに関連して負荷を通る電流の波形図である。
【図４Ｄ】図４Ａ及び図４Ｂに関連して負荷を通る電流の時間微分の波形図である。
【符号の説明】
１０１ 大電流負荷
１０３ 電流源ドライバ
１０５ 電流吸込みドライバ
１０７ フィールド前置ドライバ回路
１０９ カラム前置ドライバ回路
２０１ インバータ
３０１ インバータ
【産業上の利用分野】
本発明は、一般に、発光ダイオードのドライバのように、大電流を引き出す重い負荷のドライバ回路と線路を介して大電流を電流負荷にスイッチして生じる電磁誘導ノイズ放射の低減とに関するものである。
【０００２】
【従来の技術】
発光ダイオード（以下、ＬＥＤと呼称する）ドライバ及び入力・出力回路などの大電流ドライバ回路の場合、電源端子には比較的大きい電流が流れる。この電流は、制御信号によって点滅される。ＬＥＤの状態の急速なサイクリングまたは変化は、Ｌ×ｄｉ／ｄｔで表される望ましくない電磁誘導（ＥＭＩ）ノイズを発生する（ここで、Ｌは回路ボンディング・ワイヤのインダクタンス、ｄｉ／ｄｔは電流iの時間tによる微分）。さまざまな市販製品の制御パネルに使われるＬＥＤマトリックスは、この問題を大きくする。
【０００３】
ＥＭＩ放射は市販電子製品の他の部品の動作に影響を与えるだけでなく、危険であるとみなされており、このため、さまざまな規格及び政府の規制に基づいて制御されている。従って、ＥＭＩ放射を制御する装置が必要である。
【０００４】
大電流負荷の駆動によるｄｉ／ｄｔノイズを低減するため、負荷に電流が供給される速度を制御することが可能である。一般に、駆動電流に影響を与える速度を低下させるサイズが付与された（すなわち、所定の動作特性を示すように選択された）前置ドライバ回路を設けることによって、ドライバが大電流負荷をサイクル動作させる速度を低下させるのが普通である。しかし、ターン・オフまたはターン・オン速度が所望の動作速度を達成するのに十分な速さであれば、ｄｉ／ｄｔノイズもやはり比較的大きくなる。一方、ノイズ放射を低減するため、前置ドライバのターン・オンまたはターン・オフ速度を低く保つと、時間がかかりすぎて、負荷をその新しい状態にすることができなくなる可能性がある。
【０００５】
米国特許第５，０３９，８７４号には、Ａｎｄｅｒｓｏｎによって信号遷移速度を増すための方法及び装置が示されている。集積回路の出力パッドを駆動するため、Ａｎｄｅｒｓｏｎによれば、パッドのノイズ・レベルに従って、２つの出力ドライバ間の切り換えが行なわれるが、この場合、ノイズ・レベルの増大によって特定の用途に影響があれば、ドライバの１つを切断することが可能である。
【０００６】
しかし、ｄｉ／ｄｔを低下させ、ＥＭＩノイズ出力を低下させるには、大電流負荷のための電流源及び吸込み・ドライバのオン・オフ速度を制御する汎用性のある方法及び装置が望まれている。そのためには、負荷の状態を完全にスイッチする際に過剰な遅延を生じることなく、大電流負荷においてｄｉ／ｄｔを低下させる方法及び装置を提供することが必要である。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、Ｌ*ｄｉ／ｄｔによって発生するノイズを抑圧する電流源または電流吸込みによる電流の切り換え速度を制御する大電流負荷前置ドライバ回路要素を提供することにある。
【０００８】
本発明のもう１つの目的は、負荷状態の条件を完全に変化させる際に過剰な遅延を生じることなく、電流源及び電流吸込みのターン・オン及びターン・オフ速度を制御する方法及び装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の基本態様において、電源とドライバ回路及び負荷に対する信号を発生する信号発生器を備えた、大電流負荷のための電流制御装置が得られる。この電流制御装置には、信号発生器に接続された入力、並列接続された弱プル・アップ装置と強プル・アップ装置とを有し、負荷を通る電流の変化速度を制御するため該装置の入力と出力の間に接続されたプル・アップ回路、及び、並列接続された弱プル・ダウン装置と強プル・ダウン装置とを有し、負荷を通る電流の変化速度を制御するため該装置の入力と出力の間に接続されたプル・ダウン回路とが含まれている。
【００１０】
本発明の上記以外の他の目的、特徴、及び、利点については、下記の詳細な説明、及び、全ての図を通して同様の参照番号が同様の特徴を表している添付の図面を検討することにより明らかになるであろう。
【００１１】
【実施例】
次に、発明者が出願時に本発明の最良の実施態様であると考えている、一実施例について述べる。代替実施例についても、使用できるように簡単な説明を加えることにする。具体的な実施例では、ＬＥＤドライバに適応する応用例について解説する。ただし、当該技術の熟練者には明らかなように、本発明はさまざまな大電流負荷用途に適応することが可能である。発明者には制限の意図はなく、また、本発明の解説を容易にするために用いられる具体的な実施例の利用にも制限の意味は全く含まれていない。
【００１２】
図１に示す本発明の一実施例では、大電流負荷１０１に適応し、例えばＬＥＤが選択的にオン・オフされる制御盤装置のＬＥＤインジケータ・マトリックスなどの負荷のサイクル動作時に、電流変化によって発生するノイズを抑制するため、電流源（ＰＭＯＳ）または電流吸込み（ＮＭＯＳ）を介して電流の切り換え速度を制御する。各ＬＥＤは、当該技術において既知のように、電流源ドライバ１０３及び電流吸込みドライバ１０５を備えている。一般に、該マトリックスでは、それら各ドライバは複数のアドレス可能なカラム・ドライバ１０３及びフィールド・ドライバ１０５であり、それらを備え、所定のユーザによる操作指示、すなわち、制御信号によってスイッチされる特定のコラム・ドライバとフィールド・ドライバのセットによって、スイッチすべきＬＥＤを選択する。フィールド・ドライバ１０５のためのフィールド前置ドライバ回路１０７及びカラム前置ドライバ回路１０９が設けられている。
【００１３】
図１に示す本発明のフィールド前置ドライバ回路１０７が、図２において詳細に示されている。この実施例は、プル・ダウン・ＮＭＯＳドライバ１０５即ち電流吸込みのためのものである。フィールド選択のための制御信号が、Ｖｉｎ１０７に示されているが、例えば、それに関連したフィールド・ドライバ１０５を機能（Eanable)状態にするか、あるいは、不能(Disable)にするかによって、それぞれ、高（すなわちデジタル１）または低（すなわちデジタル０）になるのが普通である。
【００１４】
フィールド前置ドライバ回路１０７には、Ｖｏｕｔ１０７から回路アースへの２つの並列経路がある。これらの経路の部品を用いることによって、ＬＥＤ負荷１０１のターン・オフ速度が制御される。
【００１５】
第１の経路は、直列に組み合わせたトランジスタＮ１及びＮ２を通っている。
ＮＭＯＳトランジスタＮ１は、Ｖｏｕｔ１０７との間において、そのゲートがＶｉｎ１０７に、そのドレインがＶｏｕｔに、そのソースがＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２は、そのドレインがＮ１のソースに、そのソースがアースにダイオード接続されている。これらのトランジスタは、強プル・ダウンを行えるようなサイズが付与されている。Ｖｏｕｔ１０７から回路アースへの２つの並列経路のもう一方は、トランジスタＮ３を通っている。ＮＭＯＳトランジスタＮ３は、弱プル・ダウンを行えるようなサイズが付与されている。
【００１６】
フィールド前置ドライバ回路１０７には、さらに、Ｖｏｕｔ１０７と回路バイアス電圧源Ｖｄｄとの間に接続されたハーフ・ラッチ、及び、ＶｄｄとＶｏｕｔ１０７の間に接続されたＰＭＯＳトランジスタＰ１が含まれている。ＰＭＯＳトランジスタＰ１は、そのゲートがＶｉｎ１０７に、そのソースがＶｄｄに、そのドレインがＶｏｕｔ１０７接続されている。ハーフ・ラッチは、その入力がＶｏｕｔ１０７に結合され、その出力がＰＭＯＳトランジスタＰ２とそのゲートにおいて結合されたインバータ２０１によって形成される。ＰＭＯＳトランジスタＰ２は、そのソースがＶｄｄに、そのドレインがもう１つのＰＭＯＳトランジスタＰ３のソース端子接続されている。ＰＭＯＳトランジスタＰ３は、そのゲートがＶｉｎ１０７に接続され、そのドレインがＶｏｕｔ１０７に接続されている。
【００１７】
図３には、カラム前置ドライバ回路１０９が示されている。この回路は、フィールド・前置ドライバ回路と同等であるが、ＰＭＯＳ電流源、すなわち、プル・アップＰＭＯＳカラム・ドライバ１０３のために構成されている。従って、当該技術において周知のように、該回路はプル・アップ回路としてバイアスがかけられ、接続されている。
【００１８】
Ｖｏｕｔ１０９からＶｄｄへの並列経路が２つ設けられている。一方の経路は、直列に組み合わせたＰ１’及びＰ２’を通っている。Ｐ２’はダイオード接続されており、Ｐ１’はＶｏｕｔ１０９とＰ２’のドレイン端子の間に接続されている。フィールド前置ドライバ回路１０７と同様、弱プル・アップ・トランジスタＰ３’がＶｏｕｔ１０９とＶｄｄの間に接続されているが、この構成に限ってＰＭＯＳタイプである。
【００１９】
ハーフ・ラッチがＶｏｕｔ１０９とアースの間に接続されている。このハーフ・ラッチは、インバータ３０１とトランジスタＮ２’及びＮ３’によって形成されている。同様に、弱プル・ダウン手段が、Ｖｏｕｔ１０９とアースの間に接続されたＮＭＯＳトランジスタＮ１’の形で設けられている。
【００２０】
図１に示すように、フィールド・ドライバ１０５（プル・ダウンＮＭＯＳ電流吸込み）を介して、フィールド前置ドライバ１０７を負荷１０１に接続し、カラム・ドライバ１０３（プル・アップＰＭＯＳ電流源）を介して、カラム前置ドライバ１０９を負荷１０１に接続することによって、状態間の切り換え時に負荷を通る電流の変化速度が制御される。換言すれば、電流源及び吸込みをオン・オフする速度が、ｄｉ／ｄｔを低減するように制御され、従って、電流切り換え時に発生するＥＭＩノイズが低減する。
【００２１】
回路の働きは、図４A乃至図４Dに示す波形に関連して明らかにされる。図４Ａには、カラム前置ドライバ１０９の出力電圧Ｖｏｕｔ１０９が示されている。図４Ｂには、フィールド前置ドライバ１０７の出力電圧Ｖｏｕｔ１０７が示されている。図４Ｃには、負荷１０１の電流iが示されている。ただし、図４Ｄに示すｄｉ／ｄｔが図４Ａ及び４Ｂの時間期間ｔ２及びｔ４に集中している点に留意されたい。このようにして、本発明の目的の一つがかなえられる。
【００２２】
ＮＭＯＳ（フィールド）前置ドライバＶｉｎ１０７は、一般に、ＬＥＤマトリックスに関するフィールド選択ラインを機能または不能を表わす高または低である。Ｖｉｎ１０７が高になると、トランジスタＮ１及びＮ３のゲート電圧が上昇して、トランジスタＮ１及びＮ３がオンになり、トランジスタＮ３は、弱プル・ダウン手段としてのサイズが付与されているので、導通を開始する。Ｎ１及びＮ２は、負荷に強プル・ダウンＶＬを行えるように選択されている点を想起されたい。トランジスタＮ２の両端間の電圧が、ＮＭＯＳトランジスタＮ２のしきい値電圧である「Ｖtｎ」（すなわち、ゲートの変化方向に応じてターン・オンあるいはターン・オフのおこる電圧）に達すると、トランジスタＮ２を通る電流は極めて低い値まで降下する。すなわち、これは、本発明による設計では、比較的低速で渡過することを意味する。直列に組み合わせたトランジスタＮ１及びＮ２は、アースに対する抵抗が大きく、従って、トランジスタＮ３と並列に組み合わせると、Ｖｏｕｔ107が大地電位まで降下する速度が決まる。換言すれば、適合するサイズのトランジスタをあらかじめ選択することによって、ドライバ１０５のゲート電圧が２つの異なる降下速度を備えるように、回路を構成することが可能である。
【００２３】
まず、トランジスタＮ１及びＮ２を通る経路によって制御されると、Ｖｏｕｔ107が急速に降下し（図４Ｂ、ｔ1参照）、ごくわずかな電流がスイッチされる（図４Ｃ）。Ｖｏｕｔ107がＶtnに達すると、トランジスタＮ３が制御し、降下速度はより遅くなる（図４Ｂ、ｔ2）。電流がスイッチされる（図４Ｃ）。このＶｏｕｔ107、従って、ドライバ１０５のゲート電圧の初期の急速な降下速度が、ドライバ１０５を完全にオフにするための時間を短縮し、一方、後続のより遅い降下速度が、ゲート電圧がＶtnを通過するこの領域において、電流切り換えの大部分が行われる際、ｄｉ／ｄｔノイズを制御下に保つのを助ける。領域ｔ3において、電流が定常状態に達し、ＬＥＤがオフになる。同様に、ターン・オン・プロセスには２つの領域、すなわち、ドライバ１０５のゲート電圧の初期低速上昇及び後続のＶｄｄまでの急速上昇時間がある。
【００２４】
ターン・オン・プロセスの場合、弱プル・アップ・トランジスタＰ１によって、Ｖｏｕｔ107が初期ターン・オン期間ｔ4中に低速で上昇する。Ｖｏｕｔ107が上昇すると、弱プル・アップ・トランジスタＰ１が制御している間に、インバータ２０１がターン・オンを開始する。期間ｔ5中に、トランジスタＰ２及びＰ３によって形成される強プル・アップ手段によって、Ｖｏｕｔ１０７はかなり高速度で上昇するが、スイッチされる電流は多くない。トランジスタＰ２及びＰ３は、後者の時間期間に関して所望の時定数が得られるようなサイズが付与されており、一方、インバータ２０１のしきい値電圧によって、強プル・アップ経路がターン・オンを開始する電圧が決まる。もう一度、ゲート電圧が緩やかに変化するこの領域において、負荷電流の大部分がスイッチされる点に留意されたい。これによって、ｄｉ／ｄｔノイズは所定の限界内に保たれるが、急速なＶｏｕｔ107の上昇によって、ドライバ１０５は最小限の遅延で完全にオンになる。
【００２５】
負荷電流の大部分がスイッチされるのは、ＮＭＯＳドライバのゲート・ソース電圧がＶtnに近い場合である。従って、ｄｉ／ｄｔを低い状態に保つため、ゲート・ソース電圧がＶtnに近いこの領域はごく低速で渡過する。
【００２６】
Ｖｉｎ107によってプル・ダウン・トランジスタがオンになっている間、プル・アップ・トランジスタはオフになっている。この逆もまた真である。このため、レールの一方が完全にオンになり、もう一方が完全にオフになる場合に限って、Ｖｏｕｔ107はレール間でスイング可能になる。
【００２７】
ＰＭＯＳ（カラム）前置ドライバ
図４Ａには、例えば、ＬＥＤまたはカラムのための電流源のような、ＰＭＯＳドライバ１０３のためのカラム・前置ドライバ回路１０９の働きが示されている。
【００２８】
電圧Ｖｉｎ109が降下すると、トランジスタＰ１’及びＰ３’がオンになり、トランジスタＰ２’が導通を開始して、Ｖｄｄに向かって強プル・アップが生じる。トランジスタＮ１’及びＮ３’がオフになり、Ｖｉｎ109が上昇可能になる。直列に組み合わせたトランジスタＰ１’及びＰ２’はＶｄｄに対する抵抗を備えており、Ｐ３’との並列組み合わせによって、Ｖｏｕｔ109がＶｄｄまで上昇する時間が決まり、電流切り換えが最も著しい、従って、大部分のｄｉ／ｄｔノイズが発生する時にドライバ１０３のゲート電圧がＶｄｄ達すると、速度は低下する。換言すれば、トランジスタＰ１’及びＰ２’が強プル・アップを行い、トランジスタＰ３’が弱プル・アップを行うのに適した設計特性を選択することによって、ドライバ１０３のゲート電圧は２つの遷移速度を備えるように調整される。
【００２９】
図４Ａに示すように、当初、すなわち、時間ｔ1においては、カラム・前置ドライバ１０９の出力電圧Ｖｏｕｔ109、従って、ドライバ１０３のゲート電圧は比較的急速に上昇する。Ｖｏｕｔ109がＶｄｄに接近し、トランジスタＰ３’が制御を行うようになると、Ｖｄｄ−｜Ｖtp｜（ここで、ＶtpはＰＭＯＳトランジスタのしきい値電圧である）が実現するまで、上昇時間が延長される（図４Ａ、ｔ2）。従って、ドライバ１０３のゲート電圧の初期の急速な上昇速度によって、ＰＭＯＳドライバ・トランジスタを完全にオフにする時間が短縮され、一方、この後者の時間期間ｔ2中に、電流切り換えの大部分が行われる際、低時定数によって、ｄｉ／ｄｔノイズが制御された状態に保たれる。
【００３０】
ターン・オン・プロセスの場合、トランジスタＮ１’は、アースとＶｏｕｔ109の間の弱プル・ダウン接続の働きをする。ターン・オン動作時、弱プル・ダウン・トランジスタＮ１’は、Ｖｏｕｔ109を初期低速度で降下させる（図４Ａ、ｔ4）。出力電圧が降下すると、インバータ３０１がターン・オンを開始し、トランジスタＮ２及びＮ３によって形成される強プル・ダウン手段によって、Ｖｏｕｔ109は初期速度より速く降下する（図４Ａ、ｔ5）。インバータ３０１の所定のしきい値電圧によって、強プル・ダウン対がターン・オンを開始する電圧が決まる。もう一度、電流切り換えの大部分が、ドライバ１０３のゲート電圧が緩やかに変化するこの領域において行われる点に留意されたい。これによって、ｄｉ／ｄｔノイズは制御された状態に保たれ、一方、当初は、高速Ｖｏｕｔ109によって、ＰＭＯＳドライバの完全なターン・オン時間が最短に保たれる。
【００３１】
換言すれば、ターン・オフ・プロセスには２つの領域、すなわち、ゲート電圧がＶｄｄ−｜Ｖtp｜に向かって急速に上昇する際の第１の領域と、Ｖｏｕｔ109がＶｄｄまで徐々に上昇する際の第２の領域がある。
【００３２】
同様に、ＰＭＯＳドライバのターン・オン・プロセスには、２つの領域、すなわち、Ｖｏｕｔ109が緩やかに降下する際の第１の領域と、引き続き、急速に大地電位まで降下する際の第２の領域がある。
【００３３】
負荷電流の大部分がスイッチされるのは、ＰＭＯＳドライバのゲート・ソース電圧がＶtpに近い場合である。従って、ＰＭＯＳドライバのゲート・ソース電圧をこの領域において緩やかに変化させることによって、ｄｉ／ｄｔが低く保たれる。
【００３４】
もう一度、プル・アップ・トランジスタがオンになっている間、プル・ダウン・トランジスタがオフになっている点に留意されたい。定常状態の場合、完全にオンになるのは、この２つの一方だけであり、もう一方は完全にオフである。これによって、Ｖｏｕｔ109はレール間でスイング可能になる。
【００３５】
要するに、開示の組み合わせによる弱要素と強要素の利用によって、弱要素が活動状態の時に、電流切り換えの大部分が生じる方式が得られる。これによって、ノイズは低く保たれる。強要素は、遷移時間を短縮するのに役立つが、電流切り換えにはほとんど関与せず、一方、弱要素は、電流切り換えには大いに関与するが、低速である。図４Ａ〜４Ｄに示すように、ｔ2〜ｔ4の時点において、全ての電流遷移が局限され、全てのｄｉ／ｄｔが局限され、ドライバのゲート電圧が緩やかな勾配を示し、ゲート・ソース電圧がしきい値電圧に近くなる。従って、本発明によれば、大電流負荷の切り換えによるｄｉ／ｄｔノイズを低減するが、ドライバのターン・オン及びターン・オフ時間を許容可能な最小限に保つことが可能な、ＰＭＯＳ及びＮＭＯＳタイプのドライバ回路のための前置ドライバ装置が得られる。
【００３６】
本発明の望ましい実施例に関する以上の説明は、例示及び解説を目的として示されたものである。網羅的であろうとか、あるいは、本発明を開示のそのままの形に限定しようといった意図のものではない。当該技術に従事する熟練者には多くの修正及び変更が明らかなのは、明白である。同様に、解説の任意のプロセス・ステップと他のステップを置き換えて、同じ結果が得られるようにすることも可能である。該実施例は、本発明の原理及びその最良の態様による実際の応用例を最も明確に解説することによって、当該技術の他の熟練者が、本発明を理解し、企図された特定の用途に適合するさまざまな修正を施して、さまざまに応用できるようにするために選択され、記載されている。本発明の範囲は付属の請求項及びそれと等価な範囲であるが、以下に本発明の実施態様のいくつかを例示して示す。
【００３７】
（実施態様１）
電源（Ｖｄｄ）とドライバ回路（１０３、１０５）とを備えた大電流負荷（１０１）と該大電流負荷ヘの信号を発生する信号手段とを備えた回路において、前記大電流負荷の電流を制御するための電流制御装置であって、
前記信号手段に接続された入力（Ｖｉｎ１０７、Ｖｉｎ１０９）と、
前記ドライバ回路に接続された出力（Ｖｏｕｔ１０７、Ｖｏｕｔ１０９）と、
前記入力と前記出力の間に接続されて、前記負荷を通る電流の変化速度を制御するための、弱プル・アップ手段（Ｐ３’）及び強プル・アップ手段（Ｐ１’、Ｐ２’）とを備えたプル・アップ手段（１０９）と、
前記入力と前記出力の間に接続されて、前記負荷を通る電流の変化速度を制御するための、弱プル・ダウン手段（Ｎ３）及び強プル・ダウン手段（Ｎ１、Ｎ２）とを備えたプル・ダウン手段（１０７）と、
を特徴とする電流制御装置。
【００３８】
（実施態様２）
前記プル・アップ手段（１０９）において、
前記弱プル・アップ手段（Ｐ３’）が第１の所定変化速度で電流を流し、
前記強プル・アップ手段（Ｐ１’、Ｐ２’）が第２の所定変化速度で電流を流し、
前記第２の所定変化速度が前記第１の所定変化速度を上回ることを特徴とする、
実施態様１に記載の電流制御装置。
（実施態様３）
前記プル・ダウン手段（１０７）において、
前記弱プル・ダウン手段（Ｎ３）によって、第１の所定変化速度で前記負荷に電流し、
前記強プル・ダウン手段（Ｎ１、Ｎ２）によって、第２の所定変化速度で前記負荷に電流を流し、
前記第２の所定変化速度が前記第１の所定変化速度を上回ることを特徴とする、
実施態様１または２に記載の電流制御装置。
【００３９】
（実施態様４）
負荷装置を選択的に機能及び不能にするための制御信号を受信する入力、及び、負荷に接続された出力を備えるドライバ回路をあらかじめ駆動して、大電流を負荷にスイッチし、同時に、ｄｉ／ｄｔノイズを最小限に抑えるための方法において、
前記制御信号を受信するステップと、
前記ドライバ回路の入力に接続された出力を備える弱プル・アップ手段及び強プル・アップ手段と弱プル・ダウン手段及び強プル・ダウン手段を備えた、前置ドライバ回路を設けるステップと、
弱プル・アップ手段及び強プル・アップ手段で前記電流を制御し、また、弱プル・ダウン手段及び強プル・ダウン手段で前記電流を制御することによって、所定変化速度で前記電流の切り換えを制御し、前記弱プル・アップ手段及び前記弱プル・ダウン手段によって、前記負荷に対する電流の切り換え時間が制御されるようにするステップとを含む電流制御方法。
【図面の簡単な説明】
【図１】典型的な負荷に関連した本発明の回路ブロック図である。
【図２】ＮＭＯＳ負荷ドライバのための本発明による前置ドライバ回路の回路ブロック図である。
【図３】ＰＭＯＳ負荷ドライバのための本発明による前置ドライバ回路の回路ブロック図である。
【図４Ａ】図３に示す本発明による前置ドライバ回路の出力における電圧波形図である。
【図４Ｂ】図２に示す本発明による前置ドライバ回路の出力における電圧波形図である。
【図４Ｃ】図４Ａ及び図４Ｂに関連して負荷を通る電流の波形図である。
【図４Ｄ】図４Ａ及び図４Ｂに関連して負荷を通る電流の時間微分の波形図である。
【符号の説明】
１０１ 大電流負荷
１０３ 電流源ドライバ
１０５ 電流吸込みドライバ
１０７ フィールド前置ドライバ回路
１０９ カラム前置ドライバ回路
２０１ インバータ
３０１ インバータ
Claims (7)
- 負荷の負荷電流を制御するための電流制御装置であって、
前記負荷を駆動するドライバ・トランジスタと、
入力と、
前記ドライバ・トランジスタのゲートに接続された出力と、
前記入力と前記出力の間に接続され、従って前記ドライバ・トランジスタに接続されて、前記負荷電流の変化速度を制御するための、弱プル・アップ手段及び強プル・アップ手段を備えたプル・アップ手段と、
前記入力と前記出力の間に接続され、従って前記ドライバ・トランジスタに接続されて、前記負荷電流の変化速度を制御するための、弱プル・ダウン手段及び強プル・ダウン手段とを備え、第１、第２のトランジスタを有するプル・ダウン手段とを備え、
前記プル・アップ手段と前記プル・ダウン手段は前記出力に第１の変化速度及び該第１の変化速度より緩やかな第２の変化速度で電流を供給させ、前記第２の変化速度は、前記出力の電圧が所定のしきい値電圧に近い場合、前記強プル・アップ手段と前記強プル・ダウン手段とを不能として得られ、前記第１の変化速度は前記負荷電流の大部分がスイッチした後に用いられることを特徴とする電流制御装置。 - 前記プル・ダウン手段は前記第２のトランジスタとアースとの間に接続された電流降下手段を備え、前記第２のトランジスタと前記アースとの間に電流を流すことを特徴とする請求項１に記載の電流制御装置。
- 前記電流降下手段が前記第２のトランジスタと前記アースとの間に接続され、かつダイオード接続されたトランジスタであることを特徴とする請求項２に記載の電流制御装置。
- 前記電流降下手段が前記第２のトランジスタと前記アースとの間に接続された第３のトランジスタとインバータとを有し、該インバータが前記第３のトランジスタのゲートと前記出力との間に接続されていることを特徴とする請求項２に記載の電流制御装置。
- 入力電圧を受信する入力と、負荷を駆動するドライバ・トランジス タを介して該負荷に接続された出力とを有する回路により、該負荷の負荷電流を制御するための方法であって、
前記ドライバ・トランジスタのゲートに接続され、前記出力に接続された、弱プル・アップ手段及び強プル・アップ手段と弱プル・ダウン手段及び強プル・ダウン手段を備えた前置ドライバ回路を用意するステップと、
前記入力に第１の入力電圧を与えるステップと、
前記第１の入力電圧が与えられている期間に前記出力を第１の出力電圧に保つステップと、
前記入力における前記第１の入力電圧を該第１の入力電圧とは異なる第２の入力電圧にスイッチするステップと、
前記スイッチするのに応じて前記出力の電圧を、前記第１の出力電圧から該第１の出力電圧とは異なる第２の出力電圧とするステップとを備え、
前記第１の出力電圧から該第１の出力電圧とは異なる第２の出力電圧とするステップにおいて、前記出力の電圧が、
（イ）前記第１の出力電圧から前記第１、第２の出力電圧の間の値を有する中間電圧まで第１の変化速度で変化し、該第１の変化速度を前記強プル・アップ手段と前記強プル・ダウン手段のいずれかにより制御する第１の段階；及び （ロ）前記負荷電流の大部分をスイッチするために、前記中間電圧から前記第２の出力電圧まで前記第１の変化速度より緩やかな第２の変化速度で変化し、該第２の変化速度を前記弱プル・アップ手段と前記弱プル・ダウン手段のいずれかにより制御する第２の段階、
により変化するとともに、
前記第１の段階では、第１、第２の経路を介して、前記第２の出力電圧に保たれる前記ゲートを含む回路と前記出力との間に電流を流して前記出力の電圧を変化させ、
前記第２の段階では、前記出力の電圧が前記中間出力電圧の近くの場合に前記第１の経路を不能とし、前記第２の経路のみを介して、前記第２の出力電圧に保たれる前記ゲートを含む回路と前記出力との間に電流を流して前記出力電圧を変化させることを特徴とする電流制御方法。 - 前記第１の経路がダイオード接続したトランジスタを有し、該ダイオード接続したトランジスタにかかる電圧が所定の値より低いときは該第１の経路に電流が流れないようにしたことを特徴とする請求項５に記載の電流制御方法。
- 前記第１の段階における前記出力電圧の変化が第１のサイズを有する第１の装置を介して前記出力と前記ゲートを含む回路との間の電流を与え、かつ前記第２の段階における前記出力電圧の変化が前記第１のサイズとは異なる第２のサイズを有する第２の装置を介して前記出力と前記前記ゲートを含む回路との間の電流を与えものである請求項５あるいは請求項６のいずれかに記載の電流制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US41242195A | 1995-03-29 | 1995-03-29 | |
| US412,421 | 1995-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279738A JPH08279738A (ja) | 1996-10-22 |
| JP3703198B2 true JP3703198B2 (ja) | 2005-10-05 |
Family
ID=23632898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06769296A Expired - Fee Related JP3703198B2 (ja) | 1995-03-29 | 1996-03-25 | 電流制御装置及び電流制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5781045A (ja) |
| EP (1) | EP0735676B1 (ja) |
| JP (1) | JP3703198B2 (ja) |
| KR (1) | KR100392799B1 (ja) |
| DE (1) | DE69521028T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW402841B (en) * | 1997-04-24 | 2000-08-21 | Hitachi Ltd | Complementary MOS semiconductor circuit |
| US5905399A (en) * | 1997-06-30 | 1999-05-18 | Sun Microsystems, Inc. | CMOS integrated circuit regulator for reducing power supply noise |
| US6208177B1 (en) * | 1999-05-27 | 2001-03-27 | Lucent Technologies Inc. | Output buffer having immediate onset of gentle state transition |
| WO2001035532A1 (de) * | 1999-11-11 | 2001-05-17 | Infineon Technologies Ag | Integrierte digitalschaltung und verfahren zu deren betrieb |
| US6388475B1 (en) * | 1999-12-29 | 2002-05-14 | Intle Corporation | Voltage tolerant high drive pull-up driver for an I/O buffer |
| US6420905B1 (en) | 2000-09-07 | 2002-07-16 | John Haven Davis | Vented CMOS dynamic logic system |
| US6384654B1 (en) * | 2000-10-17 | 2002-05-07 | Glenn Noufer | High speed circuit of particular utility in delay and phase locked loops |
| JP4212767B2 (ja) * | 2000-12-21 | 2009-01-21 | 旭化成エレクトロニクス株式会社 | 高速電流スイッチ回路および高周波電流源 |
| US6798152B2 (en) * | 2002-08-21 | 2004-09-28 | Freescale Semiconductor, Inc. | Closed loop current control circuit and method thereof |
| US7768314B2 (en) * | 2004-05-12 | 2010-08-03 | National University Corporation Okayama University | Integrated circuit with multidimensional switch topology |
| US7889609B2 (en) * | 2006-09-26 | 2011-02-15 | Silicon Core Technology, Inc. | Enhanced linearity DVD writing current circuit |
| US7916613B2 (en) * | 2007-01-05 | 2011-03-29 | Silicon Core Technology, Inc. | Higher performance DVD writing current circuit |
| JP5158620B2 (ja) * | 2007-02-20 | 2013-03-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US8188769B2 (en) * | 2008-05-09 | 2012-05-29 | Analog Devices, Inc. | Method and apparatus for propagation delay and EMI control |
| US20110140708A1 (en) * | 2009-12-11 | 2011-06-16 | William Henry Lueckenbach | System, method, and apparatus for providing redundant power control using a digital output module |
| US9118322B2 (en) * | 2010-10-12 | 2015-08-25 | Alpha And Omega Semiconductor (Cayman) Ltd | Low leakage dynamic bi-directional body-snatching (LLDBBS) scheme for high speed analog switches |
| US9230671B2 (en) * | 2013-07-05 | 2016-01-05 | Kabushiki Kaisha Toshiba | Output circuit and semiconductor storage device |
| CN104467769B (zh) * | 2014-12-10 | 2017-12-26 | 芯原微电子(上海)有限公司 | 片上开关逐级控制电路及方法、片上信号管脚驱动电路 |
| US9705402B1 (en) | 2016-06-25 | 2017-07-11 | Active-Semi, Inc. | Power loss protection integrated circuit |
| US10985644B1 (en) | 2016-06-25 | 2021-04-20 | Active-Semi, Inc. | Optimized gate driver for low voltage power loss protection system |
| US10090675B1 (en) | 2016-06-25 | 2018-10-02 | Active-Semi, Inc. | Fast settlement of supplement converter for power loss protection system |
| US10826480B1 (en) * | 2016-07-01 | 2020-11-03 | Active-Semi, Inc. | Gate driver to decrease EMI with shorter dead-time |
| CN107040245B (zh) * | 2017-05-03 | 2023-08-22 | 深圳市硕亚科技有限公司 | 千安培大电流脉冲信号产生装置及didt测试设备 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621191A (ja) * | 1985-03-11 | 1987-01-07 | Nec Ic Microcomput Syst Ltd | 信号出力回路 |
| JPS61292412A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 出力回路 |
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| US4638187A (en) * | 1985-10-01 | 1987-01-20 | Vtc Incorporated | CMOS output buffer providing high drive current with minimum output signal distortion |
| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
| US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
| US4825099A (en) * | 1987-12-04 | 1989-04-25 | Ford Microelectronics | Feedback-controlled current output driver having reduced current surge |
| US4820942A (en) * | 1988-01-27 | 1989-04-11 | Advanced Micro Devices, Inc. | High-speed, high-drive output buffer circuits with reduced ground bounce |
| US4825101A (en) * | 1988-02-11 | 1989-04-25 | Advanced Micro Devices, Inc. | Full-level, fast CMOS output buffer |
| DE68921020T2 (de) * | 1988-05-20 | 1995-06-29 | Mitsubishi Electric Corp | Integrierte MOS-Schaltung zum Steuern von lichtermittierenden Dioden. |
| US5293082A (en) * | 1988-06-21 | 1994-03-08 | Western Digital Corporation | Output driver for reducing transient noise in integrated circuits |
| US4880997A (en) * | 1988-08-18 | 1989-11-14 | Ncr Corporation | Low noise output buffer circuit |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| JPH0752829B2 (ja) * | 1989-09-13 | 1995-06-05 | 株式会社東芝 | 出力回路 |
| US5039874A (en) | 1990-03-15 | 1991-08-13 | Hewlett-Packard Company | Method and apparatus for driving an integrated-circuit output pad |
| IT1246755B (it) * | 1990-12-28 | 1994-11-26 | Sgs Thomson Microelectronics | Circuito di pilotaggio veloce di un carico capacitivo per circuiti integrari, particolarmente memorie. |
| JP2932722B2 (ja) * | 1991-02-28 | 1999-08-09 | 日本電気株式会社 | 電流駆動回路 |
| US5192881A (en) * | 1991-06-28 | 1993-03-09 | Vlsi Technology, Inc. | Circuit which reduces noise caused by high current outputs |
| KR930008656B1 (ko) * | 1991-07-19 | 1993-09-11 | 삼성전자 주식회사 | 노이즈가 억제되는 데이타 출력 버퍼 |
| US5218239A (en) * | 1991-10-03 | 1993-06-08 | National Semiconductor Corporation | Selectable edge rate cmos output buffer circuit |
| KR940010673B1 (ko) * | 1992-08-24 | 1994-10-24 | 삼성전자 주식회사 | 저전력 데이타 출력버퍼 |
-
1995
- 1995-08-14 EP EP95305642A patent/EP0735676B1/en not_active Expired - Lifetime
- 1995-08-14 DE DE69521028T patent/DE69521028T2/de not_active Expired - Fee Related
-
1996
- 1996-03-25 JP JP06769296A patent/JP3703198B2/ja not_active Expired - Fee Related
- 1996-03-28 KR KR1019960008724A patent/KR100392799B1/ko not_active IP Right Cessation
- 1996-08-30 US US08/706,377 patent/US5781045A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08279738A (ja) | 1996-10-22 |
| DE69521028D1 (de) | 2001-06-28 |
| US5781045A (en) | 1998-07-14 |
| KR100392799B1 (ko) | 2003-11-20 |
| DE69521028T2 (de) | 2001-09-06 |
| EP0735676B1 (en) | 2001-05-23 |
| EP0735676A1 (en) | 1996-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3703198B2 (ja) | 電流制御装置及び電流制御方法 | |
| US5319252A (en) | Load programmable output buffer | |
| US4504779A (en) | Electrical load drive and control system | |
| US5894238A (en) | Output buffer with static and transient pull-up and pull-down drivers | |
| EP0329285B1 (en) | Output buffer | |
| US6466063B2 (en) | Push-pull output buffer with gate voltage feedback loop | |
| US8717080B2 (en) | Digital delay line driver | |
| US6441653B1 (en) | CMOS output driver with slew rate control | |
| US5296765A (en) | Driver circuit for sinking current to two supply voltages | |
| JPH06296129A (ja) | エッジ速度を選択できるｃｍｏｓ出力バッファ回路 | |
| US20090315612A1 (en) | Switch driver with low impedance initial drive and higher impedance final drive | |
| JP2003069415A (ja) | 集積回路のノードにおけるディジタル信号の遷移エッジのスルー・レートを制御する方法 | |
| US6489807B2 (en) | Output buffer and method of driving | |
| US6188244B1 (en) | Hysteresis input buffer | |
| JPH06209251A (ja) | 出力ドライバ回路 | |
| KR930007053A (ko) | 정류된 유도부하를 위한 구동회로 | |
| JP2004253582A (ja) | 半導体装置の駆動方法および装置 | |
| US5010256A (en) | Gate output driver using slew-rate control | |
| JP2734398B2 (ja) | 出力バッファ回路 | |
| JP2724331B2 (ja) | Ｔｔｌ出力ドライバゲート構成 | |
| US7471113B1 (en) | Low crowbar current slew rate controlled driver | |
| JPH0514167A (ja) | 出力ドライバ回路 | |
| JP2020195213A (ja) | スイッチングトランジスタの駆動回路 | |
| US20020177266A1 (en) | Selectable output edge rate control | |
| JP2005513851A (ja) | 低電圧での能力を備えた高速出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050511 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050629 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050719 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080729 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100729 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |